JP2006246093A - ソフトウェア無線機及びライブラリ構成 - Google Patents

Abstract

【課題】ソフトウェアライブラリにより構成されたソフトウェア無線機において、分散制御下においてもライブラリの接続の柔軟性、汎用性が確保できない。また、汎用性を高めるためにはソフトウェア無線機の規模が増大してしまう。
【解決手段】各信号処理ライブラリは同一フォーマットの制御信号を有する。また、各ライブラリの本質的な機能処理を行う信号処理ライブラリコアは、前後に接続される信号処理ライブラリに依存しない構成とする。
【選択図】図8

Description

本発明は分散制御によりソフトウェアライブラリを制御するソフトウェア無線機に関する。

通信のブロードバンド化に伴い、無線通信の分野においても通信方式の多様化が急速に進んでいる。このような動向を受け、通信目的や通信環境等の条件に応じて最適な無線システムを選択し、無線システム間を自由に行き来できるシームレスな無線通信サービスへのニーズが高まっている。例えばテレマティクスでは、自動車とインターネットを接続するためにセルラおよび無線LANを、料金自動支払いのためにETCを、また車内での通信のために近距離無線を、更にテレビやラジオの視聴のために地上波ディジタル放送を利用することが検討されている。また、既存通信システムへの度重なる変更や機能追加に伴い、特に基地局を中心とするインフラ装置において、後々の方式変更や機能追加、不具合への対策が容易に行える無線装置へのニーズが広がっている。

以上の要求に応える技術として、ソフトウェア無線技術がある。ソフトウェア無線機では、高い処理能力を持つプロセッサや再構成が可能なディジタル信号処理デバイスを用いて無線通信の信号処理を行う。DSPやCPU等のプロセッサを用いる場合は、信号処理内容を記述したソフトウェアをメモリ等の記憶装置に格納する。プロセッサは記憶装置からソフトウェアを読み込むことで当該信号処理を行う。ソフトウェアの記述の変更、ソフトウェアの交換により、様々な信号処理が可能となる。また、FPGA等の再構成可能デバイスを用いる場合は、実施したい信号処理を行うための配置配線情報が記載されたコンフィギュレーションデータをメモリ等の記憶装置に格納する。再構成可能デバイスは、記憶装置に格納されたコンフィギュレーションデータに基づいて配置配線を再構成することにより当該信号処理を行うことが可能となる。

ソフトウェア無線機で複数の通信システムを実現するためには、ハードウェアは上記のようにプログラマブルなプロセッサや再構成可能なデバイス等、汎用性のあるものを用意すれば複数の通信システムで共用することができる。一方でソフトウェアは、基本的には通信システムを記述したソフトウェアが、実現したい通信システムの数だけ必要となる。専用ハードウェアで構成される無線機を作るためには、煩雑なLSIの設計を行い、また製造を行うため膨大な時間が必要となる。一方で、ソフトウェア無線機では、ハードウェアは共用できるために、ソフトウェアの設計を行うだけで良い。ところが、一般にソフトウェア設計にも相当の時間を要する。

無線機で行われる信号処理内容は、どの通信システムでも共通に行われる処理内容が多い。例えば、変復調、拡散、符号化、スクランブル、CRC等は、ある通信システムに特有な処理ではなく、ほとんどの通信システムで必要とされる信号処理である。そのため、これらの信号処理を単位としてソフトウェアライブラリ化し、各通信システムで共用することが考えられている。通信システムはこれらのライブラリの組み合わせによって実現できる。ライブラリはソフトウェアであるため、処理を実現するためのハードウェアが必要となる。プロセッサを用いる場合、ライブラリには各処理を実現するためのプログラムが記載されている。再構成可能デバイスを用いる場合、ライブラリは各処理を実現するための配置配線情報を有したコンフィギュレーションデータである。このコンフィギュレーションデータに基づいて、再構成可能デバイスの配置配線を再構成することで当該処理が可能となる。必要とされる通信システムは、信号処理ライブラリの組み合わせによって実現することが可能となり、ソフトウェアを一から設計する必要はなくなる。

従来の専用無線機では、これらのライブラリの処理を実現する信号処理ブロックは集中的に制御されていた。集中制御方式の概略図を図1に示す。図1において、信号処理ブロック102〜105は変復調、拡散、符号化等の単位の処理を行う。集中制御方式では、信号処理ブロック102〜105のタイミング制御を一括して行うタイミング制御部101が必要である。この制御方法を適用したソフトウェア無線機では、各信号処理部102〜105は再構成可能なデバイス等で構成される。各信号処理部102〜105は、当該信号処理部で行いたいライブラリ処理（変復調、拡散、符号化等）を記述したコンフィギュレーションデータに基づいて配置配線が行われる。ここで、週牛制御方式において、ライブラリのある部分を変更したい場合を考える。当該ライブラリの変更を行った場合、当該ライブラリの変更だけでなく、当該ライブラリの制御を行うタイミング制御部の変更が必要となる。また、タイミング制御部の配下にある当該ライブラリ以外のライブラリの変更も余儀なくされる。結果的には、ソフトウェア全体の書き換え・最適化が必要となり、ライブラリ化した恩恵を享受することができない。

このような問題を鑑みて、ライブラリを分散制御する方式が、本願の出願人が先に出願した特願2004-259133に開示されている。本制御方式において、信号処理ライブラリを実装した各信号処理ブロックは、共通のインターフェースを有する。データの入出力は、データの種別を示す制御情報と共に、クロック信号に同期して行われる。タイミング情報を制御情報としてデータと同時に伝送させるため、タイミング集中管理部を置くことなく、それぞれの信号処理ブロックが独立してタイミング制御を行うことが可能である。信号処理ブロック間のデータの入出力さえ同期していれば、機能部品ごとの動作が同期している必要はない。これにより、各信号処理ブロックの独立性が確保され、ライブラリの分散制御が可能となる。

ライブラリを分散制御する場合、インターフェースの共通化は必須である。ところが、共通インターフェースを用意するだけでは、ライブラリの追加、削除、入れ替え等、ライブラリ間の接続の柔軟性や拡張性は、十分には確保できない。集中制御方式では、該制御信号は集中制御部から必要とされるタイミングに直接得ることができた。一方、分散制御方式では、該制御信号は、データと共にライブラリ間を伝達し、必要とされる信号処理ライブラリまで運ばれる。つまり、分散制御方式を適用したソフトウェア無線機では、信号処理ライブラリで作成されたタイミング等の制御信号を、データと共にライブラリ間を受け渡す必要がある。受信系の場合には、高周波の受信信号を受けて当該通信システムの規格に則った処理を行い正しい受信データを取り出し、CPUに送るまでに用いられる全てのライブラリで、制御信号を消滅させずに伝送させる必要がある。また、送信系の場合は、送信したいデータを当該通信システムの規格に則って処理し、高周波の送信信号を出力するまで用いられる全てのライブラリで、制御信号を消滅させずに伝送させる必要がある。この課題を第一の課題とする。

制御信号を途中の信号処理ライブラリで消滅させずに伝達させるためには、各信号処理ライブラリで使用される全ての制御信号に対して、基本的には排他的に制御ビットを用意する必要がある。図2にライブラリにおける制御ビット割当例を示す。ここで、図2における、制御信号の伝達方法を示す。ライブラリA201では制御ビットb0、b1から制御信号を受け当該ライブラリの信号処理を行い、作成された制御信号をb2から出力する。ライブラリB202はライブラリAで作成された制御信号をb2から受け当該ライブラリの信号処理を行い、b3、b4から制御信号を出力する。ライブラリC203はライブラリB202で作成された制御信号をb3に受ける。また、ライブラリ203は、ライブラリA201で作成されライブラリB202では処理されずにそのまま出力されライブラリC203に伝達された制御信号をb2で受ける。これらの制御信号を用いて当該ライブラリの信号処理を行い、b5から制御信号を出力する。ライブラリC203は、ライブラリB202で作られた制御信号b4を下流に受け渡すために、b4には新たな制御信号を割り当てずに空けておく必要がある。この制御信号割当方法及び制御信号伝達方法の場合、複数システムでライブラリを共用する場合、ライブラリの入れ替えを行う場合、および同一システムにて当該ライブラリを複数回利用する場合に問題を生じる。例えばライブラリAを複数回使用した場合、二度目に利用されるライブラリAでは、ライブラリBで作成されたb3と、ライブラリCで作成されたb5を使用したいものとする。ところが、一度目に利用されたライブラリAではb0とb1で受けてb2から出力するように制御信号ビットが割り当てられている。インターフェースを共通化するためには、制御信号の入れ替え・変換等の作業が必要となる。

ここで具体例を挙げる。ライブラリAとしてはCRCを挙げることができる。CRCのライブラリは、b0に計算を行うデータの先頭を示す制御信号、b1にデータの末尾を示す制御信号を受けて、付加したコードの末尾を示す制御信号をb2として出力するインターフェースを有するものとする。また、ある通信システムにおいて、b0にはヘッダ1の先頭を示す制御信号、b1にはヘッダ1の末尾を示す制御信号、b3にはヘッダ2の先頭を示す制御信号、b5にはヘッダ2の末尾を示す制御信号が排他的に割り当てられているものとする。また、該通信システムでは、ヘッダ1及びヘッダ2にそれぞれCRCコードを付加するものとする。このシステムの場合、一回目に登場するCRCではb0とb1を、二回目に登場するCRCではb3とb5を受ける必要がある。しかし、CRCのライブラリはデータの先頭及び末尾をb0及びb1で受けるインターフェースを有しているため、二回目は正しい制御情報を受けることができない。二回目に登場するCRCも、ヘッダ2ではなくヘッダ1の先頭と末尾を受けて動作をしてしまうことになる。

上記のように、共通インターフェースを有したライブラリを同一システムで複数回利用する場合、制御信号のビット割当方法に課題が生じる。ライブラリ間に他ライブラリを追加したい場合、例えば図1にてライブラリBとライブラリCの間にライブラリEを追加したい場合にも同様に、制御信号の入れ替え・変換等の作業が必要となる。以上のような、制御信号の入れ替え・変換に関する課題を第二の課題とする。

ソフトウェア無線機では、専用ハードウェアで構成される無線機よりも、汎用性を持っている分、構成も大きくなってしまう。また、通信システムソフトウェアを共通のインターフェースを有したライブラリの組み合わせで実現した場合、当該通信システム専用のソフトウェアを設計する場合よりも大きくなってしまう。そのため、ソフトウェア無線を実現するための十分な汎用性を兼ね備えた上で、信号処理を実現するための実装規模を最小化する必要がある。以上のような、実装規模に関する課題を第三の課題とする。

本発明に関するソフトウェア無線機は、信号処理ライブラリは同一フォーマットの入出力制御信号を有し、信号処理ライブラリの無線通信に係わる本質的な処理を行う信号処理ライブラリコアは前後の信号処理ライブラリに依存しない基本構成を有する。

前述した第一の課題を解決するための第一の構成は、上記基本構成において、信号処理ライブラリは、無線通信処理で必要とされる制御信号が全て排他的なビットに配置されたインターフェースを有することを特徴とする。

また第一の課題を解決し、更にライブラリ間の接続の高柔軟性を有するための第二の構成は、上記基本構成において、信号処理ライブラリは、無線通信処理で必要とされる制御信号を排他的に配置されたインターフェースを有し、且つ信号処理ライブラリは、信号処理ライブラリコアで必要とされる制御信号の配置へ再配置を行う手段を有することを特徴とする。
第一の課題を解決し、更にライブラリ間の接続の高柔軟性を有し、また第二の課題を解決するための第三の構成は、基本構成において、信号処理ライブラリは、信号処理ライブラリコアから出力される制御信号を、無線通信上のある意味を有した識別子に変換する手段、信号処理ライブラリに入力された識別子を信号処理ライブラリコアで必要とされる制御信号に変換する手段を有することを特徴とする。

尚、制御信号の再配置を行う手段、制御信号を識別子に変換する手段及び識別子を制御信号に変換する手段を実施する部分をフォーマット処理部と呼ぶこととする。

本発明に係わる第一の構成では、同一システム内では同一ライブラリは複数回利用されない場合であり、且つライブラリの使用される順番が予め予測できる場合に関して、ライブラリの本質的な処理を行うライブラリコアを変更することなく、ライブラリの入れ替え・挿入・削除が可能となる。第二の構成では、第一の構成で除外された条件においてもライブラリの入れ替え・挿入・削除が可能となる。以上により、第一の効果であるライブラリ間の接続の柔軟性を確保することが可能である。第三の構成では、第一の効果に加えて、ライブラリ間の制御信号数を削減することが可能である。また、第四の構成では第二の構成と比較してセレクタ部の構成を小さく、第五の構成では第三の構成と比較して変換部及び逆変換部の構成を小さくすることが可能である。以上により、第二の効果である実装規模の削減が可能となる。第一の効果により、無線通信システムは、再利用性の高いライブラリの組み合わせにより実現することができ、ソフトウェア無線機の開発工数の削減、コストの削減が可能となる。また、第二の効果により、汎用化にともなう規模の増大を最小限に留めることができ、車載端末や無線基地局への適用が可能となる。

以下、本発明を実施する構成について、図面に基づいて説明する。なお、本発明は本実施の形態に限定されるものではない。
図3に本発明に係わるソフトウェア無線機の構成の一実施例を示す。ソフトウェア無線機はアンテナ部301、無線変復調部302、ディジタル信号処理部303、CPU304により構成される。アンテナ部301から入力された無線周波数帯の信号は、無線変復調部302に入力され、ベースバンド帯域もしくはIF帯域の周波数に変換され、ディジタル信号処理部303でベースバンド信号処理等が行われる。CPU304にて主に無線通信システムに関わるプロトコル処理が行われる。一方、CPU304から出力された送信データは、ディジタル信号処理部303で無線方式に合った信号に変換され、無線変復調部302において当該通信システムで必要とされる無線周波数帯へ変換され、アンテナ部301より出力される。アンテナ部301及び無線変復調部302は、ソフトウェア無線機で実現したい通信システム分通信システムによっては、複数必要となる場合もある。その際は、通信システム毎にアンテナ部301及び無線変復調部302を適宜切り替える切り替え部が必要となる。複数の通信システムで共用できるような、広帯域もしくは周波数可変なアンテナ部301及び無線変復調部303を用いても良いものとする。また、ディジタル信号処理部303はベースバンド処理を行うだけではなく、IF帯信号処理も行えるものとしてもよい。

ディジタル信号処理部303は、信号処理ブロック305〜310、クロック311、ソフトウェア書き込み装置とのインターフェース312により構成される。信号処理ブロック305〜310は、FPGA等の再構成可能デバイスやDSP等により構成され、ソフトウェア書き込み装置からインターフェース312を経由して入力されたライブラリを実装し、ディジタル信号処理を行う。ライブラリ一つ一つは、拡散処理、逆拡散処理、変調処理、復調処理、CRC、スクランブル処理、FIRフィルタ等のように、無線信号処理の小さな単位の処理が記述されたソフトウェアである。FPGA等の再構成可能デバイスでは、各ライブラリの信号処理を行うための配置配線情報を記載したコンフィグレーションデータに基づいて信号処理ブロック305〜310を構成することで、各ライブラリの信号処理を実現する。DSPなどのプロセッサでは、各ライブラリの信号処理を行うためのプログラムを実行することで、各ライブラリの信号処理を実施する。CPU304からディジタル信号処理部303に入力された送信データは、クロック311に同期して右から順に信号処理ブロックに送られ、それぞれの信号処理ブロック305〜310で信号処理を施される。最終段の信号処理ブロック310から出力された信号は、無線変復調部3０２に送られる。無線変復調部302からディジタル信号処理部303に送られた受信信号は、クロック311に同期して左から順に信号処理ブロック305〜307に送られ、それぞれの信号処理ブロック305〜307で信号処理を施されて、最終段の信号処理ブロック307からCPU304に送られる。

本ソフトウェア無線機で通信システムを実現するためには、該通信システムで必要とされるライブラリをソフトウェア書き込み装置からインターフェース312を介してダウンロードし、適当な順番で各信号処理ブロック305〜310へ実装することで、該通信システムでの送受信が可能となる。ライブラリは、ソフトウェア書き込み装置から直接信号処理ブロック305〜310へ実装される構成だけではなく、ディジタル信号処理部303に具備されたメモリ部にダウンロードし、適宜CPU304からの命令を受け、メモリ部から信号処理ブロック305〜310へ実装する構成でも良いものとする。また、本例では、信号処理ブロックが6つの場合を図示しているが、通信システムを実現するために必要となる信号処理ライブラリ数の信号処理ブロックが必要となる。

各信号処理ブロックへ実装される信号処理ライブラリの構成を示す。図4に第一の課題を解決する信号処理ライブラリの第一の構成を示す。本信号処理ライブラリに記載されたコンフィギュレーションデータに基づいて図3の信号処理ブロック305〜310の配置配線が構成される。基本的に、一つの信号処理ライブラリは一つの信号処理ブロックで実現されるものとする。本構成において、データは該データの制御情報を示す制御信号を伴って信号処理ライブラリ401に入力される。信号処理ライブラリ401は、信号処理ライブラリコア402により構成される。信号処理ライブラリコアは当該ライブラリで実現したい信号処理の本質的な処理を行う部分であって、当該ライブラリの本質的な部分ではない制御信号作成・制御信号の制御ビット再配置等は行わない。例えば、変調処理では入力データをIQ平面にマッピングしIQデータを出力する等、変調処理に必要とされる本質的な信号処理のみを信号処理ライブラリコア402で行う。本構成は、制御信号等の変換が不要であり、信号処理ライブラリは本質的な処理を行う信号処理ライブラリコアのみで構成される。

制御信号は、各信号処理ライブラリの処理の開始、終了等を示すフラグ信号である。制御信号は1bitの信号線の集まりであり、1bitで1つの情報の0/1を表すことができる。本構成例の制御信号は8bitであり、8つの情報を用いた制御が可能となる。タイミング情報を制御信号としてデータと同期して伝送させることで、タイミング集中管理部を置くことなく、それぞれの信号処理ブロックが独立してタイミング制御を行うこと、つまり分散制御を行うことが可能となる。

図5に本構成における制御ビット割当例を示す。図5における、制御信号の伝達方法を示す。ライブラリC２０３までの説明は図2の説明と同じである。図5において、ライブラリD501はライブラリA201で作成された制御信号b0、b1を受け、当該ライブラリの信号処理を行い、b6から該ライブラリで作成された制御信号を出力する。ライブラリB202及びライブラリC203はb0及びb1を使用しない。しかし、ライブラリB202及びライブラリCは、b0及びb1をライブラリD501まで伝達させる必要があるため、b0及びb1に新たな情報を割り当てることができない。もし、b0及びb1に新たな制御情報を割り当ててしまった場合、ライブラリA201から出力された制御信号b0もしくはb1は、別の情報を有した制御信号で上書きされてしまうため、ライブラリD505に正しい制御信号が伝わらなくなってしまう。つまり、ある意味を有した制御信号を、別の意味を有した制御信号で上書きすることはできない。ライブラリの入出力には、当該通信システムで使用される全ての制御信号が、排他的に用意されている必要がある。このようにすることで、制御信号を消滅させることなくライブラリ間に伝達させることが可能となる。

以上のようにして、第一の構成を有する信号処理ライブラリは、第一の課題であるライブラリ間の接続の柔軟性を確保することが可能となる。本構成は、同一システム内では同一ライブラリは複数回利用されない場合であり、且つライブラリの使用される順番が予め予測できる場合に関して、有用であると考えられる。

図6に各信号処理ブロック305〜310へ実装される信号処理ライブラリの第二の構成を示す。本構成は、第一の構成の信号処理ライブラリにセレクタ部を追加した構成となる。セレクタ部603は、信号処理ライブラリコア602と同様に、FPGA等の再構成可能デバイス上に構成される。本構成において、データは該データの制御情報を示す制御信号を伴って信号処理ライブラリ601に入力される。信号処理ライブラリに入力された制御信号は、セレクタ部603において、信号処理ライブラリコアで必要とされる制御ビット配置へ再配置される。セレクタ部入力前の制御信号と出力後の制御信号の結び付けはセレクト情報により行われる。尚、本例ではセレクタ部603は信号処理ライブラリコア602の前段に置かれているが、信号処理ライブラリ602の後段に置いても良いものとする。

セレクタ部で行う制御ビットの再配置のためのセレクト情報は、各信号処理ライブラリを各信号処理ブロックに実装する際に設計し、ライブラリの実装時にFPGAに設定する。具体的には、例えば、前段の信号処理ブロックから伝達される制御信号のどのビットに当該信号処理ブロックのライブラリで必要な制御ビットが含まれるか、および、当該ライブラリで必要な制御ビットがどのビット位置で当該ライブラリコアに入力されるべきかに基づいて、セレクト情報を設定する。この方法によれば、ある1つの信号処理ブロックのリコンフィグレーションを行う際には、当該信号処理ブロック用には既製のライブラリコアとリコンフィグレーション用のセレクト情報を設定し、他の信号処理ブロックについては、必要に応じてセレクト情報のみを設定しなおすだけでよい。信号処理ブロックで行う処理の大部分を占めるライブラリコアについては変更する必要がないので、ライブラリの入替え等が容易になる。

図7に本構成における制御ビット割当例を示す。ライブラリC203までの説明は図2の説明と同じである。二度目に利用されるライブラリAでは、ライブラリBで作成されたb3と、ライブラリCで作成されたb5を使用したいものとする。ところが、一度目に利用されたライブラリAではb0とb1で受けてb2から出力するように制御信号ビットが割り当てられている。そこで、セレクタ部603にて、ライブラリCから出力された制御信号を、図７の矢印で示した制御ビット配置へ再配置する。つまり、b3、b5及びb6で入力された制御信号をそれぞれb0、b1及びb2に入れ替える。その他の制御信号もセレクト情報通りに入れ替えを行う。セレクタ部603において制御信号の入れ替えが行われた後も制御信号の排他性は失われないものとする。セレクト部603へのセレクト情報をCPU304から適宜設定することで、ライブラリ間の接続の柔軟性を確保することが可能となる。当該ライブラリの本質的な処理を行う信号処理ライブラリコア602の処理内容及びインターフェースを一切変更する必要はない。

このようにして、第二の構成を有する信号処理ライブラリは、第一の課題であるライブラリ間の接続の柔軟性を確保することが可能となる。また、第一の構成では可能でなかった同一通信システム内での同一ライブラリの複数回利用も、ライブラリの順番入れ替えも可能である。

図8に信号処理ライブラリの第三の構成を示す。本構成において、信号処理ライブラリ801間には識別子が伝達される。識別子とは、タイミング情報や当該タイミングにおける識別情報により構成される制御情報である。識別子の詳細は後述する。信号処理ライブラリ801に入力された識別子は識別子変換部803にて、信号処理ライブラリコア802で必要とされる制御ビットの情報を含む制御信号に変換される。変換の関連付けは変換マスク・変換バリューにて行われる。変換マスク・変換バリューの設定は、実現する通信システムが変更された場合や、同一の通信システムの場合でも変調方式、符号化方式等が変更された場合、適宜CPU304から行われる。コアから出力された制御信号は識別子逆変換部804にて識別子に変換され、同期したデータと共に隣接ライブラリに伝達される。逆変換の関連付けは逆変換バリューを用いて行われる。逆変換バリューの設定も、変換バリュー及び変換マスクと同様に、適宜CPU304から行われる。分散制御下において、信号処理ライブラリ801に同時に入力された制御信号とデータは常に同期していなければならない。そのため、データが信号処理ライブラリコアで受けた処理遅延と同じ遅延量を、制御信号にも与える必要がある。また、信号処理ライブラリ801に入力された識別子は、遅延器805においてある遅延を受けた後、識別子逆変換部に入力される。遅延量は、当該識別子と同時に信号処理ライブラリ801に入力されたデータが、信号処理ライブラリコア802から出力されるまでに受けた処理遅延量と等しいものとする。これにより、信号処理ライブラリコア802で作成された制御信号と遅延器805から出力された識別子は同期が保たれる。

ここで、識別子の詳細を説明する。前述したように識別子はタイミング情報と当該タイミングにおける識別情報により構成される。タイミング情報には、無線フレームやパケットにおける、あるタイミングのインデックスが用いられる。インデックスを振ったタイミングに生じる変調開始、拡散開始、CRCデータ入力開始等の制御情報を識別情報とする。標準的な無線通信システムにおける識別子割当の一例を図9に示す。

本例で識別子は8[bit]であり、8[bit]一塊で一つの意味を有する。識別子は図9の識別子フォーマット901に示すように2つの部分で構成され、e0-e2はタイミング、e3-e7は当該タイミングにおける識別情報を示す。本無線通信システムの無線フレームは図9のフレーム構成902で示される通り、プリアンブル、ヘッダ、データ、CRC等の各フィールドにより構成される。フレーム構成は実現したい通信システムのフレーム構成に従うものとする。各フィールドの先頭や末尾には3[bit]のタイミングインデックスが振られている。このタイミングインデックスが、識別子フォーマットのe0-e2として用いられる。例えば、e0e1e2=001はプリアンブル開始タイミングを示すインデックスである。e3-e4は変調方式を示しており、図9の変調方式割当903のように対応付けられている。e5はCRCの成否情報を示し、0の場合は成功、1の場合は失敗を意味する。e6-e7はシリアル化の開始・終了を示す。

識別子の変換、および逆変換のために用いられる変換マスク・変換バリュー、および逆変換バリューは、各信号処理ライブラリを各信号処理ブロックに実装する際に設計し、ライブラリの実装時にFPGAに設定する。具体的には、例えば、識別子のどのビットにどのような情報が含まれているか、および、その情報をいかに取り出して当該ライブラリコアの規定のビットとして入力するかに基づいて、変換マスク・変換バリュー、および逆変換バリューを設定する。この方法によれば、ある1つの信号処理ブロックのリコンフィグレーションを行う際には、当該信号処理ブロック用には既製のライブラリコアとリコンフィグレーション用の変換マスク・変換バリュー、および逆変換バリューを設定するだけでよい。リコンフィグレーションを行う必要のない他の信号処理ブロックについては、ライブラリコアも変換マスク・変換バリュー、および逆変換バリューも変更する必要がないので、ライブラリの入替え等が更に容易になる。

ここで、シリアル化開始・終了の例を挙げる。拡散のライブラリでは、入力された送信データの各ビットを複数のデータに拡散した拡散信号を出力する。先頭で出力されるデータにはシリアル化開始、末尾で出力されるデータにはシリアル化終了の識別情報を付加する。これにより、正しくデータの先頭・末尾を認識することが可能となる。

図10に識別子変換部803の構成例を示す。本構成例はライブラリA201で示したように必要な入力制御信号ビット数が2bitの場合を示す。また、識別子は、図9の通信システムと同じく8bitとする。識別子ビット数は当該通信システム全体で必要とされるビット数e[bit]、制御信号ビット数は当該信号処理ライブラリコアで必要とされるビット数c[bit]必要となる。また、それぞれのビットの変換マスク、変換バリューのビット数は識別子ビット数e[bit]と同じものとする。AND部1002では、識別子変換部803に入力された識別子と各制御信号ビット用変換マスクとのANDを出力する。各制御信号ビット用AND部1003〜1004から出力された識別子は、各ビット用変換判定部1001〜1002に入力される。各変換判定部1001〜1002では、入力された識別子が各制御信号ビット用変換バリューと等しいかを判別し、等しい場合には1を出力する。例えばc0用変換バリューと等しい場合にはc0=1となる。本構成では変換判定部1001〜1002及びAND部1003〜1004はそれぞれ2つであるが、信号処理ライブラリコア802で必要とされる制御信号ビット数c[bit]ずつ必要である。

識別子変換部803において、識別子を制御信号に変換する具体例を示す。また、通信システムは図9に記載した方式とする。ここでは、信号処理ライブラリ「変調」において、変換マスク・バリューを用いて識別子を制御信号に変換する具体例を示す。変調信号処理ライブラリコアでは、制御信号ビットc0において、変調方式c開始を判別するものとする。また、本無線通信システムでは、プリアンブル開始タイミングもしくはデータ開始タイミングで変調方式cが開始されるものとする。変調信号処理ライブラリコアのc0用変換マスクとしては[11111101]、c0用変換バリューとしては[01010001]を設定する。c0用AND部1004では、識別子変換部803に入力された識別子とc0用変換マスクとのANDを出力する。c0用変換判定部1001では、該出力値とc0用変換バリューが等しい場合に1を出力する。図9から、「プリアンブル開始タイミングで変調方式c開始」の識別子は01010001、「データ開始タイミングで変調方式c開始の識別子」は01010011である。変換マスク11111101と上記識別子のANDをとった値は共に01010001となる。これはc0用変換バリュー01010001と等しい。よって、上記識別子が入力されたタイミングにおいてc0=1となり、変調方式cを開始することができる。上記識別子以外が識別子変換部803に入力された場合にはc0=1とはならない。変換マスクや変換バリューを工夫することで、1つの制御ビットに複数の識別子を対応させることも可能となる。

図11に識別子逆変換部804の構成例を示す。本構成例はライブラリA201で示したように出力制御信号ビット数が1bitの場合を示す。また、識別子は、図9の通信システムと同じく8bitとする。識別子ビット数e[bit]は該通信システムで必要とされるビット数、制御信号ビット数は信号処理ライブラリコアで必要とされるビット数c[bit]必要である。また、各ビットの逆変換バリューのビット数は識別子ビット数e[bit]と同じとする。信号処理ライブラリコア802から出力された制御信号は、制御信号ビット用の識別子逆変換部1101に入力される。識別子逆変換部1101は、入力された制御信号が1の場合、各ビット用逆変換バリューを出力する。OR部1104は、各ビット用逆変換部1101から出力された識別子と、識別子変換部803からある遅延を受けて出力された識別子とのORを出力する。本構成では逆変換判定部1101は1つであるが、信号処理ライブラリコア802から出力される制御信号ビット数が必要となる。つまり、信号処理ライブラリ802から出力される制御信号ビット数c=2[bit]の場合、c0用逆変換判定部の他にc1用逆変換判定部が必要となる。c1用逆変換判定部には制御信号c1が入力され、c1用逆変換判定部から出力された8[bit]の識別子は、c0用逆変換判定部1101から出力された8[bit]と並列にOR部1102に入力される。

識別子逆変換部804において、制御信号を識別子に変換する具体例を示す。ここでは、信号処理ライブラリ「CRC」において、逆変換バリューを用いて制御信号を識別子に変換する具体例を示す。識別子は8bit、制御信号は3bitとする。本無線通信システムの受信においてCRC信号処理ライブラリは、受信データを元に計算したCRCコードと受信データのCRCフィールドを比較し、一致した場合にc2=0、一致しない場合にc2=1を出力するもとのする。CRC信号処理ライブラリコアの制御信号c2用逆変換バリューとしては[00100000]を設定する。c2用逆変換判定部1101では、c2=1の場合にc2用逆変換バリューを出力する。OR部1104では、c0及びc1用逆変換判定部からの出力値、遅延器805から出力された識別子とのORを出力する。遅延器805から出力された識別子が[00000111]であった場合、OR部1104からの出力は、「CRC終了タイミングにてCRC失敗」を意味する識別子[00100111]となる。この識別子がデータと共に、接続されたライブラリに伝達されていく。

本構成例において、図10の変換判定部1001〜1002及びAND部1003〜1004、図11の逆変換判定部1101は、当該信号処理ライブラリで必要とされる制御信号ビット数c[bit]ずつ必要となる。変換判定部、AND部及び逆変換判定部を各一つずつ配置し、各ビット用の変換マスク、変換バリュー、逆変換バリューを順次切り替えて使用する構成でも良いものとする。

変換マスク・バリュー、逆変換バリューの値を適宜設定することで、ライブラリ間の高い接続の柔軟性を得ることができる。当該ライブラリの本質的な処理を行うライブラリコアの変更は一切必要ない。また、本構成では、第一の構成及び第二の構成と異なり、全ての制御信号を排他的に並べる必要はなく、当該信号処理ライブラリコアで必要とされるもののみ必要である。このことから、新規システムへの拡張性も優れている。

第三の構成は、制御信号と識別子との相互変換を行う識別子変換部・識別子逆変換部を必要とするが、ANDとORの簡単な論理回路の組み合わせで実現可能である。よって、第二の構成においてセレクタを用いる場合よりも実装面積は小さくできる。また、識別子はy[bit]で最大2^yの制御情報を割り当てることが可能であり、1[bit]で1つの情報量しか持たない制御信号をライブラリ間で伝達する場合よりも、配線規模を小さくすることができる。図9に示した例では識別子は8[bit]であるが、この識別子が表すことができる状態数は32である。もし制御信号を直接ライブラリ間で伝達する場合、つまり第一の構成及び第二の構成では制御信号数c=32[bit]となり、配線規模は約4倍になってしまう。また、一般的な無線通信システムにおいて、識別情報が開始・終了されるタイミングは、長い無線フレームの中でもヘッダやデータの開始・終了タイミング等、限られたタイミングであることが多い。そのため、タイミングインデックスに必要とされるビット数は少なくて済むことが多い。

第二の構成及び第三の構成では、セレクタ部、識別子変換部及び識別子逆変換部が必要であるため、再配置及び変換・逆変換する制御信号が多くなればなるほどセレクタ部、識別子変換部及び識別子逆変換部も大きくなる。そこで、ほぼ全ての信号処理ライブラリで必要とされるような制御信号は排他的に配置し、セレクタ部にて再配置をしない、識別子変換部及び識別子逆変換部において変換をしない、第四及び第五の構成も可能なものとする。

図12に、信号処理ライブラリの第四の構成を示す。これ以降で述べられる機能・動作以外は第二の構成と同じである。信号処理ライブラリ間には、再配置される制御信号と、再配置されない制御信号とが伝達される。再配置される制御信号は、第二の構成と同様にセレクタ部1203にて再配置されるが、再配置されない制御信号は、セレクタ部1203を介さずに直接信号処理ライブラリコア1202に入力される。分散制御下では、常にデータに同期してそのデータに対する状態や情報を示す制御信号が伝達される。例えば、該データの有効・無効を示す制御信号は全ての信号処理ライブラリで必要である。このような制御信号は再配置及び変換・逆変換せず、制御ビットを排他的に用意することで、セレクタ部1203の構成を小さくすることが可能となる。

図13に、信号処理ライブラリの第五の構成を示す。これ以降で述べられる機能・動作以外は第三の構成と同じである。信号処理ライブラリ間には、識別子と、識別子に変換されない制御信号と、が伝達される。前記識別子は、第三の構成と全く同様の処理が行われる。前記変換されない制御信号は、識別子変換部1303を通さずに直接信号処理ライブラリコア1302に入力され、識別子逆変換部1304を通さずに直接信号処理ライブラリ1301から出力される。信号処理ライブラリ1301に同時に入力された識別子、変換しない制御信号及びデータは、信号処理ライブラリで処理中にも同期がとられ、信号処理ライブラリ1301から同時に出力される。本構成では、第四の構成で前述したような、全ての信号処理ライブラリで必要となる制御信号は変換・逆変換しない。これらの制御信号に対しては、制御ビットを排他的に用意することで、識別子変換部1303及び識別子逆変換部1304の構成を小さくすることが可能となる。

集中制御方式の概略図。 制御ビット割り当て例。 ソフトウェア無線機構成例。 信号処理ライブラリの第一の構成。 第一の構成における信号処理ライブラリ構成。 第二の構成における信号処理ライブラリ構成。 第二の構成における制御ビット割り当て例。 第三の構成における信号処理ライブラリ構成。 識別子割当。 識別子変換部構成。 識別子逆変換部構成。 第四の構成における信号処理ライブラリ構成。 第五の構成における信号処理ライブラリ構成。

符号の説明

101…信号処理ブロック1、102…信号処理ブロック2、103…信号処理ブロック3、104…信号処理ブロック4、105…タイミング制御部、
201…ライブラリA、202…ライブラリB、203…ライブラリC、204…ライブラリA(二度目)、205…制御ビット配置、
301…アンテナ部、302…無線変復調部、303…ディジタル信号処理部、304…CPU、305…信号処理ブロックA、306…信号処理ブロックB、307…信号処理ブロックC、308…信号処理ブロックD、309…信号処理ブロックE、310…信号処理ブロックF、
401…第一の構成の信号処理ライブラリ、402…第一の構成の信号処理ライブラリコア、501…ライブラリD、
601…第二の構成の信号処理ライブラリ、602…第二の構成の信号処理ライブラリコア、603…第二の構成のセレクタ部、
801…第三の構成の信号処理ライブラリ、802…第三の構成の信号処理ライブラリコア、803…第三の構成の識別子変換部、804…第三の構成の識別子逆変換部、805…第三の構成の遅延器
901…識別子フォーマット、902…フレーム構成におけるタイミング、903…変調方式、
1001…c0用変換判定部、1002…c1用変換判定部、1003…c0用AND部、1004…c1用AND部
1101…b0用逆変換判定部、1102…OR部、
1201…第四の構成の信号処理ライブラリ、1202…第四の構成の信号処理ライブラリコア、1203…第四の構成のセレクタ部、
1301…第五の構成の信号処理ライブラリ、1302…第五の構成の信号処理ライブラリコア、1303…第五の構成の識別子変換部、1304…第五の構成の識別子逆変換部。

Claims (18)

1. 無線周波数帯における信号処理を行う無線変復調部と、ソフトウェアの書き換えにより機能の変更が可能な信号処理ブロックを複数含み、送受信信号のベースバンド処理を行う信号処理部とプロトコル処理を行うＣＰＵとを有する無線通信装置であって、
   前記各信号処理ブロックは、前記無線変復調部もしくは前段の信号処理ブロックから入力される受信信号データ、またはＣＰＵもしくは前段の信号処理ブロックから入力される送信信号データと合わせて入力される制御信号に基づいて前記受信信号データまたは送信信号データの信号処理を行い、
   前記制御信号は、前記受信信号データの処理を行う受信処理系または前記送信信号データの処理を行う送信処理系ごとに、共通のフォーマットで、前記各処理系の全ての信号処理ブロックが必要とする情報を含むことができる制御信号であることを特徴とする無線通信装置。
2. 請求項１記載の無線通信装置であって、前記信号処理ブロックは、受信信号データまたは送信信号データとその制御情報を示す制御信号を同期して伝達する手段を有することを特徴とする無線通信装置。
3. 請求項1及び2のいずれかに記載の無線通信装置であって、
   前記制御信号は、前記受信処理系または送信処理系の全ての信号処理ブロックが必要とする情報をの全てが排他的に配置された制御ビットに含み、
   前記信号処理ブロックは、該信号処理ブロックで使用されない制御ビットを、該信号処理ブロックの後段に接続された信号処理ブロックへ伝達する手段を有することを特徴とする無線通信装置。
4. 請求項１及び２のいずれかに記載の無線通信装置であって、前記信号処理ブロックは、
   該信号処理ブロックに割り当てられる受信信号系または送信信号系の信号処理を行う信号処理ブロックコア部と、
   前記制御信号のフォーマット処理を行うフォーマット処理部と、を含み、
   前記フォーマット処理部は、前記信号処理ブロックコアへ入力される制御信号または該信号処理ブロックコア部から出力される制御信号を、前段または後段の信号処理ブロックとの互換性があるフォーマットと、該信号処理ブロックコア特有のフォーマットとの間の変更を行うことにより、前記信号ブロックコアは、該信号処理ブロックの前後に接続される信号処理ブロックに依存しないようにすることを特徴とする無線通信装置。
5. 請求項4記載の無線通信装置であって、
   前記信号処理ブロックのフォーマット処理部は、1つ以上のセレクタ部を含み、前記セレクタ部は、該信号処理ブロックの前段または後段に接続された信号処理ブロックの制御信号配置に合うように制御信号の制御ビットの再配置を行うことを特徴とする無線通信装置。
6. 請求項１、２及び４のいずれかに記載の無線通信装置であって、前記信号処理ブロックは前記受信処理系または送信処理系の全ての信号処理ブロックにおける処理に必要な複数種類の情報を示し、前記受信処理系または送信処理系の全ての信号処理ブロックに共通のフォーマットの識別子を制御信号として伝達することを特徴とする無線通信装置。
7. 請求項6に記載の無線通信装置であって、
   前記信号処理ブロックは、該信号処理ブロックに入力された前記共通のフォーマットの識別子を該信号処理ブロックコアで必要とされる制御信号に変換する手段と、信号処理ブロックコアから出力された制御信号を前記共通のフォーマットの識別子に変換する手段と、を含むフォーマット処理部を有し、
   信号処理ブロックコア部は、該信号処理ブロックで必要とされる制御信号のみを入出力することを特徴とする無線通信装置。
8. 請求項６及び７のいずれかに記載の無線通信装置であって、前記共通のフォーマットの識別子は、無線通信フレーム上のタイミングをインデックス化したタイミング情報と、該タイミングにおける無線信号処理の開始や終了等を示す識別情報と、を含むことを特徴とする無線通信装置。
9. 請求項８記載の無線通信装置であって、識別情報は、変復調方式および該変調方式の開始及び終了、拡散処理の開始及び終了、符号化・復号化の種類及び該符号化・複合化の開始終了、スクランブル方式及び該スクランブル方式の開始及び終了、CRC方式及びCRC方式の開始、終了及びCRC成否情報、一つのデータを入力しシリアルに複数のデータを出力する場合に付加されるシリアル化開始及び終了、各信号処理の動作終了を示す動作終了の開始、その他、該通信システムを構成する信号処理ブロックで必要とされる情報を有し、この内、該通信システムで必要とされる識別情報により構成されることを特徴とする無線通信装置。
10. 請求項５記載の無線通信装置であって、
    前記信号処理ブロックは、前記制御信号の一部のみを前記セレクタ部にて再配置することを特徴とする無線信号装置。
11. 請求項６、７、８及び９のいずれかに記載の無線通信装置であって、前記制御信号は、識別子に加えて、排他的な制御ビット位置に配置される部分を有することを特徴とする無線通信装置。
12. 請求項１、２、３、４、１０、及び１１のいずれかに記載の無線通信装置であって、排他的に配置される制御信号は、制御信号に同期して伝達されるデータの有効無効を示す制御信号を含むことを特徴とする無線通信装置。
13. 請求項１及び１２のいずれかに記載される無線通信装置であって、前記各信号処理ブロックは、該信号処理ブロックの機能構成を定義するライブラリを、ソフトウェアにより再構成可能な演算処理器に実装することにより構成されることを特徴とする無線通信装置。
14. 無線周波数帯における信号処理を行う無線変復調部と、ソフトウェアの書き換えにより機能の変更が可能な、送受信信号のベースバンド処理を行う信号処理部とプロトコル処理を行うＣＰＵとを有する無線通信装置の前記信号処理部に実装されて該信号処理部の機能及び構成を定義するライブラリであって、
    前記信号処理部を、
    前記無線変復調部もしくは前段の信号処理ブロックから入力される受信信号データ、またはＣＰＵもしくは前段の信号処理ブロックから入力される送信信号データと合わせて入力される制御信号に基づいて前記受信信号データまたは送信信号データの信号処理を行う信号処理ブロックを複数ブロック含むように構成し、
    前記制御信号は、前記受信信号データの処理を行う受信処理系または前記送信信号データの処理を行う送信処理系ごとに、共通のフォーマットで、前記各処理系の全ての信号処理ブロックが必要とする情報を含むことができる制御信号であることを特徴とするライブラリ。
15. 請求項１４記載のライブラリであって、
    前記制御信号は、前記受信処理系または送信処理系の全ての信号処理ブロックが必要とする情報を全てが排他的に配置された制御ビットに含み、
    該ライブラリにより、前記信号処理ブロックは、該信号処理ブロックで使用されない制御ビットを、該信号処理ブロックの後段に接続された信号処理ブロックへ伝達するように構成することを特徴とするライブラリ。
16. 請求項１４記載のライブラリであって、
    前記信号処理ブロックを、
    該信号処理ブロックに割り当てられる受信信号系または送信信号系の信号処理を行う信号処理ブロックコア部と、
    前記制御信号のフォーマット処理を行うフォーマット処理部と、を含むように構成し、
    前記フォーマット処理部を、前記信号処理ブロックコアへ入力される制御信号または該信号処理ブロックコア部から出力される制御信号を、前段または後段の信号処理ブロックとの互換性があるフォーマットと、該信号処理ブロックコア特有のフォーマットとの間の変更を行うように構成することを特徴とするライブラリ。
17. 請求項１６記載のライブラリであって、
    前記信号処理ブロックの前記フォーマット処理部を、該信号処理ブロックの前段または後段に接続された信号処理ブロックの制御信号配置に合うように制御信号の制御ビットの再配置を行うように構成することを特徴とするライブラリ。
18. 請求項１６記載のライブラリであって、
    前記信号処理ブロックの前記フォーマット処理部を、該信号処理ブロックに入力された、前記受信処理系または送信処理系の全ての信号処理ブロックに共通のフォーマットの識別子を該信号処理ブロックコアで必要とされる制御信号に変換する手段と、信号処理ブロックコアから出力された制御信号を前記共通のフォーマットの識別子に変換する手段と、を含むように構成することを特徴とするライブラリ。

Images