JP2006238105A

JP2006238105A - 画像処理装置

Info

Publication number: JP2006238105A
Application number: JP2005050385A
Authority: JP
Inventors: Yasuyuki Nakamura; 康幸仲村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2005-02-25
Filing date: 2005-02-25
Publication date: 2006-09-07

Abstract

【課題】ＳＯＣ内部のメモリ容量削減とメインメモリとＳＯＣ間のバス帯域低減を実現する。
【解決手段】ＳＯＣ内部にラスタ単位で画像処理する第１画像処理部と矩形単位で画像処理する第２画像処理部とが構成され、画像処理過程のデータをＳＯＣ外部に構成したメインメモリと出し入れすることで画像処理を実現する装置において、第１画像処理部にシェーディング補正処理部を構成し、且つ、シェーディング補正処理部固有のメモリは構成しないようにする。補正に使用する補正係数はメインメモリに暗出力側、白側の補正値を各色毎に圧縮した状態で保持し、補正処理開始時に圧縮された状態でＳＯＣ内部の補正処理部に転送する。補正処理部では復号化を実施することで補正値を再現し、補正に使用する。
【選択図】図１

Description

本発明は、画像読取デバイス、例えばＣＣＤ（Charged Coupled Device）により読み取った画像データに対して、白側及び黒側の補正を行うシェーディング補正処理回路の構成に関するものである。

一般的に、シェーディング補正処理は入力デバイスにより読み取られた画像データの主走査方向のランプ光量分布ムラや、センサーチップの暗出力オフセットを補正するものである。暗出力オフセットの補正は、光源をオフした状態で主走査方向の画素データを取得したものを使用する。暗出力のオフセット値は例えば図５（ｂ）のような状態となり、主走査方向画素毎に完全な黒レベルとはならず、若干のレベルを持った値となる。この暗出力の補正方法は、画像読取時に取得する画素データ値をVin、画素に対応した暗出力オフセット値をDshdとすると、以下（１）式にて表される（暗出力補正後データ：Vdshd）。

Vdshd ＝ Vin − Dshd …（１）
白側の補正は、まず、光源をオンした状態で、装置に設置されている白基準板を読み取ることで主走査方向の白画素データの読取値を取得する。主走査方向の白画素データの読取値は、光量やデバイス特性により、図５（ａ）のような傾向にあり、主走査方向端部ほど白画素データのレベルが低くなる。この白画素レベルの補正を行うのが白側シェーディング補正であり、図５（ａ）中において、入力画素レベルが矢印方向に補正されるようなシェーディング補正値を算出する。具体的には、ターゲットとする白レベル値をshd_const、白側シェーディング補正値をshd、暗出力補正後の画像データをVdshdとすると、白側補正後の画素データVshdは以下（２）式にて表される。

Vshd ＝（shd_const／shd） × Vdshd …（２）
したがって、上記シェーディング補正を実現するハードウェアを構成する場合、対応する原稿画像データサイズの主走査方向画素数分の暗出力補正係数及び白側シェーディング補正係数を保持するラインメモリが必要となる。例えば対応する原稿サイズがＡ４、解像度６００ｄｐｉである場合、主走査方向５２００画素分の補正係数を保持するだけのメモリ容量が必要となる。また、シェーディング補正を行う際の補正係数の精度は、入力画素データのビット精度にもよるが、近年の画像読取装置の精度から考えると、暗出力側、白補正側ともに16bitの精度を持たせるのが一般的である。即ち、各画素で32bitの補正値を有することになり、画像読取装置が対応する原稿画像サイズ及び解像度に依存して莫大なメモリ容量が必要となる。

このメモリ容量を削減するための提案件として、例えば特開２０００−０２２９５５のように、専用紙と出力紙のデータを予め取得しておき、更に色空間変換を用いて、実際に補正する際には特性値を用いて演算することでシェーディング補正に必要となるメモリ容量を削減する方法がある。また、シェーディング補正処理の実行単位をラインバッファが必要となるラスタ単位ではなく、矩形単位とすることでシェーディング補正処理に必要となるメモリ容量を削減する方法がある。

この方式を用いた従来装置の制御部構成を図７に示す。同図において、１００は従来装置全体を制御するＣＰＵ、２００はＣＰＵ１００のバス、３００は装置のメインメモリであり、ＳＤＲ或いはＤＤＲといった記憶デバイスにより構成される。４００はメインメモリ３００を制御するメモリコントローラ、５００は画像データバスである。６００及び７００はＤＭＡＣであり、メモリコントローラ４００との協調動作によって、画像データのメインメモリとの出し入れを制御する。８００はＤＭＡＣ６００及びＤＭＡＣ７００の動作を制御する調停回路であり、ＤＭＡＣ６００による転送するデータ量とＤＭＡＣ７００が転送するデータ量で追い越しが発生しないように調停制御する。９００は読取デバイス（ＣＣＤ）、１０００はアナログフロントエンド（以下、ＡＦＥ）であり、ＣＣＤ９００が出力するアナログ画像信号をデジタル信号に変換する。１１００は読取デバイス制御部であり、ＣＣＤ９００及びＡＦＥ１０００に対して制御信号１２００、制御信号１３００を出力することで動作を制御する。１４００はＡＦＥ１０００が、制御信号１３００に同期して出力するデジタル信号である。１５００は読取画像処理部であり、入力画像データに対して、シェーディング補正処理等の画像処理を実施する。１６００及び１８００は記録系画像処理時の画像転送制御を行うＤＭＡＣ、１７００は輝度濃度変換、Ｎ値化処理等を実施する記録画像処理部、１９００は記録画像処理部１７００が処理した画像データをＬＢＰ（Laser Beam Printer）等の記録エンジンに出力する記録ｉ／ｆ部、２０００は記録エンジンである。２１００は、従来装置に接続されたＰＣ、２２００はＰＣｉ／ｆ部、２３００はメインメモリ３００に記憶した画像データをＰＣｉ／ｆ部２２００を介してＰＣ２１００に転送するＤＭＡＣである。

なお、前記各処理ブロックはメインメモリ３００、ＣＣＤ９００、ＡＦＥ１０００、エンジン２０００及びＰＣ２１００を除いて、ＬＳＩ（ＳＯＣ：System on Chip）として構成され、ＣＰＵ或いは内部処理ブロックは、メモリコントローラ３００を介することでのみデータに対してアクセスすることが出来る。

次に従来装置での画像データパスについて説明する。ＣＣＤ９００により読み取られた画像データはアナログ信号としてＡＦＥ１０００に出力される。ＡＦＥ１０００は読取デバイス制御部１１００からの制御信号１３００に従って、ＣＣＤ９００のアナログ画像信号をデジタル信号に変換し、読取デバイス制御部１１００に出力する。読取デバイス制御部１１００は、ＡＦＥ１０００から入力されるデジタル画像データをコンポーネント毎、即ち、赤（以下、Ｒ）、緑（以下、Ｇ）、青（以下、Ｂ）のラスタデータとしてＤＭＡＣ６００に出力する。ＤＭＡＣ６００はＣＰＵ１００の設定に従い、メモリコントローラ４００を介して画像データを転送する。

転送画像データはメインメモリ３００にＲ，Ｇ，Ｂのラスタデータとして記憶される。一般的にＣＣＤ９００の出力は、デバイス構成により、Ｒ，Ｇ，Ｂのラスタデータにライン間遅延が存在する。つまり、同時タイミングで読み取られる各コンポーネント画素データは同じ画素位置のものではない。したがって、Ｒ，Ｇ，Ｂのライン間を補正する分の画像データがメインメモリ３００に記憶されてはじめて入力位置の合った画素データを後段処理に対して出力出来る。メインメモリ３００に前記ＣＣＤ９００によるライン間補正可能な画像データが記憶されると、ＣＰＵ１００は後段画像処理ブロックである読取画像処理部１５００に対してデータを転送するべくＤＭＡＣ７００を起動する。ライン間補正を行うハードウェアは構成されていないため、ＤＭＡＣ７００への転送開始アドレス制御にて、各コンポーネント間のライン間補正を実現する。例えばメインメモリ３００のアドレス１００００番地にＲの１ライン目のデータ、アドレス５００００番地にＧの１ライン目のデータ、９００００番地にＢの１ライン目のデータが記憶されていた場合は、ＤＭＡＣ７００には各々の先頭アドレス、即ち、１００００番地、５００００番地、９００００番地をスタートアドレスとして転送するように設定する。ＤＭＡＣ７００はＣＰＵ１００の設定及び起動に従い、メモリコントローラ４００との協調によりメインメモリ３００から所定のライン間補正後画像データを読取画像処理部１５００に対して出力するが、シェーディング補正に使用するメモリ容量を削減するために、ラスタ順次での画像転送は行わず、矩形領域単位での画像転送を実施する。図４は矩形領域転送制御を示す図である。図４（ａ）の領域（０，０）に関しては、その有効画素領域（ａｂｃｄ）に対して周辺領域ＡＢ１ＣＤ１が設定されており、画像データの読み出しはＡをスタートアドレスとして、対応するデータが主走査方向Ｂ１アドレスまで読み出される。主走査方向のデータの読み出しが終了すると、次に読み出すデータのアドレスを、副走査方向に１ライン分をシフトした図中のＡ２アドレスに移し、主走査方向にＢ３アドレスの画素までデータが読み出される。以下同様にデータが読み出され、領域（０，０）周囲に示した点線矩形領域の最終ラインに相当するＣアドレスからＤ１アドレスまでの主走査方向のデータの読み出しが行われて、領域（０，０）のデータの読み出しが完了する。領域（０，１）に関しては、その有効画素領域（ｅｆｇｈ）に対して、周辺領域Ｂ２ＦＧＨが設定されており（図４（ｂ））、画像データの読み出しはＢ２をスタートアドレスとして、対応するデータが主走査方向Ｆアドレスまで読み出される。主走査方向のデータの読み出しが終了すると、次に読み出すデータのアドレスを、副走査方向に１ライン分シフトした図中のＢ４アドレスに移し、主走査方向にＢ５アドレスの画素までデータが読み出される。そして、領域（０，１）に対応する周辺領域の最終ラインに相当するＧアドレスからＨアドレスまでの主走査方向の画像データの読み出しが行われて第２領域のデータの読み出しが完了する。以上の処理により、有効領域の周辺を含む矩形領域のデータが読み出される。以下、同様の処理が各矩形領域に対して行われる。領域（０，０）の有効領域ａｂｃｄ、或いは領域（０，１）の有効領域ｅｆｇｈに対して周辺領域を設定している理由は、処理する画像処理によって、画像処理対象画素に対して参照する周囲画素が必要となるからである。図４（ｃ）に周辺領域と有効領域を説明する図を示す。図４（ｃ）において、Ｎａ、Ｎb、Ｎｃ、Ｎdは網かけで記した部分の有効領域に対して左右上下に必要となる周辺画素数を示している。また、Ｎｍ、Ｎｓは矩形領域として転送する周辺領域を含んだ画像領域の主走査方向画素数、副走査方向画素数である。例えば、７×７の空間フィルタ処理を実施する場合、処理対象画素には左右、上下ともに３画素の参照画素が必要となるため、Ｎａ、Ｎｂ、Ｎｃ、Ｎｄの値は３となる。つまり、矩形領域で処理する画像処理内容に応じてＮａ、Ｎｂ、Ｎｃ、Ｎｄの値が決まる。

従来装置においては、前記説明した矩形領域を画像処理領域とすることで、シェーディング補正係数を保持するメモリ容量を削減している。図８に矩形領域単位で画像処理を行う読取画像処理部１５００の構成図を示す。同図において、１５０１はシェーディング補正処理部、１５０２はシェーディング補正を実施する画像データ、１５０３はシェーディング補正係数である。１５０４は読み取ったカラー画像データに対して補正処理を行う入力マスキング処理、１５０５はシェーディング補正処理部１５０１及び入力マスキング処理部１５０４の処理後の１６ｂｉｔデータをローカルメモリ１５０６に保持したテーブル内容に応じて８ｂｉｔに変換するＬＵＴである。１５０７は入力画素データが文字データであるか否かを判別する文字判別部、１５０８は文字判別結果信号、１５０９は入力画素に対して、文字判別結果信号１５０８の判別信号が示す値に対応させてエッジ強調処理等を施すフィルタリング処理部、１５１０は入力画像データ解像度に対して変換を施す変倍処理部、１５１１は変倍処理部１５１０の出力画像信号を所定サイズにトリミング処理、或いは指定領域でのマスキング処理を施すトリミングマスキング処理部である。１５１３は矩形領域分の画像データを処理の進行状況に応じて保持し、更に矩形領域の主走査方向画素数分（Ｎｍ分）のシェーディング補正係数を保持するローカルメモリ１５１３、１５１２はローカルメモリ１５１３を制御するローカルメモリコントローラである。なお、ローカルメモリコントローラ１５１２は、ローカルメモリ１５１３へのアクセス制御を行って、各画像処理部に対して画像データ転送制御も行う。

従来装置におけるシェーディング補正処理は、ローカルメモリ１５１３のメモリ容量が矩形領域分であるため、処理に際して必要となるシェーディング補正係数を、矩形領域の画像処理開始時点で、その都度メインメモリ３００から対応画素位置のシェーディング補正係数を記憶されている状態のまま読取画像処理部１５００に転送することで実現する。
特開２０００−２２９５５号公報

しかしながら、前記従来装置においては、矩形領域範囲ではあるものの、シェーディング補正を行うための補正係数を保持する分のメモリ容量をＬＳＩ内部に構成しなければならない。ＬＳＩのコストを抑える上で重要となるのは、内部の半導体ダイサイズを出来る限り小さくすることであるが、メモリ容量の増大は前記ダイサイズを大きくする方向にのみ作用するため、コストを抑えたコントローラＬＳＩを構成する上での問題となる。また、シェーディング補正処理やＬＵＴ処理のように、処理に際して周辺画素の参照が必要ないものに対しても矩形領域処理を対応させているため、有効領域を得るための周辺領域部分に関し、重複する形でシェーディング補正係数の転送を行う必要があり、転送効率、装置としての性能の観点からも問題となる。

本発明は、上記問題点の解決を目的としたものであり、解決するための手段として、入力画像データをライン単位で読取画像処理する第１の読取画像処理手段と、該第１読取画像処理手段による処理画像データを矩形単位で読取画像処理する第２の読取画像処理手段を有し、画像処理過程の画像データを該第１読取画像処理手段及び該第２読取画像処理手段に個別に接続された記憶手段に保持せず、装置の主記憶手段に出し入れしながら装置全体の画像処理を実施する画像処理装置において、該第１読取画像処理手段がライン単位で必要とする画像処理パラメータを圧縮する圧縮手段と、該圧縮手段により圧縮された画像処理パラメータを該主記憶手段に保持し、画像読取動作時に該主記憶手段に記憶した圧縮された画像処理パラメータをライン単位処理時に読み出す読取手段と、該読取手段によって読み取ったデータを該第１読取画像処理手段に転送する転送手段と、該転送手段による転送データに対して復号化処理を行う復号化処理手段と、個別の記憶手段を持たず、該復号化処理手段により復号化されたライン単位の画像処理パラメータのみを用いてライン単位の画像処理を行う画像処理手段とを設けたものである。

（作用）
シェーディング補正処理を実施する画像処理回路にシェーディング補正係数を保持するメモリを構成しないことでハードウェア規模削減を実現するようにしたものである。また、メインメモリから内部の画像処理回路に対してシェーディング補正係数を転送する際、補正係数の特性を利用した圧縮をかけることで、メインメモリからの転送効率向上及びＬＳＩ内部のバス帯域を圧縮するようにしたものである。更に、メインメモリから補正係数を転送することにより、ＬＳＩ内部のメモリ容量に依存せずに対応原稿サイズを拡張出来るようにしたものである。

以上、説明したように、本発明では、シェーディング補正実施に必要となる補正係数を保持するためのメモリをＬＳＩ内部に構成しないため、ＬＳＩのダイサイズを抑え、コストダウンを実現することが可能となる。また、シェーディング補正係数をＬＳＩ外部のメインメモリからＬＳＩ内部のシェーディング補正処理部に転送する際、前記補正係数に対して圧縮をかけた状態で転送させ、シェーディング補正処理部では復号して補正処理に使用するため、メインメモリとＬＳＩ間及びＬＳＩ内部のデータ転送効率を上げ、バス帯域圧縮を実現出来るという効果がある。更に、矩形領域処理に適さないシェーディング補正処理をＣＣＤ、ＡＦＥといった入力デバイス制御を行う処理部に構成したことにより、装置に接続されたＰＣに画像データを取り込むスキャナモードで動作させる場合、重複領域の画像データを含んだ矩形領域画像データの転送及び画像処理を行わせることなく動作させることが出来るため、装置全体としての処理動作性能の向上を達成出来るという効果がある。また、ＬＳＩ内部のメモリ容量に依存しない状態で対応する原稿画像サイズの拡張を持たせることが出来るという効果がある。

図１に本発明の構成図を示す。同図において、従来装置と同じ機能を有する処理部に関しては、同一符号を付加し、ここでの詳細な説明は省略する。１０は従来装置の読取デバイス制御部の機能に、画像処理機能を付加した第１の読取画像処理部、２０は従来装置の読取画像処理部と同様、矩形領域単位の入力画像データに対して画像処理を実施する第２の読取画像処理部である。別図を用いて、更に詳細に読取画像処理部１０及び読取画像処理部２０の処理構成を説明する。図２は読取画像処理部１０の内部構成を示す図である。同図において、１０１は読取デバイス制御部であり、ＣＣＤ９００、或いはＡＦＥ１０００の制御を行い、デジタル画像データを取り込む。１０２は読取デバイス制御部１０１の出力画像データに対して、白側、暗出力側の補正を行うシェーディング補正処理部、１０３はシェーディング補正処理部１０２が出力する１６ｂｉｔデータに対して、接続されたローカルメモリ１０４の設定値を用いることで、入力データの補正を行うとともに、８ｂｉｔデータに変換するＬＵＴ処理部である。本発明装置においては、シェーディング補正処理に必要となる補正係数はＬＳＩ内部に保持することはせず、ＬＳＩ外部のメインメモリ３００に記憶させる。即ち、ＬＳＩ内部にシェーディング補正係数を保持するメモリを構成しない。画像処理動作開始時、ＣＰＵ１００はＤＭＡＣ７００に対し、メインメモリに記憶したシェーディング補正係数の転送設定を実施する。ＤＭＡＣ６００はＣＰＵ１００の設定に従い、メモリコントローラ４００と協調して、メインメモリ３００に記憶しているシェーディング補正係数を読取画像処理部１０に対して転送する。なお、この際、ＤＭＡＣ７００が転送するシェーディング補正係数は、画素当り３２ｂｉｔ（暗出力側１６ｂｉｔ、白側１６ｂｉｔ）そのままのデータではなく、圧縮された状態であるものとする。図５（ａ）及び図５（ｂ）に示す通り、主走査方向の暗出力及び白データレベルは前画素値との相関が強い。したがって、求められる補正係数にも当然相関がある。よって、例えば、前データと現データとの差分を取って圧縮するＤＰＣＭ方式などを適用すればシェーディング補正データに圧縮がかかり、転送するデータ量の削減が可能となる。なお、圧縮処理は各コンポーネントの暗出力側、白補正側で別々に行う。転送データ量の削減は、特にメインメモリ３００とＬＳＩ内部との間でデータの転送を何度も繰り返すことで所望の画像処理を実現する構成においては、バス帯域圧縮に大きな効果がある。なお、前記説明においては、圧縮方法としてＤＭＣＰを例に挙げたが、本発明に適用する圧縮方式は前記方式に制限されるものではない。

次に前記転送される圧縮されたシェーディング補正係数を受けて、シェーディング補正処理を実施するシェーディング補正処理部１０２の内部構成に関して説明する。図６はシェーディング補正処理部１０２の構成を示す図である。同図において、１０２０１、１０２０２、１０２０３は各々、読取デバイス制御部１０１が出力するＲ，Ｇ，Ｂの画像データ、１０２０４〜１０２０９は、Ｒ，Ｇ，Ｂ各々に対応する圧縮された暗出力補正データと白側補正データ、１０２１０は各コンポーネントに対応した暗出力補正データ及び白側補正データに対して復号化処理を実施する補正係数復号処理部であり、圧縮方法に対応した復号化処理動作が行われる。

１０２１１〜１０２１５は各コンポーネントに対応した復号化後の暗出力補正データ及び白側補正データである。１０２１６〜１０２１８はＲ，Ｇ，Ｂ各コンポーネントに対応したシェーディング補正回路であり、入力される画素データと暗出力補正係数及び白側補正係数を用いて、（１）式、（２）式に基づきシェーディング補正処理を実施する。１０２２０〜１０２２２はＲ，Ｇ，Ｂのシェーディング補正後データであり、後段処理、即ちＬＵＴ処理部１０３に出力される。

ＬＵＴ１０３の出力データは、ＤＭＡＣ６００に対して出力される。ＤＭＡＣ６００は、ＣＰＵ１００の設定値に従い、メモリコントローラ４００と協調してＬＵＴ１０３の処理後の画像データをメインメモリ３００に転送する。

読取動作がスキャナ動作モードである場合、メインメモリ３００に記憶されたＬＵＴ１０３処理後の画像データは、メモリコントローラ４００、バス２００及びＤＭＡＣ２３００を介してＰＣｉ／ｆ２２００に転送される。ＰＣｉ／ｆ２２００はＤＭＡＣ２３００から転送される画像データをＰＣ２１００に対して出力する。即ち、スキャナ動作モードである場合は、読取画像処理２０に対して画像データを入力させることなく処理を行う。

読取動作がコピー動作モードである場合、メインメモリ３００に記憶されたＬＵＴ１０３処理後の画像データは、メモリコントローラ４００、ＤＭＡＣ７００を介して読取画像処理部２０に転送される。読取画像処理部２０での処理単位は、従来装置と同様矩形領域単位の処理である。図３に読取画像処理部２０の構成図を示す。同図において、２０１は入力データに対して補正処理を行う入力マスキング処理、２０２は入力データを画素毎に文字判別する文字判別処理部、２０３は文字判別処理部２０２が出力する文字判別信号、２０４は入力データに対して、文字判別信号２０３の値に応じたフィルタリング処理を実施するフィルタ処理部、２０５は入力画像データに対して解像度変換を実施する変倍処理部、２０６は変倍処理部２０５の出力データに対して、所定サイズでトリミング処理する、或いは指定領域でマスキング処理を実施するトリミングマスキング処理部、２０７は読取画像処理部２０内部の各画像処理部への画像データを制御し、且つ内部に構成されたローカルメモリ２０８の制御を行うローカルメモリコントローラである。ローカルメモリ２０８の容量は処理単位である矩形領域分であることは従来装置と同一である。即ち、画像処理を実施する際は、隣接する有効矩形領域を得られるように、周辺領域を重複させて処理を開始させる。読取画像処理部２０により処理された画像データは、ＤＭＡＣ７００、メモリコントローラ４００により一旦、メインメモリ３００に転送される。読取画像処理部２０による処理が実施された画像データが所定サイズ分メインメモリ３００に記憶されると、メモリコントローラ４００及びＤＭＡＣ１６００によって記録画像処理部１７００に転送される。記録画像処理部１７００は入力される読取画像処理後の画像データに対して所定の画像処理、例えば、輝度濃度変換処理、Ｎ値化処理等を施して出力する。記録画像処理後のデータは、再度ＤＭＡＣ１６００及びメモリコントローラ４００によってメインメモリ３００に転送される。出力エンジンがＬＢＰである場合は、メインメモリ３００に１ページ分のデータが記憶された時点で、ＬＢＰエンジンに転送される。即ち、メモリコントローラ４００、ＤＭＡＣ１８００及び記録ｉ／ｆ部１９００によってエンジン２０００に転送される。

本発明の構成を表す図。本発明における第１の読取画像処理部の構成を表す図。本発明における第２の読取画像処理部の構成を表す図。矩形領域単位の画像データ制御を示す図。主走査方向の白レベル、黒レベルを示す図。シェーディング補正処理内部構成を示す図。従来装置の構成を表す図。従来装置における読取画像処理部の構成を表す図。

Claims

入力画像データをライン単位で読取画像処理する第１の読取画像処理手段と、該第１読取画像処理手段による処理画像データを矩形単位で読取画像処理する第２の読取画像処理手段を有し、画像処理過程の画像データを該第１読取画像処理手段及び該第２読取画像処理手段に個別に接続された記憶手段に保持せず、装置の主記憶手段に出し入れしながら装置全体の画像処理を実施する画像処理装置において、該第１読取画像処理手段がライン単位で必要とする画像処理パラメータを圧縮する圧縮手段と、該圧縮手段により圧縮された画像処理パラメータを該主記憶手段に保持し、画像読取動作時に該主記憶手段に記憶した圧縮された画像処理パラメータをライン単位処理時に読み出す読取手段と、該読取手段によって読み取ったデータを該第１読取画像処理手段に転送する転送手段と、該転送手段による転送データに対して復号化処理を行う復号化処理手段と、個別の記憶手段を持たず、該復号化処理手段により復号化されたライン単位の画像処理パラメータのみを用いてライン単位の画像処理を行う画像処理手段とからなることを特徴とする画像処理装置。
請求項１において、画像処理手段は読取画像の暗出力及び白補正を行うシェーディング補正処理であり、圧縮された画像処理パラメータは読取成分毎の暗出力及び白補正係数であることを特徴とする画像処理装置。
請求項１において、外部接続機器に対して読取画像データを転送する場合は、該第１読取画像処理手段による画像処理のみを行い、該第２画像処理手段による画像処理は実施しないことを特徴とする画像処理装置。