JP2006237159A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

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Abstract

【課題】本発明は、通電層を除去する際における第１のめっき膜の損傷を抑制できる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】本発明の一の態様によれば、ウェハＷ上に通電層４を形成する工程と、所定の位置に開口５ａを有するレジストマスク５を通電層４上に形成する工程と、通電層４に電流を供給して、めっき法により開口５ａ内にめっき膜６を形成する工程と、開口５ａを形成するレジストマスク５の内側面５ｂを後退させて、内側面５ｂとめっき膜６との間隔を広げる工程と、通電層４に電流を供給して、めっき法によりめっき膜６を覆うように内側面５ｂの後退した開口５ａ内にめっき膜７を形成する工程とを具備することを特徴とする半導体装置の製造方法が提供される。
【選択図】図２

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。
従来から、半導体チップ上に形成された半田バンプにより半導体チップとＢＧＡ基板等のインターポーザ基板とをフリップチップ接続する技術が知られている。
半田バンプは、Ｓｎ−Ｐｂ等のＰｂ系半田を用いて形成されてきたが、近年、環境に対する鉛の影響等から例えばＳｎ−Ａｇ等のＰｂフリー半田を用いて形成されつつある。
Ｓｎ−Ａｇ半田を使用して、半田バンプを形成する場合には、めっき法が利用されている（例えば特許文献１参照）。例えば、パッシベーション膜上に通電層を形成し、通電層に電流を供給するとともにＳｎ及びＡｇの二元系のめっき液を供給することにより、通電層上にＳｎ−Ａｇ半田を形成し、その後Ｓｎ−Ａｇ半田をリフローして、半田バンプを形成している。
しかしながら、二元系のめっき液は管理し難いため、Ｓｎ−Ａｇ半田の組成を正確に管理することは困難である。このようなことから、一元系のめっき液によりＡｇ膜及びＳｎ膜を積層するように形成し、その後これらをリフローさせて、Ｓｎ−Ａｇの半田バンプを形成する技術が注目されている。
しかしながら、この技術においては、Ａｇ膜及びＳｎ膜形成後において通電層を除去する際に、Ａｇ膜の側面が薬液等によりエッチングされ、損傷してしまうおそれがある。この結果、半田バンプが所望の組成にならず、融点が変化してしまうとともに機械的強度が低下してしまうおそれがある。
米国特許第６５６９７５２号明細書
本発明は、上記課題を解決するためになされたものである。即ち、本発明は、通電層を除去する際における第１のめっき膜の損傷を抑制できる半導体装置の製造方法及び半導体装置を提供することを目的とする。
本発明の一の態様によれば、基板上に通電層を形成する工程と、所定の位置に開口を有するレジストマスクを前記通電層上に形成する工程と、前記通電層に電流を供給して、めっき法により前記開口内に第１のめっき膜を形成する工程と、前記開口を形成する前記レジストマスクの内側面を後退させて、前記内側面と前記第１のめっき膜との間隔を広げる工程と、前記通電層に電流を供給して、めっき法により前記第１のめっき膜を覆うように前記内側面の後退した前記開口内に第２のめっき膜を形成する工程とを具備することを特徴とする半導体装置の製造方法が提供される。
本発明の他の態様によれば、基板と、前記基板上に形成された通電層と、前記通電層上に形成された第１のめっき膜と、前記通電層上に形成され、前記第１のめっき膜の上面と側面を覆う第２のめっき膜とを具備することを特徴とする半導体装置が提供される。
本発明の一の態様の半導体装置の製造方法によれば、通電層を除去する際における第１のめっき膜の損傷を抑制することができる。本発明の他の態様の半導体装置によれば、第１のめっき膜の損傷を抑制した半導体装置を提供することができる。
（第１の実施の形態）
以下、第１の実施の形態について説明する。図１（ａ）〜図３（ｂ）は本実施の形態に係る半導体装置の製造プロセスの模式図である。
まず、本実施の形態で使用する半導体ウェハ（基板）について説明する。図１（ａ）に示されるように、トランジスタ等の半導体素子（図示せず）が形成された半導体ウェハＷ（以下、単に「ウェハ」と称する。）上には、電極パッド１及びパッシベーション膜２が形成されている。電極パッド１を構成する材料としては例えばＡｌ等が挙げられ、またパッシベーション膜２を構成する材料としては例えばＳｉＮ等が挙げられる。本実施の形態では、電極パッド１がＡｌから構成されており、またパッシベーション膜２がＳｉＮから構成されている場合について説明する。
パッシベーション膜２は電極パッド１上にも形成されており、またパッシベーション膜２上にはポリイミド膜３が形成されている。パッシベーション膜２上にポリイミド膜３を形成することにより、後述する半田バンプ８を形成したときの応力を緩和することができ、また半導体チップとインターポーザ基板との間に充填されるアンダーフィル剤との密着性を向上させることができる。なお、本実施の形態では、パッシベーション膜２上にポリイミド膜３を形成しているが、ポリイミド膜３を形成しなくともよい。
このような電極パッド１等が形成されたウェハＷを使用して、以下の工程を行う。まず、図１（ａ）に示されるように、ポリイミド膜３上に、めっき時に電流を供給するための通電層４を形成する。ここで、パッシベーション膜２とポリイミド膜３には、電極パッド１上の部分に開口がそれぞれ形成されているので、電極パッド１上の部分においては、通電層４が電極パッド１に接する。通電層４を構成する材料としては、例えばＴｉやＴｉＷ等のＴｉ系材料等が挙げられる。本実施の形態では、通電層がＴｉ系材料から構成されている場合について説明する。なお、通電層は多層構造のものであってもよい。
ポリイミド膜３上に通電層４を形成した後、図１（ｂ）に示されるように、所定の位置に開口５ａを有するレジストマスク５を通電層４上に形成する。本実施の形態では、開口５ａは、電極パッド１上に形成されている。
通電層４上にレジストマスク５を形成した後、通電層４に電流を供給するとともに開口５ａ内にめっき液を供給して、めっき法により図１（ｃ）に示されるように開口５ａ内にめっき膜６（第１のめっき膜）を形成する。めっき膜６を構成する材料としては、例えばＣｕ，Ａｇ，Ａｕ等の金属が挙げられる。本実施の形態ではめっき膜６がＡｇから構成されている場合について説明する。
開口５ａ内にめっき膜６を形成した後、例えばウエットエッチング或いはドライエッチング等により、開口５ａを形成しているレジストマスク５の内側面５ｂを所定量後退させて、図２（ａ）に示されるように内側面５ｂとめっき膜６との間隔を広げる。ウエットエッチングとしては、例えば現像液やレジスト剥離液等を使用して行われるエッチングが挙げられ、またドライエッチングとしては、例えばＯ２等によるアッシングが挙げられる。
内側面５ｂとめっき膜６との間隔を広げた後、通電層４に電流を供給するとともに開口５ａ内にめっき液を供給して、めっき法により図２（ｂ）に示されるようにめっき膜６を覆うように開口５ａ内にめっき膜７（第２のめっき膜）を形成する。めっき膜７を構成する材料としては、例えばめっき膜６を構成している金属とは異なる金属が挙げられる。本実施の形態では、めっき膜７がＳｎから構成されている場合について説明する。
めっき膜７を形成した後、図２（ｃ）に示されるようにレジスト剥離液等の薬液によりレジストマスク５を除去する。その後、図３（ａ）に示されるようにめっき膜６，７に覆われている部分以外の通電層４を除去する。本実施の形態では、通電層４がＴｉ系材料から構成されているので、希弗酸等を使用して通電層４を除去することができる。ここで、めっき膜６，７に覆われている部分の通電層４は、後述する半田バンプ８中に含まれるＳｎの拡散を抑制するためのバリアメタルとして機能する。
通電層４を除去した後、めっき膜６，７をリフローさせて、図３（ｂ）に示されるように半田バンプ８を形成する。本実施の形態では、めっき膜６はＡｇから構成されており、めっき膜７はＳｎから構成されているので、半田バンプ８はＳｎ−Ａｇから構成されている。
その後、特に図示しないが、半田バンプ８が形成されたウェハＷをダイシングして、半導体チップを形成し、半田バンプ８を用いてＢＧＡ基板等のインターポーザ基板にフリップチップ実装する。そして最後に半導体チップとインターポーザ基板との間にアンダーフィル剤を充填するとともに封止樹脂により半導体チップを封止することにより、半導体装置が得られる。
本実施の形態では、めっき膜６を形成した後、レジストマスク５の内側面５ｂを後退させて、内側面５ｂとめっき膜６との間隔を広げているので、めっき膜７を形成した際に、めっき膜６の上面と側面がめっき膜７により覆われる。これにより、通電層４を除去する際のめっき膜６の損傷を抑制することができる。その結果、所望の組成の半田バンプ８が得られるので、融点の変化及び機械的強度の低下を抑制することができる。なお、本実施の形態では、めっき膜７はＳｎから構成されているので、希弗酸により通電層４を除去した場合であっても、めっき膜７はほぼエッチングされない。
（第２の実施の形態）
以下、第２の実施の形態について説明する。なお、第１の実施の形態と重複する説明は省略することもある。本実施の形態では、第１の実施の形態で説明した手法を用いてウェハレベルＣＳＰ（Chip Scale Package）の再配置配線を形成する例について説明する。図４（ａ）〜図６（ｃ）は本実施の形態に係る半導体装置の製造プロセスの模式図である。
図４（ａ）に示されるように、ポリイミド膜３上に通電層４を形成する。本実施の形態においても、通電層４がＴｉ系材料から構成されている場合について説明する。
ポリイミド膜３上に通電層４を形成した後、図４（ｂ）に示されるように、所定の位置に開口５ａを有するレジストマスク５を通電層４上に形成する。本実施の形態では、開口５ａは、再配置配線を形成する位置に形成されている。
通電層４上にレジストマスク５を形成した後、通電層４に電流を供給するとともに開口５ａ内にめっき液を供給して、めっき法により図４（ｃ）に示されるように開口５ａ内にめっき膜６を形成する。本実施の形態では、めっき膜６がＣｕから構成されている場合について説明する。
開口５ａ内にめっき膜６を形成した後、ウエットエッチング或いはドライエッチングにより、開口５ａを形成しているレジストマスク５の内側面５ｂを所定量後退させて、図５（ａ）に示されるように内側面５ｂとめっき膜６との間隔を広げる。
内側面５ｂとめっき膜６との間隔を広げた後、通電層４に電流を供給するとともに開口５ａ内にめっき液を供給して、めっき法により図５（ｂ）に示されるようにめっき膜６を覆うようにめっき膜９（第２のめっき膜）を形成する。めっき膜９を構成する材料としては、例えばポリイミド等の絶縁材料が挙げられる。本実施の形態では、めっき膜９がポリイミドから構成されている場合について説明する。
めっき膜９を形成した後、図５（ｃ）に示されるようにレジスト剥離液等の薬液によりレジストマスク５を除去する。その後、図６（ａ）に示されるようにめっき膜６，９に覆われている部分以外の通電層４を除去する。ここで、めっき膜６，９に覆われている部分の通電層４は、めっき膜６を構成するＣｕの拡散を抑制するためのバリアメタルとして機能する。
通電層４を除去した後、図６（ｂ）に示されるようにめっき膜９に開口９ａを形成する。その後、図６（ｃ）に示されるように、開口９ａ内にバリアメタル１０を形成し、バリアメタル１０上に半田バンプ１１を形成する。なお、本実施の形態では、半田バンプ１１を上記第１の実施の形態で説明した手法により形成していないが、第１の実施の形態で説明した手法により形成してもよい。
その後、特に図示しないが、半田バンプ８が形成されたウェハＷをダイシングして、半導体チップを形成することにより、半導体装置が得られる。
本実施の形態では、めっき膜６を形成した後、レジストマスク５の内側面５ｂを後退させて、内側面５ｂとめっき膜６との間隔を広げているので、めっき膜９を形成した際に、めっき膜６の上面と側面がめっき膜９により覆われる。これにより、通電層４を除去する際のめっき膜６の損傷を抑制することができる。この結果、再配置配線として機能するめっき膜６の断線及び短絡等を抑制することができる。なお、本実施の形態では、めっき膜９はポリイミドから構成されているので、希弗酸により通電層４を除去した場合であっても、めっき膜９はほぼエッチングされない。
本発明は上記実施の形態の記載内容に限定されるものではなく、構造や材質、各部材の配置等は、本発明の要旨を逸脱しない範囲で適宜変更可能である。
図１（ａ）〜図１（ｃ）は第１の実施の形態に係る半導体装置の製造プロセスの模式図である。 図２（ａ）〜図２（ｃ）は第１の実施の形態に係る半導体装置の製造プロセスの模式図である。 図３（ａ）及び図３（ｂ）は第１の実施の形態に係る半導体装置の製造プロセスの模式図である。 図４（ａ）〜図４（ｃ）は第２の実施の形態に係る半導体装置の製造プロセスの模式図である。 図５（ａ）〜図５（ｃ）は第２の実施の形態に係る半導体装置の製造プロセスの模式図である。 図６（ａ）〜図６（ｃ）は第２の実施の形態に係る半導体装置の製造プロセスの模式図である。
符号の説明
Ｗ…ウェハ、４…通電層、５…レジストマスク、５ａ…開口、５ｂ…内側面、６，７，９…めっき膜、８，１１…半田バンプ。

Claims (5)

  1. 基板上に通電層を形成する工程と、
    所定の位置に開口を有するレジストマスクを前記通電層上に形成する工程と、
    前記通電層に電流を供給して、めっき法により前記開口内に第１のめっき膜を形成する工程と、
    前記開口を形成する前記レジストマスクの内側面を後退させて、前記内側面と前記第１のめっき膜との間隔を広げる工程と、
    前記通電層に電流を供給して、めっき法により前記第１のめっき膜を覆うように前記内側面の後退した前記開口内に第２のめっき膜を形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記第２のめっき膜を形成する工程後、前記レジストマスクを除去する工程と、前記第１のめっき膜及び前記第２のめっき膜に覆われている部分以外の前記通電層を除去する工程とをさらに具備することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記通電層を除去する工程後、前記第１のめっき膜及び前記第２のめっき膜をリフローさせて、半田バンプを形成する工程をさらに具備することを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記第１のめっき膜はＣｕ，Ａｇ，及びＡｕのいずれかから構成されており、前記第２のめっき膜はＳｎ，及びポリイミドのいずれかから構成されていることを特徴とする請求項１又は２記載の半導体装置の製造方法。
  5. 基板と、
    前記基板上に形成された通電層と、
    前記通電層上に形成された第１のめっき膜と、
    前記通電層上に形成され、前記第１のめっき膜の上面と側面を覆う第２のめっき膜と
    を具備することを特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009206334A (ja) * 2008-02-28 2009-09-10 Toshiba Corp 電子部品の製造方法
US8063487B2 (en) 2007-12-17 2011-11-22 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor apparatus and semiconductor apparatus
CN108796584A (zh) * 2017-04-28 2018-11-13 宝山钢铁股份有限公司 一种镀锡产品表面钝化膜结构柔性控制方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009064989A (ja) 2007-09-07 2009-03-26 Panasonic Corp 半導体装置およびその製造方法
US20100264522A1 (en) * 2009-04-20 2010-10-21 Chien-Pin Chen Semiconductor device having at least one bump without overlapping specific pad or directly contacting specific pad
JP2011054805A (ja) * 2009-09-02 2011-03-17 Toshiba Corp 半導体装置、及び半導体装置の製造方法
US8889995B2 (en) * 2011-03-03 2014-11-18 Skyworks Solutions, Inc. Wire bond pad system and method
US9679869B2 (en) 2011-09-02 2017-06-13 Skyworks Solutions, Inc. Transmission line for high performance radio frequency applications
US9368398B2 (en) 2012-01-12 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US9401308B2 (en) 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices, methods of manufacture thereof, and packaging methods
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US10015888B2 (en) 2013-02-15 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect joint protective layer apparatus and method
US9607921B2 (en) * 2012-01-12 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package interconnect structure
US9589862B2 (en) 2013-03-11 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US8680959B2 (en) 2012-05-09 2014-03-25 Hamilton Sundstrand Corporation Immersion cooled inductor apparatus
US9041472B2 (en) 2012-06-14 2015-05-26 Skyworks Solutions, Inc. Power amplifier modules including related systems, devices, and methods
US9082776B2 (en) 2012-08-24 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having protective layer with curved surface and method of manufacturing same
US9082870B2 (en) * 2013-03-13 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of packaging semiconductor devices
US9609752B1 (en) * 2013-03-15 2017-03-28 Lockheed Martin Corporation Interconnect structure configured to control solder flow and method of manufacturing of same
US9892962B2 (en) 2015-11-30 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package interconnects and methods of manufacture thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1092830A (ja) * 1996-09-18 1998-04-10 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH10335364A (ja) * 1997-05-27 1998-12-18 Samsung Electron Co Ltd 半導体装置のフリップチップ実装型ソルダーバンプの製造方法、これにより製造されるソルダーバンプ及びその分析方法
JP2000260801A (ja) * 1999-03-11 2000-09-22 Toshiba Corp 半導体素子およびその製造方法
JP2003234348A (ja) * 2002-02-08 2003-08-22 Hitachi Ltd 半導体集積回路装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111317A (en) * 1996-01-18 2000-08-29 Kabushiki Kaisha Toshiba Flip-chip connection type semiconductor integrated circuit device
US5946590A (en) * 1996-12-10 1999-08-31 Citizen Watch Co., Ltd. Method for making bumps
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
AU5109900A (en) * 1999-06-15 2001-01-02 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
KR100313706B1 (ko) * 1999-09-29 2001-11-26 윤종용 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
JP4656275B2 (ja) * 2001-01-15 2011-03-23 日本電気株式会社 半導体装置の製造方法
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US6593220B1 (en) * 2002-01-03 2003-07-15 Taiwan Semiconductor Manufacturing Company Elastomer plating mask sealed wafer level package method
US20050242446A1 (en) * 2002-09-19 2005-11-03 Stats Chippac Ltd. Integrated circuit package with different hardness bump pad and bump and manufacturing method therefor
TWI242866B (en) * 2003-08-21 2005-11-01 Siliconware Precision Industries Co Ltd Process of forming lead-free bumps on electronic component

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1092830A (ja) * 1996-09-18 1998-04-10 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH10335364A (ja) * 1997-05-27 1998-12-18 Samsung Electron Co Ltd 半導体装置のフリップチップ実装型ソルダーバンプの製造方法、これにより製造されるソルダーバンプ及びその分析方法
JP2000260801A (ja) * 1999-03-11 2000-09-22 Toshiba Corp 半導体素子およびその製造方法
US6569752B1 (en) * 1999-03-11 2003-05-27 Kabushiki Kaisha Toshiba Semiconductor element and fabricating method thereof
JP2003234348A (ja) * 2002-02-08 2003-08-22 Hitachi Ltd 半導体集積回路装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8063487B2 (en) 2007-12-17 2011-11-22 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor apparatus and semiconductor apparatus
US8569181B2 (en) 2007-12-17 2013-10-29 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor apparatus and semiconductor apparatus
JP2009206334A (ja) * 2008-02-28 2009-09-10 Toshiba Corp 電子部品の製造方法
CN108796584A (zh) * 2017-04-28 2018-11-13 宝山钢铁股份有限公司 一种镀锡产品表面钝化膜结构柔性控制方法

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