JP2006210862A - 半導体用リードフレーム、メモリカードおよび半導体装置 - Google Patents
半導体用リードフレーム、メモリカードおよび半導体装置 Download PDFInfo
- Publication number
- JP2006210862A JP2006210862A JP2005077451A JP2005077451A JP2006210862A JP 2006210862 A JP2006210862 A JP 2006210862A JP 2005077451 A JP2005077451 A JP 2005077451A JP 2005077451 A JP2005077451 A JP 2005077451A JP 2006210862 A JP2006210862 A JP 2006210862A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- frames
- bed frame
- suspension pin
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000725 suspension Substances 0.000 claims description 59
- 229920005989 resin Polymers 0.000 claims description 39
- 239000011347 resin Substances 0.000 claims description 39
- 238000002347 injection Methods 0.000 claims description 12
- 239000007924 injection Substances 0.000 claims description 12
- 238000000465 moulding Methods 0.000 claims description 11
- 230000009977 dual effect Effects 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims 1
- 239000003822 epoxy resin Substances 0.000 description 10
- 229920000647 polyepoxide Polymers 0.000 description 10
- 239000000463 material Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000000956 alloy Substances 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- QCEUXSAXTBNJGO-UHFFFAOYSA-N [Ag].[Sn] Chemical compound [Ag].[Sn] QCEUXSAXTBNJGO-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 1
- 239000003353 gold alloy Substances 0.000 description 1
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
【課題】 ねじり強度に優れた半導体装置を提供する。
【解決手段】 メモリICは、X方向に互いに分離して配置されてチップ11を支持する第1および第2のベッドフレーム2,3と、第1のベッドフレーム2を挟んでY方向に配置され第1のベッドフレーム2を支持する第1および第2の吊りピンフレーム42,434,5と、第2のベッドフレーム3を挟んでY方向に配置され第2のベッドフレーム3を支持する第3および第4の吊りピンフレーム6,7と、第1および第3の吊りピンフレーム4,6を接続する第1の梁フレーム8と、第2および第4の吊りピンフレーム5,7を接続する第2の梁フレーム9と、第1および第2のベッドフレーム2,3の外側にそれぞれ配置されるインナーリード10と、インナーリード10に接続されてパッケージの外側に配置されるアウターリード11とを備えているためねじり強度が向上し、メモリICが壊れにくくなる。
【選択図】 図1
【解決手段】 メモリICは、X方向に互いに分離して配置されてチップ11を支持する第1および第2のベッドフレーム2,3と、第1のベッドフレーム2を挟んでY方向に配置され第1のベッドフレーム2を支持する第1および第2の吊りピンフレーム42,434,5と、第2のベッドフレーム3を挟んでY方向に配置され第2のベッドフレーム3を支持する第3および第4の吊りピンフレーム6,7と、第1および第3の吊りピンフレーム4,6を接続する第1の梁フレーム8と、第2および第4の吊りピンフレーム5,7を接続する第2の梁フレーム9と、第1および第2のベッドフレーム2,3の外側にそれぞれ配置されるインナーリード10と、インナーリード10に接続されてパッケージの外側に配置されるアウターリード11とを備えているためねじり強度が向上し、メモリICが壊れにくくなる。
【選択図】 図1
Description
本発明は、チップを実装するリードフレームの形状に特徴がある半導体用リードフレーム、メモリカードおよび半導体装置に関する。
フラッシュメモリ等を薄型プラスチックパッケージに収納した携帯可能なメモリカードが普及している。この種の薄型プラスチックパッケージは、パッケージの外側に配置されるアウターリードとアウターリードに接続されるインナーリードを備えている。チップのパッドとインナーリードは、ボンディングワイヤにより接続される。チップとインナーリードは、エポキシ系の樹脂により封止される(特許文献1参照)。
最近では、PCや携帯電話等の各種電子機器にメモリカードスロットが設けられている。メモリカードの着脱方向は予め決まっているが、メモリカードを着脱する際にユーザが意図せずに着脱方向とは異なる方向にメモリカードをねじる場合がありうる。
大抵のメモリカードは、薄型プラスチップパッケージを採用しているため、ねじり強度があまり強くなく、メモリカードにある一定以上のねじり強度を与えると、メモリカードにひび割れが起きて、内部のチップが壊れるおそれがある。
特許第1994757号公報
本発明は、ねじり強度に優れた半導体用リードフレーム、メモリカードおよび半導体装置を提供するものである。
本発明の一態様によれば、デュアルピン構造のチップを支持可能なベッドフレームと、前記ベッドフレームから第1方向にそれぞれ伸び、互いに分離された複数の吊りピンフレームと、前記複数の吊りピンフレームから第2方向に伸び、前記チップを挟んで両側で前記複数の吊りピンフレーム同士を接続する少なくとも二本の梁フレームと、を備えることを特徴とする半導体用リードフレームを提供する。
また、本発明の一態様によれば、第1方向に互いに分離して配置されデュアルピン構造のチップを載置する第1および第2のベッドフレームと、前記第1のベッドフレームを挟んで第2方向に配置され前記第1のベッドフレームを支持する第1および第2の吊りピンフレームと、前記第2のベッドフレームを挟んで第2方向に配置され前記第2のベッドフレームを支持する第3および第4の吊りピンフレームと、前記第1および第3の吊りピンフレームを接続する第1の梁フレームと、前記第2および第4の吊りピンフレームを接続する第2の梁フレームと、を備えることを特徴とする半導体用リードフレームを提供する。
また、本発明の一態様によれば、チップの底面全体を支持可能で、底面側に複数の凹部が形成されたフラットベッドフレームと、前記フラットベッドフレームに一体に形成され、前記フラットベッドフレームの対向する2辺に沿って外側に伸び、一部に切り欠き部がそれぞれ形成された第1および第2の吊りピンフレームと、を備えることを特徴とすることを特徴とする半導体用リードフレームを提供する。
本発明によれば、吊りピンフレームと一体に形成される梁フレームを設けるため、ねじり強度に優れた半導体用リードフレーム、メモリカードおよび半導体装置を得ることができる。
以下、図面を参照しながら、本発明の一実施形態について説明する。
(第1の実施形態)
図1は本発明の第1の実施形態に係る半導体装置のパッケージの透視図であり、リードフレームの構造を示している。図1の半導体装置は、デュアルピン構造のチップ1をエポキシ系樹脂でモールドして形成される。チップ1の具体的な種類は特に問わないが、例えばフラッシュメモリチップ1等が考えられる。以下では、チップ1としてフラッシュメモリを用いたメモリICを例に取って本発明の半導体装置を説明する。なお、図1では、チップ1の実装位置を点線で表している。
図1は本発明の第1の実施形態に係る半導体装置のパッケージの透視図であり、リードフレームの構造を示している。図1の半導体装置は、デュアルピン構造のチップ1をエポキシ系樹脂でモールドして形成される。チップ1の具体的な種類は特に問わないが、例えばフラッシュメモリチップ1等が考えられる。以下では、チップ1としてフラッシュメモリを用いたメモリICを例に取って本発明の半導体装置を説明する。なお、図1では、チップ1の実装位置を点線で表している。
図1のメモリICは、X方向に互いに分離して配置されてチップ1を支持する第1および第2のベッドフレーム2,3と、第1のベッドフレーム2を挟んでY方向に配置され第1のベッドフレーム2を支持する第1および第2の吊りピンフレーム4,5と、第2のベッドフレーム3を挟んでY方向に配置され第2のベッドフレーム3を支持する第3および第4の吊りピンフレーム6,7と、第1および第3の吊りピンフレーム4,6を接続する第1の梁フレーム8と、第2および第4の吊りピンフレーム5,7を接続する第2の梁フレーム9と、第1および第2のベッドフレーム2,3の外側にそれぞれ配置されるインナーリード10と、インナーリード10に接続されてパッケージの外側に配置されるアウターリード11とを備えている。
第1および第2のベッドフレーム2,3は、例えば合金材で形成される。チップ1と第1および第2のベッドフレーム2,3とは、例えばエポキシ系の樹脂からなるマウント材で接合される。インナーリード10のボンディングワイヤの接続箇所には導電性をよくするために銀メッキが施されている。ボンディングワイヤは、例えば金合金で形成されている。アウターリード11は、例えば合金材で形成され、その表面には錫鉛もしくは錫銅や錫銀のメッキが施されている。
図2は図1のA-A線断面図、図3は図1のB-B線断面図である。図2に示すように、第1のベッドフレーム2、第1の吊りピンフレーム4および第2の吊りピンフレーム5は同一の導体板で形成されており、第1のベッドフレーム2が第1および第2の吊りピンフレーム4,5よりも低くなるように段差が形成されている。同様に、第2のベッドフレーム3、第3の吊りピンフレーム6および第4の吊りピンフレーム7は同一の導体板で形成されており、第2のベッドフレーム3が第3および第4の吊りピンフレーム6,7よりも低くなるように段差が形成されている。また、図示のように、チップ1はモールド樹脂22によりモールドされている。第1のベッドフレーム2と第1および第2の吊りピンフレーム4,5との段差(第2のベッドフレーム3と第3および第4の吊りピンフレーム6,7との段差)は、チップ1を第1および第2のベッドフレーム2,3にマウントした状態で、チップ1の上面とエポキシ系樹脂22の上面との間の距離がチップ1の下面とエポキシ系樹脂22の下面との間の距離に等しくなるように設定されている。
本実施形態は、分割された第1および第2のベッドフレーム2,3にてチップ1を支持し、チップ1の中央付近は図3に示すようにベッドフレームは設けられていない。
図4は本実施形態のメモリIC20の断面構造を示す図である。図示のように、チップ1とインナーリード10はボンディングワイヤ21で接続された後、エポキシ系樹脂22でモールドされる。
エポキシ系樹脂22でモールドする際、インナーリード10の上方と下方で樹脂22の成形速度が異なると、インナーリード10やベッドフレーム2,3に負荷がかかって、ベッドフレーム2,3の位置が変化したり、インナーリード10が変形したりする。また、インナーリード10の上方の樹脂22と下方の樹脂22とが物理的に分離されるため、樹脂22の接合性が弱くなり、剥がれやすくなる。
そこで、本実施形態では、第1〜第4の吊りピンフレーム4〜7のそれぞれに、図1に示すようなパンチ孔23を複数設けている。モールド用の樹脂22は、注入時に、これらパンチ孔23を介してインナーリード10の上下方向に均等に広がるため、インナーリード10の上下で成形速度をほぼ均一化できる。また、インナーリード10の上方の樹脂22と下方の樹脂22がパンチ孔23を介して直接接合されるため、モールドの強度が増し、剥がれ等の不具合が起きにくくなる。
また、本実施形態では、チップ1の上面とエポキシ系樹脂22の上面との間の距離がチップ1の下面とエポキシ系樹脂22の下面との間の距離に等しくなるように、ベッドフレーム2,3と吊りピンフレーム4〜7との段差を設定している。このため、チップ1の上方と下方で樹脂22の成形速度が均等になり、ベッドフレーム2,3の位置変化などを防止することができる。
本発明者は、図1のような第1および第2の梁フレーム8,9を設けた場合と設けない場合について、ねじり強度の測定を行った。この測定では、図5に示すように、メモリIC20のピンの配設方向とは略90度異なる方向を軸として、ねじりを与えた。その結果、梁フレームを設けた場合のねじり強度は2.71kgfで、設けない場合は2.28kgfになり、20%近くねじり強度が増大することがわかった。
図6はパンチ孔23をインナーリード10に複数列にわたって形成した例を示す図である。図示のように、パンチ孔23を複数列に設けることにより、インナーリード10の上方の樹脂22と下方の樹脂22との密着性がより向上する。なお、パンチ孔23の数やサイズは、特に制限はなく、吊りピンフレームの材質やサイズ等により決定すればよい。
本実施形態のメモリIC20は、プリント基板や各種のメモリカード等に実装可能である。図7は本実施形態のメモリIC20を内蔵したメモリカード30の外形形状を示す三面図であり、図7(a)は上面、図7(b)は下面、図7(c)は側面の外形形状をそれぞれ示している。メモリカード30の下面には外部端子25が設けられている。
図8はメモリカード30の実装図、図9は図8のA-A線断面図である。図8に示すように、実装基板31上に、NAND型フラッシュメモリからなる本実施形態のメモリIC20と、このメモリIC20の読み書きを制御するメモリコントローラ32とを備えている。実装基板31はカードケース33により覆われている。
図8のメモリカード30の場合、不図示のカードスロットに対して図示の矢印の向きに挿脱を行う。挿脱の際、ユーザは意図せずに挿脱方向を軸としてメモリカード30をねじる可能性がある。ところが、上述したように、本実施形態のメモリIC20は梁フレームを有するため、ねじり強度が大きく、ユーザが多少ねじってもメモリIC20の破壊を防止できる。
このように、第1の実施形態では、互いに分割された第1および第2のベッドフレーム2,3間をチップ1の両側で梁フレーム8,9により接続するため、メモリIC20のねじり強度が向上し、メモリICが壊れにくくなる。
(第2の実施形態)
第1の実施形態では、互いに分割された第1および第2のベッドフレーム2,3にてチップ1を支持する例を説明したが、ベッドフレームは必ずしも分割されていなくてもよい。
第1の実施形態では、互いに分割された第1および第2のベッドフレーム2,3にてチップ1を支持する例を説明したが、ベッドフレームは必ずしも分割されていなくてもよい。
図10は本発明の第2の実施形態に係るメモリIC20のパッケージの透視図である。図10のメモリIC20は、チップ1の下面全体を支持する分割されないベッドフレーム34と、ベッドフレーム34の両端部からY方向にそれぞれ伸びる四本の吊りピンフレーム35と、対向配置された2本の吊りピンフレーム35同士を接続するX方向に伸びる二本の梁フレーム36とを備えている。
吊りピンフレーム35には、図1と同様のパンチ孔23が形成されている。ベッドフレーム34および吊りピンフレーム35の外側にはインナーリード10が配置されており、インナーリード10とチップ1のパッドはボンディングワイヤ21により接続される。
チップ1は、その全面でベッドフレーム34に接合される。チップ1とベッドフレーム34との接合には、例えばエポキシ系樹脂22からなるマウント材が用いられる。
図11は図10のA-A線断面図である。図11に示すように、ベッドフレーム34の下面には、凹凸が設けられている。このような凹凸を設けることにより、モールドの際に用いる樹脂22とベッドフレーム34との接合性がよくなり、樹脂22の剥がれ等の不具合が起きにくくなる。
このように、第2の実施形態では、チップ1の下面全体をベッドフレーム34と接合するため、チップ1をベッドフレーム34により安定に接合させることができる。また、吊りピンフレーム35により、第1の実施形態と同様にメモリIC20のねじり強度を増大させることができる。
(第3の実施形態)
第3の実施形態は、第2の実施形態の変形例である。チップのサイズがあまり大きくない場合は、第1の実施形態のような分割されたベッドフレーム(以下、分割ベッドフレーム)で問題なくチップを支持できるが、チップのサイズが大きくなると、分割ベッドフレームでは強度が不足し、フレームがたわむ等の不具合が生じるおそれがある。
第3の実施形態は、第2の実施形態の変形例である。チップのサイズがあまり大きくない場合は、第1の実施形態のような分割されたベッドフレーム(以下、分割ベッドフレーム)で問題なくチップを支持できるが、チップのサイズが大きくなると、分割ベッドフレームでは強度が不足し、フレームがたわむ等の不具合が生じるおそれがある。
このため、チップサイズが大きい場合には、チップの底面全体を支持するフラットベッドフレームを採用するのが望ましい。フラットベッドフレームは、分割ベッドフレームよりもひねり強度も高いため、上述した梁フレームを設けなくても、十分なひねり強度が得られる。
ところが、フラットベッドフレームは、モールド用の樹脂を注入する際、同フレームの上側と下側とで樹脂の注入速度に差が生じやすく、同フレームが傾いたり、ボンディングワイヤに無理な力がかかって断線する等の不具合が生じるおそれがある。
また、フラットベッドフレームとモールド用の樹脂とは密着性があまりよくないため、完成したチップを基板に実装する目的でリフロー処理等を行ったときに、パッケージ内で剥離現象が起きるおそれがある。
以下に説明する第3の実施形態は、フラットベッドフレームを使用しながら、これらの不具合が起きないことを特徴とする。図12は本発明の第3の実施形態に係るメモリIC20のパッケージの透視図である。図12では、チップ1の実装位置を点線で図示している。図13は図12のA-A線断面図である。
図12に示すように、本実施形態は、大サイズのチップ1を実装することを念頭に置いている。図12のメモリICは、チップ1の底面全体を支持可能なフラットベッドフレーム41と、フラットベッドフレーム41の対向する2辺に沿ってその外側に対向配置される第1および第2の吊りピンフレーム42,43とを備えている。
第1および第2の吊りピンフレーム42,43は、フラットベッドフレーム41と同一材料により一体に形成されている。第1および第2の吊りピンフレーム42,43とフラットベッドフレーム41との間には、図13に示すように段差があり、第1および第2の吊りピンフレーム42,43は、フラットベッドフレーム41よりも高い位置に形成されている。
第1および第2の吊りピンフレーム42,43にはともに、切り欠き部44が形成されている。これら切り欠き部44は、フラットベッドフレーム41を挟んで互いに対向する位置に形成されている。これら切り欠き部44は、図12に矢印で示すように、モールド用の樹脂注入口の位置に合わせて設けられている。
このような切り欠き部44を設けることにより、第1および第2の吊りピンフレーム42,43が樹脂の注入を妨げるおそれがなくなり、フラットベッドフレーム41の上下方向に均等に樹脂を注入することができる。
また、片側だけでなく、フラットベッドフレーム41を挟んで両側に切り欠き部44を設ける理由は、樹脂の注入方向に沿って、複数のリードフレームを配置して、これらフレームを連続してモールドする場合があるためである。このようなフレームは、多列フレームと呼ばれている。
図14は多列フレーム40を説明する概略図である。図14の各フレームは、図12と同様の構造を持つ。各フレームにチップ1を実装してワイヤボンディングを行った後、図14の矢印の向きに樹脂を注入し、その後に、個々のチップ1ごとにカッティングを行う。
図14のような多列フレーム40を用いた場合であっても、本実施形態の吊りピンフレーム42,43は、樹脂の注入方向に沿って切り欠き部44を有するため、吊りピンフレーム42,43によって樹脂の流れが変わるような不具合が起きなくなる。
第1および第2の吊りピンフレーム42,43には、第1および第2の実施形態と同様のパンチ孔45が複数形成されている。これらパンチ孔45を介して、第1および第2の吊りピンフレーム42,43の上下に樹脂が移動できるようになる。
図15および図16はフラットベッドフレーム41の裏面側の概略形状を示す平面図である。図示のように、フラットベッドフレーム41の裏面には、多数の凹部46が形成されている。これら凹部46の形状は特に問わない。図15は円形状の凹部46を形成した例、図16は楕円状の凹部46を形成した例、図17および図18は矩形状の凹部46を形成した例を示している。
凹部46を形成する理由は、フラットベッドフレーム41と樹脂との密着性をよくするためである。樹脂は、個々の凹部46内に充填されるため、フラットベッドフレーム41と樹脂との接触面積が増えて、両者の密着性がよくなる。これにより、パッケージングが終わった後にリフロー処理等を行っても、パッケージ内部で剥離が起きにくくなる。
図16のように細長形状の凹部46を形成する場合、凹部46の長手方向を樹脂の注入方向に一致させるのが望ましい。これにより、凹部46に沿って樹脂が流れやすくなり、フラットベッドフレーム41の上下での樹脂の成形速度に差が生じなくなる。
なお、凹部46を細長形状にする場合、その形状は必ずしも楕円でなくてもよい。例えば、図18のように長方形状の凹部46を形成してもよい。
図19は樹脂の注入が終わった後のパッケージの断面構造の一例を示す図であり、図12のB-B線断面構造を示している。図示のように、第1の実施形態と同様に、チップ1とインナーリード10とはボンディングワイヤ21で接続された状態で樹脂22の注入が行われる。樹脂は、フラットベッドフレームの上下に均等の厚さで形成されている。
このように、第3の実施形態では、大サイズのチップ1を全面で支持可能なフラットベッドフレーム41と、このフラットベッドフレーム41に一体成形された吊りピンフレーム42,43とを備え、樹脂の注入口に合わせて吊りピンフレーム42,43に切り欠き部44を形成するため、吊りピンフレーム42,43が樹脂の注入を妨げるおそれがなくなる。また、フラットベッドフレーム41の裏面に凹部46を形成するため、フラットベッドフレーム41と樹脂との密着性がよくなり、フラットベッドフレーム41の上下で樹脂の成形速度にばらつきが生じなくなり、剥離等の不具合がおきくくなる。また、フラットベッドフレーム41は、分割ベッドフレームよりもひねり強度が高いため、ひねりによるメモリICの破壊を防止できる。
1 チップ1
2 第1のベッドフレーム
3 第2のベッドフレーム
4 第1の吊りピンフレーム
5 第2の吊りピンフレーム
6 第3の吊りピンフレーム
7 第4の吊りピンフレーム
8 第1の梁フレーム
9 第2の梁フレーム
10 インナーリード
11 アウターリード
20 メモリIC
23 パンチ孔45
30 メモリカード
41 フラットベッドフレーム
42 第1の吊りピンフレーム
43 第2の吊りピンフレーム
44 切り欠き部
45 パンチ孔
46 凹部
2 第1のベッドフレーム
3 第2のベッドフレーム
4 第1の吊りピンフレーム
5 第2の吊りピンフレーム
6 第3の吊りピンフレーム
7 第4の吊りピンフレーム
8 第1の梁フレーム
9 第2の梁フレーム
10 インナーリード
11 アウターリード
20 メモリIC
23 パンチ孔45
30 メモリカード
41 フラットベッドフレーム
42 第1の吊りピンフレーム
43 第2の吊りピンフレーム
44 切り欠き部
45 パンチ孔
46 凹部
Claims (10)
- デュアルピン構造のチップを支持可能なベッドフレームと、
前記ベッドフレームから第1方向にそれぞれ伸び、互いに分離された複数の吊りピンフレームと、
前記複数の吊りピンフレームから第2方向に伸び、前記チップを挟んで両側で前記複数の吊りピンフレーム同士を接続する少なくとも二本の梁フレームと、を備えることを特徴とする半導体用リードフレーム。 - 第1方向に互いに分離して配置されデュアルピン構造のチップを載置する第1および第2のベッドフレームと、
前記第1のベッドフレームを挟んで第2方向に配置され前記第1のベッドフレームを支持する第1および第2の吊りピンフレームと、
前記第2のベッドフレームを挟んで第2方向に配置され前記第2のベッドフレームを支持する第3および第4の吊りピンフレームと、
前記第1および第3の吊りピンフレームを接続する第1の梁フレームと、
前記第2および第4の吊りピンフレームを接続する第2の梁フレームと、を備えることを特徴とする半導体用リードフレーム。 - 前記第1および第2のベッドフレームと、前記第1および第2の吊りピンフレームと、前記第3および第4の吊りピンフレームと、前記第1および第2の梁フレームとは、同一金属板で形成され、
前記第1のベッドフレームは、前記第1および第2の吊りピンフレームよりも低い位置に形成され、
前記第2のベッドフレームは、前記第3および第4の吊りピンフレームよりも低い位置に形成されることを特徴とする請求項2に記載の半導体用リードフレーム。 - チップの底面全体を支持可能で、底面側に複数の凹部が形成されたフラットベッドフレームと、
前記フラットベッドフレームに一体に形成され、前記フラットベッドフレームの対向する2辺に沿って外側に伸び、一部に切り欠き部がそれぞれ形成された第1および第2の吊りピンフレームと、を備えることを特徴とすることを特徴とする半導体用リードフレーム。 - 前記切り欠き部は、モールド用の樹脂注入口付近に形成されることを特徴とする請求項4に記載の半導体用リードフレーム。
- 前記切り欠き部は、前記フラットベッドフレームを挟んで両側に対向配置されることを特徴とする請求項4または5に記載の半導体用リードフレーム。
- 前記凹部は細長形状であり、前記凹部の長手方向は、前記切り欠き部の対向配置された方向に一致することを特徴とする請求項6に記載の半導体用リードフレーム。
- 前記第1および第2の吊りピンフレームと前記フラットベッドフレームとは段差状に形成され、前記第1および第2の吊りピンフレームは、前記フラットベッドフレームよりも高い位置に形成されることを特徴とすることを特徴とする請求項4乃至7のいずれかに記載の半導体用リードフレーム。
- 前記第1および第2の吊りピンフレームには、パンチ孔が形成されることを特徴とする請求項1乃至8のいずれかに記載の半導体用リードフレーム。
- 請求項1乃至9のいずれかに記載の半導体用リードフレームを備えることを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005077451A JP2006210862A (ja) | 2004-12-27 | 2005-03-17 | 半導体用リードフレーム、メモリカードおよび半導体装置 |
US11/297,457 US20060145329A1 (en) | 2004-12-27 | 2005-12-09 | Lead frame for semiconductor device |
KR1020050129526A KR100681994B1 (ko) | 2004-12-27 | 2005-12-26 | 반도체용 리드 프레임, 메모리 카드 및 반도체 장치 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004377370 | 2004-12-27 | ||
JP2005077451A JP2006210862A (ja) | 2004-12-27 | 2005-03-17 | 半導体用リードフレーム、メモリカードおよび半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006210862A true JP2006210862A (ja) | 2006-08-10 |
Family
ID=36639476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005077451A Pending JP2006210862A (ja) | 2004-12-27 | 2005-03-17 | 半導体用リードフレーム、メモリカードおよび半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20060145329A1 (ja) |
JP (1) | JP2006210862A (ja) |
KR (1) | KR100681994B1 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6281738A (ja) * | 1985-10-07 | 1987-04-15 | Hitachi Micro Comput Eng Ltd | リ−ドフレ−ムおよびそれを用いた半導体装置 |
-
2005
- 2005-03-17 JP JP2005077451A patent/JP2006210862A/ja active Pending
- 2005-12-09 US US11/297,457 patent/US20060145329A1/en not_active Abandoned
- 2005-12-26 KR KR1020050129526A patent/KR100681994B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20060074858A (ko) | 2006-07-03 |
KR100681994B1 (ko) | 2007-02-15 |
US20060145329A1 (en) | 2006-07-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3226752B2 (ja) | 半導体装置の製造方法 | |
CN101252115B (zh) | 半导体封装及其制造方法和电子系统及其制造方法 | |
US6650020B2 (en) | Resin-sealed semiconductor device | |
JPH10214857A (ja) | 半導体装置およびその製造方法 | |
US8546938B2 (en) | Stacked package including spacers and method of manufacturing the same | |
JP2009124095A (ja) | 半導体パッケージ及びその実装方法 | |
CN100590643C (zh) | 指纹辨识器的薄膜封装构造 | |
JPH02239651A (ja) | 半導体装置およびその実装方法 | |
US20130133193A1 (en) | Surface mount technology process for advanced quad flat no-lead package process and stencil used therewith | |
CN103295989A (zh) | 倒装芯片封装 | |
JP3151346B2 (ja) | 半導体集積回路装置およびその製造方法ならびにその製造に用いるモールド金型 | |
US8866296B2 (en) | Semiconductor device comprising thin-film terminal with deformed portion | |
KR20090027325A (ko) | 반도체 패키지 및 이를 갖는 반도체 모듈 | |
CN100470783C (zh) | 导线架基底球格阵列封装构造及其晶片载体 | |
US6111309A (en) | Semiconductor device | |
JP2006210862A (ja) | 半導体用リードフレーム、メモリカードおよび半導体装置 | |
US5990544A (en) | Lead frame and a semiconductor device having the same | |
JP2007535821A (ja) | 集積回路チップの単列ボンディングパッド構成 | |
CN201523005U (zh) | 一种双排引脚的四面扁平无引脚封装件 | |
KR100587041B1 (ko) | 칩 스캐일 스택 패키지 | |
JPH09129796A (ja) | 半導体装置 | |
CN216871956U (zh) | 一种半导体封装结构 | |
CN212305770U (zh) | 一种印刷电路板及显示面板 | |
CN216719937U (zh) | 一种引线单元、引线框架以及半导体封装体 | |
US9355940B1 (en) | Auxiliary leadframe member for stabilizing the bond wire process |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070921 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070928 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080208 |