JP2006195142A - Substrate with wiring pattern and liquid crystal display apparatus using the same - Google Patents

Substrate with wiring pattern and liquid crystal display apparatus using the same Download PDF

Info

Publication number
JP2006195142A
JP2006195142A JP2005006180A JP2005006180A JP2006195142A JP 2006195142 A JP2006195142 A JP 2006195142A JP 2005006180 A JP2005006180 A JP 2005006180A JP 2005006180 A JP2005006180 A JP 2005006180A JP 2006195142 A JP2006195142 A JP 2006195142A
Authority
JP
Japan
Prior art keywords
metal
electrode
wiring
drain electrode
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005006180A
Other languages
Japanese (ja)
Inventor
Makoto Abe
阿部　　誠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Future Vision Inc
Original Assignee
Future Vision Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Future Vision Inc filed Critical Future Vision Inc
Priority to JP2005006180A priority Critical patent/JP2006195142A/en
Publication of JP2006195142A publication Critical patent/JP2006195142A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To simplify a manufacturing process by optimizing a multi-layer metal structure of a wiring pattern and by forming the wiring pattern of main metal and sub-metal by liquid processing such as ink-jet coating. <P>SOLUTION: A pixel section 300 is arranged in a matrix shape to comprise; a gate electrode 11 and a scanning wiring line 101 of only main metal, which are formed on an insulating substrate 51; a gate insulating film 53 formed on them; a data wiring line 201 of only main metal which is orthogonal to the scanning line and which is connected to a source electrode 12 of only main metal; a drain electrode 13 of main metal; semiconductor layers 54 and 55 which are respectively connected to the source electrode and the drain electrode; a cap metal 67 of sub-metal formed on the drain electrode; and a pixel electrode 21 which is connected to the cap metal via a contact hole 59. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、インクジェット塗布等の液体プロセスにより形成された多層金属構造の配線パターンを有する基板及びそれを用いた液晶表示装置に関する。   The present invention relates to a substrate having a multilayer metal structure wiring pattern formed by a liquid process such as inkjet coating, and a liquid crystal display device using the same.

インクジェット塗布等の液体プロセス、すなわち、金属を含むインクを用いたパターン形成方法で、配線パターンを形成したい部分にのみ金属を混合したインクを吐出した後、熱を加えて溶媒を蒸発させ、焼結させることで所望の配線パターンを得るプロセス、例えば、インクジェット塗布に限らず、ディスペンサ、印刷プロセスを用いて各種配線パターンを形成する場合、各種配線／電極／端子部は、低抵抗を得るために低比抵抗金属材料を主金属とし、プラズマ耐性付与機能を有するキャップメタル、異種金属への拡散防止機能を有するバリアメタルの少なくとも一方を副金属として形成した多層金属の配線／電極／端子部構造となるのが一般的である。   In a liquid process such as inkjet coating, that is, a pattern formation method using metal-containing ink, after discharging ink mixed with metal only to the part where the wiring pattern is to be formed, heat is applied to evaporate the solvent and sintering In the process of obtaining a desired wiring pattern, for example, when various wiring patterns are formed using not only inkjet coating but also a dispenser and a printing process, various wirings / electrodes / terminal portions are low in order to obtain low resistance. A multi-layer metal wiring / electrode / terminal structure in which at least one of a cap metal having a function of imparting plasma resistance and a barrier metal having a function of preventing diffusion to dissimilar metals as a sub-metal is formed using a specific resistance metal material as a main metal. It is common.

下記特許文献１には、配線パターン（データ配線及び走査配線）を低抵抗化するために、銀又は銀を主成分とした合金と他の金属材料とを多層成膜して、１回のホトリソグラフィーの実施により配線パターンを形成するようにした多層金属構造を用いた液晶表示装置が記載されている。   In Patent Document 1 below, in order to reduce the resistance of a wiring pattern (data wiring and scanning wiring), silver or an alloy containing silver as a main component and another metal material are formed into a multilayer film, and a single photo process is performed. A liquid crystal display device using a multilayer metal structure in which a wiring pattern is formed by performing lithography is described.

下記特許文献２には、配線パターン（データ配線）を低抵抗化する際に、その線幅を狭くし、その厚さを大きくすると、エッチングにより断線が生じるのを防ぐために、第１の配線層の上に第２の配線層を形成して、第１及び第２の配線層の多層構造の多層金属層を形成する液晶表示装置の製造方法が記載されている。   In Patent Document 2 below, when reducing the resistance of a wiring pattern (data wiring), the first wiring layer is used to prevent disconnection due to etching if the line width is reduced and the thickness is increased. A method of manufacturing a liquid crystal display device is described in which a second wiring layer is formed on the first and second wiring layers to form a multilayer metal layer having a multilayer structure.

下記特許文献３には、薄膜トランジスタのゲート電極膜を、導電材料を含有する液体材料を用いて、インクジェット法によって形成し、また、薄膜トランジスタのソース領域及びドレイン領域を、半導体材料を含有する液体材料を用いて、インクジェット法によって形成することが記載されている。   In the following Patent Document 3, a gate electrode film of a thin film transistor is formed by an inkjet method using a liquid material containing a conductive material, and a source material and a drain region of the thin film transistor are made of a liquid material containing a semiconductor material. And forming by an ink-jet method.

特開２００１−２４２４８３号公報Japanese Patent Laid-Open No. 2001-242483 特開平５−３４７０８号公報JP-A-5-34708 特開２００３−３１８１９３号公報JP 2003-318193 A

背景技術においては、いずれもインクジェット法等の液体プロセスを用いてパターンを形成する際の最適な多層金属構造が提案されていない。   None of the background arts proposes an optimal multilayer metal structure for forming a pattern using a liquid process such as an inkjet method.

そこで、本発明は、配線パターンを有する基板及びそれを用いた液晶表示装置において、配線パターンの多層金属構造を最適化し、さらに、インクジェット塗布等の液体プロセスにより多層金属構造の配線パターンを形成することで、生産工程を簡素化することを目的とする。   Therefore, the present invention optimizes the multilayer metal structure of the wiring pattern in the substrate having the wiring pattern and the liquid crystal display device using the same, and further forms the wiring pattern of the multilayer metal structure by a liquid process such as inkjet coating. The purpose is to simplify the production process.

絶縁基板５１上に、１層目として、補助配線３０１及び走査配線１０１と、ゲート電極１１を形成する。これらの上に、２層目として、ゲート絶縁膜５３を形成する。このゲート絶縁膜５３上に、３層目として、データ配線２０１と、薄膜トランジスタ１０のソース電極１２及びドレイン電極１３と半導体層５４，５５を形成する。これらの上に、４層目として、保護膜５８を形成する。この保護膜５８上に、５層目として、コンタクトホール５９を介して画素電極２１を形成する。ここで、配線パターン（走査配線１０１、データ配線２０１、補助配線３０１）及び電極（ゲート電極１１、ソース電極１２、ドレイン電極１３、画素電極２１）は、低比抵抗の主金属を用いてインクジェット塗布等の液体プロセスにより形成する。   On the insulating substrate 51, the auxiliary wiring 301, the scanning wiring 101, and the gate electrode 11 are formed as the first layer. On these, a gate insulating film 53 is formed as a second layer. On the gate insulating film 53, as the third layer, the data wiring 201, the source electrode 12 and the drain electrode 13 of the thin film transistor 10, and the semiconductor layers 54 and 55 are formed. A protective film 58 is formed thereon as a fourth layer. On the protective film 58, the pixel electrode 21 is formed as a fifth layer through the contact hole 59. Here, the wiring pattern (scanning wiring 101, data wiring 201, auxiliary wiring 301) and electrodes (gate electrode 11, source electrode 12, drain electrode 13, pixel electrode 21) are inkjet-coated using a main metal having a low specific resistance. Formed by a liquid process.

上記ドレイン電極１３と画素電極２１との間に、副金属のキャップメタル５７をインクジェット塗布等の液体プロセスにより形成する。したがって、ドレイン電極１３とキャップメタル５７とからなるドレイン電極部は、主金属と副金属との多層金属構造となる。   A sub metal cap metal 57 is formed between the drain electrode 13 and the pixel electrode 21 by a liquid process such as inkjet coating. Therefore, the drain electrode portion composed of the drain electrode 13 and the cap metal 57 has a multilayer metal structure of a main metal and a sub metal.

上記半導体層５４，５５とソース電極１２及びドレイン電極１３との間に、それぞれバリアメタル７０をインクジェット塗布等の液体プロセスにより形成する。したがって、ソース電極１２とバリアメタル７０とからなるソース電極部は、主金属と副金属との多層金属構造となる。同様に、ドレイン電極１３とバリアメタル７０とからなるドレイン電極部は、主金属と副金属との多層金属構造となる。   A barrier metal 70 is formed between the semiconductor layers 54 and 55 and the source electrode 12 and the drain electrode 13 by a liquid process such as inkjet coating. Therefore, the source electrode portion composed of the source electrode 12 and the barrier metal 70 has a multilayer metal structure of a main metal and a sub metal. Similarly, the drain electrode portion composed of the drain electrode 13 and the barrier metal 70 has a multilayer metal structure of a main metal and a sub metal.

上記ソース電極１２及びドレイン電極１３をインクジェット塗布等の液体プロセスにより形成して、バリアメタルのみとする。   The source electrode 12 and the drain electrode 13 are formed by a liquid process such as inkjet coating, and only the barrier metal is formed.

本発明に係る配線パターンを有する基板は、インクジェット塗布等の液体プロセスを用いて、配線パターン及び電極を主金属又は主金属と副金属との多層金属で形成するので、生産工程を簡素化できる。   Since the substrate having the wiring pattern according to the present invention uses a liquid process such as inkjet coating to form the wiring pattern and the electrode with a main metal or a multilayer metal of a main metal and a sub metal, the production process can be simplified.

以下、図面を用いて、本発明の実施例を説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１（ａ）は、本発明に係る配線パターンを有する基板４００を用いたアクティブマトリクス型の液晶表示装置の概略図、図１（ｂ）は、図１（ａ）に示す画素部３００の拡大図である。   FIG. 1A is a schematic diagram of an active matrix liquid crystal display device using a substrate 400 having a wiring pattern according to the present invention, and FIG. 1B is an enlarged view of a pixel portion 300 shown in FIG. FIG.

図１において、走査配線駆動回路１００によって選択された走査配線１０１に対応して、データ配線駆動回路２００からデータ配線２０１を介して画素部３００における薄膜トランジスタ１０にデータ（電圧）が供給される。   In FIG. 1, data (voltage) is supplied from the data wiring driving circuit 200 to the thin film transistor 10 in the pixel portion 300 via the data wiring 201 corresponding to the scanning wiring 101 selected by the scanning wiring driving circuit 100.

薄膜トランジスタ１０は、走査配線１０１とデータ配線２０１との交差部に設けられ、薄膜トランジスタ１０のゲート電極１１には、走査配線１０１が接続され、薄膜トランジスタ１０のソース電極（又はドレイン電極）１２には、データ配線２０１が接続されている。   The thin film transistor 10 is provided at the intersection of the scanning wiring 101 and the data wiring 201, the scanning wiring 101 is connected to the gate electrode 11 of the thin film transistor 10, and the data is connected to the source electrode (or drain electrode) 12 of the thin film transistor 10. The wiring 201 is connected.

薄膜トランジスタ１０のドレイン電極（又はソース電極）１３は、液晶素子２０の画素電極２１に接続され、液晶素子２０は、画素電極２１と共通電極２２との間にあって、画素電極２１に供給されるデータ(電圧)により駆動される。なお、データを一時保持するための補助容量３０が、ドレイン電極１３と補助容量配線３０１との間に接続されている。   The drain electrode (or source electrode) 13 of the thin film transistor 10 is connected to the pixel electrode 21 of the liquid crystal element 20, and the liquid crystal element 20 is between the pixel electrode 21 and the common electrode 22 and is supplied with data ( Voltage). A storage capacitor 30 for temporarily storing data is connected between the drain electrode 13 and the storage capacitor wiring 301.

図２は、図１に示す走査配線１０１、データ配線２０１及び補助容量配線３０１の配線パターンを有する基板の平面図及び断面図であって、図２（ａ）は、図１に示すマトリクス状に配置された画素部３００の平面図、図２（ｂ）は、同図（ａ）に示す画素部３００における薄膜トランジスタ１０の点線Ａ−Ａ’部の断面図である。   2A and 2B are a plan view and a cross-sectional view of a substrate having wiring patterns of the scanning wiring 101, the data wiring 201, and the auxiliary capacitance wiring 301 shown in FIG. 1, and FIG. 2A is a matrix shape shown in FIG. FIG. 2B is a cross-sectional view taken along the dotted line AA ′ of the thin film transistor 10 in the pixel unit 300 shown in FIG.

図２において、低比抵抗金属材料からなる主金属としてのゲート電極１１は、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、絶縁基板（ガラス基板）５１上に形成したゲートバンク５２の開口部に形成される。   In FIG. 2, a gate electrode 11 as a main metal made of a low specific resistance metal material is a gate bank formed on an insulating substrate (glass substrate) 51 by a liquid process such as ink jet coating using ink containing metal fine particles. 52 is formed in the opening.

次に、ゲート電極１１及びゲートバンク５２上に平坦なゲート絶縁膜（ＳｉＮ膜）５３を形成し、その上に、ゲート電極１１に対向してａ−Ｓｉ半導体層５４とｎ＋Ｓｉ半導体層５５を形成する。   Next, a flat gate insulating film (SiN film) 53 is formed on the gate electrode 11 and the gate bank 52, and an a-Si semiconductor layer 54 and an n + Si semiconductor layer 55 are formed thereon so as to face the gate electrode 11. To do.

低比抵抗金属材料からなる主金属としてのソース電極１２及びドレイン電極１３は、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、平坦なゲート絶縁膜５３上に形成したソースバンク５６の開口部に形成される。   The source electrode 12 and the drain electrode 13 as main metals made of a low specific resistance metal material are formed on the flat gate insulating film 53 by a liquid process such as ink jet coating using ink containing metal fine particles. Formed in the opening.

ドレイン電極１３上に、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、副金属としてのキャップメタル５７を形成した後に、平坦な保護膜（ＳｉＮ膜）５８で覆い、キャップメタル５７に対向する部分にコンタクトホール５９を形成する。   A cap metal 57 as a secondary metal is formed on the drain electrode 13 by a liquid process such as ink jet coating using ink containing metal fine particles, and then covered with a flat protective film (SiN film) 58. A contact hole 59 is formed in a portion opposite to.

最後に、画素電極２１は、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、平坦な保護膜５８上に形成した画素バンク６０の開口部に形成される。   Finally, the pixel electrode 21 is formed in the opening of the pixel bank 60 formed on the flat protective film 58 by a liquid process such as inkjet coating using an ink containing metal fine particles.

図３ないし図８は、画素部３００の製造工程図であって、各図（ａ）は平面図、各図（ｂ）は各図（ａ）の点線Ａ−Ａ’の断面図である。   FIGS. 3 to 8 are manufacturing process diagrams of the pixel unit 300, wherein each drawing (a) is a plan view and each drawing (b) is a sectional view taken along a dotted line A-A 'in each drawing (a).

図３において、同図（ｂ）に示すように、洗浄された絶縁基板５１上にゲートバンク５２を塗布し、同図（ａ）に示すように、パターン部（走査配線１０１、補助容量配線３０１及びゲート電極１１）を形成したフォトマスクを用いてゲートバンク５２を露光・現像・焼成する。次に、ゲートバンク５２は撥液処理を、パターン部は親液処理を施し、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、低比抵抗金属材料からなる主金属としてのパターン部を形成し、焼成する。なお、補助容量配線３０１は、透明導電体（ＩＴＯ）をインクジェット塗布等の液体プロセスを用いて形成する。   In FIG. 3, a gate bank 52 is applied on the cleaned insulating substrate 51 as shown in FIG. 3B, and the pattern portion (scanning wiring 101, auxiliary capacitance wiring 301 is applied as shown in FIG. 3A. The gate bank 52 is exposed, developed and baked using a photomask on which the gate electrode 11) is formed. Next, the gate bank 52 is subjected to a liquid repellent treatment, the pattern portion is subjected to a lyophilic treatment, and a pattern as a main metal made of a low resistivity metal material by a liquid process such as ink jet coating using ink containing metal fine particles. Part is formed and fired. Note that the auxiliary capacitance wiring 301 is formed by using a transparent conductor (ITO) by a liquid process such as inkjet coating.

次に、図４に示すように、順次、ゲート絶縁膜５３、ａ−Ｓｉの半導体層５４及びｎ＋Ｓｉ半導体層５５を成膜する。その後、ホトリソにより、すなわち、レジストを塗布・露光・現像し、ａ−Ｓｉの半導体層５４及びｎ＋Ｓｉ半導体層５５をエッチングし、レジストを剥離する。   Next, as shown in FIG. 4, a gate insulating film 53, an a-Si semiconductor layer 54, and an n + Si semiconductor layer 55 are sequentially formed. Thereafter, by photolithography, that is, a resist is applied, exposed, and developed, the a-Si semiconductor layer 54 and the n + Si semiconductor layer 55 are etched, and the resist is peeled off.

図５において、ホトリソによりエッチングする部分を作成し、ｎ＋Ｓｉ半導体層５５をエッチングする。   In FIG. 5, a portion to be etched by photolithography is created, and the n + Si semiconductor layer 55 is etched.

次に、図６において、ソースバンク５６を塗布し、同図（ａ）に示すように、パターン部（データ配線２０１、ソース電極１２及びドレイン電極１３）を形成したフォトマスクを用いてソースバンク５６を露光・現像・焼成する。次に、ソースバンク５６は撥液処理を、パターン部は親液処理を施し、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、低比抵抗金属材料からなる主金属としてのパターン部を形成する。さらに、低比抵抗金属材料からなる主金属としてのドレイン電極１３上に、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、ソースバンク５６のパターン全体にインクが広がらない程度の少量のインクを滴下して副金属としてのキャップメタル５７を形成し、主金属としてのパターン部及び副金属としてのキャップメタル５７を焼成する。   Next, in FIG. 6, the source bank 56 is applied, and as shown in FIG. 6A, the source bank 56 is used using a photomask in which pattern portions (the data wiring 201, the source electrode 12 and the drain electrode 13) are formed. Is exposed, developed and baked. Next, the source bank 56 is subjected to a liquid repellent treatment, the pattern portion is subjected to a lyophilic treatment, and a pattern as a main metal made of a low specific resistance metal material by a liquid process such as ink-jet coating using an ink containing metal fine particles. Forming part. Further, a small amount such that the ink does not spread over the entire pattern of the source bank 56 on the drain electrode 13 as a main metal made of a low specific resistance metal material by a liquid process such as ink jet coating using ink containing metal fine particles. The cap metal 57 as the sub metal is formed by dropping the ink, and the pattern portion as the main metal and the cap metal 57 as the sub metal are baked.

次に、図７において、保護膜５８を成膜した後に、ホトリソによりコンタクトホール５９の部分を作成し、コンタクトホール５９をエッチングにより形成する。   Next, in FIG. 7, after forming the protective film 58, a contact hole 59 is formed by photolithography, and the contact hole 59 is formed by etching.

最後に、図８に示すように、画素バンク６０を塗布し、同図（ａ）に示すように、画素電極２１を形成したフォトマスクを用いて画素バンク６０を露光・現像・焼成する。次に、画素バンク６０は撥液処理を、パターン部は親液処理を施し、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、画素電極２１を形成し、焼成する。なお、画素電極２１は、透明導電体（ＩＴＯ）をインクジェット塗布等の液体プロセスを用いて形成する。   Finally, as shown in FIG. 8, a pixel bank 60 is applied, and as shown in FIG. 8A, the pixel bank 60 is exposed, developed and baked using a photomask on which the pixel electrode 21 is formed. Next, the pixel bank 60 is subjected to a liquid repellent process, the pattern portion is subjected to a lyophilic process, and the pixel electrode 21 is formed and baked by a liquid process such as ink jet coating using ink containing metal fine particles. The pixel electrode 21 is formed by using a transparent process (ITO) using a liquid process such as inkjet coating.

図９は、図２に対応する配線パターンを有する基板の平面図及び断面図であって、図９（ａ）は、図１に示すマトリクス状に配置された画素部３００の平面図、図９（ｂ）は、同図（ａ）に示す画素部３００における薄膜トランジスタ１０の点線Ａ−Ａ’部の断面図である。図９において、図２と異なるのは、図２の副金属としてのキャップメタル５７を省略し、副金属としてバリアメタル７０を形成する。その他の符号は、図２に示すものと同じものである。   9 is a plan view and a cross-sectional view of a substrate having a wiring pattern corresponding to FIG. 2. FIG. 9A is a plan view of the pixel units 300 arranged in a matrix shown in FIG. FIG. 4B is a cross-sectional view taken along the dotted line AA ′ of the thin film transistor 10 in the pixel unit 300 shown in FIG. 9 is different from FIG. 2 in that the cap metal 57 as the sub-metal in FIG. 2 is omitted and the barrier metal 70 is formed as the sub-metal. Other reference numerals are the same as those shown in FIG.

図１０は、図９に示す画素部３００を製造する途中の工程図であって、実施例１の図６の工程に対応し、他の工程は実施例１と同様である。同図（ａ）は平面図、同図（ｂ）は同図（ａ）の点線Ａ−Ａ’の断面図である。   FIG. 10 is a process diagram in the middle of manufacturing the pixel unit 300 shown in FIG. 9, and corresponds to the process of FIG. 6 of the first embodiment, and the other processes are the same as those of the first embodiment. FIG. 4A is a plan view, and FIG. 4B is a cross-sectional view taken along the dotted line A-A ′ in FIG.

図１０において、ソースバンク５６を塗布し、同図（ａ）に示すように、パターン部（データ配線２０１、ソース電極１２及びドレイン電極１３）を形成したフォトマスクを用いてソースバンク５６を露光・現像・焼成する。次に、ソースバンク５６は撥液処理を、パターン部は親液処理を施し、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、ソースバンク５６のパターン全体にインクが広がらない程度の少量のインクを滴下して副金属としてのバリアメタル７０を形成し、次に、低比抵抗金属材料からなる主金属としてのパターン部を形成した後に、焼成する。   In FIG. 10, a source bank 56 is applied, and as shown in FIG. 10A, the source bank 56 is exposed and exposed using a photomask in which pattern portions (data wiring 201, source electrode 12 and drain electrode 13) are formed. Develop and bake. Next, the source bank 56 is subjected to liquid repellent treatment, the pattern portion is subjected to lyophilic treatment, and the ink does not spread over the entire pattern of the source bank 56 by a liquid process such as ink jet coating using ink containing metal fine particles. A small amount of ink is dropped to form a barrier metal 70 as a sub metal, and then a pattern portion as a main metal made of a low resistivity metal material is formed, followed by baking.

図１１は、図２に対応する配線パターンを有する基板の平面図及び断面図であって、図１１（ａ）は、図１に示すマトリクス状に配置された画素部３００の平面図、図１１（ｂ）は、同図（ａ）に示す画素部３００における薄膜トランジスタ１０の点線Ａ−Ａ’部の断面図である。図１１において、図２と異なるのは、図２の副金属としてのキャップメタル５７を省略し、副金属としてバリアメタルのソース電極１２’及びバリアメタルのドレイン電極１３’を形成する。その他の符号は、図２に示すものと同じものである。   11 is a plan view and a cross-sectional view of a substrate having a wiring pattern corresponding to FIG. 2. FIG. 11A is a plan view of the pixel units 300 arranged in a matrix shown in FIG. FIG. 4B is a cross-sectional view taken along the dotted line AA ′ of the thin film transistor 10 in the pixel unit 300 shown in FIG. In FIG. 11, the difference from FIG. 2 is that the cap metal 57 as the sub-metal in FIG. 2 is omitted, and the barrier metal source electrode 12 'and the barrier metal drain electrode 13' are formed as the sub-metal. Other reference numerals are the same as those shown in FIG.

図１２は、図１１に示す画素部３００を製造する途中の工程図であって、実施例１の図６の工程に対応し、他の工程は実施例１と同様である。同図（ａ）は平面図、同図（ｂ）は同図（ａ）の点線Ａ−Ａ’の断面図である。   FIG. 12 is a process diagram in the middle of manufacturing the pixel unit 300 shown in FIG. 11, and corresponds to the process of FIG. 6 of the first embodiment, and the other processes are the same as those of the first embodiment. FIG. 4A is a plan view, and FIG. 4B is a cross-sectional view taken along the dotted line A-A ′ in FIG.

図１２において、ソースバンク５６を塗布し、同図（ａ）に示すように、パターン部（データ配線２０１、ソース電極１２’及びドレイン電極１３’）を形成したフォトマスクを用いてソースバンク５６を露光・現像・焼成する。次に、ソースバンク５６は撥液処理を、パターン部は親液処理を施し、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、パターン部（主金属としてのデータ配線２０１、副金属としてのソース電極１２’及びドレイン電極１３’）を形成した後に、焼成する。なお、ソース電極１２’は、ソースバンク５６のパターン部全体にインクが広がらない程度の少量のインクを滴下し形成する。   In FIG. 12, a source bank 56 is applied and, as shown in FIG. 12A, the source bank 56 is formed using a photomask in which pattern portions (data wiring 201, source electrode 12 ′ and drain electrode 13 ′) are formed. Exposure, development and baking. Next, the source bank 56 is subjected to a liquid repellent treatment, the pattern portion is subjected to a lyophilic treatment, and the pattern portion (the data wiring 201 as the main metal, the sub-metal is processed by a liquid process such as ink jet coating using ink containing metal fine particles. After forming the source electrode 12 ′ and the drain electrode 13 ′) as metal, firing is performed. The source electrode 12 ′ is formed by dropping a small amount of ink so that the ink does not spread over the entire pattern portion of the source bank 56.

本発明に係る液晶表示装置の概略図Schematic of a liquid crystal display device according to the present invention 本発明に係る配線パターンを有する基板の概略図Schematic of a substrate having a wiring pattern according to the present invention 図２の画素部３００の製造工程図Manufacturing process diagram of the pixel unit 300 of FIG. 図２の画素部３００の製造工程図Manufacturing process diagram of the pixel unit 300 of FIG. 図２の画素部３００の製造工程図Manufacturing process diagram of the pixel unit 300 of FIG. 図２の画素部３００の製造工程図Manufacturing process diagram of the pixel unit 300 of FIG. 図２の画素部３００の製造工程図Manufacturing process diagram of the pixel unit 300 of FIG. 図２の画素部３００の製造工程図Manufacturing process diagram of the pixel unit 300 of FIG. 本発明に係る他の配線パターンを有する基板の概略図Schematic of a substrate having another wiring pattern according to the present invention 図９の画素部３００を製造する途中の工程図Process drawing in the middle of manufacturing the pixel part 300 of FIG. 本発明に係る他の配線パターンを有する基板の概略図Schematic of a substrate having another wiring pattern according to the present invention 図１１の画素部３００を製造する途中の工程図Process drawing in the middle of manufacturing the pixel part 300 of FIG.

符号の説明Explanation of symbols

１０…薄膜トランジスタ、１１…ゲート電極、１２…ソース電極、１２’…バリアメタルのソース電極、１３…ドレイン電極、１３’…バリアメタルのドレイン電極、２０…液晶素子、２１…画素電極、２２…共通電極、３０…補助容量、５１…絶縁基板、５２…ゲートバンク、５３…ゲート絶縁膜、５４…ａ−Ｓｉ半導体層、５５…ｎ＋Ｓｉ半導体層、５６…ソースバンク、５７…キャップメタル、５８…保護膜、５９…コンタクトホール、６０…画素バンク、７０…バリアメタル、１００…走査配線駆動回路、１０１…走査配線、２００…データ配線駆動回路、２０１…データ配線、３００…画素部、３０１…補助容量配線、４００…配線パターンを有する基板
DESCRIPTION OF SYMBOLS 10 ... Thin-film transistor, 11 ... Gate electrode, 12 ... Source electrode, 12 '... Barrier metal source electrode, 13 ... Drain electrode, 13' ... Barrier metal drain electrode, 20 ... Liquid crystal element, 21 ... Pixel electrode, 22 ... Common Electrode 30 ... auxiliary capacitor 51 ... insulating substrate 52 ... gate bank 53 ... gate insulating film 54 ... a-Si semiconductor layer 55 ... n + Si semiconductor layer 56 ... source bank 57 ... cap metal 58 ... protection Membrane 59 ... Contact hole 60 ... Pixel bank 70 ... Barrier metal 100 ... Scanning wiring driving circuit 101 ... Scanning wiring 200 ... Data wiring driving circuit 201 ... Data wiring 300 ... Pixel part 301 ... Auxiliary capacitance Wiring, 400... Substrate having wiring pattern

Claims (4)

絶縁基板上に形成したゲート電極と、同じく前記絶縁基板上に形成した、前記ゲート電極に接続する走査配線と、前記ゲート電極及び走査配線上に形成したゲート絶縁膜と、前記ゲート絶縁膜上に形成したソース電極と、同じく前記ゲート絶縁膜上に形成した、前記走査配線と直交して前記ソース電極に接続するデータ配線と、同じく前記ゲート絶縁膜上に形成したドレイン電極と、同じく前記ゲート絶縁膜上に形成した、前記ソース電極とドレイン電極とにそれぞれ接続する半導体層と、前記ドレイン電極上に形成したキャップメタルと、前記キャップメタルとコンタクトホールを介して接続する画素電極とを備えた画素部をマトリクス状に配置した配線パターンを有する基板において、
前記データ配線、走査配線、ゲート電極及びソース電極をインクジェット塗布等の液体プロセスによる主金属のみで形成し、
前記ドレイン電極とキャップメタルとからなるドレイン電極部をインクジェット塗布等の液体プロセスによる主金属とインクジェット塗布等の液体プロセスによる副金属の多層金属で形成したことを特徴とする配線パターンを有する基板 A gate electrode formed on the insulating substrate, a scanning wiring connected to the gate electrode, also formed on the insulating substrate, a gate insulating film formed on the gate electrode and the scanning wiring, and on the gate insulating film A source electrode formed on the gate insulating film, a data wiring connected to the source electrode perpendicular to the scanning wiring, a drain electrode formed on the gate insulating film, and the gate insulating film. A pixel comprising: a semiconductor layer formed on a film and connected to the source electrode and the drain electrode; a cap metal formed on the drain electrode; and a pixel electrode connected to the cap metal via a contact hole. In a substrate having a wiring pattern in which parts are arranged in a matrix,
The data wiring, scanning wiring, gate electrode and source electrode are formed only by a main metal by a liquid process such as inkjet coating,
A substrate having a wiring pattern, characterized in that the drain electrode portion comprising the drain electrode and the cap metal is formed of a multilayer metal of a main metal by a liquid process such as ink jet coating and a sub metal by a liquid process such as ink jet coating. 絶縁基板上に形成したゲート電極と、同じく前記絶縁基板上に形成した、前記ゲート電極に接続する走査配線と、前記ゲート電極及び走査配線上に形成したゲート絶縁膜と、前記ゲート絶縁膜上に形成したソース電極と、同じく前記ゲート絶縁膜上に形成した、前記走査配線と直交して前記ソース電極に接続するデータ配線と、同じく前記ゲート絶縁膜上に形成したドレイン電極と、同じく前記ゲート絶縁膜上に形成した、前記ソース電極とドレイン電極とにそれぞれ接続する半導体層と、同じく前記ゲート絶縁膜上に形成した、前記半導体層と前記ソース電極及びドレイン電極との間のバリアメタルと、前記ドレイン電極とコンタクトホールを介して接続する画素電極とを備えた画素部をマトリクス状に配置した配線パターンを有する基板において、
前記データ配線、走査配線及びゲート電極をインクジェット塗布等の液体プロセスによる主金属のみで形成し、
前記ソース電極とバリアメタルとからなるソース電極部と、前記ドレイン電極とバリアメタルとからなるドレイン電極部とを、インクジェット塗布等の液体プロセスによる主金属とインクジェット塗布等の液体プロセスによる副金属の多層金属で形成したことを特徴とする配線パターンを有する基板 A gate electrode formed on the insulating substrate, a scanning wiring connected to the gate electrode, also formed on the insulating substrate, a gate insulating film formed on the gate electrode and the scanning wiring, and on the gate insulating film A source electrode formed on the gate insulating film, a data wiring connected to the source electrode perpendicular to the scanning wiring, a drain electrode formed on the gate insulating film, and the gate insulating film. A semiconductor layer connected to each of the source electrode and the drain electrode formed on the film, a barrier metal between the semiconductor layer and the source electrode and the drain electrode, which is also formed on the gate insulating film; A substrate having a wiring pattern in which pixel portions each having a drain electrode and a pixel electrode connected via a contact hole are arranged in a matrix Oite,
The data wiring, the scanning wiring and the gate electrode are formed only by a main metal by a liquid process such as inkjet coating,
The source electrode part composed of the source electrode and the barrier metal and the drain electrode part composed of the drain electrode and the barrier metal are formed of a multilayer of a main metal by a liquid process such as ink jet coating and a sub metal by a liquid process such as ink jet coating. A substrate having a wiring pattern formed of metal 絶縁基板上に形成したゲート電極と、同じく前記絶縁基板上に形成した、前記ゲート電極に接続する走査配線と、前記ゲート電極及び走査配線上に形成したゲート絶縁膜と、前記ゲート絶縁膜上に形成したソース電極と、同じく前記ゲート絶縁膜上に形成した、前記走査配線と直交して前記ソース電極に接続するデータ配線と、同じく前記ゲート絶縁膜上に形成したドレイン電極と、同じく前記ゲート絶縁膜上に形成した、前記ソース電極とドレイン電極とにそれぞれ接続する半導体層と、前記ドレイン電極とコンタクトホールを介して接続する画素電極とを備えた画素部をマトリクス状に配置した配線パターンを有する基板において、
前記データ配線、走査配線及びゲート電極をインクジェット塗布等の液体プロセスによる主金属のみで形成し、
前記ソース電極とドレイン電極とをインクジェット塗布等の液体プロセスによる副金属のみで形成したことを特徴とする配線パターンを有する基板 A gate electrode formed on the insulating substrate, a scanning wiring connected to the gate electrode, also formed on the insulating substrate, a gate insulating film formed on the gate electrode and the scanning wiring, and on the gate insulating film A source electrode formed on the gate insulating film, a data wiring connected to the source electrode perpendicular to the scanning wiring, a drain electrode formed on the gate insulating film, and the gate insulating film. A wiring pattern in which pixel portions each including a semiconductor layer formed on a film and connected to the source electrode and the drain electrode and a pixel electrode connected to the drain electrode through a contact hole are arranged in a matrix In the substrate,
The data wiring, the scanning wiring and the gate electrode are formed only by a main metal by a liquid process such as inkjet coating,
A substrate having a wiring pattern, wherein the source electrode and the drain electrode are formed only by a sub metal by a liquid process such as ink jet coating. 請求項１ないし３のいずれかに記載の配線パターンを有する基板を用いたことを特徴とする液晶表示装置
A liquid crystal display device using the substrate having the wiring pattern according to claim 1.
JP2005006180A 2005-01-13 2005-01-13 Substrate with wiring pattern and liquid crystal display apparatus using the same Pending JP2006195142A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005006180A JP2006195142A (en) 2005-01-13 2005-01-13 Substrate with wiring pattern and liquid crystal display apparatus using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005006180A JP2006195142A (en) 2005-01-13 2005-01-13 Substrate with wiring pattern and liquid crystal display apparatus using the same

Publications (1)

Publication Number Publication Date
JP2006195142A true JP2006195142A (en) 2006-07-27

Family

ID=36801280

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005006180A Pending JP2006195142A (en) 2005-01-13 2005-01-13 Substrate with wiring pattern and liquid crystal display apparatus using the same

Country Status (1)

Country Link
JP (1) JP2006195142A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2012197A2 (en) 2007-07-05 2009-01-07 Ricoh Company, Ltd. Image forming apparatus and process cartridge
KR100922272B1 (en) * 2006-09-07 2009-10-15 가부시끼가이샤 퓨처 비전 Method for manufacturing liquid crystal display panel and liquid crystal display panel
US7868959B2 (en) 2006-11-21 2011-01-11 Hitachi Displays, Ltd. Liquid crystal display device having common electrodes formed over the main face of an insulating substrate and made of a coating type electroconductive film inside a bank to regulate the edges thereof

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09107106A (en) * 1995-10-12 1997-04-22 Toshiba Corp Thin film transistor
JP2000147550A (en) * 1998-11-06 2000-05-26 Sharp Corp Active matrix substrate
JP2003318192A (en) * 2002-04-22 2003-11-07 Seiko Epson Corp Method for manufacturing device, device using the same, electrooptical device, and electronic device
JP2003318193A (en) * 2002-04-22 2003-11-07 Seiko Epson Corp Device, its manufacturing method and electronic device
JP2004146430A (en) * 2002-10-22 2004-05-20 Konica Minolta Holdings Inc Organic thin film transistor, organic thin film transistor device, and their manufacturing methods
JP2004186393A (en) * 2002-12-03 2004-07-02 Seiko Epson Corp Transistor, integrated circuit, electrooptic device, electronic apparatus, and manufacturing method of transistor
JP2004241758A (en) * 2003-01-17 2004-08-26 Advanced Lcd Technologies Development Center Co Ltd Method of forming wiring metal layer and wiring metal layer
JP2004356216A (en) * 2003-05-27 2004-12-16 Advanced Lcd Technologies Development Center Co Ltd Thin film transistor, display device, and method of manufacturing them

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09107106A (en) * 1995-10-12 1997-04-22 Toshiba Corp Thin film transistor
JP2000147550A (en) * 1998-11-06 2000-05-26 Sharp Corp Active matrix substrate
JP2003318192A (en) * 2002-04-22 2003-11-07 Seiko Epson Corp Method for manufacturing device, device using the same, electrooptical device, and electronic device
JP2003318193A (en) * 2002-04-22 2003-11-07 Seiko Epson Corp Device, its manufacturing method and electronic device
JP2004146430A (en) * 2002-10-22 2004-05-20 Konica Minolta Holdings Inc Organic thin film transistor, organic thin film transistor device, and their manufacturing methods
JP2004186393A (en) * 2002-12-03 2004-07-02 Seiko Epson Corp Transistor, integrated circuit, electrooptic device, electronic apparatus, and manufacturing method of transistor
JP2004241758A (en) * 2003-01-17 2004-08-26 Advanced Lcd Technologies Development Center Co Ltd Method of forming wiring metal layer and wiring metal layer
JP2004356216A (en) * 2003-05-27 2004-12-16 Advanced Lcd Technologies Development Center Co Ltd Thin film transistor, display device, and method of manufacturing them

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100922272B1 (en) * 2006-09-07 2009-10-15 가부시끼가이샤 퓨처 비전 Method for manufacturing liquid crystal display panel and liquid crystal display panel
US7868959B2 (en) 2006-11-21 2011-01-11 Hitachi Displays, Ltd. Liquid crystal display device having common electrodes formed over the main face of an insulating substrate and made of a coating type electroconductive film inside a bank to regulate the edges thereof
EP2012197A2 (en) 2007-07-05 2009-01-07 Ricoh Company, Ltd. Image forming apparatus and process cartridge

Similar Documents

Publication Publication Date Title
US20050037614A1 (en) Method for manufacturing wiring and method for manufacturing semiconductor device
US20080265254A1 (en) Thin film transistor array substrate, method of manufacturing same, and display device
US8093110B2 (en) Method for manufacturing thin film transistor
JP2006338008A (en) Array substrate having enhanced numerical aperture, method of manufacturing the same, and display apparatus having the same
KR101948171B1 (en) Organic Light Emitting diode display and method of manufacturing the same
KR102138280B1 (en) Display panel and display apparatus having the same
JP4516518B2 (en) Liquid crystal display device using thin film transistor and manufacturing method thereof
US8877570B2 (en) Array substrate with improved pad region and method for manufacturing the same
JP5458486B2 (en) Array substrate, display device, and manufacturing method thereof
JP2007086789A (en) Method of manufacturing display panel for flexible display device
JP2007114773A (en) Array substrate and method of manufacturing same
JP4780986B2 (en) Circuit board manufacturing method
JP4360519B2 (en) Thin film transistor manufacturing method
JP2006195142A (en) Substrate with wiring pattern and liquid crystal display apparatus using the same
JP2008098642A (en) Manufacturing method for thin-film transistor substrate
US7776633B2 (en) Thin film transistor array panel and method of manufacture
JP4542452B2 (en) Thin film transistor manufacturing method
JP2008060201A (en) Method for manufacturing semiconductor device, thin film transistor and method for manufacturing the same, electro-optical device and method for manufacturing the same, and electronic apparatus
JP4675730B2 (en) Film pattern forming substrate, film pattern forming substrate, thin film transistor forming substrate, liquid crystal display element and manufacturing method thereof
JP2006053567A (en) Pixel structure of thin film transistor-liquid crystal display (tft-lcd) and fabrication method thereof
US7846784B2 (en) Thin film transistor array panel and manufacturing method thereof
JP2004157151A (en) Display device matrix substrate and its manufacturing method
JP4341054B2 (en) Liquid crystal display device and manufacturing method thereof
JP2008065012A (en) Liquid crystal display panel
JP5217558B2 (en) Thin film transistor substrate

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061003

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091016

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100114

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100511