JP2006174457A - 低電圧差動信号の駆動回路及び制御方法 - Google Patents

低電圧差動信号の駆動回路及び制御方法 Download PDF

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Abstract

【課題】一定のＤＣオフセットを有する差動増幅信号を出力し、低電圧で高速動作が可能な低電圧差動信号の駆動回路及び制御方法を提供する。
【解決手段】本発明に係る低電圧差動信号の駆動回路は、電源電圧端子と接地端子との間に設けられ、差動増幅信号を出力する差動増幅信号発生部と、差動増幅信号によってコモンモード電圧を生成するコモンモード電圧生成部と、電源電圧端子と差動信号発生部の出力端子との間に接続され、コモンモード電圧によって抵抗が変わる可変負荷素子とを含む。本発明によれば、低い供給電源で高速動作が可能であり、供給電源と動作温度及び製造工程などの変化に対して安定した信号雑音特性と差動出力信号の大きさを提供することができ、低電圧の動作環境への適用が容易である。
【選択図】図２

Description

本発明は、低電圧差動信号の駆動回路及び制御方法に関し、一定のＤＣオフセットを有する差動増幅信号を出力し、低電圧で高速動作が可能な低電圧差動信号の駆動回路及び制御方法に関する。
一般的に、低電圧差動信号の駆動回路は、高容量の情報格納機器、高性能のコンピュータ機器、情報通信家電機器、高速の有線情報通信機器などの分野において電子装置間の情報データを高速（例えば、２００ＭＨｚ以上）で整合するのに使われている。
図１は、従来技術に係る低電圧差動信号の駆動回路を説明するための回路図である。図１を参照すれば、低電圧差動信号の駆動回路は、駆動電流の大きさを定義する電流源ＩＳと、差動デジタル信号の入力によって駆動電流の流れを開閉する電流開閉器ＳＷ１乃至ＳＷ４と、出力整合インピーダンスＲＯと、差動出力信号ＶＯＮ、ＶＯＰのＤＣオフセットを感知し、可変負荷ＲＬの大きさを調整するコモンモード帰還部（Common-Mode Feedback Block；ＣＭＦＢ）とから構成される。
図１に示された低電圧差動信号の駆動回路がＣＭＯＳ製造工程技術で製造される場合、電流源ＩＳは、ｎＭＯＳＦＥＴ素子、電流開閉器ＳＷ１乃至ＳＷ４は、ｎＭＯＳＦＥＴ素子またはｐＭＯＳＦＥＴ素子、可変負荷ＲＬは、通常、ｐＭＯＳＦＥＴ素子などから構成される。図１に示すように、従来の低電圧差動信号の駆動回路は、４個のＭＯＳＦＥＴが直列連結される構造であって、駆動電流の開閉時に発生するスイッチング（switching）雑音とスイッチング利得の不均衡に起因した位相雑音特性などが良くないし、４段の直列構造と４個の開閉器構造などによって低い供給電源で高速動作に制限を受けるという短所がある。
一方、従来の技術として、低電圧差動出力部、出力信号スウィング制限部からなり、差動出力信号のスウィング大きさを一定の値に制限する技術が知られている(特許文献1)。
電流源、インバータ電流スイッチからなり、動作電源の大きさを減少させる技術が知られている(特許文献2)。
MOS及びバイポラトランジスタで駆動回路を構成して共通モード電圧と電流開閉機能を具現する技術が知られている(特許文献3)。
工程温度、電源等の変化に対して一定の差動出力信号を生成する入出力インタフェースが開示されている(非特許文献1)。
米国特許第6,788,116号明細書 米国特許公開第2003/122593号明細書 米国特許公開第2003/0085737号明細書 Andrea Boni et al., "LVDS I/O Interface for Gb/s-per-Pin Operation in 0.35-μm CMOS", IEEE Journal of Solid-State Circuits, Vol. 36, No.4, April 2001
本発明が提示する低電圧差動信号の駆動回路及び制御方法は、電源電圧端子と接地端子との間に接続され、差動増幅信号を出力する差動増幅信号発生部と、差動増幅信号によってコモンモード電圧を生成するコモンモード電圧生成部と、電源電圧端子と差動増幅信号発生部の出力端子との間に接続され、コモンモード電圧によって抵抗が変わる可変負荷素子とを備え、低い供給電源で高速動作が可能であり、供給電源と動作温度及び製造工程などの変化に対して安定した信号雑音特性と差動出力信号の大きさを提供することによって、低電圧の動作環境への適用が容易である。
前記目的を達成するために、本発明の一態様に係る低電圧差動信号の駆動回路は、電源電圧端子と接地端子との間に設けられ、第１及び第２の差動入力信号によって第１及び第２の出力端子に第１及び第２の差動増幅信号を各々出力する差動増幅信号発生部と、前記第１及び第２の差動増幅信号によってコモンモード電圧を生成するコモンモード電圧生成部と、前記第１及び第２の差動増幅信号が一定のＤＣオフセット電圧を有するように、前記コモンモード電圧によって前記電源電圧端子と前記第１の出力端子間の抵抗及び前記電源電圧端子と前記第２の出力端子間の抵抗を調節する可変負荷部とを含む。
本発明において、差動増幅信号発生部は、電源電圧端子と第１の出力端子との間に接続され、ゲートが第２の出力端子に接続された第１のＭＯＳＦＥＴ素子と、電源電圧端子と第２の出力端子との間に接続され、ゲートが第１の出力端子に接続された第２のＭＯＳＦＥＴ素子と、第１の出力端子と第１のノードとの間に接続され、第１の入力信号が入力される第３のＭＯＳＦＥＴ素子と、第２の出力端子と第１のノードとの間に接続され、第２の入力信号が入力される第４のＭＯＳＦＥＴ素子と、第１及び第２の出力端子の間に接続された抵抗と、第１のノードと接地端子との間に接続される電流源とを含む。ここで、第１及び第２のＭＯＳＦＥＴ素子がｐＭＯＳＦＥＴ素子であり、第３及び第４のＭＯＳＦＥＴ素子がｎＭＯＳＦＥＴ素子である。
また、本発明の他の態様に係る制御方法は、電源電圧端子と接地端子との間に設けられ、第１及び第２の差動入力信号によって第１及び第２の出力端子に第１及び第２の差動増幅信号を各々出力する差動増幅信号発生部の第１及び第２の差動増幅信号の電圧によってコモンモード電圧を生成する段階と、前記第１及び第２の差動増幅信号が一定のＤＣオフセット電圧を有するように、前記コモンモード電圧によって前記電源電圧端子と前記第１の出力端子間の抵抗及び前記電源電圧端子と前記第２の出力端子間の抵抗を調節する段階とを含むことを特徴とする。
好ましくは、前記コモンモード電圧は、前記第１及び第２の差動増幅信号のＤＣオフセット電圧と基準電圧との差に相当する電圧レベルを有する。また、好ましくは、前記第１及び第２の差動増幅信号のＤＣオフセット電圧が一定の値より高くなる場合、前記電源電圧端子と前記第１の出力端子間の抵抗及び前記電源電圧端子と前記第２の出力端子間の抵抗が高くなり、前記ＤＣオフセット電圧が一定の値より低くなる場合、前記電源電圧端子と前記第１の出力端子間の抵抗及び前記電源電圧端子と前記第２の出力端子間の抵抗が高くなる方式で動作する。
本発明による低電圧差動信号の駆動回路及び制御方法は、低い供給電源で高速動作が可能であり、供給電源と動作温度及び製造工程などの変化に対して安定した信号雑音特性と差動出力信号の大きさを提供することができ、低電圧の動作環境への適用が容易である。
以下、添付の図面を参照して、本発明の好適な実施例を詳細に説明する。なお、下記の実施例は、当業者に本発明の思想が十分に伝達され得るようにするために一例として提示されるものである。したがって、本発明は、下記の実施例に限らず、様々な変形が可能である。
図２は、本発明の実施例に係る低電圧差動信号の駆動回路を説明するための回路図である。図２を参照すれば、本発明の実施例に係る低電圧差動信号の駆動回路は、差動増幅信号発生部２１０、コモンモード電圧生成部２２０及び可変負荷部２３０を含む。
差動増幅信号発生部２１０は、電源電圧端子と接地端子との間に設けられ、第１及び第２の差動入力信号ＩＮ及びＩＰによって第１及び第２の出力端子ＯＵＴＮ及びＯＵＴＰに第１及び第２の差動増幅信号ＶＯＮ及びＶＯＰを各々出力する。
このような差動増幅信号発生部２１０は、電源電圧端子と第１の出力端子ＯＵＴＮとの間に接続され、ゲートが第２の出力端子ＯＵＴＰに接続されたた第１のＭＯＳＦＥＴ素子Ｐ１と、電源電圧端子と第２の出力端子ＯＵＴＰとの間に接続され、ゲートが第１の出力端子ＯＵＴＮに接続された第２のＭＯＳＦＥＴ素子Ｐ２と、第１の出力端子ＯＵＴＮと第１のノードＮｄ１との間に接続され、第１の差動入力信号ＩＮが入力される第３のＭＯＳＦＥＴ素子Ｎ１と、第２の出力端子ＯＵＴＰと第１のノードＮｄ１との間に接続され、第２の差動入力信号ＩＰが入力される第４のＭＯＳＦＥＴ素子Ｎ２と、第１の出力端子ＯＵＴＮと第２の出力端子ＯＵＴＰとの間に接続された差動出力抵抗ＲＬＯＡＤと、第１のノードＮｄ１と接地端子との間に接続される電流源ＩＳＳとを含む。
コモンモード電圧生成部２２０は、第１及び第２の差動増幅信号ＩＮ及びＩＰによってコモンモード電圧ＶＣＯＭを生成する。このようなコモンモード電圧生成部２２０は、動作温度、供給電源及び製造工程などの変化に対して安定した値を有する第１及び第２の基準電圧ＶＲＥＦ及びＶＩＢＢを生成する基準電圧発生部２２２と、第１の基準電圧ＶＲＥＦ、前記第１及び第２の差動増幅信号ＶＯＮ及びＶＯＰによってコモンモード電圧ＶＣＯＭを生成するコモンモード帰還部２２１とを含む。
可変負荷部２３０は、前記第１及び第２の差動増幅信号が一定のＤＣオフセット電圧を有するように、前記コモンモード電圧によって前記電源電圧端子と前記第１の出力端子間の抵抗及び前記電源電圧端子と前記第２の出力端子間の抵抗を調節する。可変負荷部２３０は、第１の可変負荷素子Ｐ３及び第２の可変負荷素子Ｐ４を含む。第１の可変負荷素子Ｐ３は、電源電圧端子と差動増幅信号発生部２１０の第１の出力端子ＯＵＴＮとの間に接続され、コモンモード電圧ＶＣＯＭによって抵抗が変わる。そして、第２の可変負荷素子Ｐ４は、電源電圧端子と差動増幅信号発生部２１０の第２の出力端子ＯＵＴＰとの間に接続され、コモンモード電圧ＶＣＯＭによって抵抗が変わる。
このように第１及び第２の差動増幅信号によって生成されたコモンモード電圧により第１及び第２の可変負荷素子の抵抗が変わり、第１及び第２の差動増幅信号が一定のＤＣオフセット電圧を有する。
以下、各構成要素についての構成及び動作を詳細に説明する。まず、差動増幅信号発生部２１０は、第１及び第２の差動入力信号ＩＮ及びＩＰによって第１及び第２の差動増幅信号ＶＯＮ及びＶＯＰを各々出力する。
このような差動増幅信号発生部２１０において、第１及び第２のＭＯＳＦＥＴ素子Ｐ１及びＰ２は、第１及び第２の差動増幅信号ＶＯＮ及びＶＯＰを相互正帰還させる正帰還ｐＭＯＳＦＥＴラッチ端となり、ｐＭＯＳＦＥＴ素子で具現できる。この時、第１及び第２のＭＯＳＦＥＴ素子Ｐ１及びＰ２のソースと基板（バルク）には、電源電圧が供給される。このような正帰還ｐＭＯＳＦＥＴラッチ端Ｐ１及びＰ２は、第１及び第２の差動増幅信号ＶＯＮ及びＶＯＰの位相オフセットを除去し、差動出力利得を上昇させ、差動出力信号の位相雑音を抑制する役目をする。
そして、第３のＭＯＳＦＥＴ素子及び第４のＭＯＳＦＥＴ素子Ｎ１及びＮ２は、第１及び第２の差動入力信号ＩＮ及びＩＰによって電流パスを開閉する電流パス開閉端となり、第３のＭＯＳＦＥＴ素子Ｎ１及び第４のＭＯＳＦＥＴ素子Ｎ２は、ｎＭＯＳＦＥＴ素子で具現できる。
このような電流パス開閉端Ｎ１及びＮ２は、第１及び第２の差動入力信号ＩＮ及びＩＰによって出力駆動電流ＩＢＢを第１及び第２の出力端子ＯＵＴＮ及びＯＵＴＰとの間に接続された差動出力抵抗ＲＬＯＡＤを介して開閉させる。電流パス開閉端Ｎ１及びＮ２の他の構造的な特徴は、差動入力信号ＩＮ及びＩＰに対して単一のｎＭＯＳＦＥＴ素子Ｎ１及びＮ２を電流開閉器に使用し、ｎＭＯＳＦＥＴ素子Ｎ１及びＮ２のソースを電流源ＩＳＳに共通に結線させることによって、入力容量負荷の最小化による高速動作とスイッチング雑音の最小化を容易にする。
コモンモード電圧生成部２２０の基準電圧発生部２２２は、供給電源と動作温度及び製造工程などの変化に対して安定した値を有する第１及び第２の基準電圧ＶＲＥＦ及びＶＩＢＢを各々生成する。そして、コモンモード帰還部２２１は、第１及び第２の差動増幅信号ＩＮ及びＩＰによってコモンモード電圧ＶＣＯＭを生成する。この際、コモンモード帰還部２２１は、第１の基準電圧ＶＲＥＦを用いてコモンモード電圧ＶＣＯＭを生成するので、コモンモード電圧ＶＣＯＭも供給電源と動作温度及び製造工程などの変化に対して安定して動作する。より具体的に、第１及び第２の差動増幅信号ＶＯＮ及びＶＯＰのＤＣオフセットが基準電圧ＶＲＥＦより高い場合には、コモンモード帰還部２２１は、コモンモード電圧ＶＣＯＭを増加させ、これにより、第１の可変負荷素子Ｐ３及び第２の可変負荷素子Ｐ４の抵抗が増加し、その結果として、第１及び第２の差動増幅信号ＶＯＮ及びＶＯＰのＤＣオフセットが低くなる。また、第１及び第２の差動増幅信号ＶＯＮ及びＶＯＰのＤＣオフセットが基準電圧ＶＲＥＦより低い場合には、コモンモード帰還部２２１は、コモンモード電圧ＶＣＯＭを減少させ、これにより、第１の可変負荷素子Ｐ３及び第２の可変負荷素子Ｐ４の抵抗が減少し、その結果して、第１及び第２の差動増幅信号ＶＯＮ及びＶＯＰのＤＣオフセットが高くなる。コモンモード帰還部２２１は、このような方式で動作し、第１及び第２の差動増幅信号ＶＯＮ及びＶＯＰのＤＣオフセットを一定の電圧レベルに維持する。
一方、差動増幅信号発生部２１０の電流源ＩＳＳが動作温度、供給電源及び製造工程などの変化に対して安定した電流を出力できるように、第２の基準電圧ＶＩＢＢが電流源ＩＳＳに印加される。これにより、電流源ＩＳＳが供給電源と動作温度及び製造工程などの変化に関係なく安定した出力駆動電流ＩＢＢを供給することによって、安定した差動出力信号の大きさを提供できる。
コモンモード電圧ＶＣＯＭは、電源電圧端子と差動増幅信号発生部２１０の第１及び第２の出力端子ＯＵＴＮ及びＯＵＴＰとの間に各々接続された第１及び第２の可変負荷素子Ｐ３及びＰ４に印加される。具体的に説明すれば、第１及び第２の可変負荷素子Ｐ３及びＰ４のゲートには、コモンモード電圧ＶＣＯＭが印加され、ソースと基板（バルク）には、電源電圧が印加され、ドレインは、第１及び第２の出力端子ＯＵＴＮ及びＯＵＴＰに各々接続される。第１及び第２の可変負荷素子Ｐ３及びＰ４が上記の構造で接続されることによって、コモンモード電圧Ｖｃｏｍによりチャネル抵抗が可変しつつ、第１及び第２の差動増幅信号ＶＯＮ及びＶＯＰのＤＣオフセットサイズを一定に維持させる。この時、コモンモード電圧ＶＣＯＭが供給電源と動作温度及び製造工程などの変化に対して安定した値を有するので、第１及び第２の差動増幅信号ＶＯＮ及びＶＯＰのＤＣオフセットサイズもこれらの変化に対して安定した値を有する。
前述の構造を有する低電圧差動信号の駆動回路２００は、第１及び第２の可変負荷素子Ｐ３及びＰ４と正帰還ｐＭＯＳＦＥＴラッチ端Ｐ１及びＰ２が電源電圧端子と出力端子ＯＵＴＮ及びＯＵＴＰとの間に並列接続されるので、これらと電流パス開閉端Ｎ１及びＮ２及び電流源ＩＳＳが電源電圧端子と接地端子との間に直列３段構造で接続される。したがって、低い供給電源で動作が容易になる。
図３は、図２に示された低電圧差動信号の駆動回路の周波数応答特性を示す特性グラフである。図３で、横軸は、差動入力信号の動作周波数を示し、縦軸は、差動出力信号の周波数利得を示す。動作電圧は、１．５Ｖ、差動出力抵抗ＲＯは、１００Ω、出力端子ＶＯＮ、ＶＯＰでの負荷は、３ｐＦとした。
図３を参照すれば、本発明で提示する低電圧差動信号の駆動回路の場合、差動出力信号の周波数利得が３ｄＢ低くなる差動入力信号の動作周波数は、１.９７ＧＨｚである。これは、低い供給電圧でも数ＧＨｚの高速動作が可能であることを示す。また、本発明の低電圧差動信号の駆動回路は、一定のＤＣオフセット（例えば、１．２Ｖ乃至１．３Ｖ）と差動信号の大きさ（例えば、３００ｍＶ乃至４００ｍＶ）を安定して出力することができる。
一般的な低電圧差動信号の駆動回路を示す回路図である 本発明の実施例に係る低電圧差動信号の駆動回路を示す回路図である。 図２に示された低電圧差動信号の駆動回路の周波数応答特性を示すグラフである。
符号の説明
２００ 低電圧差動信号の駆動回路
２１０ 差動増幅信号発生部
２２０ コモンモード電圧生成部
２２１ コモンモード帰還部
２２２ 基準電圧発生部

Claims (13)

  1. 電源電圧端子と接地端子との間に設けられ、第１及び第２の差動入力信号によって第１及び第２の出力端子に第１及び第２の差動増幅信号を各々出力する差動増幅信号発生部と、
    前記第１及び第２の差動増幅信号のＤＣオフセット電圧によってコモンモード電圧を生成するコモンモード電圧生成部と、
    前記第１及び第２の差動増幅信号が一定のＤＣオフセット電圧を有するように、前記コモンモード電圧によって前記電源電圧端子と前記第１の出力端子間の抵抗及び前記電源電圧端子と前記第２の出力端子間の抵抗を調節する可変負荷部とを含むことを特徴とする差動信号駆動回路。
  2. 前記コモンモード電圧は、前記第１及び第２の差動増幅信号のＤＣオフセット電圧と所定の基準電圧との差に相当する電圧レベルを有することを特徴とする請求項１に記載の差動信号駆動回路。
  3. 前記ＤＣオフセット電圧が一定の値より高くなる場合、前記電源電圧端子と前記第１の出力端子間の抵抗及び前記電源電圧端子と前記第２の出力端子間の抵抗が高くなり、前記ＤＣオフセット電圧が一定の値より低くなる場合、前記電源電圧端子と前記第１の出力端子間の抵抗及び前記電源電圧端子と前記第２の出力端子間の抵抗が高くなる方式で動作することを特徴とする請求項１に記載の差動信号駆動回路。
  4. 前記コモンモード電圧生成部は、一定の基準電圧を生成する基準電圧発生部と、
    前記基準電圧、前記第１及び第２の差動増幅信号によって前記コモンモード電圧を生成するコモンモード帰還部とを含むことを特徴とする請求項１乃至３のいずれか１項に記載の差動信号駆動回路。
  5. 前記差動増幅信号発生部は、前記電源電圧端子と前記第１の出力端子との間に接続され、ゲートが前記第２の出力端子に接続された第１のＭＯＳＦＥＴ素子と、
    前記電源電圧端子と前記第２の出力端子との間に接続され、ゲートが前記第１の出力端子に接続された第２のＭＯＳＦＥＴ素子と、
    前記第１の出力端子と第１のノードとの間に接続され、前記第１の入力信号が入力される第３のＭＯＳＦＥＴ素子と、
    前記第２の出力端子と前記第１のノードとの間に接続され、前記第２の入力信号が入力される第４のＭＯＳＦＥＴ素子と、
    前記第１及び第２の出力端子の間に接続された抵抗と、
    前記第１のノードと接地端子との間に接続される電流源とを含むことを特徴とする請求項１乃至３のいずれか１項に記載の差動信号駆動回路。
  6. 前記第１及び第２のＭＯＳＦＥＴ素子がｐＭＯＳＦＥＴ素子であり、
    前記第３及び第４のＭＯＳＦＥＴ素子がｎＭＯＳＦＥＴ素子であることを特徴とする請求項５に記載の差動信号駆動回路。
  7. 前記コモンモード電圧生成部は、第１の基準電圧を生成する基準電圧発生部と、
    前記基準電圧、前記第１及び第２の差動増幅信号によって前記コモンモード電圧を生成するコモンモード帰還部とを含み、
    前記基準電圧発生部が第２の基準電圧を生成して前記電流源が一定の電流を生成できるように、前記電流源に前記第２の基準電圧を供給することを特徴とする請求項５に記載の差動信号駆動回路。
  8. 前記可変負荷部は、前記電源電圧端子と前記第１の出力端子との間に接続され、前記コモンモード電圧によって抵抗が変わる第１の可変負荷素子と、
    前記電源電圧端子と前記第２の出力端子との間に接続され、前記コモンモード電圧によって抵抗が変わる第２の可変負荷素子とを備えることを特徴とする請求項１乃至３のいずれか１項に記載の差動信号駆動回路。
  9. 前記第１の可変負荷素子は、前記電源電圧端子と前記第１の出力端子との間に接続され、ゲートには前記コモンモード電圧が印加される第５のＭＯＳＦＥＴ素子であり、
    前記第２の可変負荷素子は、前記電源電圧端子と前記第２の出力端子との間に接続され、ゲートには前記コモンモード電圧が印加される第６のＭＯＳＦＥＴ素子であることを特徴とする請求項８に記載の差動信号駆動回路。
  10. 前記第５及び第６のＭＯＳＦＥＴ素子は、ｐＭＯＳＦＥＴ素子であることを特徴とする請求項９に記載の差動信号駆動回路。
  11. 電源電圧端子と接地端子との間に設けられ、第１及び第２の差動入力信号によって第１及び第２の出力端子に第１及び第２の差動増幅信号を各々出力する差動増幅信号発生部の第１及び第２の差動増幅信号の電圧によってコモンモード電圧を生成する段階と、
    前記第１及び第２の差動増幅信号が一定のＤＣオフセット電圧を有するように、前記コモンモード電圧によって前記電源電圧端子と前記第１の出力端子間の抵抗及び前記電源電圧端子と前記第２の出力端子間の抵抗を調節する段階とを含むことを特徴とする制御方法。
  12. 前記コモンモード電圧は、前記第１及び第２の差動増幅信号のＤＣオフセット電圧と基準電圧との差に相当する電圧レベルを有することを特徴とする請求項１１に記載の制御方法。
  13. 前記第１及び第２の差動増幅信号のＤＣオフセット電圧が一定の値より高くなる場合、前記電源電圧端子と前記第１の出力端子間の抵抗及び前記電源電圧端子と前記第２の出力端子間の抵抗が高くなり、前記ＤＣオフセット電圧が一定の値より低くなる場合、前記電源電圧端子と前記第１の出力端子間の抵抗及び前記電源電圧端子と前記第２の出力端子間の抵抗が高くなる方式で動作することを特徴とする請求項１１又は１２に記載の制御方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106645908A (zh) * 2016-12-08 2017-05-10 中国北方发动机研究所(天津) 一种高共模小信号的采集方法及采集电路
KR102067904B1 (ko) * 2018-07-29 2020-01-17 주식회사 에프램 감지 설정 저항 신호 제어 증폭 회로 장치

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6943588B1 (en) 2003-09-24 2005-09-13 Altera Corporation Dynamically-adjustable differential output drivers
US7362146B2 (en) * 2005-07-25 2008-04-22 Steven Mark Macaluso Large supply range differential line driver
JP5025171B2 (ja) * 2005-09-29 2012-09-12 エスケーハイニックス株式会社 差動増幅装置
US7579872B2 (en) * 2006-05-31 2009-08-25 Fujitsu Limited Low-voltage differential signal driver for high-speed digital transmission
US7576567B2 (en) * 2006-05-31 2009-08-18 Fujitsu Limited Low-voltage differential signal driver for high-speed digital transmission
US7427878B2 (en) * 2006-06-01 2008-09-23 Fujitsu Limited Low-voltage differential signal driver for high-speed digital transmission
US7701256B2 (en) * 2006-09-29 2010-04-20 Analog Devices, Inc. Signal conditioning circuit, a comparator including such a conditioning circuit and a successive approximation converter including such a circuit
US20080136464A1 (en) * 2006-12-06 2008-06-12 Electronics And Telecommunications Research Institute Method of fabricating bipolar transistors and high-speed lvds driver with the bipolar transistors
US8270464B2 (en) * 2008-06-20 2012-09-18 Fujitsu Limited Decision feedback equalizer (DFE)
US7902883B2 (en) * 2008-06-20 2011-03-08 Fujitsu Limited Preemphasis driver with replica bias
US8503519B2 (en) * 2008-06-20 2013-08-06 Fujitsu Limited Detecting residual ISI components using two data patterns
US8106684B2 (en) * 2008-09-24 2012-01-31 Sony Corporation High-speed low-voltage differential signaling system
JP5136587B2 (ja) * 2010-04-01 2013-02-06 株式会社デンソー 増幅回路、信号処理回路および半導体集積回路装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064262A (en) * 1998-09-25 2000-05-16 Lucent Technologies Inc. CMOS differential amplifier having offset voltage cancellation and common-mode voltage control
US6577185B1 (en) * 2001-03-19 2003-06-10 Cisco Systems Wireless Networking (Australia) Pty. Limited Multi-stage operational amplifier for interstage amplification in a pipeline analog-to-digital converter
US6429700B1 (en) * 2001-04-17 2002-08-06 International Business Machines Corporation Driver circuit with output common mode voltage control
US20030085737A1 (en) 2001-11-08 2003-05-08 Tinsley Steven J. Innovative high speed LVDS driver circuit
US6617888B2 (en) 2002-01-02 2003-09-09 Intel Corporation Low supply voltage differential signal driver
US6593801B1 (en) * 2002-06-07 2003-07-15 Pericom Semiconductor Corp. Power down mode signaled by differential transmitter's high-Z state detected by receiver sensing same voltage on differential lines
US6788116B1 (en) 2002-07-26 2004-09-07 National Semiconductor Corporation Low voltage differential swing (LVDS) signal driver circuit with low PVT sensitivity
US6636111B1 (en) * 2002-07-26 2003-10-21 Linear Technology Corporation Bootstrap circuit to cancel input bias currents of a differential amplifier over most of common-mode input voltage range
US6762624B2 (en) * 2002-09-03 2004-07-13 Agilent Technologies, Inc. Current mode logic family with bias current compensation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106645908A (zh) * 2016-12-08 2017-05-10 中国北方发动机研究所(天津) 一种高共模小信号的采集方法及采集电路
KR102067904B1 (ko) * 2018-07-29 2020-01-17 주식회사 에프램 감지 설정 저항 신호 제어 증폭 회로 장치

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