JP2006173281A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which is equipped with the gate interconnect line of a voltage drive transistor arranged on a LOCOS oxide film, capable of restraining dielectric breakdown from occurring around the edges of the LOCOS oxide film, and has a long service life, and to provide a method of manufacturing the semiconductor device at a low cost. <P>SOLUTION: The semiconductor device 100 is equipped with the gate interconnect line gh of the voltage drive transistor, the one end of the gate interconnect line gh is arranged on the LOCOS oxide film 3, and a second oxide film 6a is formed under the gate interconnect line gh that traverses the edge of the LOCOS oxide film 3 so as to cover the edge. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、ＭＯＳ型トランジスタやＩＧＢＴ（Insulated Gate Bipolar Transistor）等の電圧駆動型トランジスタのゲート配線がＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜上に配置されてなる半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device in which a gate wiring of a voltage-driven transistor such as a MOS transistor or an IGBT (Insulated Gate Bipolar Transistor) is disposed on a LOCOS (Local Oxidation of Silicon) oxide film, and a manufacturing method thereof.

電圧駆動型トランジスタのゲート配線がＬＯＣＯＳ酸化膜上に配置されてなる半導体装置が、例えば、特開２０００−４０２３号公報（特許文献１）に開示されている。   A semiconductor device in which a gate wiring of a voltage-driven transistor is disposed on a LOCOS oxide film is disclosed in, for example, Japanese Patent Laid-Open No. 2000-4023 (Patent Document 1).

図８は、ＭＯＳ型トランジスタのゲート配線がＬＯＣＯＳ酸化膜上に配置されてなる従来の半導体装置の例で、プレーナゲート構造のパワーＭＯＳ型トランジスタを有する半導体装置９０の断面を示す模式図である。   FIG. 8 is a schematic diagram showing a cross section of a semiconductor device 90 having a power MOS transistor having a planar gate structure as an example of a conventional semiconductor device in which the gate wiring of a MOS transistor is arranged on a LOCOS oxide film.

図８に示す半導体装置９０は、縦型構造のＭＯＳ型トランジスタを有する半導体装置である。シリコン（Ｓｉ）半導体基板１の主面側には、ｐ導電型拡散領域からなるＭＯＳ型トランジスタのチャネルｃと高濃度ｎ型拡散領域（ｎ＋）からなるＭＯＳ型トランジスタのソースｓが形成され、裏面側には高濃度ｎ型拡散領域（ｎ＋）からなるＭＯＳ型トランジスタのドレインｄが形成されている。   A semiconductor device 90 shown in FIG. 8 is a semiconductor device having a vertical MOS transistor. On the main surface side of the silicon (Si) semiconductor substrate 1, a channel c of a MOS transistor made of a p-conductivity type diffusion region and a source s of a MOS transistor made of a high concentration n-type diffusion region (n +) are formed. On the side, a drain d of a MOS transistor composed of a high concentration n-type diffusion region (n +) is formed.

図８の半導体装置９０では、半導体基板１上のアクティブ領域とフィールド領域に、それぞれ、ゲート酸化膜２とＬＯＣＯＳ酸化膜３が形成されている。チャネルｃ領域のゲート酸化膜２上には、ポリシリコンからなるゲート電極ｇｅが形成されている。また、ゲート電極ｇｅと一体的に形成されたゲート配線ｇｈの一端が、ＬＯＣＯＳ酸化膜３上に引き伸ばされて、ＬＯＣＯＳ酸化膜３上に配置されている。尚、図９において、符号４は、ＢＰＳＧ（Boron-doped Phospho-Silicate Glass）からなる層間絶縁膜であり、符号５ｓと符号５ｇは、それぞれ、アルミニウム（Ａｌ）からなるソース接続配線とゲート接続パッドである。また、裏面側の符号７ｄは、ドレイン電極である。   In the semiconductor device 90 of FIG. 8, a gate oxide film 2 and a LOCOS oxide film 3 are formed in an active region and a field region on the semiconductor substrate 1, respectively. A gate electrode ge made of polysilicon is formed on the gate oxide film 2 in the channel c region. One end of the gate wiring gh formed integrally with the gate electrode ge is extended on the LOCOS oxide film 3 and disposed on the LOCOS oxide film 3. In FIG. 9, reference numeral 4 denotes an interlayer insulating film made of BPSG (Boron-doped Phospho-Silicate Glass), and reference numerals 5s and 5g denote a source connection wiring and a gate connection pad made of aluminum (Al), respectively. It is. Reference numeral 7d on the back side is a drain electrode.

図９（ａ）〜（ｄ）は、図８に示す半導体装置９０の製造方法を示す工程別断面図である。   9A to 9D are cross-sectional views for each process showing a method for manufacturing the semiconductor device 90 shown in FIG.

最初に、図９（ａ）に示すように、ドレインｄとなる高濃度ｎ型拡散領域（ｎ＋）が形成されたシリコン（Ｓｉ）半導体基板１を準備し、保護膜１ａを形成した後、イオン注入して、図中のｐ導電型拡散領域からなるウェルを形成する。次に、半導体基板１上に、通常用いられる方法によりＬＯＣＯＳ酸化膜３を形成する。   First, as shown in FIG. 9A, a silicon (Si) semiconductor substrate 1 on which a high-concentration n-type diffusion region (n +) to be a drain d is formed is prepared, and a protective film 1a is formed. Implantation is performed to form a well composed of a p-conductivity type diffusion region in the figure. Next, a LOCOS oxide film 3 is formed on the semiconductor substrate 1 by a commonly used method.

次に、図９（ｂ）に示すように、保護膜１ａを除去した後、熱酸化してゲート酸化膜２を形成する。次に、半導体基板１上にポリシリコン膜を堆積し、ゲート電極ｇｅおよびゲート配線ｇｈの形状にパターニングする。   Next, as shown in FIG. 9B, after the protective film 1a is removed, the gate oxide film 2 is formed by thermal oxidation. Next, a polysilicon film is deposited on the semiconductor substrate 1 and patterned into the shape of the gate electrode ge and the gate wiring gh.

次に、図９（ｃ）に示すように、半導体基板１の主面側からそれぞれの不純物をイオン注入後、熱拡散させて、チャネルｃとなるｐ導電型拡散領域と、ソースｓとなる高濃度ｎ型拡散領域（ｎ＋）を形成する。   Next, as shown in FIG. 9C, each impurity is ion-implanted from the main surface side of the semiconductor substrate 1 and then thermally diffused to form a p-conduction type diffusion region that becomes a channel c and a high that becomes a source s. A concentration n-type diffusion region (n +) is formed.

次に、図９（ｄ）に示すように、ＢＰＳＧからなる層間絶縁膜４を形成する。また、層間絶縁膜４にコンタクトホールを形成し、アルミニウム（Ａｌ）膜を堆積した後、パターニングして、ソース接続配線５ｓとゲート接続パッド５ｇを形成する。最後に、主面側の最表面に保護膜（図示省略）を形成し、ワイヤボンディングのための開口部を設けて、ゲート接続パッド５ｇを露出させる。また、半導体基板１の裏面側は、所望の厚さに研削した後で、チタン（Ｔｉ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層膜からなるドレイン電極７ｄを形成する。   Next, as shown in FIG. 9D, an interlayer insulating film 4 made of BPSG is formed. Further, a contact hole is formed in the interlayer insulating film 4, an aluminum (Al) film is deposited, and then patterned to form a source connection wiring 5s and a gate connection pad 5g. Finally, a protective film (not shown) is formed on the outermost surface on the main surface side, an opening for wire bonding is provided, and the gate connection pad 5g is exposed. On the back side of the semiconductor substrate 1, after draining to a desired thickness, a drain electrode 7d made of a laminated film of titanium (Ti) / nickel (Ni) / gold (Au) is formed.

以上で、図８に示す半導体装置９０が製造される。
特開２０００−４０２３号公報 Thus, the semiconductor device 90 shown in FIG. 8 is manufactured.
JP 2000-4023 A

図８に示す半導体装置９０では、ゲート配線ｇｈの一端が、ＬＯＣＯＳ酸化膜３上に引き伸ばされて、ＬＯＣＯＳ酸化膜３上に配置されている。また、ＬＯＣＯＳ酸化膜３上のゲート配線ｇｈの先端に接続するゲート接続パッド５ｇが、ＬＯＣＯＳ酸化膜３上に位置するように形成されている。従って、ゲート接続パッド５ｇへワイヤボンディングする際には、ボンディングの押し付け力を厚いＬＯＣＯＳ酸化膜３で受け止めることができるため、下部組織の破壊等の不具合を抑制することができる。   In the semiconductor device 90 shown in FIG. 8, one end of the gate wiring gh is extended on the LOCOS oxide film 3 and disposed on the LOCOS oxide film 3. A gate connection pad 5 g connected to the tip of the gate wiring gh on the LOCOS oxide film 3 is formed so as to be located on the LOCOS oxide film 3. Therefore, when wire bonding is performed to the gate connection pad 5g, the pressing force of the bonding can be received by the thick LOCOS oxide film 3, so that problems such as destruction of the lower structure can be suppressed.

一方、図８に示す半導体装置９０は、基板電位に対してゲート配線ｇｈおよびゲート電極ｇｅに正または負の所定の電位が印加されて使用されるが、製品寿命は、ゲート酸化膜２の絶縁破壊寿命によって支配される。ここで、半導体装置９０のようにゲート配線ｇｈの一端をＬＯＣＯＳ酸化膜３上に引き伸ばす場合には、ゲート配線ｇｈは、必然的にＬＯＣＯＳ酸化膜３のエッジを横切ることになる。しかしながら、図中の太線矢印で示したＬＯＣＯＳ酸化膜３のエッジ周りでは、ゲート酸化膜２がくびれ形状になり易く、ここでは残留応力や結晶欠陥等も発生し易い。このため、半導体装置９０を長期間使用すると、ゲート酸化膜２の絶縁破壊は、平坦部に較べてＬＯＣＯＳ酸化膜３のエッジ周りで起き易い。   On the other hand, the semiconductor device 90 shown in FIG. 8 is used with a predetermined positive or negative potential applied to the gate wiring gh and the gate electrode ge with respect to the substrate potential, but the product lifetime is the insulation of the gate oxide film 2. Dominated by destruction life. Here, when one end of the gate wiring gh is extended on the LOCOS oxide film 3 as in the semiconductor device 90, the gate wiring gh inevitably crosses the edge of the LOCOS oxide film 3. However, around the edge of the LOCOS oxide film 3 indicated by the thick arrow in the figure, the gate oxide film 2 tends to be constricted, and residual stress, crystal defects, etc. are likely to occur here. Therefore, when the semiconductor device 90 is used for a long period of time, the dielectric breakdown of the gate oxide film 2 is likely to occur around the edge of the LOCOS oxide film 3 as compared with the flat portion.

そこで本発明は、電圧駆動型トランジスタのゲート配線がＬＯＣＯＳ酸化膜上に配置されてなる半導体装置であって、ＬＯＣＯＳ酸化膜のエッジ周りにおける絶縁破壊が抑制された長寿命の半導体装置、および当該半導体装置を安価に製造できる製造方法を提供することを目的としている。   Accordingly, the present invention provides a semiconductor device in which a gate wiring of a voltage-driven transistor is disposed on a LOCOS oxide film, a long-life semiconductor device in which dielectric breakdown around the edge of the LOCOS oxide film is suppressed, and the semiconductor It aims at providing the manufacturing method which can manufacture an apparatus cheaply.

請求項１に記載の発明は、電圧駆動型トランジスタのゲート配線の一端が、ＬＯＣＯＳ酸化膜上に配置されてなる半導体装置において、前記ＬＯＣＯＳ酸化膜のエッジを横切る前記ゲート配線下に、前記エッジを覆う第２の酸化膜が形成されてなることを特徴としている。   According to the first aspect of the present invention, in the semiconductor device in which one end of the gate wiring of the voltage-driven transistor is disposed on the LOCOS oxide film, the edge is placed under the gate wiring crossing the edge of the LOCOS oxide film. It is characterized in that a second oxide film to be covered is formed.

上記半導体装置では、くびれ形状になり易く、残留応力や結晶欠陥等が発生し易いＬＯＣＯＳ酸化膜のエッジの周りにおいて、エッジを覆う第２の酸化膜が形成されている。このため、ゲート配線に印加される電圧によってエッジの周りのゲート酸化膜に印加される電界強度が、第２の酸化膜によって緩和される。これにより、ＬＯＣＯＳ酸化膜のエッジの周りにおける絶縁破壊を抑制することができ、長寿命の半導体装置とすることができる。   In the semiconductor device described above, the second oxide film covering the edge is formed around the edge of the LOCOS oxide film that is likely to have a constricted shape and easily generate residual stress, crystal defects, and the like. For this reason, the electric field strength applied to the gate oxide film around the edge by the voltage applied to the gate wiring is relaxed by the second oxide film. Thereby, dielectric breakdown around the edge of the LOCOS oxide film can be suppressed, and a long-life semiconductor device can be obtained.

請求項２に記載のように、前記第２の酸化膜の形成には、当該半導体装置の製造途中におけるトレンチエッチングのためのマスク酸化膜を利用することができる。   According to a second aspect of the present invention, a mask oxide film for trench etching during the manufacture of the semiconductor device can be used for forming the second oxide film.

これによれば、第２の酸化膜形成のための新たな工程が必要でないため、上記長寿命の半導体装を、安価な半導体装置とすることができる。   According to this, since a new process for forming the second oxide film is not required, the long-life semiconductor device can be an inexpensive semiconductor device.

特に請求項３に記載のように、前記電圧駆動型トランジスタが、トレンチゲート構造の電圧駆動型トランジスタである場合には、前記第２の酸化膜の形成に、前記トレンチゲートの形成途中におけるトレンチエッチングのためのマスク酸化膜を利用することができる。   In particular, when the voltage-driven transistor is a voltage-driven transistor having a trench gate structure as described in claim 3, the second oxide film is formed by trench etching during the formation of the trench gate. A mask oxide film can be used.

請求項４と５に記載の発明は、上記半導体装置の製造方法に関する発明である。   The inventions according to claims 4 and 5 relate to a method for manufacturing the semiconductor device.

請求項４に記載の製造方法は、電圧駆動型トランジスタのゲート配線の一端が、ＬＯＣＯＳ酸化膜上に配置されてなり、前記ＬＯＣＯＳ酸化膜のエッジを横切る前記ゲート配線下に、前記エッジを覆う第２の酸化膜が形成されてなる半導体装置の製造方法であって、当該半導体装置の製造途中におけるトレンチエッチングのためのマスク酸化膜を用い、前記第２の酸化膜を形成することを特徴としている。   The manufacturing method according to claim 4, wherein one end of the gate wiring of the voltage-driven transistor is arranged on the LOCOS oxide film, and the edge is covered under the gate wiring crossing the edge of the LOCOS oxide film. A method of manufacturing a semiconductor device in which a second oxide film is formed, wherein the second oxide film is formed using a mask oxide film for trench etching in the course of manufacturing the semiconductor device. .

また、請求項５に記載の製造方法は、前記電圧駆動型トランジスタが、トレンチゲート構造の電圧駆動型トランジスタであり、前記トレンチゲートの形成途中におけるトレンチエッチングのためのマスク酸化膜を用い、前記第２の酸化膜を形成することを特徴としている。   According to a fifth aspect of the present invention, in the manufacturing method according to the fifth aspect, the voltage-driven transistor is a voltage-driven transistor having a trench gate structure, and uses a mask oxide film for trench etching in the course of forming the trench gate. 2 oxide film is formed.

これらの製造方法により、請求項２と３に記載した長寿命の半導体装置を製造することができる。これらの製造方法では、トレンチエッチングのためのマスク酸化膜を利用して、第２の酸化膜を形成している。従って、第２の酸化膜を形成するための新たな工程がなく、上記長寿命の半導体装の安価な製造方法となっている。   By these manufacturing methods, the long-life semiconductor device according to claims 2 and 3 can be manufactured. In these manufacturing methods, the second oxide film is formed using a mask oxide film for trench etching. Therefore, there is no new process for forming the second oxide film, and this is a low-cost manufacturing method for the long-life semiconductor device.

以下、本発明を実施するための最良の形態を、図に基づいて説明する。   The best mode for carrying out the present invention will be described below with reference to the drawings.

図１は、本発明の半導体装置の一例で、半導体装置１００の模式的な断面図である。尚、図１の半導体装置１００において、図８の半導体装置９０と同様の部分については、同じ符号を付した。   FIG. 1 is a schematic cross-sectional view of a semiconductor device 100 as an example of the semiconductor device of the present invention. In the semiconductor device 100 of FIG. 1, the same reference numerals are given to the same parts as those of the semiconductor device 90 of FIG.

図１に示す半導体装置１００も、図８に示す半導体装置９０と同様に、プレーナゲート構造で縦型のパワーＭＯＳ型トランジスタを有する半導体装置である。シリコン（Ｓｉ）半導体基板１の主面側には、ｐ導電型拡散領域からなるＭＯＳ型トランジスタのチャネルｃと高濃度ｎ型拡散領域（ｎ＋）からなるＭＯＳ型トランジスタのソースｓが形成され、裏面側には高濃度ｎ型拡散領域（ｎ＋）からなるＭＯＳ型トランジスタのドレインｄが形成されている。また、半導体基板１上のアクティブ領域とフィールド領域に、それぞれ、ゲート酸化膜２とＬＯＣＯＳ酸化膜３が形成されており、チャネルｃ領域のゲート酸化膜２上には、ポリシリコンからなるゲート電極ｇｅが形成されている。   A semiconductor device 100 shown in FIG. 1 is also a semiconductor device having a planar power MOS transistor with a planar gate structure, like the semiconductor device 90 shown in FIG. On the main surface side of the silicon (Si) semiconductor substrate 1, a channel c of a MOS transistor made of a p-conductivity type diffusion region and a source s of a MOS transistor made of a high concentration n-type diffusion region (n +) are formed. On the side, a drain d of a MOS transistor composed of a high concentration n-type diffusion region (n +) is formed. A gate oxide film 2 and a LOCOS oxide film 3 are formed in the active region and the field region on the semiconductor substrate 1, respectively, and a gate electrode ge made of polysilicon is formed on the gate oxide film 2 in the channel c region. Is formed.

一方、図１の半導体装置１００では、図８の半導体装置９０と異なり、図中の太線矢印で示したＬＯＣＯＳ酸化膜３のエッジを覆うようにして、第２の酸化膜６が形成されている。従って、ゲート電極ｇｅと一体的に形成されたゲート配線ｇｈの一端は、ＬＯＣＯＳ酸化膜３上に引き伸ばされて、ＬＯＣＯＳ酸化膜３のエッジを覆うようにして形成された第２の酸化膜６上に配置されている。言い換えれば、ＬＯＣＯＳ酸化膜３のエッジを横切るゲート配線ｇｈ下には、ＬＯＣＯＳ酸化膜３のエッジを覆う第２の酸化膜６が形成されている。   On the other hand, in the semiconductor device 100 of FIG. 1, unlike the semiconductor device 90 of FIG. 8, the second oxide film 6 is formed so as to cover the edge of the LOCOS oxide film 3 indicated by the thick arrow in the drawing. . Therefore, one end of the gate wiring gh formed integrally with the gate electrode ge is extended on the LOCOS oxide film 3 and on the second oxide film 6 formed so as to cover the edge of the LOCOS oxide film 3. Is arranged. In other words, the second oxide film 6 covering the edge of the LOCOS oxide film 3 is formed under the gate wiring gh crossing the edge of the LOCOS oxide film 3.

尚、図８の半導体装置９０と同様に、図１の半導体装置１００において、符号４はＢＰＳＧ（Boron-doped Phospho-Silicate Glass）からなる層間絶縁膜であり、符号５ｓと符号５ｇは、それぞれ、アルミニウム（Ａｌ）からなるソース接続配線とゲート接続パッドである。また、裏面側の符号７ｄは、ドレイン電極である。   As in the semiconductor device 90 of FIG. 8, in the semiconductor device 100 of FIG. 1, reference numeral 4 is an interlayer insulating film made of BPSG (Boron-doped Phospho-Silicate Glass), and reference numerals 5s and 5g are respectively A source connection wiring and a gate connection pad made of aluminum (Al). Reference numeral 7d on the back side is a drain electrode.

図１に示す半導体装置１００においても、図８の半導体装置９０と同様に、ゲート配線ｇｈの一端が、ＬＯＣＯＳ酸化膜３上に引き伸ばされて、ＬＯＣＯＳ酸化膜３のエッジを覆うようにして形成された第２の酸化膜６上に配置されている。また、ＬＯＣＯＳ酸化膜３上のゲート配線ｇｈの先端に接続するゲート接続パッド５ｇが、ＬＯＣＯＳ酸化膜３上に位置するように形成されている。従って、ゲート接続パッド５ｇへワイヤボンディングする際には、ボンディングの押し付け力を厚いＬＯＣＯＳ酸化膜３で受け止めることができるため、下部組織の破壊等の不具合を抑制することができる。   1 is formed so that one end of the gate wiring gh is extended on the LOCOS oxide film 3 so as to cover the edge of the LOCOS oxide film 3 as in the semiconductor device 90 of FIG. The second oxide film 6 is disposed on the second oxide film 6. A gate connection pad 5 g connected to the tip of the gate wiring gh on the LOCOS oxide film 3 is formed so as to be located on the LOCOS oxide film 3. Therefore, when wire bonding is performed to the gate connection pad 5g, the pressing force of the bonding can be received by the thick LOCOS oxide film 3, so that problems such as destruction of the lower structure can be suppressed.

一方、図１の半導体装置１００では、図８の半導体装置９０と異なり、くびれ形状になり易く、残留応力や結晶欠陥等が発生し易いＬＯＣＯＳ酸化膜３のエッジの周りにおいて、エッジを覆う第２の酸化膜６が形成されている。このため、ゲート配線ｇｈに印加される電圧によって、エッジの周りのゲート酸化膜２に印加される電界強度が、第２の酸化膜６によって緩和される。これにより、ＬＯＣＯＳ酸化３のエッジの周りにおける絶縁破壊を抑制することができ、長寿命の半導体装置とすることができる。   On the other hand, the semiconductor device 100 of FIG. 1 differs from the semiconductor device 90 of FIG. 8 in that the second shape that covers the edge around the edge of the LOCOS oxide film 3 is likely to be constricted and residual stress, crystal defects, etc. are likely to occur. The oxide film 6 is formed. For this reason, the electric field strength applied to the gate oxide film 2 around the edge is relaxed by the second oxide film 6 by the voltage applied to the gate wiring gh. Thereby, dielectric breakdown around the edge of the LOCOS oxide 3 can be suppressed, and a long-life semiconductor device can be obtained.

図２は、本発明における別の半導体装置の例で、半導体装置１００ａの模式的な断面図である。尚、図２の半導体装置１００ａにおいて、図１の半導体装置１００と同様の部分については、同じ符号を付した。   FIG. 2 is a schematic cross-sectional view of a semiconductor device 100a as another example of the semiconductor device according to the present invention. In the semiconductor device 100a of FIG. 2, the same reference numerals are given to the same parts as those of the semiconductor device 100 of FIG.

図２に示す半導体装置１００ａは、図１に示すプレーナゲート構造のＭＯＳ型トランジスタを有する半導体装置１００と異なり、トレンチゲート構造のＭＯＳ型トランジスタを有する半導体装置である。図２の半導体装置１００ａでは、半導体基板１の主面側にトレンチｔが形成され、トレンチｔの側面および底面が熱酸化されて、ゲート酸化膜２ａが形成されている。また、トレンチｔ内には、ポリシリコンからなるゲート電極ｇｅａおよびゲート配線ｇｈａの一部が埋め込まれ、トレンチゲート構造のＭＯＳ型トランジスタが形成されている。   A semiconductor device 100a shown in FIG. 2 is a semiconductor device having a MOS transistor having a trench gate structure, unlike the semiconductor device 100 having a MOS transistor having a planar gate structure shown in FIG. In the semiconductor device 100a of FIG. 2, the trench t is formed on the main surface side of the semiconductor substrate 1, and the side and bottom surfaces of the trench t are thermally oxidized to form the gate oxide film 2a. In addition, in the trench t, a gate electrode gea made of polysilicon and a part of the gate wiring gha are buried to form a MOS transistor having a trench gate structure.

図２の半導体装置１００ａにおいても、図１の半導体装置１００と同様に、図中の太線矢印で示したＬＯＣＯＳ酸化膜３のエッジを覆うようにして、第２の酸化膜６ａが形成されている。後述するように、この第２の酸化膜６ａは、トレンチゲート構造の形成途中におけるトレンチｔのエッチングのためのマスク酸化膜を利用して形成したものである。従って、第２の酸化膜６ａ形成のための新たな工程は必要でなく、製造コストが低減されて、安価な半導体装置とすることができる。   Also in the semiconductor device 100a of FIG. 2, the second oxide film 6a is formed so as to cover the edge of the LOCOS oxide film 3 indicated by the thick line arrow in the drawing similarly to the semiconductor device 100 of FIG. . As will be described later, the second oxide film 6a is formed using a mask oxide film for etching the trench t during the formation of the trench gate structure. Therefore, a new process for forming the second oxide film 6a is not necessary, and the manufacturing cost can be reduced and an inexpensive semiconductor device can be obtained.

尚、図２の半導体装置１００ａにおいても、図１の半導体装置１００と同様に、ゲート配線ｇｈａの一端が、ＬＯＣＯＳ酸化膜３上に引き伸ばされて、ＬＯＣＯＳ酸化膜３のエッジを覆うようにして形成された第２の酸化膜６ａ上に配置されている。また、ＬＯＣＯＳ酸化膜３上のゲート配線ｇｈａの先端に接続する、アルミニウム（Ａｌ）からなるゲート接続パッド５ｇが、ＬＯＣＯＳ酸化膜３上に位置するように形成されている。従って、ゲート接続パッド５ｇへワイヤボンディングする際には、ボンディングの押し付け力を厚いＬＯＣＯＳ酸化膜３で受け止めることができるため、下部組織の破壊等の不具合を抑制することができる。   2, similarly to the semiconductor device 100 in FIG. 1, one end of the gate wiring gha is extended on the LOCOS oxide film 3 so as to cover the edge of the LOCOS oxide film 3. The second oxide film 6a is disposed on the second oxide film 6a. A gate connection pad 5 g made of aluminum (Al) connected to the tip of the gate wiring gha on the LOCOS oxide film 3 is formed so as to be positioned on the LOCOS oxide film 3. Therefore, when wire bonding is performed to the gate connection pad 5g, the pressing force of the bonding can be received by the thick LOCOS oxide film 3, so that problems such as destruction of the lower structure can be suppressed.

また、くびれ形状になり易く、残留応力や結晶欠陥等が発生し易いＬＯＣＯＳ酸化膜３のエッジを横切るゲート配線ｇｈａ下には、ＬＯＣＯＳ酸化膜３のエッジを覆う第２の酸化膜６ａが形成されている。このため、ゲート配線ｇｈａに印加される電圧によって、エッジの周りの酸化膜に印加される電界強度が、第２の酸化膜６ａによって緩和される。これにより、ＬＯＣＯＳ酸化３のエッジの周りにおける絶縁破壊を抑制することができ、長寿命の半導体装置とすることができる。   A second oxide film 6a covering the edge of the LOCOS oxide film 3 is formed under the gate wiring gha that crosses the edge of the LOCOS oxide film 3 that tends to form a constricted shape and easily generate residual stress, crystal defects, and the like. ing. For this reason, the electric field strength applied to the oxide film around the edge is relaxed by the second oxide film 6a by the voltage applied to the gate wiring gha. Thereby, dielectric breakdown around the edge of the LOCOS oxide 3 can be suppressed, and a long-life semiconductor device can be obtained.

次に、図２に示す半導体装置１００ａの製造方法を説明する。   Next, a method for manufacturing the semiconductor device 100a shown in FIG. 2 will be described.

図３（ａ）〜（ｄ）および図４（ａ），（ｂ）は、図２に示す半導体装置１００ａの製造方法を示す工程別断面図である。   3A to 3D and FIGS. 4A and 4B are cross-sectional views for each process showing a method for manufacturing the semiconductor device 100a shown in FIG.

最初に、図３（ａ）に示すように、ドレインｄとなる高濃度ｎ型拡散領域（ｎ＋）が形成されたシリコン（Ｓｉ）半導体基板１を準備し、保護膜１ａを形成した後、イオン注入して、図中のｐ導電型拡散領域からなるウェルを形成する。次に、半導体基板１上に、通常用いられる方法によりＬＯＣＯＳ酸化膜３を形成する。   First, as shown in FIG. 3A, a silicon (Si) semiconductor substrate 1 on which a high-concentration n-type diffusion region (n +) to be a drain d is formed is prepared, and a protective film 1a is formed. Implantation is performed to form a well composed of a p-conductivity type diffusion region in the figure. Next, a LOCOS oxide film 3 is formed on the semiconductor substrate 1 by a commonly used method.

次に、図３（ｂ）に示すように、トレンチエッチングのためにマスク酸化膜６ａを形成し、ＲＩＥ（Reactive Ion Etching）によるドライエッチングで、シリコン半導体基板１にトレンチｔを形成する。   Next, as shown in FIG. 3B, a mask oxide film 6a is formed for trench etching, and a trench t is formed in the silicon semiconductor substrate 1 by dry etching by RIE (Reactive Ion Etching).

マスク酸化膜６ａは、シリコン（Ｓｉ）からなる半導体基板１をエッチングする際に、マスクとして十分に機能するために、Ｓｉとのエッチング選択比が大きいことが要求される。すなわち、（Ｓｉのエッチングレート）＞（マスク酸化膜のエッチングレート）である。このようなマスク酸化膜６ａとして、例えば、ＣＶＤ（Chemical Vapor Deposition）法による酸化シリコン（ＳｉＯ２）膜を用いることができる。尚、ＣＶＤ法には、常圧ＣＶＤ、減圧ＣＶＤ、プラズマＣＶＤ法等を用いることができる。また、通常、シラン（ＳｉＨ４）をベースガスとして用いるが、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate：Ｓｉ（ＯＣ２Ｈ５）４）やＯ３−ＴＥＯＳを用いて形成した膜であってもよい。また、それらの積層膜であってもよい。 The mask oxide film 6a is required to have a high etching selectivity with Si in order to sufficiently function as a mask when the semiconductor substrate 1 made of silicon (Si) is etched. That is, (Si etching rate)> (Mask oxide film etching rate). As such a mask oxide film 6a, for example, a silicon oxide (SiO 2 ) film formed by a CVD (Chemical Vapor Deposition) method can be used. As the CVD method, atmospheric pressure CVD, reduced pressure CVD, plasma CVD method or the like can be used. Further, silane (SiH 4 ) is usually used as a base gas, but even a film formed using TEOS (Tetra-Ethyl-Ortho-Silicate: Si (OC 2 H 5 ) 4 ) or O 3 -TEOS. Good. Moreover, those laminated films may be sufficient.

上記いずれかの方法で成膜された酸化シリコン膜をフォトリソグラフィ技術でパターニングし、トレンチエッチングのためにマスク酸化膜６ａとして用いる。尚、このマスク酸化膜６ａを利用して、最終的に、図２の半導体装置１００ａにおける第２の酸化膜６ａを形成する。   The silicon oxide film formed by any of the above methods is patterned by a photolithography technique and used as a mask oxide film 6a for trench etching. By using this mask oxide film 6a, the second oxide film 6a in the semiconductor device 100a of FIG. 2 is finally formed.

次に、図３（ｃ）に示すように、半導体基板１を熱酸化して、トレンチｔの側面および底面に、ゲート酸化膜２ａを形成する。   Next, as shown in FIG. 3C, the semiconductor substrate 1 is thermally oxidized to form a gate oxide film 2a on the side and bottom surfaces of the trench t.

次に、図３（ｄ）に示すように、半導体基板１上の前面にポリシリコン膜を堆積し、トレンチｔをポリシリコンで埋め込んだ後にパターニングして、ゲート電極ｇｅａおよびゲート配線ｇｈａを形成する。その後、残っているマスク酸化膜６ａおよび保護膜１ａの不要部分を選択エッチングして除去する。   Next, as shown in FIG. 3D, a polysilicon film is deposited on the front surface of the semiconductor substrate 1, and the trench t is filled with polysilicon and then patterned to form the gate electrode gea and the gate wiring gha. . Thereafter, unnecessary portions of the remaining mask oxide film 6a and protective film 1a are removed by selective etching.

次に、図４（ａ）に示すように、半導体基板１の主面側からそれぞれの不純物をイオン注入後、熱拡散させて、チャネルｃとなるｐ導電型拡散領域と、ソースｓとなる高濃度ｎ型拡散領域（ｎ＋）を形成する。   Next, as shown in FIG. 4A, each impurity is ion-implanted from the main surface side of the semiconductor substrate 1, and then thermally diffused to form a p-conduction type diffusion region that becomes a channel c and a high that becomes a source s. A concentration n-type diffusion region (n +) is formed.

次に、図４（ｂ）に示すように、ＢＰＳＧからなる層間絶縁膜４を形成する。また、層間絶縁膜４にコンタクトホールを形成し、アルミニウム（Ａｌ）膜を堆積した後、パターニングして、ソース接続配線５ｓとゲート接続パッド５ｇを形成する。最後に、主面側の最表面に保護膜（図示省略）を形成し、ワイヤボンディングのための開口部を設けて、ゲート接続パッド５ｇを露出させる。また、半導体基板１の裏面側は、所望の厚さに研削した後で、チタン（Ｔｉ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層膜からなるドレイン電極７ｄを形成する。   Next, as shown in FIG. 4B, an interlayer insulating film 4 made of BPSG is formed. Further, a contact hole is formed in the interlayer insulating film 4, an aluminum (Al) film is deposited, and then patterned to form a source connection wiring 5s and a gate connection pad 5g. Finally, a protective film (not shown) is formed on the outermost surface on the main surface side, an opening for wire bonding is provided, and the gate connection pad 5g is exposed. On the back side of the semiconductor substrate 1, after draining to a desired thickness, a drain electrode 7d made of a laminated film of titanium (Ti) / nickel (Ni) / gold (Au) is formed.

以上で、図２に示す半導体装置１００ａが製造される。   Thus, the semiconductor device 100a shown in FIG. 2 is manufactured.

上記製造方法では、トレンチエッチングのためのマスク酸化膜６ａを利用して、第２の酸化膜６ａを形成している。従って、第２の酸化膜６ａを形成するための新たな工程がなく、上記長寿命の半導体装１００ａの安価な製造方法となっている。   In the above manufacturing method, the second oxide film 6a is formed using the mask oxide film 6a for trench etching. Accordingly, there is no new process for forming the second oxide film 6a, and this is a low-cost manufacturing method for the long-life semiconductor device 100a.

上記した半導体装置１００ａの製造工程については、一部の工程順序を変更することができる。   About a manufacturing process of the above-mentioned semiconductor device 100a, a part of process order can be changed.

図５（ａ）〜（ｄ）および図６（ａ），（ｂ）は、図３（ａ）〜（ｄ）および図４（ａ），（ｂ）で示した製造工程の順序を変更した、図２に示す半導体装置１００ａの別の製造方法を示す工程別断面図である。   5 (a) to (d) and FIGS. 6 (a) and (b), the order of the manufacturing steps shown in FIGS. 3 (a) to (d) and FIGS. 4 (a) and (b) is changed. FIG. 5 is a cross-sectional view by process showing another manufacturing method of the semiconductor device 100a shown in FIG.

図５（ａ）〜（ｄ）および図６（ａ），（ｂ）に示す製造工程では、図５（ａ）に示す図３（ａ）と同じ工程から出発し、図５（ｂ）に示すように、最初に、チャネルｃとなるｐ導電型拡散領域とソースｓとなる高濃度ｎ型拡散領域（ｎ＋）を形成する。以下、図５（ｃ），（ｄ）および図６（ａ），（ｂ）に示す工程は、それぞれ、図３（ｂ）〜（ｄ）および図４（ｂ）に対応する工程であり、工程内容は同じであるので、その説明は省略する。   The manufacturing process shown in FIGS. 5A to 5D and FIGS. 6A and 6B starts from the same process as FIG. 3A shown in FIG. As shown, first, a p-conduction type diffusion region that becomes a channel c and a high-concentration n-type diffusion region (n +) that becomes a source s are formed. Hereinafter, the steps shown in FIGS. 5C and 5D and FIGS. 6A and 6B correspond to FIGS. 3B to 3D and FIG. 4B, respectively. Since the process content is the same, the description is abbreviate | omitted.

この図５（ａ）〜（ｄ）および図６（ａ），（ｂ）に示す製造方法によっても、図２に示す半導体装置１００ａを製造することができる。   The semiconductor device 100a shown in FIG. 2 can also be manufactured by the manufacturing method shown in FIGS. 5A to 5D and FIGS. 6A and 6B.

上記した半導体装置１００ａの製造工程においては、図３（ｄ）および図６（ａ）の工程においてマスク酸化膜６ａの不要部分を除去しているが、トレンチエッチングに用いたマスク酸化膜６ａをそのまま残して、第２の酸化膜６ａとしてもよい。   In the manufacturing process of the semiconductor device 100a described above, unnecessary portions of the mask oxide film 6a are removed in the processes of FIGS. 3D and 6A, but the mask oxide film 6a used for the trench etching is used as it is. The second oxide film 6a may be left as it is.

図７（ａ），（ｂ）は、トレンチエッチングに用いたマスク酸化膜６ａをそのまま残した半導体装置１００ｂとその製造方法を示す工程別断面図である。
半導体装置１００ｂの製造において、図７（ａ）に至るまでの工程は、半導体装置１００ａの製造における図５（ａ）〜（ｄ）に示す工程と同じである。半導体装置１００ａの製造における図６（ａ）の工程では、ゲート電極ｇｅａおよびゲート配線ｇｈａを形成した後、残っているマスク酸化膜６ａおよび保護膜１ａの不要部分を除去している。これに対して、半導体装置１００ｂの製造における図７（ａ）の工程では、トレンチエッチングに用いたマスク酸化膜６ａをそのまま残して、第２の酸化膜６ａとしている。このため、マスク酸化膜６ａの一部除去工程を削減することができ、製造コストを低減することができる。 7A and 7B are cross-sectional views showing the semiconductor device 100b in which the mask oxide film 6a used for the trench etching is left as it is and the manufacturing method thereof.
In manufacturing the semiconductor device 100b, the steps up to FIG. 7A are the same as the steps shown in FIGS. 5A to 5D in manufacturing the semiconductor device 100a. In the process of FIG. 6A in manufacturing the semiconductor device 100a, after the gate electrode gea and the gate wiring gha are formed, unnecessary portions of the remaining mask oxide film 6a and protective film 1a are removed. On the other hand, in the process of FIG. 7A in the manufacture of the semiconductor device 100b, the mask oxide film 6a used for the trench etching is left as it is to form the second oxide film 6a. For this reason, the partial removal process of the mask oxide film 6a can be reduced, and the manufacturing cost can be reduced.

図７（ｂ）に示す工程は、図６（ｂ）に示す工程と同様である。尚、半導体装置１００ｂではトレンチエッチングに用いたマスク酸化膜６ａをそのまま残しているため、層間絶縁膜と残したマスク酸化膜６ａを貫通するコンタクトホールを形成して、ソースｓとコンタクトをとるようにしている。   The process shown in FIG. 7B is the same as the process shown in FIG. In the semiconductor device 100b, since the mask oxide film 6a used for the trench etching is left as it is, a contact hole penetrating the interlayer insulating film and the remaining mask oxide film 6a is formed so as to be in contact with the source s. ing.

図７（ｂ）に示す半導体装置１００ｂについても、図１および図２に示す半導体装置１００、１００ａと同様に、ゲート接続パッド５ｇへワイヤボンディングする際には、ボンディングの押し付け力を厚いＬＯＣＯＳ酸化膜３で受け止めることができるため、下部組織の破壊等の不具合を抑制することができる。また、ゲート配線ｇｈａに印加される電圧によって、エッジの周りの酸化膜に印加される電界強度が、第２の酸化膜６ａによって緩和される。これにより、ＬＯＣＯＳ酸化３のエッジの周りにおける絶縁破壊を抑制することができ、長寿命で安価な半導体装置とすることができる。   In the semiconductor device 100b shown in FIG. 7B as well, when the wire bonding is performed to the gate connection pad 5g, a thick LOCOS oxide film is applied, similarly to the semiconductor devices 100 and 100a shown in FIGS. 3 can be received, so that problems such as destruction of the lower structure can be suppressed. In addition, the electric field strength applied to the oxide film around the edge is relaxed by the second oxide film 6a by the voltage applied to the gate wiring gha. Thereby, dielectric breakdown around the edge of the LOCOS oxide 3 can be suppressed, and a long-life and inexpensive semiconductor device can be obtained.

以上のようにして、上記した半導体装置１００，１００ａ，１００ｂは、ＭＯＳ型トランジスタのゲート配線ｇｈ，ｇｈａがＬＯＣＯＳ酸化膜３上に配置されてなる半導体装置であって、ＬＯＣＯＳ酸化膜３のエッジ周りにおける絶縁破壊が抑制された長寿命の半導体装置、および当該半導体装置を安価に製造できる製造方法となっている。   As described above, the semiconductor devices 100, 100 a, and 100 b described above are semiconductor devices in which the gate wirings gh and gha of the MOS type transistors are arranged on the LOCOS oxide film 3, and around the edge of the LOCOS oxide film 3. The semiconductor device has a long life in which dielectric breakdown is suppressed, and a method for manufacturing the semiconductor device at a low cost.

尚、半導体装置１００ａ，１００ｂは、上記ＭＯＳ型トランジスタがトレンチゲート構造のＭＯＳ型トランジスタであり、トレンチゲートの形成途中におけるトレンチエッチングのためのマスク酸化膜６ａを用いて、ＬＯＣＯＳ酸化膜のエッジを覆う第２の酸化膜を形成していた。しかしながらこれに限らず、第２の酸化膜の形成に、当該半導体装置の製造途中における絶縁分離トレンチのトレンチエッチングのためのマスク酸化膜を利用してもよい。   In the semiconductor devices 100a and 100b, the MOS transistor is a MOS transistor having a trench gate structure, and the edge of the LOCOS oxide film is covered with a mask oxide film 6a for trench etching in the course of forming the trench gate. A second oxide film was formed. However, the present invention is not limited to this, and a mask oxide film for trench etching of an insulating isolation trench in the course of manufacturing the semiconductor device may be used for forming the second oxide film.

また、上記実施形態では縦型のＭＯＳ型トランジスタを有する半導体装置を例に示したが、本発明はこれに限らず、横型のＭＯＳ型トランジスタや、縦型あるいは横型のＩＧＢＴ（Insulated Gate Bipolar Transistor）等、任意の電圧駆動型トランジスタを有する半導体装置に適用可能である。また、チャネル導電型も、Ｎチャネル型に限らず、Ｐチャネル型であってもよい。   In the above embodiment, a semiconductor device having a vertical MOS transistor is shown as an example. However, the present invention is not limited to this, and a horizontal MOS transistor or a vertical or horizontal IGBT (Insulated Gate Bipolar Transistor) is used. The present invention can be applied to a semiconductor device having any voltage-driven transistor. The channel conductivity type is not limited to the N channel type, and may be a P channel type.

本発明の半導体装置の一例で、半導体装置の模式的な断面図である。1 is a schematic cross-sectional view of a semiconductor device as an example of the semiconductor device of the present invention. 本発明における別の半導体装置の例で、半導体装置の模式的な断面図である。It is an example of another semiconductor device in the present invention, and is a typical sectional view of a semiconductor device. （ａ）〜（ｄ）は、図２に示す半導体装置の製造方法を示す工程別断面図である。(A)-(d) is sectional drawing according to process which shows the manufacturing method of the semiconductor device shown in FIG. （ａ），（ｂ）は、図２に示す半導体装置の製造方法を示す工程別断面図である。(A), (b) is sectional drawing according to process which shows the manufacturing method of the semiconductor device shown in FIG. （ａ）〜（ｄ）は、製造工程の順序を変更した、図２に示す半導体装置の別の製造方法を示す工程別断面図である。(A)-(d) is sectional drawing according to process which shows another manufacturing method of the semiconductor device shown in FIG. 2 which changed the order of the manufacturing process. （ａ），（ｂ）は、製造工程の順序を変更した、図２に示す半導体装置の別の製造方法を示す工程別断面図である。(A), (b) is sectional drawing according to process which shows another manufacturing method of the semiconductor device shown in FIG. 2 which changed the order of the manufacturing process. トレンチエッチングに用いたマスク酸化膜をそのまま残した半導体装置とその製造方法を示す工程別断面図である。It is sectional drawing according to process which shows the semiconductor device which left the mask oxide film used for trench etching as it is, and its manufacturing method. 従来の半導体装置の例で、半導体装置の断面を示す模式図である。It is a schematic diagram which shows the cross section of a semiconductor device in the example of the conventional semiconductor device. （ａ）〜（ｄ）は、図８に示す半導体装置の製造方法を示す工程別断面図である。(A)-(d) is sectional drawing according to process which shows the manufacturing method of the semiconductor device shown in FIG.

符号の説明Explanation of symbols

９０，１００，１００ａ，１００ｂ 半導体装置
１ 半導体基板
２，２ａ ゲート酸化膜
３ ＬＯＣＯＳ酸化膜
４ 層間絶縁膜
５ｓ ソース接続配線
５ｇ ゲート接続パッド
６，６ａ 第２の酸化膜
７ｄ ドレイン電極
ｇｅ，ｇｅａ ゲート電極
ｇｈ，ｇｈａ ゲート配線
ｃ チャネル
ｓ ソース
ｄ ドレイン 90, 100, 100a, 100b Semiconductor device 1 Semiconductor substrate 2, 2a Gate oxide film 3 LOCOS oxide film 4 Interlayer insulating film 5s Source connection wiring 5g Gate connection pad 6, 6a Second oxide film 7d Drain electrode ge, gate gate electrode gh, gha gate wiring c channel s source d drain

Claims (5)

電圧駆動型トランジスタのゲート配線の一端が、ＬＯＣＯＳ酸化膜上に配置されてなる半導体装置において、
前記ＬＯＣＯＳ酸化膜のエッジを横切る前記ゲート配線下に、前記エッジを覆う第２の酸化膜が形成されてなることを特徴とする半導体装置。 In a semiconductor device in which one end of a gate wiring of a voltage-driven transistor is disposed on a LOCOS oxide film,
A semiconductor device, wherein a second oxide film covering the edge is formed under the gate wiring crossing the edge of the LOCOS oxide film. 前記第２の酸化膜が、当該半導体装置の製造途中におけるトレンチエッチングのためのマスク酸化膜から形成されてなることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the second oxide film is formed of a mask oxide film for trench etching in the course of manufacturing the semiconductor device. 前記電圧駆動型トランジスタが、トレンチゲート構造の電圧駆動型トランジスタであり、
前記第２の酸化膜が、前記トレンチゲートの形成途中におけるトレンチエッチングのためのマスク酸化膜から形成されてなることを特徴とする請求項２に記載の半導体装置。 The voltage-driven transistor is a voltage-driven transistor having a trench gate structure;
3. The semiconductor device according to claim 2, wherein the second oxide film is formed of a mask oxide film for trench etching in the middle of forming the trench gate. 電圧駆動型トランジスタのゲート配線の一端が、ＬＯＣＯＳ酸化膜上に配置されてなり、
前記ＬＯＣＯＳ酸化膜のエッジを横切る前記ゲート配線下に、前記エッジを覆う第２の酸化膜が形成されてなる半導体装置の製造方法であって、
当該半導体装置の製造途中におけるトレンチエッチングのためのマスク酸化膜を用い、前記第２の酸化膜を形成することを特徴とする半導体装置の製造方法。 One end of the gate wiring of the voltage driven transistor is disposed on the LOCOS oxide film,
A method of manufacturing a semiconductor device, wherein a second oxide film covering the edge is formed under the gate wiring crossing the edge of the LOCOS oxide film,
A method of manufacturing a semiconductor device, wherein the second oxide film is formed using a mask oxide film for trench etching during the manufacturing of the semiconductor device. 前記電圧駆動型トランジスタが、トレンチゲート構造の電圧駆動型トランジスタであり、
前記トレンチゲートの形成途中におけるトレンチエッチングのためのマスク酸化膜を用い、前記第２の酸化膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。 The voltage-driven transistor is a voltage-driven transistor having a trench gate structure;
5. The method of manufacturing a semiconductor device according to claim 4, wherein the second oxide film is formed by using a mask oxide film for trench etching in the middle of forming the trench gate.
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