JP2006171396A - 表示装置 - Google Patents

Abstract

【課題】ＭＩＭ型電子放出素子を用いた電界効果型表示装置で、両側の走査回路からの電流による電圧降下で生じる輝度むらを低減する。
【解決手段】入力表示データ(D0,D1,D2)をデータ／電流変換部66で各画素に流す電流ijに変換し、この電流ijを用いて電流IN計算回路68-2で行配線の端部での電流INを計算し、この電流INを用いて電圧降下VN計算回路68-4で行配線の端部での電圧降下VNを計算する。他方、電流ijの和を電流ij計算回路68-6で計算し、この電流ijの和と電流INとを用いて画素間に流れる電流Im-1を電流Im-1計算回路68-7で計算する。次に、電流Ij計算回路68-8で計算した各画素間の電流Ijと電圧降下VNとを用いて電圧降下Vm-1計算回路68-9は、電圧降下Vm-1を計算し、この電圧降下Vm-1を電圧／データ変換部67でデータに変換し、このデータと入力表示データとを加算回路64で加算することで、電圧降下分が補正された出力表示データ(D0,D1,D2)が得られる。
【選択図】図６

Description

本発明は、両端から駆動される走査線(行配線)における電圧降下を補正する表示装置、特に、ＭＩＭ型電子放出素子を用いた表示装置に関する。

これまで、冷陰極電子放出素子として、例えば、金属／絶縁層／金属型電子放出素子（以下「ＭＩＭ型電子放出素子」という。）が知られている。このＭＩＭ型電子放出素子は、絶縁層を挟む上下の電極に電圧を印加することで、電極の表面から電子を放出させるものである。

このＭＩＭ型電子放出素子では、下部電極から放出される電子の９５％程度が電子放出されず上部電極に流れるため、素子を複数用いた表示装置では、上部電極に接続された行配線に電圧降下が生じ、輝度むらが生じる。この現象は他の冷陰極放出素子でも生じる場合があり、防止のため列配線電圧を補正する方式が検討されている。

下記特許文献１には、表示する画像パターンに応じで決まる選択された行配線の各部における電圧降下を補正するために、補正したドライブパルスを各列配線に出力するものが記載されている。

また、下記特許文献２には、ひとつの行配線に結線された複数の冷陰極素子を同時に駆動する画像表示装置において、行配線の電圧降下量を算出し、その降下量に基づいて画像信号を補正するものが記載されている。
特許第３３１１２０１号公報 特開２００２−２２９５０６号公報

特許文献１では、走査回路は行配線の片側にしか配置されておらず、行配線の両側に配置した走査回路で駆動した場合の列配線の電圧補正方法については考慮されていない。また、特許文献２では、走査回路は行配線の両側に配置されているが、近似モデルを用いない場合には、列配線がＮ本ある表示パネルに対しては一水平走査期間にＮ×Ｎの積和演算をＮ回行う必要があり大規模なハードウェアが必要である。

本発明の目的は、行配線を両側に配置した走査回路で駆動した場合、大規模なハードウェアを用いる事なく高精度の電圧補正を行うことにある。

走査回路が両側に配置された場合、行配線の一方の端部画素に接地点から流れ込む全電流を、各画素の行配線から列配線に流れる電流中で一方の端部から流れ込む成分を重ね合わせることにより求め、この全電流に接地点から両端の画素までの抵抗をかけて、端部の画素での電圧降下を求める。

ついで、端部から第ｍ番目までの画素で行配線から列配線に流れる電流を逐次加算し、全電流から減算して隣接画素間で流れる電流を求め、この隣接画素間電流を端部から第ｍ番目まで逐次加算した値に、１画素当たりの抵抗値をかけた隣接画素電圧降下の加算値を端部の画素での電圧降下から演算し、各画素に生じる電圧降下を求める。

本発明においては、一水平走査期間内の積和演算は、ダイオード電流ＩＮを計算するためのＮ×Ｎの積和演算と電圧降下(Ｖｍ−１)を計算するためのＮ個の１×１の積算演算となる。したがって、従来では、Ｎ×Ｎの積和演算をＮ回行っていたのに対して、本発明では、積和演算は１／Ｎ倍と格段に減少できる。また、積和演算回数が減るため、簡単なハードウェアで実現できる。

以下、図面を用いて、本発明の実施例を説明する。

図１は、本発明に係る全体構成図であって、表示パネル４は、列配線１、行配線２、ＭＩＭ型電子放出素子３を備える背面板と、この背面板の対向面に蛍光膜１０とこの蛍光膜１０を覆う様に形成されたメタルバック１１を備える前面板と、背面板と前面板とで画素が形成される表示パネル４内を真空にするために表示パネル４の周辺に設けられた側壁(図示せず)とからなる。蛍光膜１０は、ＭＩＭ型電子放出素子３の各列毎に塗分けられた赤、緑、青の３原色からなる。

変調回路５は、列配線１に変調信号を出力する。走査回路６−１、６−２は、表示パネル４の両側に配置され行選択を行う。

ドライバ電源７は、走査回路６−１と６−２に、選択電圧ＶＧＨ、非選択電圧ＶＧＬ及び論理回路用電圧Ｖｃｃを供給し、また、変調回路５と表示コントローラ８に、発光電圧ＶＥＬ、非発光電圧ＶＥＨ及び論理回路用電圧Ｖｃｃを供給する。

表示コントローラ８は、走査回路６−１と６−２に、垂直クロックＶＣＬＫ、スタートパルスＶＩＯ及び選択期間信号ＶＧＯを出力し、また、変調回路５に、水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２及び参照電圧Ｖ０〜ＶＭを出力する。

これらの制御信号中、参照電圧Ｖ０〜ＶＭ以外の信号は全て論理回路用電圧Ｖｃｃの振幅を持つ。

また、アノード電源９は、メタルバック１１に蛍光体１０を発光させるためのアノード電圧ＶＡを供給する。

変調回路５は、図２に示すデータドライバからなる。このデータドライバは、必要に応じて直列接続される。

図２において、２５は表示データを取り込むためのラッチ信号を生成するシフトレジスタ、２４は表示コントローラから同時に入力される赤、緑、青に対応するＤ００〜Ｄ０ｎ−１、Ｄ１０〜Ｄ１ｎ−１、Ｄ２０〜Ｄ２ｎ−１の３出力ｎビットの表示データを順次取り込むデータレジスタ、２３はデータレジスタの表示データを出力切り替え信号ＳＴＢに同期して取り込むデータラッチ、２６は表示コントローラ８の出力する参照電圧Ｖ０〜ＶＭから抵抗分割により２のｎ乗の階調電圧を発生させる階調電圧生成部、２２はデータラッチの出力するｎビット表示データに応じ２のｎ乗の階調電圧から電圧を選択させるデコーダ、２１はデコーダ出力電圧を出力電圧Ｙ１〜Ｙｍとして表示パネル４の列配線１の各々に出力するためのボルテージフォロワーからなる出力回路である。なお、階調と出力電圧の関係は線形となっている。

ＨＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃ又は接地電圧ＧＮＤに固定されている。

ここで、一水平走査期間が開始されると、スタートパルスＨＩＯが、第１のデータドライバのＨＩＯ１(あるいはＨＩＯ２)信号として入力されたシフトレジスタ２５内を水平クロックＨＣＬＫに同期してシフトし、ラッチ信号が出力されると、３出力同時にｎビットの表示データが順次データレジスタ２４に取り込まれる。

第１のデータドライバのデータレジスタ２４への表示データ取り込みが終了するとＨＩＯ２(あるいはＨＩＯ１)の電圧が論理回路用電圧Ｖｃｃとなり、必要に応じて第２のデータドライバ(図示せず)のＨＩＯ１(あるいはＨＩＯ２)に出力され、第２のデータドライバの表示データ取り込みが開始される。

この様にして、全表示データのデータレジスタ２４への取り込みが終了すると、一水平走査期間の直前に、出力切り替え信号ＳＴＢに同期して全表示データがデータレジスタ２４からデータラッチ２３に取り込まれる。

取り込まれた表示データは、それぞれデコーダ２２により階調電圧に変換され、階調電圧は出力回路２１により各列配線に出力される。

図１に示す走査回路６−１、６−２は、図３に示すスキャンドライバからなる。このスキャンドライバは必要に応じて直列接続される。

図３において、３３は一水平走査期間毎に選択行を順次切り替えるための選択信号を生成するシフトレジスタ、３２はシフトレジスタ３３からの出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから選択電圧ＶＧＨ−非選択電圧ＶＧＬのレベルに変換するレベルシフタ、３１はレベルシフトされた出力に応じ選択電圧ＶＧＨ又は非選択電圧ＶＧＬを出力電圧Ｇ１〜Ｇｌとして表示パネル４の行配線２の各々に出力するためのＣＭＯＳ反転回路からなる出力回路である。ＶＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃ又は接地電圧ＧＮＤに固定されている。

ここで、一垂直走査期間が開始されると、スタートパルスＶＩＯが第１のスキャンドライバＶＩＯ１(あるいはＶＩＯ２)信号として入力され、一水平走査期間毎にシフトレジスタ３３内を垂直クロックＶＣＬＫに同期してシフトし、選択信号が順次出力される。

出力された選択信号と選択期間信号ＶＧＯとの論理積がレベルシフタ３２によりレベルシフトされ、出力回路３１により選択電圧ＶＧＨが表示パネル４の選択行配線に出力され、他方、表示パネル４の非選択行配線には非選択電圧ＶＧＬが出力される。

第１のスキャンドライバ内のシフトが終了するとＶＩＯ２(あるいはＶＩＯ１)の電圧が論理回路用電圧Ｖｃｃとなり、必要に応じて第２のスキャンドライバ(図示せず)のＶＩＯ１(あるいはＶＩＯ２)に入力され、第２のスキャンドライバ内のシフトが開始される。この様にして全行が順次選択される。

図４は、一水平走査期間内のデータドライバ出力のタイミングであって、出力切り替え信号ＳＴＢに同期してデータドライバ出力が切り替わる。スキャンドライバ出力は、列配線の抵抗及び容量並びにデータドライバの出力インピーダンスにより決まる遅延時間経過後、非選択電圧ＶＧＬから選択電圧ＶＧＨに変化する。

一水平走査期間の終了時点で、スキャンドライバ出力が選択電圧ＶＧＨから非選択電圧ＶＧＬに変化すると共にデータドライバ出力が切り替わる。

行配線に電流が流れる場合には、電圧降下を防ぐために行配線抵抗は低く設定され、行配線時定数は列配線時定数に比し小さい。

本実施例のタイミングにおいて、発光時間は、配線時定数の小さな行配線に信号を出力するスキャンドライバの出力時間により決定される。この結果、配線遅延により生じる輝度の不均一性を小さくできる。

図５は、走査回路を両側に配置した時の行配線電圧降下と補正の様子を説明する等価回路図である。３はＭＩＭ型電子放出素子、ｒは１画素当たりの走査線抵抗、Ｒoは接地点から両端の画素までの抵抗、ｉｍは第ｍ番目の画素のダイオード電流、ｉＲｍは第ｍ番目の画素のダイオード電流中右から流れ込む成分、ｉＬｍは第ｍ番目の画素のダイオード電流中左から流れ込む成分、Ｖｍは第ｍ番目の画素に生じる行配線電圧降下、Iｍは第ｍ番目の画素から第ｍ＋１番目の画素に流れる電流である。

ＭＩＭ型電子放出素子３の各画素に流れるダイオード電流ｉｍを所定値とするため、第ｍ番目の画素に出力されるデータドライバ出力には第ｍ番目の画素に生じる行配線電圧降下Ｖｍだけ低い電圧が出力される。

第ｍ番目の画素に生じる行配線電圧降下は以下の様に求められる。

第ｍ番目の画素のダイオード電流ｉｍは、両側の走査回路から流れ込むｉＬｍとｉＲｍの２成分からなる。

ダイオード電流が第ｍ番目の画素だけに流れる場合に、第ｍ番目の画素に生じる電圧降下をｖｍとすると、両端の接地点への電圧降下が等しい事から、次式(1)が成り立つ。

ｉＲｍ＝ｉｍ−ｉＬｍである事を考慮してｉＬｍを求めると次式(2)となる。

また、ｉＲｍは次式(3)となる。

右端の第Ｎ番目の画素に接地点から流れる電流ＩＮは、重ね合わせの定理により、式(3)に示す第ｍ番目の画素のダイオード電流ｉｍの中で右から流れ込む成分ｉＲｍを加算することにより次式(4)となる。

このＩＮに接地点から両端の画素までの抵抗Ｒｏをかけると、第Ｎ番目の画素での電圧降下ＶＮが、次式(5)により求められる。

また、第ｍ番目の画素における電流保存則から第ｍ−１番目の画素から第ｍ番目の画素に流れる電流Ｉｍ−１は、第ｍ番目の画素から第ｍ＋１番目の画素に流れる電流Ｉｍに第ｍ番目の画素のダイオード電流ｉｍを加えた値になる。同様な関係が第ｍ＋１番目から第Ｎ番目の画素まで成り立つから、次式(6)が成り立つ。

さらに、第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１は、Ｖｍに、電流Ｉｍ−１に１画素当たりの抵抗値ｒをかけた隣接画素間の電圧降下を加えた値になる。同様な関係が第ｍ番目から第Ｎ番目の画素まで成り立つから、次式(7)が成り立つ。

以上から、式(4)(5)に示すＩＮ、ＶＮを初期値として式(6)(7)を逐次計算することで第ｍ番目の画素に生じる電圧降下を計算できる。したがって、所定のダイオード電流を流すためにデータドライバ出力電圧をこの値だけ補正する。

図６に電圧降下補正回路(1)の詳細を示す。

電圧降下補正回路(1)は、図１の表示コントローラ８内に設けられ、補正された３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を変調回路５に出力する。

表示コントローラ８の他の部分は、表示装置外部から映像信号を受取り、赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を電圧降下補正回路(1)に出力し、また、制御信号を変調回路５と走査回路６−１、６−２に出力する。

６１は逆ガンマ処理部、６２は赤、緑、青に対応する表示データＤ０、Ｄ１、Ｄ２を表示パネル４上の配列に合わせ変換するＰ／Ｓ(パラレル／シリアル)変換回路、６３はシリアルデータに変換された表示データを保持するラインメモリ、６４は補正データを加算するための加算回路、６５は補正された表示データを赤、緑、青に対応する表示データＤ０、Ｄ１、Ｄ２に変換するＳ／Ｐ(シリアル／パラレル)変換回路である。

６６は表示データをダイオード電流に変換する変換テーブルよりなるデータ／電流変換回路、６８−１〜６８−９は補正電圧を算出するための補正電圧算出手段、６７は補正電圧を補正データに変換するための電圧／データ変換回路である。

６８−１は各画素のダイオード電流値ｉｊを保持するラインメモリ、６８−２は各画素のダイオード電流値ｉｊと係数を乗算し順次加算して式(4)に示す右端の第Ｎ番目の画素に接地点から流れる全電流ＩＮを計算するＩＮ計算回路、６８−３は計算された全電流ＩＮを保持する電流ＩＮラッチ回路、６８−４は全電流ＩＮと係数を乗算して式(5)に示す第Ｎ番目の画素での電圧降下ＶＮを求める電圧降下ＶＮ計算回路、６８−５は計算された電圧降下ＶＮを保持する電圧降下ＶＮラッチ回路、６８−６はラインメモリ６８−１中の各画素のダイオード電流ｉｊをＮ番目から順次加算する電流ｉｊ加算回路、６８−７は電流ＩＮラッチ回路６８−３に保持された全電流ＩＮから電流ｉｊ加算回路６８−６の加算値を減算して式(6)に示す第ｍ−１番目の画素から第ｍ番目の画素に流れる電流Ｉｍ−１を求める電流Ｉｍ−１計算回路、６８−８は電流ＩｊをＮ番目から順次加算する電流Ｉｊ加算回路、６８−９はラッチ回路６８−５に保持された電圧降下ＶＮに電流Ｉｊ加算回路６８−８からの加算値に１画素当たりの走査線抵抗ｒを乗じた値を加え、式(7)に示す第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１を求めるＶｍ−１計算回路である。

以下、動作を説明する。電圧降下補正回路(1)に入力された赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２は、逆ガンマ処理部６１で表示パネル４の駆動電圧と発光特性の関係に基づいて逆ガンマ補正がなされた後、Ｐ／Ｓ変換回路６２で、表示パネル４上の配列に合わせたシリアルデータに変換され、ラインメモリ６３に順次書き込まれる。これと並列に、シリアルデータはデータ電流変換部６６に入力され、ダイオード電流ｉｊに変換された後、補正電圧算出手段６８−１〜６８−９に入力され補正電圧が計算される。

ラインメモリ６８−１にはダイオード電流ｉｊが順次保持される。他方、ＩＮ計算回路６８−２では、ダイオード電流ｉｊと係数との乗算を順次加算して式(4)に示す第Ｎ番目の画素に接地点から流れる全電流ＩＮが計算され、Ｎ番目の画素の積和が終了した時点の値が電流ＩＮラッチ６８−３に保持される。

さらに、電圧降下ＶＮ計算回路６８−４で、保持された全電流値ＩＮから式(5)に示す第Ｎ番目の画素での電圧降下ＶＮが求められ、電圧降下ＶＮラッチ回路６８−５に保持される。

次の水平期間になると、ラインメモリ６３よりＮ番目の画素から順次表示データが読み出されるのに同期して、補正のための電圧降下が計算加算される。第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１は以下の様に計算される。ラインメモリ６８−１からｍ番目のダイオード電流ｉｍが読み出され、電流ｉｊ加算回路６８−６内に保持されたＮ番目の画素から第ｍ−１番目の画素のダイオード電流の和に加算される。

加算された結果は、電流Ｉｍ−１計算回路６８−７で、電流ＩＮラッチ回路６８−３に保持された電流ＩＮから減算され符号を逆転することで、式(6)に示す第ｍ−１番目の画素から第ｍ番目の画素に流れる電流Ｉｍ−１が計算される。計算された電流Ｉｍ−１は電流Ｉｊ加算回路６８−８内に保持された右端のＮ番目の画素から接地点に流れる全電流ＩＮから第ｍ番目の画素から第ｍ＋１番目の画素に流れる電流Ｉｍまでの電流の和に加算される。

この加算値は、Ｖｍ−１計算回路６８−９に入力され、１画素当たりの走査線抵抗ｒを乗じられ、ＶＮラッチ回路６８−５に保持された電圧降下ＶＮに加算され、式(7)に示す第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１が求められる。この電圧降下Ｖｍ−１は電圧データ変換回路６７で補正データに変換され、加算回路６４で、ラインメモリ６３に保持されたデータに加算される。

その後、補正された表示データはＳ／Ｐ変換回路６５で赤、緑、青に対応する表示データＤ０、Ｄ１、Ｄ２に変換される。

本実施例では、右端部の画素に接地点から流れる全電流ＩＮを各画素のダイオード電流中右から流れ込む電流を重ね合わせることにより式(4)で求め、この電流ＩＮに接地点から右端部画素までの抵抗Ｒｏをかけ、端部の画素での電圧降下ＶＮを式(5)により求める。

ついで、端部から第ｍ番目の画素までのダイオード電流ｉｍを逐次加算した値を全電流ＩＮから減算し、第ｍ−１番目の画素から第ｍ番目の画素に流れる電流Ｉｍ−１を式(6)により求め、さらに、この隣接画素間電流Ｉｍ−１を端部から第Ｎ番目まで逐次加算した値に１画素当たりの抵抗値をかけた隣接画素間の電圧降下の和を電圧降下ＶＮから順次演算し、式(7)により第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１を求めている。

この結果、一水平走査期間内の積和演算は、電流ＩＮを計算するためのＮ×Ｎの積和演算と電圧降下Ｖｍ−１を計算するためのＮ回の１×１の積算演算となる。

従来の方式ではＮ×Ｎの積和演算をＮ回行っていたのに対し、積和演算は１／Ｎ倍と格段に減少でき、簡単なハードウェアで実現できる。

実施例１では、右端の画素に接地点から流れる全電流ＩＮと右端の画素における電圧降下ＶＮから逐次電圧降下Ｖｍ−１を求めている。

本実施例では、接地点から左端の画素に向かって流れる電流Ｉ０と左端の画素における電圧降下Ｖ１から逐次電圧降下Ｖｍ＋１を求める。

図５において、接地点から左端の第１番目の画素に向かって流れる電流Ｉ０は、式(2)を用いて、重ね合わせの定理により、次式(8)で表せる。

この電流Ｉ０に接地点から左端の画素までの抵抗Ｒｏをかけ、第１番目の画素での電圧降下Ｖ１を次式(9)により求める。

また、式(8)と同様に、第ｍ番目の画素における電流保存則から、第ｍ番目の画素から第ｍ＋１番目の画素に流れる電流Ｉｍは、第ｍ−１番目の画素から第ｍ番目の画素に流れる電流Ｉｍ−１から第ｍ番目の画素のダイオード電流ｉｍを減算した値となる。同様な関係が第ｍ−１番目から第１番目の画素で成り立つから、次式(10)が成り立つ。

さらに、第ｍ＋１番目の画素に生じる電圧降下Ｖｍ＋１は、電圧降下Ｖｍに、電流Ｉｍに１画素当たりの抵抗をかけた隣接画素間の電圧降下ｒＩｍを減算した値となる。同様な関係が第ｍ−１番目から第１番目の画素で成り立つから、次式(11)が成り立つ。

以上から、式(8)(9)に示すＩ０、Ｖ１を初期値として式(10)(11)を逐次計算することで第ｍ番目の画素に生じる電圧降下を計算できる。したがって、所定のダイオード電流を流すためにデータドライバ出力電圧をこの値だけ補正する。

図７において、符号６１から６７は、図６と同じものを示す。また、７８−１〜７８−９は補正電圧算出手段である。

７８−１は各画素のダイオード電流値ｉｊを保持するラインメモリ、７８−２は各画素のダイオード電流ｉｊと係数を乗算して、順次加算し、式(8)に示す接地点から左端の第１番目の画素に向かって流れる全電流を計算するＩ０計算回路、７８−３は計算された全電流Ｉ０を保持する電流Ｉ０ラッチ回路、７８−４は電流Ｉ０と係数を乗算し、式(9)に示す第１番目の画素での電圧降下Ｖ１を求める電圧降下Ｖ１計算回路、７８−５は計算された電圧降下Ｖ１を保持する電圧降下Ｖ１ラッチ回路、７８−６はラインメモリ７８−１中の各画素のダイオード電流ｉｊを１番目から順次加算する電流ｉｊ加算回路、７８−７は電流Ｉ０ラッチ回路７８−３に保持された電流Ｉ０から、電流ｉｊ加算回路７８−６の加算値を減算し、式(10)に示す第１番目の画素から第ｍ番目の画素に流れる電流Ｉｍを求める電流Ｉｍ計算回路、７８−８は電流Ｉｊを１番目から順次加算する電流Ｉｊ加算回路、７８−９はラッチ回路７８−５に保持された電圧降下Ｖ１から、電流Ｉｊ加算回路７８−８の加算値に１画素当たりの走査線抵抗ｒを乗じた値を減算し、式(11)に示す第ｍ＋１番目の画素に生じる電圧降下Ｖｍ＋１を求めるＶｍ＋１計算回路である。

図７の動作を説明する。ダイオード電流ｉｊはラインメモリ７８−１に順次保持される一方、Ｉ０計算回路７８−２では、ダイオード電流ｉｊと係数との乗算が順次加算されて、式(8)に示す接地点から左端の第１番目の画素に向かって流れる全電流Ｉ０が計算され、Ｎ番目の画素の積和が終了した時点の値が電流Ｉ０ラッチ回路に保持される。この保持された電流値Ｉ０から電圧降下Ｖ１計算回路７８−４で式(9)に示す第１番目の画素での電圧降下Ｖ１が求められ、電圧降下Ｖ１ラッチ回路７８−５に保持される。

次の水平期間になると、ラインメモリ７８−１に保持されたダイオード電流ｉｊが、１番目から順次読み出され、ｉｊ加算回路７８−６で加算される。この加算値は、電流Ｉｍ計算回路７８−７で、電流Ｉ０ラッチ回路７８−３に保持された電流Ｉ０から減算され、式(10)に示す第ｍ番目の画素から第ｍ＋１番目の画素に流れる電流Ｉｍが計算される。この電流Ｉｍは電流Ｉｊの加算回路７８−８で加算される。

この加算値は、Ｖｍ＋１計算回路７８−９に入力されて、１画素当たりの走査線抵抗ｒを乗じられ、ラッチ回路７８−５に保持された電圧降下Ｖ１から減算され、式(11)に示す第ｍ＋１番目の画素に生じる電圧降下Ｖｍ＋１が求められる。

本実施例では、接地点から左端の画素に向かって流れる電流Ｉ０を各画素のダイオード電流中左端に向かう成分を重ね合わせることにより式(8)で求め、この電流Ｉ０に接地点から左端の画素までの抵抗Ｒｏをかけ、端部の画素での電圧降下Ｖ１を式(9)により求める。

ついで、端部から第ｍ番目の画素のダイオード電流ｉｍを逐次加算した値を全電流Ｉ０から減算し、第ｍ番目の画素から第ｍ＋１番目の画素に流れる電流Ｉｍを式(10)により逐次求め、さらに、この隣接画素間電流を端部から第Ｎ番目まで逐次加算した値に１画素当たりの抵抗値ｒをかけた隣接画素間の電圧降下の和を電圧降下Ｖｍから逐次減算し、式(11)により第ｍ＋１番目の画素に生じる電圧降下Ｖｍ＋１を逐次求めている。

この結果、一水平走査期間内の積和演算は、電流Ｉ０を計算するためのＮ×Ｎの積和演算と電圧降下Ｖｍ＋１を計算するためのＮ回の１×１の積算演算となる。したがって、従来の方法ではＮ×Ｎの積和演算をＮ回行っていたのに対し、積和演算は１／Ｎ倍と格段に減少でき、簡単なハードウェアで実現できる。

図８は、本発明に係る他の全体構成図であって、画面を上下ブロックに分割し上下ブロックに画像を同時表示するものである。

図８において、符号２、４、７、９、１０、１１は、図１と同じものを示す。

８１−１と８１−２は表示パネル４の中央で分割された列配線、８５−１、８５−２はそれぞれ上下の列配線に変調信号を出力する変調回路、８６−１１、８６−１２は表示パネル４の両側に配置され画面上部の行選択を行う走査回路、８６−２１、８６−２２は表示パネル４の両側に配置され画面下部の行選択を行う走査回路である。

ドライバ電源７は、走査回路８６−１１、８６−１２、８６−２１、８６−２２に選択電圧ＶＧＨ、非選択電圧ＶＧＬ、論理回路用電圧Ｖｃｃを供給する。また、変調回路８５−１、８５−２と表示コントローラ８８に、発光電圧ＶＥＬ、非発光電圧ＶＥＨ、論理回路用電圧Ｖｃｃを供給する。

表示コントローラ８８は、走査回路８６−１１、８６−１２、８６−２１、８６−２２に、垂直クロックＶＣＬＫ、スタートパルスＶＩＯ、選択期間信号ＶＧＯを出力し、変調回路８５−１、８５−２に、水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２、参照電圧Ｖ０〜ＶＭを出力する。これらの制御信号中、参照電圧Ｖ０〜ＶＭ以外の信号は全て論理回路用電圧Ｖｃｃの振幅を持つ。なお、赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２は変調回路８５−１、８５−２で異なるものが入力される。

図８において、変調回路８５−１、８５−２の構成と動作及び走査回路８６−１１、８６−１２、８６−２１、８６−２２の構成と動作は第１の実施例と同じである。

表示コントローラ８８内には図６又は図７に示す電圧降下補正回路が２個設けられ、それぞれ変調回路８５−１、８５−２に同時に３出力ｎビットの表示データＤ０、Ｄ１，Ｄ２を出力する。

表示コントローラ８８の他の部分にはフレームメモリが設けられ、表示装置外部からの映像信号を受取り、電圧降下補正回路に上下ブロックに対応する赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を出力し、また、変調回路８５−１、８５−２と走査回路８６−１１、８６−１２、８６−２１、８６−２２に制御信号を出力する。

本実施例では、画面を上下ブロックに分割し上下ブロックに画像を同時表示した結果、一行の表示時間を従来に比べて２倍にできるため、輝度を同一とすると行配線に流れる電流を１／２とでき補正する電圧降下量を１／２とできる。

さらに、列配線を分割しているので、変調回路８５−１、８５−２の駆動容量が１／２となり、変調回路８５−１と８５−２で消費される電力を１／２とできる。

実施例１〜３で、接地点から端部の画素までの抵抗Ｒｏが各行で異なる時は各行毎に異なるＲｏを用いて係数を計算する。これによりＲｏの不均一性により発生する画像劣化を防げる。

本発明に係る全体構成図。 図１に示す変調回路におけるデータドライバの構成図。 図１に示す走査回路におけるスキャンドライバの構成図。 図２，図３に示すデータドライバとスキャンドライバの駆動タイミング図。 図１に示す行配線の等価回路図。 図１に示す表示コントローラ内に設けられた電圧降下補正回路図。 図１に示す表示コントローラ内に設けられた他の電圧降下補正回路図。 本発明に係る他の全体構成図。

符号の説明

１…列配線、２…行配線、３…ＭＩＭ型電子放出素子、４…表示パネル、５…変調回路、６−１，６−２…走査回路、７…ドライバ電源、８…表示コントローラ、９…アノード電源、２１…出力回路、２２…デコーダ、２３…データラッチ、２４…データレジスタ、１２５…シフトレジスタ、２６…階調電圧生成部、３１…出力回路、３２…レベルレジスタ、３３…シフトレジスタ。

６１…逆γ処理部、６２…Ｐ／Ｓ変換回路、６３…ラインメモリ、６４…加算回路、６５…Ｓ／Ｐ変換回路、６６…データ／電流変換部、６７…電圧／データ変換部。

６８−１〜６８−９…補正電圧算出手段（６８−１…ラインメモリ、６８−２…電流ＩＮ計算回路、６８−３…電流ＩＮラッチ回路、６８−４…電圧降下ＶＮ計算回路、６８−５…電圧降下ＶＮラッチ回路、６８−６…電流ｉｊ加算回路、６８−７…電流Ｉｍ−１計算回路、６８−８…電流Ｉｊ加算回路、６８−９…電圧降下Ｖｍ−１計算回路）。

７８−１〜７８−９…補正電圧算出手段（７８−１…ラインメモリ、７８−２…電流Ｉ０計算回路、７８−３…電流Ｉ０ラッチ回路、７８−４…電圧降下Ｖ１計算回路、７８−５…電圧降下Ｖ１ラッチ回路、７８−６…電流ｉｊ加算回路、７８−７…電流Ｉｍ計算回路、７８−８…電流Ｉｊ加算回路、７８−９…電圧降下Ｖｍ＋１計算回路）。

８１−１，８１−２…列配線、８５−１，８５−２…変調回路、８６−１１，８６−１２，８６−２１，８６−２２…走査回路、８８…表示コントローラ。

Claims (3)

1. 複数の行配線と複数の列配線との各交点に配置された複数の電子放出素子を有する背面板と、アノード電圧が与えられるメタルバックと蛍光体とを有する前面板とを有する表示パネルと、前記行配線の両端に設けられた走査回路と、前記列配線に表示データを与える変調回路とを備えた表示装置において、
   前記行配線の一方の端部で接地点から端部画素に流れ込む全電流を各画素の前記行配線から前記列配線に流れる電流中該端部側から該画素に流れ込む成分を重ねあわせることにより求める全電流計算手段と、
   前記全電流に該接地点から該端部画素までの抵抗を乗算して端部画素における電圧降下を求める端部画素電圧降下計算手段と、
   該端部から第ｍ番目までの画素で行配線から列配線に流れる電流を逐次加算し前記全電流から減算して隣接間画素で流れる電流を求める隣接間電流計算手段と、
   端部から第ｍ番目までの隣接間電流を逐次加算した値に一画素当りの抵抗値を乗算して隣接画素間電圧降下の積算値を求め端部の画素における電圧降下から演算して各画素における電圧降下を求める画素電圧降下計算手段とを設け、
   電圧降下加算手段の出力値により補正された表示データを列配線に与えることによって、両端に設けられた走査回路から行配線に流れ込む電流による電圧降下を補正することを特徴とする表示装置。
2. 前記列配線は、表示パネルの中央で分割され、分割された列配線に表示データを与える変調回路と、分割された列配線に対応した行配線の両端に走査回路とを設けて、表示パネルに画像を同時に表示することを特徴とする請求項１に記載の表示装置
3. 複数の行配線と複数の列配線との各交点に配置された複数の電子放出素子を有する背面板と、アノード電圧が与えられるメタルバックと蛍光体とを有する前面板とを有する表示パネルと、前記行配線の両端に設けられた走査回路と、前記列配線に表示データを与える変調回路とを備えた表示装置において、
   表示する画像データに応じて決まる行配線各部で生じる電圧降下を補償するように表示データ補正するための補正電圧を算出する補正電圧算出手段を設け、
   補正電圧算出に用いる接地点と行配線端部画素間の抵抗値が行毎に異なることを特徴とする表示装置。
   

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