JP2006166562A - Dc−dcコンバータ - Google Patents
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Abstract
【課題】1次側直流電圧を降圧して2次側電圧として出力するDC−DCコンバータにおいて、損失を低減すること。
【解決手段】1次側電圧が供給され得る第1のドレイン端子と、第1の制御電圧が供給され得る第1のゲート端子と、第1のドレイン端子に流れ込む電流を出力する第1のソース端子とを有する第1のMOSFETと、第1のMOSFETの第1のソース端子に接続されかつ2次側出力ノードとなる第2のドレイン端子と、第2の制御電圧が供給され得る第2のゲート端子と、第2のドレイン端子に流れ込む電流を1次側電圧の負側に帰還させ得る第2のソース端子とを有する第2のMOSFETと、第2のMOSFETの第2のドレイン端子と第2のソース端子との間に接続された、インダクタと第2のドレイン側がカソードであるショットキーダイオードとの直列接続素子部とを具備する。
【選択図】図1
【解決手段】1次側電圧が供給され得る第1のドレイン端子と、第1の制御電圧が供給され得る第1のゲート端子と、第1のドレイン端子に流れ込む電流を出力する第1のソース端子とを有する第1のMOSFETと、第1のMOSFETの第1のソース端子に接続されかつ2次側出力ノードとなる第2のドレイン端子と、第2の制御電圧が供給され得る第2のゲート端子と、第2のドレイン端子に流れ込む電流を1次側電圧の負側に帰還させ得る第2のソース端子とを有する第2のMOSFETと、第2のMOSFETの第2のドレイン端子と第2のソース端子との間に接続された、インダクタと第2のドレイン側がカソードであるショットキーダイオードとの直列接続素子部とを具備する。
【選択図】図1
Description
本発明は、1次側直流電圧を降圧して2次側電圧として出力するDC−DCコンバータに係り、特に、ソース・ドレイン間を直列接続された2つのMOSFETの中間ノードを出力ノードとするDC−DCコンバータに関する。
近年、大電流、低電圧のスイッチング電源市場が拡大している、その中でも、例えば、ソース・ドレイン間を直列接続された2つのMOSFETの中間ノードを出力ノードとする、いわゆる非絶縁型DC−DCコンバータが、CPUなどの電源などに多く用いられている。これらのコンバータは、電力損失の低減のため、変換効率の向上が求められている。
このようなコンバータにおける電力損失の原因のひとつとして、次のようなリカバリ電流による損失がある。リカバリ電流とは、ロー側、ハイ側のMOSFETがともにオフとなっている状態(デッドタイム)からハイ側のMOSFETがオン状態になったときに、ロー側のMOSFETのソース・ドレイン間に並列する寄生ダイオードが安定した逆バイアス状態になるまでの間、ハイ側のMOSFETからロー側のMOSFETを貫通して流れる電流である。この電流はDC−DCコンバータとしての出力にはならず損失になる。
このようなリカバリ電流による損失を低減する技術開示ではないが、関連する従来技術には例えば下記特許文献1、2に記載のものがある。
特開2002−238267号公報
特開2002−345240号公報
本発明は、1次側直流電圧を降圧して2次側電圧として出力するDC−DCコンバータにおいて、損失を低減することが可能なDC−DCコンバータを提供することを目的とする。
本発明の一態様に係るDC−DCコンバータは、1次側電圧が供給され得る第1のドレイン端子と、第1の制御電圧が供給され得る第1のゲート端子と、前記第1のドレイン端子に流れ込む電流を出力する第1のソース端子とを有する第1のMOSFETと、前記第1のMOSFETの前記第1のソース端子に接続されかつ2次側出力ノードとなる第2のドレイン端子と、第2の制御電圧が供給され得る第2のゲート端子と、前記第2のドレイン端子に流れ込む電流を前記1次側電圧の負側に帰還させ得る第2のソース端子とを有する第2のMOSFETと、前記第2のMOSFETの前記第2のドレイン端子と前記第2のソース端子との間に接続された、インダクタと前記第2のドレイン側がカソードであるショットキーダイオードとの直列接続素子部とを具備することを特徴とする。
本発明によれば、1次側直流電圧を降圧して2次側電圧として出力するDC−DCコンバータにおいて、損失を低減することができる。
本発明の一態様に係るDC−DCコンバータによれば、第2のMOSFET(すなわちロー側のMOSFET)のドレイン端子とソース端子との間に、インダクタと第2のMOSFETのドレイン側がカソードであるショットキーダイオードとの直列接続素子部が接続される。このような構成によれば、デッドタイム時にこのショットキーダイオードがオンすることにより出力される2次側の電流が、ハイ側のMOSFETがオンになったときに、一部、ロー側のMOSFETのソース・ドレイン間に並列する寄生ダイオードが安定した逆バイアス状態になるまでの間の電流としてロー側のMOSFETに供給される。したがって、ハイ側のMOSFETからロー側のMOSFETを貫通して流れる電流が減少し、損失を低減することができる。
本発明の実施態様として、前記第1のMOSFETの前記第1のソース端子および前記第2のMOSFETの前記第2のドレイン端子に一端が接続された第2のインダクタと、該第2のインダクタの他端に一端が接続されたコンデンサとからなり、該第2のインダクタの他端が2次側電圧出力ノードとなるローパスフィルタをさらに具備するようにしてもよい。出力電圧を平滑するローパスフィルタをあらかじめ具備するように構成したDC−DCコンバータである。
また、実施態様として、前記直列接続素子部の前記インダクタは、前記第2のMOSFETの前記第2のソース端子と前記ショットキーダイオードのアノードとを電気的に接続するボンディングワイヤで構成される、とすることができる。第2のMOSFETおよびショットキーダイオードの実際的な構成(形態)を考慮してインダクタを挿入し、DC−DCコンバータを構成するものである。
また、実施態様として、前記直列接続素子部の前記インダクタは、前記第2のMOSFETの前記第2のドレイン端子と前記ショットキーダイオードの前記カソードとを電気的に接続する配線板パターンにより構成される、とすることもできる。これも、第2のMOSFETおよびショットキーダイオードの実際的な構成(形態)を考慮してインダクタを挿入し、DC−DCコンバータを構成するものである。
また、実施態様として、前記直列接続素子部の前記インダクタは、インダクタンス値として0.5nHないし5nHである、とすることができる。第1、第2のMOSFETの実際的なスイッチング周波数と、1次側、2次側の電圧、および出力電流等とを考慮して、損失が低減できるインダクタンス値の範囲を規定したものである。
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図1は、本発明の一実施形態に係るDC−DCコンバータの構成を示す等価回路図である。MOSFET11のドレインD・ソースS間、MOSFET12のドレインD・ソースS間が直列接続され、それらの中間ノードが出力ノードである。MOSFET11のドレインには1次側の入力電圧(例えば17V)が供給され、MOSFET12のソースはグラウンドに接続される。
MOSFET11、12の中間ノードはインダクタ15およびコンデンサ16からなるローパスフィルタを介して出力端子17(例えば1.5Vを出力)に接続される。MOSFET11、12の中間ノードはさらにショットキーダイオード13とインダクタ14とからなる直列接続素子に接続され、その他端はMOSFET12のソースと同様、グラウンドに接続される。ショットキーダイオード13はMOSFET12のドレイン側(=中間ノード側)がカソードである。なお、ショットキーダイオード13とインダクタ14とからなる直列接続素子は、それらの接続が逆であってもよい。その場合でもショットキーダイオード13は、MOSFET12のドレイン側(=中間ノード側)がカソードである。
MOSFET11、12の各ゲートGには、ドライバ20による制御電圧が供給される。各制御電圧は、pMOSFET21とnMOSFET22とからなるインバータ、またはpMOSFET23とnMOSFET24とからなるインバータの出力電圧として発生される。pMOSFET21とnMOSFET22とからなるインバータの入力端子c1、およびpMOSFET23とnMOSFET24とからなるインバータの入力端子c2には、それぞれ、同時にはローとならないようなスイッチング制御信号が不図示の信号発生部から供給されている。同時にローであるとそれらのインバート出力が同時にハイとなり、これによりMOSFET11およびMOSFET12が同時にオンとなって1次側電圧をショートさせるからである。スイッチング制御信号の周波数は例えば1MHzである。
なお、MOSFET11、12のドレイン・ソース間にそれぞれ破線で示されたように接続のダイオード11a、12aは、MOSFET11、12の構造上寄生的に形成されるダイオード(PN接合ダイオード)である。
概略的な動作を述べると、ハイ側のMOSFET11がオンのときロー側のMOSFET12がオフとされ、電流は1次側電源からMOSFET11のドレイン・ソースを通過しさらにインダクタ15を通って出力端子17から負荷に流れる。ハイ側のMOSFET11がオフのときはロー側のMOSFET12がオンとなるが、インダクタ15による誘導でその電流の向きは変わらず出力端子17から負荷に向かって電流が流れる。負荷に流れた電流はグラウンドを介して帰還し、オンとなっているMOSFET12のソース・ドレインを通過する。
MOSFET11、12のオンオフ切り替えの過渡期は、上記で述べた理由により、ドライバ20からの制御電圧でMOSFET11、12がともにオフ状態にされる(デッドタイム)。このときも出力端子17から負荷に向かって電流が流れるように、ショットキーダイオード13が図示の所定の方向で挿入・接続されている。ここでショットキーダイオード13と直列にインダクタ14が接続されているのは、MOSFET12のリカバリ電流をこの直列接続素子を流れている電流で一部まかなうためである。
MOSFET12のリカバリ電流は、MOSFET12がオフしデッドタイムになった状態でショットキーダイオード13に電流が流れており、次にハイ側のMOSFET11がオンになったときに流れる。すなわち、そのときロー側のMOSFET12のソース・ドレイン間に並列する寄生ダイオード12aが安定した逆バイアス状態になるまでの間の電流としてロー側のMOSFET12に流れ込むものである。このリカバリ電流は、この実施形態では、一部、ショットキーダイオード13を流れていた電流でまかなわれる。これは、ハイ側のMOSFET11がオンとなっても、ショットキーダイオード13に直列のインダクタ14の誘導によりそのままの向きでショットキーダイオード13の電流がしばらく流れようとするためである。
リカバリ電流がショットキーダイオード13を流れていた電流でまかなわれると、その分、ハイ側のMOSFET11からのロー側のMOSFET12に貫通する電流が減少し、結局DC−DCコンバータとしての効率が向上する。ハイ側のMOSFET11からロー側のMOSFET12に貫通する電流は、出力電流とはならない電流であり単に1次側の電源の正側、負側をショートする電流だからである。
図2は、図1中に示したMOSFET12の例示的な構造を模式的に示す断面図である。なおMOSFET11も同様な構造のものでよい。図2に示すように、このMOSFET12は、図示するように、図示左右方向に一定の繰り返しパターンとなる断面構造である(図示範囲の左右も同様)。ゲート電極層1はいわゆるトレンチ型のものであり、その最外はゲート絶縁膜4に覆われている。全体縦方向には、下からドレイン電極層9、半導体基板8、N型半導体層7、ベース層6の各層を有し、さらにベース層6の上には選択的にソース層2かベースコンタクト層3が形成されている。半導体基板8はN型であり、N型半導体層7より不純物濃度が高い。N型半導体層7は、例えば半導体基板8上にエピタキシャル成長により形成できる。ベース層6はP型半導体層である。
トレンチ型のゲート電極層1は、N型半導体層7中に達するまでの深さを有し、この深さ形成により対向するベース層6領域がチャネル領域となる。ベース層6の上側に形成されているソース層2はゲート電極層1にゲート絶縁膜4を介して隣接する。ソース層2上およびベースコンタクト層3上にはトップメタル(不図示)を介してソース電極層5が設けられる。ソース電極層5とドレイン電極層9とは半導体基板8を介して対向配置され、これによりMOSFET12はいわゆる縦型のMOSFETとなっている。構造上現れる寄生ダイオード12aは、ベース層6とN型半導体層7とのPN接合による。
図3は、図1中に示したMOSFET12、ショットキーダイオード13、インダクタ14の例示的な実装状態を示す断面図である。この実装では、配線基板30上に、ドレイン側を下に向けたMOSFET12、およびカソード側を下に向けたショットキーダイオード13を配置している。MOSFET12は図2に示したような縦型のMOSFETである。ショットキーダイオード13も、半導体基板を介してアノードおよびカソードが対向配置された構造を有している。
MOSFET12上面のソースとショットキーダイオード13上面のアノードとは、インダクタ14として機能するボンディングワイヤ31で接続されている。インダクタ14のインダクタンス値としては、DC−DCコンバータとしての仕様によるが、このようにボンディングワイヤ31で形成される程度で十分な場合がある。
図4は、本発明の別の実施形態に係るDC−DCコンバータの構成を示す等価回路図である。図4において、すでに説明した構成要素には同一符号を付しその説明を省略する。この実施形態では、MOSFET12Aがショットキーダイオード13Aを内蔵した構造を有している。ショットキーダイオード13AのアノードとMOSFET12Aのソースとは同一チップ上で電気的に接続されている。MOSFET12Aのドレインとショットキーダイオード13Aのカソードとはチップ上で電気的に分離されている。この分離された間にインダクタ14を例えば配線板パターンにより挿入・接続するものである。
図5は、図4中に示したMOSFET12A、ショットキーダイオード13A、インダクタ14の例示的な実装状態を示す断面図である。この実装では、配線基板30A上に、ドレイン側を下に向けたMOSFET12A(および同一チップ上に形成された、カソード側を下に向けたショットキーダイオード13A)を配置している。MOSFET12Aは縦型のMOSFETである。ショットキーダイオード13Aも、半導体基板を介してアノードおよびカソードが対向配置された構造を有している。
MOSFET12A上面のソースとショットキーダイオード13A上面のアノードとは、同一チップ内での配線などの導電手段により電気的に接続されている。MOSFET12Aの下面のドレインとショットキーダイオード13Aの下面のカソードとは、インダクタ14として機能する配線板パターン51で接続されている。インダクタ14のインダクタンス値としては、DC−DCコンバータとしての仕様によるが、このように配線板パターン51で形成される程度で十分な場合がある。
図6は、本発明の各実施形態におけるロー側のMOSFET12のリカバリ電流を、参照例と比較して説明する波形図である。図6(a)は、インダクタ14が挿入・接続されない場合を参照例として示し、図6(b)は、インダクタ14(インダクタンス値1nH)が挿入・接続された場合の一例を示す。
図6(a)に示すように、MOSFET12のドレイン電流(+ショットキーダイオード13の電流)は、MOSFET12がオン状態のとき当初流れ続ける。ショットキーダイオード13の電流の立ち上がりは、MOSFET12がオフ状態に制御された時点である。MOSFET12のドレイン電流+ショットキーダイオード13の電流の立ち下がりは、ハイ側のMOSFET11がオン状態に制御された時点である。このときMOSFET12のドレイン電流は、正値から負値に極性反転して一時的に流れる。これがMOSFET12のリカバリ電流であり、この電流はハイ側のMOSFET11から供給される。なお、参考までに図では寄生ダイオード12aに流れる電流も示している。
図6(a)に対し図6(b)は、ドレイン電流+ショットキーダイオード13の電流の、リカバリ電流としての落ち込みが図6(a)に示すものより小さい。これは、すでに説明したようにリカバリ電流がショットキーダイオード13を流れる電流で補填されたためである。このようにリカバリ電流としての落ち込みが小さい分、DC−DCコンバータとしての効率が向上している。
図7は、本発明の各実施形態のDC−DCコンバータにおける効率を計算で求めた結果を示すグラフである。図7(a)は、一次側電圧Vin=17V、出力電圧Vout=1.5V、出力電流Iout=5Aの場合である。インダクタ14のインダクタンス値として、0.5nHで効率の向上が得られ、これよりインダクタンス値が大きくなるにつれ徐々に効率が減少する。
図7(b)は、一次側電圧および出力電圧は図7(a)の場合と同じで、出力電流をIout=16Aに増加させた場合である。この場合は、インダクタ14のインダクタンス値として、0.5nHで効率の向上が得られ、これよりインダクタンス値が大きくなるにつれ徐々に効率が減少するが、その減少の程度が図7(a)に示す場合より大きい。図7(a)、図7(b)より、出力電流により、インダクタ14を挿入する場合の効果が発現する範囲が異なることが分かるが、実際的な出力電流の値を考慮すると、これらの場合インダクタ14のインダクタンス値は0.5nHないし5nH程度に収めるのが好ましいと考えられる。
1…ゲート電極層、2…ソース層、3…ベースコンタクト層、4…ゲート絶縁膜、5…ソース電極層、6…ベース層、7…N型半導体層、8…半導体基板、9…ドレイン電極層、11…MOSFET、11a…寄生ダイオード、12…MOSFET、12A…ショットキーダイオード内蔵MOSFET、12a…寄生ダイオード、13…ショットキーダイオード、13A…内蔵ショットキーダイオード、14…インダクタ、15…インダクタ、16…コンデンサ、17…出力端子、20…ドライバ、21…pMOSFET、22…nMOSFET、23…pMOSFET、24…nMOSFET、30…配線基板、30A…配線基板、31…ボンディングワイヤ(インダクタ)、51…配線板パターン(インダクタ)。
Claims (5)
- 1次側電圧が供給され得る第1のドレイン端子と、第1の制御電圧が供給され得る第1のゲート端子と、前記第1のドレイン端子に流れ込む電流を出力する第1のソース端子とを有する第1のMOSFETと、
前記第1のMOSFETの前記第1のソース端子に接続されかつ2次側出力ノードとなる第2のドレイン端子と、第2の制御電圧が供給され得る第2のゲート端子と、前記第2のドレイン端子に流れ込む電流を前記1次側電圧の負側に帰還させ得る第2のソース端子とを有する第2のMOSFETと、
前記第2のMOSFETの前記第2のドレイン端子と前記第2のソース端子との間に接続された、インダクタと前記第2のドレイン側がカソードであるショットキーダイオードとの直列接続素子部と
を具備することを特徴とするDC−DCコンバータ。 - 前記第1のMOSFETの前記第1のソース端子および前記第2のMOSFETの前記第2のドレイン端子に一端が接続された第2のインダクタと、該第2のインダクタの他端に一端が接続されたコンデンサとからなり、該第2のインダクタの他端が2次側電圧出力ノードとなるローパスフィルタをさらに具備することを特徴とする請求項1記載のDC−DCコンバータ。
- 前記直列接続素子部の前記インダクタが、前記第2のMOSFETの前記第2のソース端子と前記ショットキーダイオードのアノードとを電気的に接続するボンディングワイヤで構成されることを特徴とする請求項1記載のDC−DCコンバータ。
- 前記直列接続素子部の前記インダクタが、前記第2のMOSFETの前記第2のドレイン端子と前記ショットキーダイオードの前記カソードとを電気的に接続する配線板パターンにより構成されることを特徴とする請求項1記載のDC−DCコンバータ。
- 前記直列接続素子部の前記インダクタが、インダクタンス値として0.5nHないし5nHであることを特徴とする請求項1記載のDC−DCコンバータ。
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