JP2006155479A - 誤り訂正回路 - Google Patents

Abstract

【課題】 欠陥のあるメモリセルを有するメモリから読み出されるデータの誤り訂正時間を短縮する誤り訂正回路、及び誤り訂正能力を向上した誤り訂正回路を提供する。
【解決手段】 欠陥メモリセルａから読み出されたデータをそれぞれ異なる値に仮定した上で、メモリ５０から読み出された対象データＤＡに含まれる誤りデータの検出をそれぞれ行う第１の検出回路１１１及び第２の検出回路１１２と、第１の検出回路１１１の検出結果Ｔ１及び第２の検出回路１１２の検出結果Ｔ２に基づき、誤りデータを補正する補正回路１２を備える。
【選択図】 図１

Description

本発明は、メモリから読み出されたデータの誤り検出及び補正を行う誤り訂正回路に関する。

メモリの製造時及び製品出荷後に、一部のメモリセルのデータ記憶機能に欠陥が生じる等の不良が発生する場合がある。以下において、製造時に発生する不良を「先天的不良」、製品出荷後に発生する不良を「後天的不良」という。回路の微細化が進むほど、不良要因は多様化し、不良発生率は更に高くなると予想される。先天的不良については、不良のメモリセルを製品出荷時に使用禁止領域に設定することで、市場でのトラブルを回避できる。しかし、不良のメモリセルだけを限定して使用禁止とする事は、現実には困難である。そのため、不良のメモリセルを含む、一定範囲のメモリセルをすべて使用禁止とする。したがって、メモリの使用可能な記憶容量は低下する。又、後天的不良の場合は、不良のメモリセルに記憶されていたデータを回復させる事はできない。

そのため、記憶するデータに、一定の割合で誤り訂正符号を付加する。そして、誤り訂正符号を用いて、メモリコントローラ等により不良のメモリセルに記憶されたデータを正常な値に補正した上で、メモリから出力する方法が普及している（例えば、特許文献１参照。）。

しかし、誤り訂正符号を用いる誤り訂正処理には、メモリからデータを読み出す時間と同等、もしくはそれ以上の時間を必要とする。そのため、不良率の高いメモリを使用すると、誤り訂正時間が増加する。また、訂正能力を上げるために、補正可能なビット数を増やそうとすると、誤り訂正符号のデータ量が増加する。
特開平−１２４５９６号公報

本発明は、欠陥のあるメモリセルを有するメモリから読み出されるデータの誤り訂正時間を短縮する誤り訂正回路、及び誤り訂正能力を向上した誤り訂正回路を提供する。

本発明の第１の特徴は、複数のメモリセルを含むメモリから読み出された対象データに含まれる誤りデータを訂正する誤り訂正回路であって、（イ）複数のメモリセルに含まれる欠陥メモリセルから読み出されたデータをそれぞれ異なる値に仮定した上で、誤りデータをそれぞれ検出する複数の検出回路と、（ロ）複数の誤り検出回路の検出結果に基づき、誤りデータを補正する補正回路とを備える誤り訂正回路であることを要旨とする。

本発明の第２の特徴は、複数のメモリセルを含むメモリから読み出された対象データに含まれる誤りデータを訂正する誤り訂正回路であって、（イ）複数のメモリセルに含まれる、欠陥メモリセルから読み出されたデータをそれぞれ異なる値に仮定した上で、誤りデータを検出し、その検出の結果に基づいて誤りデータを補正した補正データをそれぞれ作成する複数の補正データ作成回路と、（ロ）複数の補正データ作成回路がそれぞれ作成した補正データを比較して、互いに一致する補正データのうち、最も一致する個数が多い補正データを選択する選択回路とを備える誤り訂正回路であることを要旨とする。

本発明によれば、欠陥のあるメモリセルを有するメモリから読み出されるデータの誤り訂正時間を短縮する誤り訂正回路、及び誤り訂正能力を向上した誤り訂正回路を提供することができる。

次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１の実施の形態）
本発明の第１の実施の形態に係る誤り訂正回路は、図１に示すように、複数のメモリセルを含むメモリ５０から読み出された対象データＤＡに含まれる誤りデータを訂正する誤り訂正回路１０である。誤り訂正回路１０は、複数のメモリセルに含まれる欠陥メモリセルａから読み出されたデータをそれぞれ異なる値に仮定した上で、誤りデータをそれぞれ検出する第１の検出回路１１１及び第２の検出回路１１２と、第１の検出回路１１１の検出結果Ｔ１及び第２の検出回路１１２の検出結果Ｔ２に基づき、誤りデータを補正する補正回路１２とを備える。

メモリ５０は、マトリクス状に配置された複数のメモリセルからなるメモリセルアレイ５１を含む。メモリ５０は、例えば不揮発性半導体メモリ（フラッシュメモリ）やＤＲＡＭ、ＳＲＡＭ等である。対象データＤＡは、図示を省略するＣＰＵ等からメモリ５０に出力される読み出し信号に基づき、メモリセルアレイ５１から読み出される一連のビット列からなるデータである。対象データＤＡは、例えば５１２バイトのページ単位でメモリセルアレイ５１から読み出される。又、対象データＤＡには、ＣＰＵ等が要求している有効データと、データ記憶時に有効データに一定の割合で付加された、誤り訂正符号が含まれる。誤り訂正符号は、ハミング符号やリードソロモン符号等の誤り訂正符号化を行って、メモリ５０に書き込まれるデータに付加される。

図１に示すメモリセルアレイ５１に、欠陥メモリセルａが含まれる。データの記憶機能に欠陥のあるメモリセルを「欠陥メモリセル」という。そのため、欠陥メモリセルａから読み出されたデータの信頼性は低い。全メモリセル試験等により、メモリセルアレイ５１に含まれる欠陥メモリセルを予め特定できる。

第１の検出回路１１１は、例えば、対象データＤＡに含まれる欠陥メモリセルａから読み出されたデータを”０”と仮定して、対象データＤＡに含まれる誤りデータを検出する。そして、第２の検出回路１１２は、対象データＤＡに含まれる欠陥メモリセルａから読み出されたデータを”１”と仮定して、対象データＤＡに含まれる誤りデータを検出する。ただし、第１の検出回路１１１が、欠陥メモリセルａから読み出されたデータを”１”と仮定して誤りデータを検出してもよい。その場合、第２の検出回路１１２が、欠陥メモリセルａから読み出されたデータを”０”と仮定して誤りデータを検出する。第１の検出回路１１１及び第２の検出回路１１２は検出部１１に含まれる。

図１に示した誤り訂正回路１０は、メモリセルアレイ５１に含まれる欠陥メモリセルが欠陥メモリセルａだけの場合に、対象データＤＡに含まれる誤りデータを検出する例を示している。つまり、欠陥メモリセルａから読み出される値は”０”と”１”のいずれかであるため、検出部１１は２つの検出回路を有する。例えば、メモリセルアレイ５１に含まれる欠陥メモリセルがｎ個の場合は、対象データＤＡに含まれる誤りデータを検出するために、ｎ個の欠陥メモリセルから読み出されるデータがとり得る値の個数、即ち２のｎ乗個の検出回路を用意する（ｎ：２以上の整数。）。

誤り訂正回路１０は、セル情報記憶回路１３を更に備える。セル情報記憶回路１３は、欠陥メモリセルから読み出されたデータを、対象データＤＡから特定する情報（以下において「セル情報」という。）が格納される。例えば、セル情報は、欠陥メモリセルのアドレス等の情報である。

検出部１１及び補正回路１２にメモリ５０が接続される。第１の検出回路１１１及び第２の検出回路１１２は、補正回路１２に接続される。更に、補正回路１２は、システムバス６０に接続される。又、セル情報記憶回路１３は、検出部１１に接続される。

図１に示した誤り訂正回路１０により、対象データＤＡの誤り訂正を行う方法の例を説明する。ここで、メモリセルａのデータの記憶機能に欠陥があることが予め判明している場合を説明する。つまり、以下の説明では、メモリセルａが欠陥メモリセルａになる。セル情報記憶回路１３に、メモリセルａのセル情報が格納される。

先ず、ＣＰＵ等で使用されるデータを要求する信号が、メモリ５０に入力される。読み出し信号に基づき、メモリ５０から読み出された対象データＤＡが、誤り訂正回路１０に入力される。

対象データＤＡ及びセル情報記憶回路１３から出力されたセル情報ＤＣが、第１の検出回路１１１及び第２の検出回路１１２にそれぞれ入力される。図２に示すように、メモリ５０から対象データＤＡが読み出される時刻ｔ１において、第１の検出回路１１１及び第２の検出回路１１２が対象データに含まれる誤りデータの検出を開始する。具体的には、第１の検出回路１１１は、セル情報ＤＣを参照して、欠陥メモリセルａから読み出されたデータＤＳを対象データＤＡから特定する。そして、第１の検出回路１１１は、対象データＤＡに含まれるデータＤＳを”０”と仮定して、誤りデータを検出する。誤りデータの検出には、対象データＤＡに含まれる誤り訂正符号が使用される。一方、第２の検出回路１１２は、セル情報ＤＣを参照して、データＤＳを対象データＤＡから特定する。そして、第２の検出回路１１２は、対象データＤＡに含まれるデータＤＳを”１”と仮定して、誤りデータの検出を開始する。又、対象データＤＡが補正回路１２に入力される。

そして、図２に示すように、時刻ｔ２においてメモリ５０から対象データＤＡがすべて読み出されると同時に、第１の検出回路１１１及び第２の検出回路１１２は、誤りデータの検出を終了する。そして、第１の検出回路１１１の検出結果Ｔ１及び第２の検出回路１１２の検出結果Ｔ２が、それぞれ補正回路１２に出力される。データＤＳは、”１”又は”０”のどちらかであるため、第１の検出回路１１１及び第２の検出回路１１２のいずれかにおいては、誤りが検出されない。以下において、誤りが検出されない場合の検出結果を「正常」という。

検出結果Ｔ１及びＴ２のうち、正常である検出結果に基づき、補正回路１２が誤りデータを補正する。例えば、第２の検出回路１１２の検出結果Ｔ２が正常な場合は、データＤＳが”１”であるとして、補正回路１２によって誤りデータが補正される。つまり、対象データＤＡに含まれるデータＤＳが”０”である場合は、対象データＤＡに含まれるデータＤＳが”１”に訂正される。一方、対象データＤＡに含まれるデータＤＳが”１”である場合は、対象データＤＡは訂正されない。したがって、誤りデータの検出結果に基づいて訂正符号を用いて対象データＤＡに含まれる誤りデータを補正する場合に比べて、補正回路１２が行う補正は短時間で終了する。そのため、時刻ｔ２において第１の検出回路１１１及び第２の検出回路１１２が誤りデータの検出を終了するのとほぼ同時に、対象データＤＡに含まれる誤りデータを補正した訂正データＤＢが、補正回路１２からシステムバス６０に出力される。

外部からセル情報ＤＣをセル情報記憶回路１３に入力するように、誤り訂正回路１０を設計することが可能である。つまり、メモリ５０の製造時に不良になったメモリセルの情報、或いはメモリ５０の製品出荷後に不良になったメモリセルの情報をセル情報記憶回路１３に入力できる。そのため、誤り訂正回路１０は、先天性不良及び後天性不良に対応できる。誤り訂正回路１０は、例えばメモリ５０とシステムバス６０間のデータのやり取りを制御するメモリコントローラ等に内蔵することができる。

本発明の第１の実施の形態に係る誤り訂正回路によれば、対象データＤＡに含まれる欠陥メモリセルａから読み出されたデータＤＳを仮定して、対象データＤＡに含まれる誤りデータを検出する。そして、その誤り検出の結果に基づいて、データＤＳを決定し、誤りデータを補正することにより、誤り訂正の時間を短縮することができる。その結果、データを要求する信号がメモリ５０に入力されてから、対象データＤＡについて誤り訂正した訂正データＤＢがシステムバス６０に出力されるまでの時間を短縮することができる。

[変形例]
図３に本発明の第１の実施の形態の変形例に係る誤り訂正回路を示す。検出部１１が、第３の検出回路１１３、第４の検出回路１１４、第５の検出回路１１５、第６の検出回路１１６、第７の検出回路１１７、第８の検出回路１１８を更に備える点が、図１に示した誤り訂正回路１０と異なる。

図３に示す誤り訂正回路１０は、メモリセルアレイ５１に含まれる欠陥メモリセルが、例えばメモリセルａ、ｂ、ｃの場合に、対象データＤＡに含まれる誤りデータを訂正する。図３に示したセル情報記憶回路１３に、欠陥メモリセルａ、ｂ、ｃの情報が格納される。そして、セル情報記憶回路１３は検出部１１に欠陥メモリセルａ、ｂ、ｃのセル情報ＤＣを出力する。

第１の検出回路１１１、第２の検出回路１１２、・・・・・、第８の検出回路１１８は、それぞれ図４に示したように、欠陥メモリセルａ、ｂ、ｃから読み出されたデータを仮定して、対象データＤＡに含まれる誤りデータを検出する。例えば、第１の検出回路１１１は、欠陥メモリセルａ、ｂ、ｃから読み出されたデータを”０、０、０”と仮定して誤りデータを検出する。第２の検出回路１１２、・・・・・、第８の検出回路１１８も同様に誤りデータを検出する。そして、第１の検出回路１１１の検出結果Ｔ１、第２の検出回路１１２の検出結果Ｔ２、第３の検出回路１１３の検出結果Ｔ３、第４の検出回路１１４の検出結果Ｔ４、第５の検出回路１１５の検出結果Ｔ５、第６の検出回路１１６の検出結果Ｔ６、第７の検出回路１１７の検出結果Ｔ７、及び第８の検出回路１１８の検出結果Ｔ８が、補正回路１２に出力される。補正回路１２は、入力された検出結果Ｔ１〜Ｔ８のうち、正常である検出結果に基づき、誤りデータを補正する。例えば、第２の検出回路１１２の検出結果Ｔ２が正常な場合は、欠陥メモリセルａ、ｂ、ｃから読み出されたデータが”０、０、１”であるとして、誤りデータを補正する。

図３に示した誤り訂正回路１０によれば、欠陥メモリセルが３ビットの場合にも誤り訂正処理の時間を短縮することができる。

（第２の実施の形態）
本発明の第２の実施の形態に係わる誤り訂正回路は、図５に示すように、複数のメモリセルを含むメモリ５０から読み出された対象データＤＡに含まれる誤りデータを訂正する誤り訂正回路２０である。誤り訂正回路２０は、複数のメモリセルに含まれる、欠陥メモリセルａ、ｂ、ｃから読み出されたデータをそれぞれ異なる値に仮定した上で、誤りデータの検出を行い、その検出の結果に基づいて誤りデータを補正した補正データをそれぞれ作成する第１の補正データ作成回路２１１、第２の補正データ作成回路２１２、第３の補正データ作成回路２１３、第４の補正データ作成回路２１４、第５の補正データ作成回路２１５、第６の補正データ作成回路２１６、第７の補正データ作成回路２１７及び第８の補正データ作成回路２１８を備える。更に、誤り訂正回路２０は、第１の補正データ作成回路２１１が作成する補正データＤＴ１、第２の補正データ作成回路２１２が作成する補正データＤＴ２、第３の補正データ作成回路２１３が作成する補正データＤＴ３、第４の補正データ作成回路２１４が作成する補正データＤＴ４、第５の補正データ作成回路２１５が作成する補正データＤＴ５、第６の補正データ作成回路２１６が作成する補正データＤＴ６、第７の補正データ作成回路２１７が作成する補正データＤＴ７及び第８の補正データ作成回路２１８が作成する補正データＤＴ８を比較して、互いに一致する補正データのうち、最も一致する個数が多い補正データを選択する選択回路２２を備える。

図５に示すように、第１の補正データ作成回路２１１、第２の補正データ作成回路２１２、・・・・・、第８の補正データ作成回路２１８は補正部２１に含まれる。又、誤り訂正回路２０は、セル情報を格納するセル情報記憶回路１３を更に備える。

補正部２１は、メモリ５０及びセル情報記憶回路１３に接続される。又、第１の補正データ作成回路２１１、第２の補正データ作成回路２１２、・・・・・、第８の補正データ作成回路２１８は、それぞれ選択回路２２に接続される。更に、選択回路２２は、システムバス６０に接続される。

図５に示した誤り訂正回路２０により、対象データＤＡに含まれる誤りデータを訂正する方法の例を説明する。ここで、メモリセルアレイ５１に含まれるメモリセルａ、ｂ、ｃのデータの記憶機能に欠陥があることが予め判明している場合を説明する。つまり、以下の説明では、メモリセルａ、ｂ、ｃが欠陥メモリセルａ、ｂ、ｃになる。

先ず、図示を省略したＣＰＵ等で使用されるデータを要求する読み出し信号が、メモリ５０に入力される。読み出し信号に応じて、メモリ５０から読み出された対象データＤＡが、誤り訂正回路２０に入力される。又、欠陥メモリセルａ、ｂ、ｃのセル情報ＤＣが、セル情報記憶回路１３から補正部２１に出力される。

そして、対象データＤＡ及びセル情報ＤＣが、第１の補正データ作成回路２１１に入力される。第１の補正データ作成回路２１１は、セル情報ＤＣを参照して、欠陥メモリセルａ、ｂ、ｃから読み出されたデータＤＳを対象データＤＡから特定する。そして、第１の補正データ作成回路２１１は、対象データＤＡに含まれるデータＤＳを”０、０、０”と仮定して、対象データＤＡに含まれる誤りデータを検出する。更に、第１の補正データ作成回路２１１は、検出結果に基づき、対象データＤＡに含まれる誤りデータを補正して、補正データＤＴ１を作成する。

第１の補正データ作成回路２１１と同様にして、第２の補正データ作成回路２１２、・・・・・、第８の補正データ作成回路２１８が補正データＤＴ２、・・・・・、ＤＴ８をそれぞれ作成する。例えば、第２の補正データ作成回路２１２は、データＤＳを”０、０、１”と仮定する。第３の補正データ作成回路２１３は、データＤＳを”０、１、０”と仮定する。第４の補正データ作成回路２１４は、データＤＳを”０、１、１”と仮定する。第５の補正データ作成回路２１５は、データＤＳを”１、０、０”と仮定する。第６の補正データ作成回路２１６は、データＤＳを”１、０、１”と仮定する。第７の補正データ作成回路２１７は、データＤＳを”１、１、０”と仮定する。第８の補正データ作成回路２１８は、データＤＳを”１、１、１”と仮定する。作成された補正データＤＴ１、ＤＴ２、・・・・・、ＤＴ８は、それぞれ選択回路２２に入力される。

選択回路２２は、入力された補正データＤＴ１〜ＤＴ８がすべて同一であるか否かを判定する。補正データＤＴ１〜ＤＴ８がすべて同一である場合は、選択回路２２は、補正データＤＴ１〜ＤＴ８と同一内容のデータを、対象データＤＡに含まれる誤りデータを訂正した訂正データＤＢとしてシステムバス６０に出力する。一方、第１の補正データ作成回路２１１、第２の補正データ作成回路２１２、・・・・・、第８の補正データ作成回路２１８において、誤りデータを訂正不能の場合や、エラーにより正しく誤りデータが訂正されない場合がある。その場合には、補正データＤＴ１〜ＤＴ８がすべて同一にならない。補正データＤＴ１〜ＤＴ８が同一でない場合は、選択回路２２は、互いに一致する補正データのうち、最も一致する個数が多い補正データを、正しく誤り訂正された補正データとして選択する。即ち、補正データＤＴ１〜ＤＴ８から多数決によって補正データが選択される。そして、選択回路２２は選択した補正データを、訂正データＤＢとしてシステムバス６０に出力する。例えば、図６に示すように、第１の補正データ作成回路２１１、第２の補正データ作成回路２１２、及び第３の補正データ作成回路２１３により作成された補正データＤＴ１、ＤＴ２、及びＤＴ３が同一の補正データＡであり、第４の補正データ作成回路２１４により作成された補正データＤＴ４が、補正データＢであるとする。更に、第５の補正データ作成回路２１５、第６の補正データ作成回路２１６、第７の補正データ作成回路２１７、及び第８の補正データ作成回路２１８では、訂正不能であったとする。その場合には、選択回路２２は、補正データＡを選択して、補正データＡを訂正データＤＢとして出力する。

以上に説明したように、第１の補正データ作成回路２１１、第２の補正データ作成回路２１２、・・・・・、第８の補正データ作成回路２１８は、対象データＤＡに含まれる欠陥メモリセルａ、ｂ、ｃから読み出されたデータをそれぞれ仮定して、対象データＤＡを誤り訂正する。そのため、欠陥メモリセルａ、ｂ、ｃ以外のメモリセルから読み出されたデータに誤りがある場合にも誤りが訂正される。

例えば、誤り訂正能力が２ビットの誤り訂正回路の場合、対象データＤＡに３ビット以上の誤りデータがあった場合、訂正することができない。既に述べたように、訂正能力を上げるために、補正可能なビット数を増やそうとすると、誤り訂正符号のデータ量が増加する。しかし、第１の補正データ作成回路２１１、第２の補正データ作成回路２１２、・・・・・、第８の補正データ作成回路２１８の誤り訂正能力が２ビットの場合に、データＤＳを正しく仮定した補正データ作成回路では、欠陥メモリセルａ、ｂ、ｃ以外のメモリセルから読み出されたデータの誤りを２ビットまで訂正することができる。すなわち、欠陥メモリセルａ、ｂ、ｃから読み出されたデータを訂正し、且つ他の誤りを訂正することができる。

したがって、本発明の第２の実施の形態に係る誤り訂正回路によれば、誤り訂正符号のデータ量を増加させることなく、誤り訂正能力を向上させた誤り訂正回路２０を提供することができる。更に、誤り訂正回路２０は、第１の補正データ作成回路２１１、第２の補正データ作成回路２１２、・・・・・、第８の補正データ作成回路２１８がそれぞれ作成する補正データから、多数決により補正データを選択する。そのため、誤り訂正回路の信頼性が向上する。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。

（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

既に述べた第１の実施の形態の説明では、補正回路１２において対象データＤＡを補正する例を説明した。ところで、第１の検出回路１１１及び第２の検出回路１１２において対象データＤＡに含まれる欠陥メモリセルａから読み出されたデータを”０”又は”１”に仮定したデータを作成して、誤りデータを検出する。したがって、第１の検出回路１１１及び第２の検出回路１１２のうちの正常の検出結果が得られた回路で作成されたデータを補正回路１２に出力してもよい。その結果、補正回路１２は誤りデータの補正をすることなく、入力されたデータを補正データＤＢとして出力することができる。つまり、補正回路１２が補正を行わないため、誤り訂正の時間を短縮することができる。

又、第１及び第２の実施の形態の説明においては、検出回路又は補正データ作成回路の数が２個又は８個の場合を示した。しかし、検出回路又は補正データ作成回路の個数を、メモリセルアレイ５１に含まれる欠陥メモリセルの数に応じて設定することにより、任意の個数の欠陥メモリセルを含むメモリ５０から読み出される提唱データに含まれる誤りデータの検出及び補正が可能である。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係る誤り訂正回路の構成を示す模式図である。 本発明の第１の実施の形態に係る誤り訂正回路による誤り訂正方法を説明するためのタイミングチャートである。 本発明の第１の実施の形態の変形例に係る誤り訂正回路の構成を示す模式図である。 本発明の第１の実施の形態の変形例に係る誤り訂正回路の検出回路が仮定する、欠陥メモリセルから読み出されたデータの例を示す表である。 本発明の第２の実施の形態に係る誤り訂正回路の構成を示す模式図である。 本発明の第２の実施の形態に係る誤り訂正回路の補正データ作成回路が作成する補正データの例を示す表である。

符号の説明

１０、２０…誤り訂正回路
１１…検出部
１２…補正回路
１３…セル情報記憶回路
２１…補正部
２２…選択回路
５０…メモリ
５１…メモリセルアレイ
６０…システムバス

Claims (5)

1. 複数のメモリセルを含むメモリから読み出された対象データに含まれる誤りデータを訂正する誤り訂正回路であって、
   前記複数のメモリセルに含まれる欠陥メモリセルから読み出されたデータをそれぞれ異なる値に仮定した上で、前記誤りデータをそれぞれ検出する複数の検出回路と、
   前記複数の誤り検出回路の検出結果に基づき、前記誤りデータを補正する補正回路
   とを備えることを特徴とする誤り訂正回路。
2. 前記補正回路は、前記複数の検出回路のうち誤りが検出されない検出回路において仮定された値を前記欠陥メモリセルのデータとして、前記誤りデータを補正することを特徴とする請求項１に記載の誤り訂正回路。
3. 前記欠陥メモリセルから読み出されたデータを前記対象データから特定する情報を格納するセル情報記憶回路を更に備えることを特徴とする請求項１又は２に記載の誤り訂正回路。
4. 前記情報が、前記欠陥メモリセルのアドレス情報であることを特徴とする請求項３に記載の誤り訂正回路。
5. 複数のメモリセルを含むメモリから読み出された対象データに含まれる誤りデータを訂正する誤り訂正回路であって、
   前記複数のメモリセルに含まれる欠陥メモリセルから読み出されたデータをそれぞれ異なる値に仮定した上で、前記誤りデータを検出し、該検出の結果に基づいて前記誤りデータを補正した補正データをそれぞれ作成する複数の補正データ作成回路と、
   前記複数の補正データ作成回路がそれぞれ作成した補正データを比較して、互いに一致する前記補正データのうち、最も一致する個数が多い前記補正データを選択する選択回路
   とを備えることを特徴とする誤り訂正回路。
   

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