JP2006154808A - Liquid crystal display device, projector device, mobile terminal device, and driving method of liquid crystal display device - Google Patents

Liquid crystal display device, projector device, mobile terminal device, and driving method of liquid crystal display device Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To eliminate unevenness in longitudinal stripes accompanying time-division writing as to a liquid crystal display device and a driving method thereof that write a video signal of one pixel line on a time-division basis, and a projector device and a mobile terminal device mounted with the liquid crystal display device. <P>SOLUTION: Order of pulses applied to control lines SP1 to SP3 within a horizontal period are applied in different for each horizontal period or each vertical period, and a data driver circuit 3 writes signals to data lines D within the horizontal period in different order for each horizontal period or each vertical period. Consequently, potential variation of the data lines caused during sampling is made temporally uniform to make longitudinally striped unevenness hard to view. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、1画素行の映像信号を時分割して書き込む液晶表示装置及びその駆動方法、この液晶表示装置が搭載されたプロジェクタ装置及び携帯端末装置に関する。   The present invention relates to a liquid crystal display device that writes a video signal of one pixel row in a time-sharing manner, a driving method thereof, a projector device on which the liquid crystal display device is mounted, and a portable terminal device.

赤(R)、緑(G)、青(B)の3原色に対応した3枚の液晶表示装置を備えた液晶プロジェクタは、高輝度、高精細、大画面の映像を表示させることができることから、プロジェクタの主流となっている。通常、このような液晶プロジェクタに用いられる液晶表示装置は、装置の小型化及び低コスト化を図るために、表示画面の対角が2インチ以下のモノクロ表示液晶表示装置が用いられている。特に、各画素に形成された画素トランジスタとして、P−Si(ポリシリコン)−TFT(Thin Film Transistor:薄膜トランジスタ)を用いた液晶表示装置は、そのP−Si−TFTの移動度が高いため、周辺回路の一部を画素と同一のガラス基板上にTFTにより構成することができる。これにより、P−Si−TFTを備えた液晶表示装置は、小型化及びインターフェースの簡略化を図ることができるため、プロジェクタ用液晶表示装置の主流となっている。このような液晶表示装置の駆動方法の1つとして、ブロック分割駆動法がある(例えば、特許文献1参照。)。ブロック分割駆動法とは、液晶表示装置の複数のデータ線を複数のブロック(群)に群分けし、映像信号をブロック単位で書き込む方法のことである。   A liquid crystal projector having three liquid crystal display devices corresponding to the three primary colors of red (R), green (G), and blue (B) can display a high-brightness, high-definition, large-screen image. , Has become the mainstream of projectors. In general, a liquid crystal display device used in such a liquid crystal projector uses a monochrome display liquid crystal display device having a display screen diagonal of 2 inches or less in order to reduce the size and cost of the device. In particular, a liquid crystal display device using a P-Si (polysilicon) -TFT (Thin Film Transistor) as a pixel transistor formed in each pixel has a high mobility of the P-Si-TFT. A part of the circuit can be formed using TFTs on the same glass substrate as the pixel. Thereby, the liquid crystal display device provided with the P-Si-TFT can be miniaturized and the interface can be simplified. Therefore, the liquid crystal display device for projectors has become the mainstream. One of the driving methods for such a liquid crystal display device is a block division driving method (see, for example, Patent Document 1). The block division driving method is a method in which a plurality of data lines of a liquid crystal display device are grouped into a plurality of blocks (groups), and video signals are written in units of blocks.

図28は、P−Si−TFTを使用した従来の液晶表示装置を示すブロック図である。図28に示すように、この液晶表示装置においては、TFT側ガラス基板(図示せず)と、対向側ガラス基板(図示せず)が相互に平行に設けられており、両基板間に液晶層(図示せず)が配置されている。そして、図28に示すように、TFT側ガラス基板上に、行方向、即ち図示の縦方向に延びるデータ線D1乃至D9(総称してデータ線Dともいう)が設けられており、同じTFT側ガラス基板上に、列方向、即ち図示の横方向に延びるゲート線G1乃至G6(総称してデータ線Gともいう)が設けられている。そして、データ線D1乃至D9とゲート線G1乃至G6との最近接点毎に、画素が形成されている。即ち、複数個の画素がマトリクス状に配列されている。   FIG. 28 is a block diagram showing a conventional liquid crystal display device using P-Si-TFT. As shown in FIG. 28, in this liquid crystal display device, a TFT side glass substrate (not shown) and a counter side glass substrate (not shown) are provided in parallel to each other, and a liquid crystal layer is provided between the two substrates. (Not shown) is arranged. As shown in FIG. 28, data lines D1 to D9 (also collectively referred to as data lines D) extending in the row direction, that is, the vertical direction shown in the figure, are provided on the TFT side glass substrate. On the glass substrate, gate lines G1 to G6 (also collectively referred to as data lines G) extending in the column direction, that is, in the illustrated horizontal direction are provided. A pixel is formed at each closest point between the data lines D1 to D9 and the gate lines G1 to G6. That is, a plurality of pixels are arranged in a matrix.

各画素においては、各1個の画素薄膜トランジスタTFT、蓄積容量Cs及び画素電極Epが設けられている。画素薄膜トランジスタTFTのソース・ドレインの一方はデータ線Dに接続されており、他方が蓄積容量Csの一方の電極及び画素電極Epに接続されており、ゲートはゲート線Gに接続されている。また、蓄積容量Csの他方の電極には接地電位が印加されている。更に、対向側ガラス基板上における各画素に相当する位置には、対向電極Eoが設けられており、画素電極Epと対向電極Eoとの間には画素容量Clcが形成されている。   Each pixel is provided with one pixel thin film transistor TFT, a storage capacitor Cs, and a pixel electrode Ep. One of the source and drain of the pixel thin film transistor TFT is connected to the data line D, the other is connected to one electrode of the storage capacitor Cs and the pixel electrode Ep, and the gate is connected to the gate line G. A ground potential is applied to the other electrode of the storage capacitor Cs. Further, a counter electrode Eo is provided at a position corresponding to each pixel on the counter side glass substrate, and a pixel capacitor Clc is formed between the pixel electrode Ep and the counter electrode Eo.

また、TFT側ガラス基板上における複数個の画素が形成された領域の外部には、データ線Dを駆動するデータドライバ回路101、及びゲート線Gを駆動するゲートドライバ回路102が形成されている。データドライバ回路101においては、シフトレジスタ103及びアナログスイッチSW1−1乃至SW3−3(以下、総称してASWともいう)が設けられている。そして、各データ線DはASWを介してビデオ信号線V1乃至V3の何れかに接続されるようになっている。具体的には、データ線D1はスイッチSW1−1を介してビデオ信号線V1に接続されるようになっており、データ線D2はスイッチSW1−2を介してビデオ信号線V2に接続されるようになっており、データ線D3はスイッチSW1−3を介してビデオ信号線V3に接続されるようになっており、データ線D4はスイッチSW2−1を介してビデオ信号線V1に接続されるようになっており、データ線D5はスイッチSW2−2を介してビデオ信号線V2に接続されるようになっており、データ線D6はスイッチSW2−3を介してビデオ信号線V3に接続されるようになっており、データ線D7はスイッチSW3−1を介してビデオ信号線V1に接続されるようになっており、データ線D8はスイッチSW3−2を介してビデオ信号線V2に接続されるようになっており、データ線D9はスイッチSW3−3を介してビデオ信号線V3に接続されるようになっている。   In addition, a data driver circuit 101 that drives the data line D and a gate driver circuit 102 that drives the gate line G are formed outside a region where a plurality of pixels are formed on the TFT side glass substrate. In the data driver circuit 101, a shift register 103 and analog switches SW1-1 to SW3-3 (hereinafter also collectively referred to as ASW) are provided. Each data line D is connected to one of the video signal lines V1 to V3 via the ASW. Specifically, the data line D1 is connected to the video signal line V1 via the switch SW1-1, and the data line D2 is connected to the video signal line V2 via the switch SW1-2. The data line D3 is connected to the video signal line V3 via the switch SW1-3, and the data line D4 is connected to the video signal line V1 via the switch SW2-1. The data line D5 is connected to the video signal line V2 via the switch SW2-2, and the data line D6 is connected to the video signal line V3 via the switch SW2-3. The data line D7 is connected to the video signal line V1 via the switch SW3-1, and the data line D8 is connected to the video signal line via the switch SW3-2. It is adapted to be connected to two data lines D9 is adapted to be connected to the video signal line V3 via the switch SW3-3.

相互に隣接する複数本、例えば3本のデータ線Dはブロックを形成しており、同一ブロック内のASWは、同一の制御信号により制御される。図28では、1つのブロックに3本のデータ線が属し、そのブロックが3つある例を示している。ASWを制御する制御信号には、シフトレジスタ103の出力信号SR1乃至SR3が用いられている。例えば、1つのブロックに属するスイッチSW1−1乃至SW1−3は、制御信号SR1によって制御されている。   A plurality of, for example, three data lines D adjacent to each other form a block, and the ASWs in the same block are controlled by the same control signal. FIG. 28 shows an example in which three data lines belong to one block and there are three such blocks. Output signals SR1 to SR3 of the shift register 103 are used as control signals for controlling the ASW. For example, the switches SW1-1 to SW1-3 belonging to one block are controlled by the control signal SR1.

一方、ゲートドライバ回路102には、シフトレジスタ104が設けられており、シフトレジスタ104の出力端子は各ゲート線Gに接続されている。   On the other hand, the gate driver circuit 102 is provided with a shift register 104, and an output terminal of the shift register 104 is connected to each gate line G.

次に、この液晶表示装置の動作を説明する。図29は、図28に示すデータドライバ回路の動作を示すタイミングチャートであり、図30は、図28に示すゲートドライバ回路の動作を示すタイミングチャートである。図29において、期間THは液晶表示装置の1本のゲート線により書き込みを制御される1行分の画素に映像信号を書き込む1水平期間を示している。   Next, the operation of this liquid crystal display device will be described. FIG. 29 is a timing chart showing the operation of the data driver circuit shown in FIG. 28, and FIG. 30 is a timing chart showing the operation of the gate driver circuit shown in FIG. In FIG. 29, a period TH indicates one horizontal period in which a video signal is written to pixels for one row whose writing is controlled by one gate line of the liquid crystal display device.

この水平期間THにおいて、ゲートドライバ回路102は1本のゲート線Gnにハイレベルの信号を出力し、この1本のゲート線Gnを選択する。そして、データドライバ回路101のシフトレジスタ103は、外部から入力される水平同期信号HSYNCに同期して、各ブロックのASWを制御する制御信号を順次出力していく。また、シフトレジスタ103の出力に同期して、映像信号がビデオ信号配線VD1乃至VD3に供給されるため、ブロック単位でデータ線Dに映像信号がサンプリングされる。図29においては、1つのブロックに3本のデータ線Dが含まれているため、3本のデータ線D毎に映像信号が書き込まれることになる。また、このとき、選択された1本のゲート線Gに、画素トランジスタTFTを導通状態とする電位が書き込まれているため、データ線にサンプリングされた映像信号は画素トランジスタTFTを介して画素容量Clc及び蓄積容量Csに書き込まれる。   In the horizontal period TH, the gate driver circuit 102 outputs a high-level signal to one gate line Gn, and selects this one gate line Gn. The shift register 103 of the data driver circuit 101 sequentially outputs a control signal for controlling the ASW of each block in synchronization with the horizontal synchronization signal HSYNC input from the outside. In addition, since the video signal is supplied to the video signal wirings VD1 to VD3 in synchronization with the output of the shift register 103, the video signal is sampled on the data line D in units of blocks. In FIG. 29, since three data lines D are included in one block, a video signal is written for each of the three data lines D. At this time, since the potential that makes the pixel transistor TFT conductive is written in the selected one gate line G, the video signal sampled on the data line passes through the pixel transistor TFT to the pixel capacitance Clc. And written in the storage capacitor Cs.

そして、図30に示す期間TVは液晶表示装置の1画面分の映像信号を書き込む1垂直期間を示している。この垂直期間TV内に、ゲートドライバ回路102は外部から入力される垂直同期信号VSYNCに同期して、ゲート線Gに1本ずつ順次画素トランジスタTFTを導通状態とする電圧を書き込んでいく。これらの動作を行うことにより液晶表示装置に2次元の映像を表示させることができる。   A period TV shown in FIG. 30 indicates one vertical period in which a video signal for one screen of the liquid crystal display device is written. During the vertical period TV, the gate driver circuit 102 sequentially writes a voltage for sequentially turning on the pixel transistors TFT to the gate line G one by one in synchronization with the vertical synchronization signal VSYNC input from the outside. By performing these operations, a two-dimensional image can be displayed on the liquid crystal display device.

このように、ブロック分割駆動法の利点は、液晶表示装置と外部回路との接続端子数を大幅に削減できることである。データドライバ回路、ゲートドライバ回路を動作させるために必要な端子数は電源も含めそれぞれ10本以下であり、ビデオ信号配線の本数も、液晶表示装置の解像度がXGA(横1024×縦768)を越える場合でも30本以下である。つまり、合計で50本程度の端子接続を行うことで、解像度がXGAを超える液晶表示装置を駆動することが可能となる。一方、ノート型パソコンのディスプレイに用いられているa−Si(アモルファスシリコン)TFTを用いた液晶表示装置では、同じ解像度の液晶表示装置を駆動するために3000本以上の端子接続を行わなければならない。これと比較して、ブロック分割駆動を行えば、端子接続数を著しく低減できる。   Thus, the advantage of the block division driving method is that the number of connection terminals between the liquid crystal display device and the external circuit can be greatly reduced. The number of terminals necessary for operating the data driver circuit and the gate driver circuit is 10 or less including the power supply, and the number of video signal wirings is also higher than the resolution of the liquid crystal display device XGA (width 1024 × length 768). Even if it is 30 or less. That is, by connecting about 50 terminals in total, it is possible to drive a liquid crystal display device having a resolution exceeding XGA. On the other hand, in a liquid crystal display device using an a-Si (amorphous silicon) TFT used for a display of a notebook personal computer, 3000 terminals or more must be connected in order to drive a liquid crystal display device having the same resolution. . Compared to this, the number of terminal connections can be significantly reduced by performing block division driving.

上述のブロック分割駆動法の他に、液晶表示装置への接続端子数を少なくする方法として、データ線に映像信号を供給するIC(Integrated circuit:回路)を液晶表示装置のガラス基板上に直接接続するCOG(チップオングラス)接続を用いた方法も考えられる。図31は、COG接続を使用した従来の液晶表示装置を示すブロック図である。COGによる液晶表示装置は、現在、携帯機器用ディスプレイとして多く用いられている方式である。   In addition to the block division drive method described above, as a method to reduce the number of connection terminals to the liquid crystal display device, an IC (Integrated Circuit) that supplies video signals to the data lines is directly connected to the glass substrate of the liquid crystal display device. A method using a COG (chip on glass) connection is also conceivable. FIG. 31 is a block diagram showing a conventional liquid crystal display device using a COG connection. A liquid crystal display device using COG is a system that is currently widely used as a display for portable devices.

図31に示すように、この液晶表示装置において、ゲート線、データ線、画素、ゲートドライバ回路の構成は、図28に示す液晶表示装置と同じである。そして、図28に示すデータドライバ回路101の替わりに、TFT側ガラス基板(図示せず)上にデータ線駆動IC111が搭載されている。このデータ線駆動IC111からは複数のビデオ信号線V1乃至V3が設けられており、各ビデオ信号線がASWを介して夫々複数のデータ線Dに接続されている。データ線駆動IC111の1つの出力端子(ビデオ信号線V)に接続された複数のASWは、夫々異なる制御線SP1乃至SP3により制御されている。なお、特に図示していないが、データ線駆動IC111を動作させるための信号及び電源は、液晶表示装置のガラス基板上に配置された電気配線を介して、外部から供給されている。   As shown in FIG. 31, in this liquid crystal display device, the configuration of the gate lines, data lines, pixels, and gate driver circuits is the same as that of the liquid crystal display device shown in FIG. In place of the data driver circuit 101 shown in FIG. 28, a data line driving IC 111 is mounted on a TFT side glass substrate (not shown). The data line driving IC 111 is provided with a plurality of video signal lines V1 to V3, and each video signal line is connected to a plurality of data lines D via ASW. A plurality of ASWs connected to one output terminal (video signal line V) of the data line driving IC 111 are controlled by different control lines SP1 to SP3, respectively. Although not particularly illustrated, a signal and power for operating the data line driving IC 111 are supplied from the outside through an electric wiring arranged on the glass substrate of the liquid crystal display device.

このような構成をとると、液晶表示装置を動作させるのに必要な接続端子数は、ゲートドライバ回路102を動作させる端子数が10程度と、データ線駆動IC111を動作させる端子数が百程度であり、a−SiTFT液晶表示装置と比較すれば圧倒的に少ない端子数となる。   With such a configuration, the number of connection terminals necessary to operate the liquid crystal display device is about 10 for operating the gate driver circuit 102 and about 100 for operating the data line driver IC 111. Yes, compared to an a-Si TFT liquid crystal display device, the number of terminals is overwhelmingly small.

次に、この液晶表示装置の動作を説明する。図32は、図31に示すデータ線駆動ICの動作を示すタイミングチャートであり、1水平期間の動作を示す図である。図32に示すように、1水平期間THは、3つの期間TB1乃至TB3に分けられている。期間TB1では、制御線SP1の電位がASWを導通状態とする電位となり、制御線SP1に接続されたASWが導通状態となりデータ線Dに映像信号が書き込まれる。その後、期間TB2では制御線SP2に接続されたASWが導通状態となり、期間TB3では制御線SP3に接続されたASWが導通状態となり、各ASWに接続されたデータ線Dに映像信号が書き込まれていく。このように、データ線駆動IC111の1つの出力端子にASWを介して接続された複数本のデータ線を1つのブロックとすると、ブロック内のデータ線に順次時分割で映像信号が書き込まれ、この動作が全てのブロックで同時に行われることになる。   Next, the operation of this liquid crystal display device will be described. FIG. 32 is a timing chart showing the operation of the data line driving IC shown in FIG. 31, and is a diagram showing the operation in one horizontal period. As shown in FIG. 32, one horizontal period TH is divided into three periods TB1 to TB3. In the period TB1, the potential of the control line SP1 becomes a potential that makes the ASW conductive, the ASW connected to the control line SP1 becomes conductive, and a video signal is written to the data line D. After that, the ASW connected to the control line SP2 becomes conductive in the period TB2, and the ASW connected to the control line SP3 becomes conductive in the period TB3, and the video signal is written to the data line D connected to each ASW. Go. As described above, when a plurality of data lines connected to one output terminal of the data line driving IC 111 via the ASW are made one block, video signals are sequentially written to the data lines in the block in a time division manner. The operation will be performed simultaneously in all blocks.

特公平6−80477号公報(図4)Japanese Patent Publication No. 6-80477 (Fig. 4) 特許第3428511号公報(段落0016)Japanese Patent No. 3428511 (paragraph 0016)

しかしながら、上述の従来の技術には、以下に示すような問題点がある。上述のブロック分割駆動を行う液晶表示装置及びCOG接続による液晶表示装置には、表示画質が劣化するという問題が生ずることが明らかとなっている。   However, the conventional techniques described above have the following problems. It is clear that the liquid crystal display device that performs block division driving and the liquid crystal display device that uses COG connection have a problem that display image quality deteriorates.

ブロック分割駆動法の場合、映像信号をブロック単位で書き込むブロックの端の部分とそれ以外の部分とで、同じ輝度の映像信号を書き込んだ場合でも輝度差が生じ、それが縦筋状のむらとなって認識されてしまう。図33は、図28に示すブロック分割駆動を行う液晶表示装置のASW付近の構成を示す等価回路図である。既に説明したとおり、この液晶表示装置では1水平期間にブロック単位で映像信号がデータ線に書き込まれていく。制御信号SR2により制御されるブロックに注目する。期間TB2でこのブロックに属するデータ線D4、D5、D6に映像信号が書き込まれ、期間の最後にASW(スイッチSW2−1乃至SW2−3)を非道通状態に戻す。次に期間TB3においてデータ線D7、D8、D9に映像信号の書き込みが開始される。   In the case of the block division driving method, even when a video signal with the same luminance is written between the end portion of the block where the video signal is written in units of blocks and the other portions, a luminance difference is generated, which results in uneven vertical stripes. Will be recognized. FIG. 33 is an equivalent circuit diagram showing a configuration in the vicinity of ASW of the liquid crystal display device that performs block division driving shown in FIG. As already described, in this liquid crystal display device, video signals are written to the data lines in units of blocks in one horizontal period. Note the block controlled by the control signal SR2. In the period TB2, video signals are written to the data lines D4, D5, and D6 belonging to this block, and the ASW (switches SW2-1 to SW2-3) is returned to the non-passing state at the end of the period. Next, in a period TB3, writing of video signals to the data lines D7, D8, and D9 is started.

このとき、データ線D6とデータ線D7の間には寄生容量Cp6−7による容量結合があり、データ線D7に信号が書き込まれてその電位が変動すると、これに伴い、データ線D6の電位も変動してしまう。この現象は全てのブロックにおいて生ずるため、ブロック境界部のデータ線の電位は、書き込まれた信号の電位からずれた電位となってしまう。もちろん、データ線間の寄生容量は隣接するデータ線間だけでなく、それよりも離れたデータ線間にも存在しており、厳密に言えば全てのデータ線の電位に誤差が生じていることになるが、寄生容量の大きさは隣り合う配線間で最も大きいため、ブロックの境界部に位置するデータ線の誤差電圧が最も大きくなる。この誤差電圧は画素の輝度差を生じさせ、これが同一データ線上の全ての画素に影響を与えるため、データ線に沿った縦筋状のむらが生ずる。   At this time, there is capacitive coupling due to the parasitic capacitance Cp6-7 between the data line D6 and the data line D7. When a signal is written to the data line D7 and its potential fluctuates, the potential of the data line D6 also changes accordingly. It will fluctuate. Since this phenomenon occurs in all the blocks, the potential of the data line at the block boundary is shifted from the potential of the written signal. Of course, the parasitic capacitance between data lines exists not only between adjacent data lines, but also between data lines that are further away from each other. Strictly speaking, there is an error in the potential of all data lines. However, since the magnitude of the parasitic capacitance is the largest between the adjacent wirings, the error voltage of the data line located at the boundary of the block becomes the largest. This error voltage causes a luminance difference between the pixels, which affects all the pixels on the same data line, causing vertical stripes along the data line.

この問題に対して、本発明者は、データ線にシールドを施すことにより、データ線間の寄生容量を少なくして縦筋むらを低減する方法を開発し、特許文献2において開示した。しかしながら、寄生容量を全く無くすことは困難であり、液晶表示装置に表示させる階調数を増やすと僅かに縦筋むらが視認できてしまう場合がある。   In order to solve this problem, the present inventor has developed a method of reducing the vertical stripe unevenness by reducing the parasitic capacitance between the data lines by shielding the data lines, and disclosed in Patent Document 2. However, it is difficult to eliminate the parasitic capacitance at all, and when the number of gradations displayed on the liquid crystal display device is increased, the vertical stripe unevenness may be slightly visible.

また、COG接続による液晶表示装置においても、データ線駆動ICの1つの出力端子に接続された複数のデータ線のうち、1本のデータ線に接続された画素列が、他の画素列に対して輝度が異なり、それが縦筋状のむらとして現れるという問題が生ずる。この原因を、図34を用いて説明する。図34は、図31に示すCOG接続による液晶表示装置のASW部付近の構成を示す等価回路図である。既に説明したとおり、データ線駆動回路の1出力が1水平期間に3本のデータ線を時分割書き込みするという動作を行う。   Also in a liquid crystal display device using a COG connection, a pixel column connected to one data line out of a plurality of data lines connected to one output terminal of the data line driving IC is different from other pixel columns. Therefore, there is a problem in that the brightness is different and it appears as vertical stripes. The cause of this will be described with reference to FIG. FIG. 34 is an equivalent circuit diagram showing a configuration in the vicinity of the ASW unit of the liquid crystal display device by the COG connection shown in FIG. As already described, one output of the data line driving circuit performs an operation of writing three data lines in a time division manner in one horizontal period.

データ線駆動IC111(図31参照)のビデオ信号線V2に接続されたデータ線D4乃至D6に注目する。期間TB1にてデータ線D4に信号が書き込まれ、その後ASWSW2−1が非道通状態となりデータ線D4はフローティングになる。次に、期間TB2でデータ線D5に信号が書き込まれる。そうすると、寄生容量Cp4−5により、データ線D5の信号書き込みによる電位変動が、容量カップリングによりデータ線D4の電位変動を引き起こす。   Attention is paid to the data lines D4 to D6 connected to the video signal line V2 of the data line driver IC 111 (see FIG. 31). In the period TB1, a signal is written to the data line D4. After that, the ASWSW2-1 becomes inactive and the data line D4 becomes floating. Next, a signal is written to the data line D5 in the period TB2. Then, due to the parasitic capacitance Cp4-5, potential fluctuation caused by signal writing of the data line D5 causes potential fluctuation of the data line D4 due to capacitive coupling.

次いで、期間TB3において、データ線D6に信号が書き込まれる。この書き込みによる影響で、データ線D5及びD7に電位変動が生ずる。また、この期間において、データ線D3にも信号の書き込みが行われるため、データ線D4はこの影響も受ける。つまり、データ線D4はデータ線D5及びD3の信号書き込みによる電位変動を受け、データ線D5は、データ線D6の信号書き込みによる電位変動の影響を受ける。データ線D6は、信号書き込み終了後、隣接するデータ線D5及びD7の信号書き込みが行われないため、電位変動の影響を受けない。この場合も、厳密に言えばデータ線間の寄生容量は隣接するデータ線間だけに生じている訳ではない。しかし、あるデータ線の電位に最も大きな影響を与えるのは隣り合うデータ線間の寄生容量である。   Next, in the period TB3, a signal is written to the data line D6. Due to the influence of this writing, potential fluctuation occurs in the data lines D5 and D7. In addition, during this period, signal writing is also performed on the data line D3, so that the data line D4 is also affected by this. That is, the data line D4 is subjected to potential fluctuation due to signal writing of the data lines D5 and D3, and the data line D5 is affected by potential fluctuation due to signal writing of the data line D6. The data line D6 is not affected by potential fluctuation because the signal writing of the adjacent data lines D5 and D7 is not performed after the signal writing is completed. Also in this case, strictly speaking, the parasitic capacitance between the data lines is not generated only between the adjacent data lines. However, it is the parasitic capacitance between adjacent data lines that has the greatest influence on the potential of a certain data line.

このように他のデータ線の信号書き込みによる電位変動の受け方が、データ線駆動回路の同一出力端子により駆動される複数のデータ線の間で異なるため、ブロック分割駆動を行う液晶表示装置と同様に、縦筋状のむらを生じさせることとなる。しかしながら現状、COG接続による液晶表示装置は、R、G、Bのカラーフィルターを設けた小型携帯端末用直視ディスプレイに用いられており、特にカラーフィルターをデータ線に沿ってストライプ状に配置し、且つ、データ線駆動ICの1出力が駆動するデータ線の数が3である場合には、データ線の寄生容量による電圧変動が生じていても、同一色のデータ線間では輝度変化が等しいため、縦筋状のむらとして視認されにくく今まであまり問題視されなかった。ただし、時分割数を3以上(例えば3の倍数)とした場合、及びカラーフィルターを付加せず3板式プロジェクタに用いた場合には、ブロック分割駆動を行う液晶表示装置と同様に大きな問題となる。   As described above, since the manner of receiving potential fluctuations due to signal writing of other data lines differs among a plurality of data lines driven by the same output terminal of the data line driving circuit, it is similar to a liquid crystal display device that performs block division driving. As a result, vertical stripes are generated. However, at present, the liquid crystal display device by COG connection is used for a direct-view display for small portable terminals provided with R, G, B color filters, and in particular, the color filters are arranged in stripes along the data lines, and When the number of data lines driven by one output of the data line driving IC is 3, even if the voltage variation due to the parasitic capacitance of the data line occurs, the luminance change is equal between the data lines of the same color. It has been difficult to see as vertical streaks, and has not been viewed as a problem so far. However, when the number of time divisions is set to 3 or more (for example, a multiple of 3), and when it is used in a three-plate projector without adding a color filter, it becomes a big problem as in a liquid crystal display device that performs block division driving. .

本発明はかかる問題点に鑑みてなされたものであって、1画素行の映像信号を時分割して書き込む液晶表示装置及びその駆動方法、並びにこの液晶表示装置が搭載されたプロジェクタ装置及び携帯端末装置において、時分割書き込みに伴う縦筋状のむらを解消することを目的とする。   The present invention has been made in view of such problems, and a liquid crystal display device that writes video signals of one pixel row in a time-sharing manner, a driving method thereof, and a projector device and a portable terminal equipped with the liquid crystal display device An object of the present invention is to eliminate vertical streaks associated with time division writing.

本発明に係る液晶表示装置は、行方向に延び相互に隣り合うn本毎にm個の組に組分けされた(n×m)本(n、mは2以上の整数)のデータ線と、列方向に延びる複数本のゲート線と、前記データ線と前記ゲート線との近接点毎に設けられた複数個の画素と、1画面分の画像を表示する1垂直期間内に前記ゲート線を順次選択するゲートドライバ回路と、このゲートドライバ回路が1本の前記ゲート線を選択している1水平期間に前記データ線に1画素行分の映像信号を出力するデータドライバ回路と、を有し、前記データドライバ回路は、前記組毎に設けられ前記映像信号を出力するm個の出力端子と、前記各組における第kのデータ線(kは1乃至nの整数)を前記出力端子に接続するか否かを切り替える第kのスイッチと、全ての前記第kのスイッチに共通接続されたn本の第kの制御線と、前記第kのスイッチを導通させる制御信号を前記第kの制御線に順次出力する駆動回路と、を有し、前記駆動回路は、前記水平期間内に前記n本の制御線に前記制御信号を出力する順序を、所定期間毎に異ならせるものであることを特徴とする。   The liquid crystal display device according to the present invention includes (n × m) (n and m are integers of 2 or more) data lines divided into m groups for every n adjacent to each other extending in the row direction. , A plurality of gate lines extending in the column direction, a plurality of pixels provided at adjacent points between the data lines and the gate lines, and the gate lines within one vertical period for displaying an image for one screen. And a data driver circuit that outputs a video signal for one pixel row to the data line in one horizontal period when the gate driver circuit selects one of the gate lines. The data driver circuit includes m output terminals provided for each set for outputting the video signal, and a kth data line (k is an integer from 1 to n) in each set as the output terminal. K-th switch that switches whether to connect or not An n-th k-th control line commonly connected to the k-th switch; and a drive circuit for sequentially outputting a control signal for conducting the k-th switch to the k-th control line, The circuit is characterized in that the order in which the control signals are output to the n control lines within the horizontal period is varied for each predetermined period.

本発明においては、水平期間内に各群に属するn本の制御線に制御信号を出力する順序を、所定期間毎に異ならせることにより、水平期間内に各群に属するデータ線に映像信号を出力する順序が垂直期間毎に異なり、電位が変動するデータ線を所定期間毎にばらつかせ、各群において特定の位置に配置されたデータ線の電位のみが変動することを防止できる。これにより、画像全体を見たときに、縦筋状のむらを解消することができる。前記所定期間毎としては、垂直期間毎でも良いし、1又は複数回の水平期間毎でも良い。   In the present invention, by changing the order in which the control signals are output to the n control lines belonging to each group within the horizontal period for each predetermined period, the video signal is transmitted to the data lines belonging to each group within the horizontal period. The output order is different for each vertical period, and the data lines whose potentials fluctuate are dispersed every predetermined period, so that only the potentials of the data lines arranged at specific positions in each group can be prevented from fluctuating. Thereby, when the whole image is seen, unevenness of the vertical stripe shape can be eliminated. The predetermined period may be a vertical period or one or a plurality of horizontal periods.

また、前記駆動回路は、前記水平期間内に前記n本の制御線に前記制御信号を出力する順序を、1又は複数回の前記水平期間毎に異ならせるものであることが好ましい。これにより、前記順番を垂直期間毎だけでなく、1又は複数回の水平期間毎にもばらつかせることができるため、縦筋状のむらをより効果的に解消することができる。   Further, it is preferable that the drive circuit changes the order of outputting the control signals to the n control lines within the horizontal period for each of the horizontal periods. As a result, the order can be varied not only for each vertical period but also for one or a plurality of horizontal periods, so that uneven vertical stripes can be more effectively eliminated.

本発明に係る他の液晶表示装置は、行方向に延び相互に隣り合うn本毎にm個の組に組分けされた(n×m)本(n、mは2以上の整数)のデータ線と、列方向に延びる複数本のゲート線と、前記データ線と前記ゲート線との近接点毎に設けられた複数個の画素と、1画面分の画像を表示する1垂直期間内に前記ゲート線を順次選択するゲートドライバ回路と、このゲートドライバ回路が1本の前記ゲート線を選択している1水平期間に前記データ線に1画素行分の映像信号を出力するデータドライバ回路と、を有し、前記データドライバ回路は、前記組毎に設けられ前記映像信号を出力するm個の出力端子と、前記各組における第kのデータ線(kは1乃至nの整数)を前記出力端子に接続するか否かを切り替える第kのスイッチと、全ての前記第kのスイッチに共通接続されたn本の第kの制御線と、前記第kのスイッチを導通させる制御信号を前記第kの制御線に順次出力する駆動回路と、を有し、前記駆動回路は、前記水平期間内に前記n本の制御線に前記制御信号を出力する順序を、1又は複数回の前記水平期間毎に異ならせるものであることを特徴とする。   In another liquid crystal display device according to the present invention, (n × m) (n and m are integers of 2 or more) data divided into m groups every n adjacent to each other extending in the row direction. A line, a plurality of gate lines extending in the column direction, a plurality of pixels provided at each proximity point of the data line and the gate line, and a vertical period for displaying an image for one screen. A gate driver circuit for sequentially selecting gate lines; a data driver circuit for outputting a video signal for one pixel row to the data line in one horizontal period when the gate driver circuit selects one of the gate lines; And the data driver circuit outputs m output terminals provided for each set and outputs the video signal, and the kth data line (k is an integer from 1 to n) in each set. The k-th switch that switches whether or not to connect to the terminal, and all N k-th control lines commonly connected to the k-th switch, and a drive circuit for sequentially outputting a control signal for conducting the k-th switch to the k-th control line, The drive circuit is characterized in that the order in which the control signals are output to the n control lines within the horizontal period is varied for each of the one or more horizontal periods.

本発明においては、水平期間内にn本の制御線に制御信号を出力する順序を、1又は複数回の水平期間毎に異ならせることにより、電位が変動するデータ線を1又は複数回の水平期間毎にばらつかせ、各群において特定の位置に配置されたデータ線の電位のみが変動することを防止できる。これにより、縦筋状のむらを解消することができる。   In the present invention, by changing the order in which the control signals are output to the n control lines in the horizontal period for each one or a plurality of horizontal periods, the data line whose potential is changed is changed to one or a plurality of horizontal lines. It is possible to prevent the fluctuation of only the potential of the data line arranged at a specific position in each group by varying the period. Thereby, vertical stripe-like unevenness can be eliminated.

また、前記液晶表示装置は、外部から入力される映像信号を少なくとも1画面分記憶し、次の1画面分の映像信号が入力される期間に、記憶された前記1画面分の映像信号を、外部から入力されたときの周波数のt倍(tは2以上の整数)の周波数で読み出し、この読み出した映像信号を前記データドライバ回路に対してt回出力する信号処理回路を有することが好ましい。これにより、前記信号処理回路が出力する時間的に圧縮された映像信号に基づいて表示を行うことにより、水平期間内にn本の制御線に制御信号を出力する順序を、より頻繁に変更することができる。これにより、縦筋状のむらをより一層確実に防止することができる。   Further, the liquid crystal display device stores at least one screen of a video signal input from the outside, and stores the stored video signal for the one screen during a period in which the video signal for the next one screen is input. It is preferable to have a signal processing circuit that reads out at a frequency t times (t is an integer of 2 or more) the frequency when input from the outside, and outputs the read video signal to the data driver circuit t times. As a result, the order of outputting the control signals to the n control lines in the horizontal period is changed more frequently by performing display based on the temporally compressed video signal output from the signal processing circuit. be able to. Thereby, vertical stripe-shaped unevenness can be more reliably prevented.

このとき、前記液晶表示装置が、その上に前記データ線及び前記ゲート線が形成された第1の基板と、この第1の基板との間で液晶層を挟む第2の基板と、前記第1の基板上に前記画素毎に設けられ前記データ線から前記映像信号が印加される画素電極と、前記第2の基板上に設けられた対向電極と、を有し、前記データドライバ回路は、前記垂直期間毎に前記対向電極に対して同じ極性を持つ前記映像信号を前記データ線に出力するものであってもよい。   At this time, the liquid crystal display device includes a first substrate on which the data lines and the gate lines are formed, a second substrate that sandwiches a liquid crystal layer between the first substrate, and the first substrate. A pixel electrode provided for each pixel on one substrate to which the video signal is applied from the data line, and a counter electrode provided on the second substrate, and the data driver circuit includes: The video signal having the same polarity with respect to the counter electrode may be output to the data line every vertical period.

更に、前記液晶表示装置が前記垂直期間中に複数色の光を順次出射する光源により照射されるものであり、前記ゲートドライバ回路が、前記光源の動作に同期して、前記垂直期間中に前記ゲート線を複数回走査するものであり、前記データドライバ回路が、前記光源の動作に同期して、前記垂直期間中に複数色の画像に相当する映像信号を順次出力するものであってもよい。これにより、カラーフィルターを設けることなく、時分割方式によりカラー画像を表示することができる。   Further, the liquid crystal display device is irradiated by a light source that sequentially emits light of a plurality of colors during the vertical period, and the gate driver circuit is synchronized with the operation of the light source during the vertical period. The gate line may be scanned a plurality of times, and the data driver circuit may sequentially output video signals corresponding to a plurality of color images during the vertical period in synchronization with the operation of the light source. . Thereby, a color image can be displayed by a time division method without providing a color filter.

本発明に係るプロジェクタ装置は、前記液晶表示装置を有することを特徴とする。   A projector device according to the present invention includes the liquid crystal display device.

本発明に係る他のプロジェクタ装置は、光源と、この光源から出射された光を複数色の光に分離する分離手段と、前記分離された光の夫々の光路に介在し前記分離された光が透過することによりこの分離された光に画像を付加するカラーフィルターが設けられていない複数の前記液晶表示装置と、この複数の液晶表示装置を透過した光を合成するプリズムと、を有することを特徴とする。   Another projector device according to the present invention includes a light source, a separating unit that separates light emitted from the light source into light of a plurality of colors, and the separated light interposed in each optical path of the separated light. A plurality of liquid crystal display devices that are not provided with a color filter that adds an image to the separated light by transmitting the light, and a prism that combines the light transmitted through the plurality of liquid crystal display devices. And

本発明に係る携帯端末装置は、前述の時分割方式によりカラー画像を表示する液晶表示装置又はカラーフィルターが設けられた液晶表示装置を有することを特徴とする。   A portable terminal device according to the present invention includes a liquid crystal display device that displays a color image by the above-described time division method or a liquid crystal display device provided with a color filter.

本発明に係る液晶表示装置の駆動方法は、行方向に延び相互に隣り合うn本毎にm個の組に組分けされた(n×m)本(n、mは2以上の整数)のデータ線と、列方向に延びる複数本のゲート線と、前記データ線と前記ゲート線との近接点毎に設けられた複数個の画素と、を備えた液晶表示装置の駆動方法において、前記ゲート線を順次選択すると共に前記データ線に対して前記映像信号を出力することにより前記画素に1画面分の画像を表示させる垂直期間を繰り返し実施し、前記垂直期間毎に、1本の前記ゲート線が選択されている間に前記データ線に1画素行分の映像信号を出力する水平期間を全ての前記ゲート線について順次実施し、前記水平期間毎に、前記各組における第kのデータ線(kは1乃至nの整数)に前記映像信号を順次出力し、前記水平期間内に前記n本のデータ線に前記映像信号を出力する順序を、前記垂直期間毎に異ならせることを特徴とする。   The driving method of the liquid crystal display device according to the present invention includes (n × m) (n and m are integers of 2 or more) divided into m groups for every n adjacent to each other extending in the row direction. In the method of driving a liquid crystal display device comprising: a data line; a plurality of gate lines extending in a column direction; and a plurality of pixels provided at each proximity point between the data line and the gate line. By sequentially selecting lines and outputting the video signal to the data lines, a vertical period in which an image for one screen is displayed on the pixels is repeatedly performed, and one gate line is provided for each vertical period. A horizontal period for outputting a video signal for one pixel row to the data line is sequentially performed for all the gate lines, and the kth data line in each set (for each horizontal period) is selected. k is an integer from 1 to n) Output, a sequence for outputting the video signal to the n data lines in said horizontal period, and wherein the varied for each of the vertical period.

本発明に係る他の液晶表示装置の駆動方法は、行方向に延び相互に隣り合うn本毎にm個の組に組分けされた(n×m)本(n、mは2以上の整数)のデータ線と、列方向に延びる複数本のゲート線と、前記データ線と前記ゲート線との近接点毎に設けられた複数個の画素と、を備えた液晶表示装置の駆動方法において、前記ゲート線を順次選択すると共に前記データ線に対して前記映像信号を出力することにより前記画素に1画面分の画像を表示させる垂直期間を繰り返し実施し、前記垂直期間毎に、1本の前記ゲート線が選択されている間に前記データ線に1画素行分の映像信号を出力する水平期間を全ての前記ゲート線について順次実施し、前記水平期間毎に、前記各組における第kのデータ線(kは1乃至nの整数)に前記映像信号を順次出力し、前記水平期間内に前記n本のデータ線に前記映像信号を出力する順序を、1又は複数回の前記水平期間毎に異ならせることを特徴とする。   In another liquid crystal display device driving method according to the present invention, (n × m) (n and m are integers of 2 or more) divided into m groups for every n adjacent to each other extending in the row direction. ) Data lines, a plurality of gate lines extending in the column direction, and a plurality of pixels provided at each proximity point of the data lines and the gate lines. By sequentially selecting the gate lines and outputting the video signal to the data lines, a vertical period for displaying an image for one screen on the pixels is repeatedly performed, and one vertical line is displayed for each vertical period. A horizontal period in which a video signal for one pixel row is output to the data line while the gate line is selected is sequentially performed for all the gate lines, and the kth data in each set is output for each horizontal period. The video signal on a line (k is an integer from 1 to n) Sequentially outputs, the n number of the order to output the video signals to the data lines, and wherein the varied for each of the horizontal period of one or more times within said horizontal period.

本発明によれば、水平期間内に各群に属するデータ線に映像信号を出力する順序を、垂直期間毎に異ならせることにより、電位が変動するデータ線を垂直期間毎にばらつかせ、各群において特定の位置に配置されたデータ線の電位のみが変動することを防止できる。これにより、縦筋状のむらを解消することができる。   According to the present invention, the order in which the video signals are output to the data lines belonging to each group within the horizontal period is varied for each vertical period, thereby causing the data lines whose potentials vary to vary for each vertical period. Only the potential of the data line arranged at a specific position in the group can be prevented from changing. Thereby, vertical stripe-like unevenness can be eliminated.

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第1の実施形態について説明する。図1は、本実施形態に係る液晶表示装置を示すブロック図である。図1に示すように、この液晶表示装置1においては、TFT側ガラス基板(図示せず)と、対向側ガラス基板(図示せず)とが相互に平行に設けられており、両基板間に液晶層(図示せず)が配置されている。   Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings. First, a first embodiment of the present invention will be described. FIG. 1 is a block diagram showing a liquid crystal display device according to this embodiment. As shown in FIG. 1, in this liquid crystal display device 1, a TFT side glass substrate (not shown) and a counter side glass substrate (not shown) are provided in parallel to each other, and between the two substrates. A liquid crystal layer (not shown) is disposed.

そして、TFT側ガラス基板上に、行方向、即ち図示の縦方向に延びるデータ線D1乃至D9(総称してデータ線Dともいう)が設けられており、同じTFT側ガラス基板上に、列方向、即ち図示の横方向に延びるゲート線G1乃至G6(総称してデータ線Gともいう)が設けられている。そして、データ線D1乃至D9とゲート線G1乃至G6との近接点毎に、画素2が形成されている。即ち、この液晶表示装置においては、複数個の画素がマトリクス状に配列されている。   On the TFT side glass substrate, data lines D1 to D9 (collectively referred to as data lines D) extending in the row direction, that is, in the illustrated vertical direction are provided, and on the same TFT side glass substrate, the column direction That is, gate lines G1 to G6 (collectively referred to as data lines G) extending in the illustrated horizontal direction are provided. A pixel 2 is formed at each proximity point between the data lines D1 to D9 and the gate lines G1 to G6. That is, in this liquid crystal display device, a plurality of pixels are arranged in a matrix.

各画素2においては、各1個の画素薄膜トランジスタTFT、蓄積容量Cs及び画素電極Epが設けられている。画素薄膜トランジスタTFTのソース・ドレインの一方はデータ線Dに接続されており、他方が蓄積容量Csの一方の電極及び画素電極Epに接続されており、ゲートはゲート線Gに接続されている。また、蓄積容量Csの他方の電極には接地電位が印加されている。更に、対向側ガラス基板上における各画素に相当する位置には、対向電極Eoが設けられており、画素電極Epと対向電極Eoとの間には画素容量Clcが形成されている。本実施形態においては、蓄積容量Csの他方の電極には接地電位が印加されているが、必ずしも接地電位である必要はない。   Each pixel 2 is provided with one pixel thin film transistor TFT, a storage capacitor Cs, and a pixel electrode Ep. One of the source and drain of the pixel thin film transistor TFT is connected to the data line D, the other is connected to one electrode of the storage capacitor Cs and the pixel electrode Ep, and the gate is connected to the gate line G. A ground potential is applied to the other electrode of the storage capacitor Cs. Further, a counter electrode Eo is provided at a position corresponding to each pixel on the counter side glass substrate, and a pixel capacitor Clc is formed between the pixel electrode Ep and the counter electrode Eo. In the present embodiment, the ground potential is applied to the other electrode of the storage capacitor Cs, but it is not necessarily required to be the ground potential.

また、TFT側ガラス基板上における複数個の画素2が形成された領域の外部には、データ線Dを駆動するデータドライバ回路3、及びゲート線Gを駆動するゲートドライバ回路4が形成されている。データドライバ回路3においては、データ線駆動回路5及びアナログスイッチ(ASW)SW1−1乃至SW3−3(以下、総称してASWともいう)が設けられている。データ線駆動回路5の出力端子は、ビデオ信号線V1乃至V3に接続されている。データ線駆動回路5はこのビデオ信号線V1乃至V3に対して映像信号を出力するものである。   Further, a data driver circuit 3 for driving the data line D and a gate driver circuit 4 for driving the gate line G are formed outside the region where the plurality of pixels 2 are formed on the TFT side glass substrate. . In the data driver circuit 3, a data line driving circuit 5 and analog switches (ASW) SW1-1 to SW3-3 (hereinafter also collectively referred to as ASW) are provided. The output terminal of the data line driving circuit 5 is connected to the video signal lines V1 to V3. The data line driving circuit 5 outputs video signals to the video signal lines V1 to V3.

更に、相互に隣接する複数本、例えば3本のデータ線Dは、1つのブロック(組)を形成している。例えば、データ線D1乃至D3が第1の組に属しており、データ線D4乃至D6が第2の組に属しており、データ線D7乃至D9が第3の組に属している。そして、データ線駆動回路5には、上述のデータ線の組毎に1個ずつ割り当てられた合計3個の出力端子が設けられており、この3個の出力端子が夫々ビデオ信号線V1乃至V3に接続されている。   Further, a plurality of, for example, three data lines D adjacent to each other form one block (set). For example, the data lines D1 to D3 belong to the first group, the data lines D4 to D6 belong to the second group, and the data lines D7 to D9 belong to the third group. The data line driving circuit 5 is provided with a total of three output terminals, one for each of the above-described data line groups, and these three output terminals are video signal lines V1 to V3, respectively. It is connected to the.

また、各ビデオ信号線は、夫々ASWを介して各データ線Dに接続されるようになっている。具体的には、ビデオ信号線V1はスイッチSW1−1乃至SW1−3を介して夫々データ線D1乃至D3に接続されるようになっており、ビデオ信号線V2はスイッチSW2−1乃至SW2−3を介して夫々データ線D4乃至6に接続されるようになっており、ビデオ信号線V3はスイッチSW3−1乃至SW3−3を介して夫々データ線D7乃至D9に接続されるようになっている。   Each video signal line is connected to each data line D via an ASW. Specifically, the video signal line V1 is connected to the data lines D1 to D3 via the switches SW1-1 to SW1-3, respectively, and the video signal line V2 is connected to the switches SW2-1 to SW2-3. Are connected to the data lines D4 to D6, respectively, and the video signal line V3 is connected to the data lines D7 to D9 via the switches SW3-1 to SW3-3, respectively. .

これを一般的に表現すれば、データ線駆動回路5においては、各組に夫々n本(本実施形態では3本)のデータ線Dが属しており、各組における第k(kは1乃至nの整数)のデータ線Dをビデオ信号線に接続するか否かを切り替える第kのスイッチが設けられている。この第kのスイッチの数は組数と同じであり、例えば3である。即ち、組数をmとすれば、出力端子、ビデオ信号線、第kのスイッチの数は夫々m個であり、スイッチの合計数はデータ線Dの数と同じ(m×n)個、例えば9個である。   Expressing this generally, in the data line driving circuit 5, n data lines D (three in this embodiment) belong to each group, and the k-th (k is 1 through 1) in each group. There is provided a k-th switch for switching whether or not to connect the data line D (integer of n) to the video signal line. The number of the k-th switch is the same as the number of sets, for example, 3. That is, if the number of sets is m, the number of output terminals, video signal lines, and k-th switches is m, and the total number of switches is the same as the number of data lines D (m × n). Nine.

また、データ線駆動回路5には、各組における第kのスイッチに共通接続される第kの制御線が合計でn本設けられている。例えば、本実施形態においては、3本の制御線SP1乃至SP3が設けられている。そして、制御線SP1がスイッチSW1−1、SW2−1及びSW3−1に接続されており、制御線SP2がスイッチSW1−2、SW2−2及びSW3−2に接続されており、制御線SP3がスイッチSW1−3、SW2−3及びSW3−3に接続されている。また、データ線駆動回路5には駆動回路6が設けられており、この駆動回路6の出力端子に、制御線SP1乃至SP3が接続されている。   The data line driving circuit 5 is provided with a total of n k-th control lines commonly connected to the k-th switch in each group. For example, in the present embodiment, three control lines SP1 to SP3 are provided. The control line SP1 is connected to the switches SW1-1, SW2-1 and SW3-1, the control line SP2 is connected to the switches SW1-2, SW2-2 and SW3-2, and the control line SP3 is The switches SW1-3, SW2-3, and SW3-3 are connected. Further, the data line driving circuit 5 is provided with a driving circuit 6, and control lines SP 1 to SP 3 are connected to output terminals of the driving circuit 6.

なお、スイッチSW1−1乃至SW3−3は例えば薄膜トランジスタ(TFT)により構成されており、各TFTのソース・ドレインの一方にデータ線駆動回路5が接続されており、他方にデータ線Dが接続されており、ゲートに制御線SP1乃至SP3が接続されている。これにより、例えば、制御線SP1の電位がハイレベルになったときに、スイッチSW1−1、SW2−1及びSW3−1が導通状態となり、ビデオ信号線V1、V2及びV3が夫々データ線D1、D4及びD7に接続され、制御線SP1の電位がロウレベルになったときに、スイッチSW1−1、SW2−1及びSW3−1が非導通状態となり、データ線D1、D4及びD7がフローティング状態となる。   The switches SW1-1 to SW3-3 are constituted by, for example, thin film transistors (TFTs). The data line driving circuit 5 is connected to one of the source and drain of each TFT, and the data line D is connected to the other. The control lines SP1 to SP3 are connected to the gate. Thereby, for example, when the potential of the control line SP1 becomes high level, the switches SW1-1, SW2-1, and SW3-1 are turned on, and the video signal lines V1, V2, and V3 are respectively connected to the data line D1, When connected to D4 and D7 and the potential of the control line SP1 becomes low level, the switches SW1-1, SW2-1 and SW3-1 become non-conductive, and the data lines D1, D4 and D7 become floating. .

なお、本実施形態においては、データ線が9本、ゲート線が6本で、隣接する3本のデータ線が1つの組に属し、データ線駆動回路5の1出力端子にASWを介して接続される例を示しているが、本発明はこれに限定されず、データ線の数、ゲート線の数、1つの組に属するデータ線の数は、本発明の本質には影響を与えない。   In this embodiment, there are nine data lines, six gate lines, and three adjacent data lines belong to one set, and are connected to one output terminal of the data line driving circuit 5 via the ASW. However, the present invention is not limited to this, and the number of data lines, the number of gate lines, and the number of data lines belonging to one set do not affect the essence of the present invention.

次に、上述の如く構成された本実施形態に係る液晶表示装置の動作、即ち、本実施形態に係る液晶表示装置の駆動方法について説明する。図2乃至図4は、横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置の動作を示すタイミングチャートであり、図2はある垂直期間の動作を示し、図3は図2に示す垂直期間の次の垂直期間の動作を示し、図4は図3に示す垂直期間の次の垂直期間の動作を示す。   Next, the operation of the liquid crystal display device according to this embodiment configured as described above, that is, the driving method of the liquid crystal display device according to this embodiment will be described. 2 to 4 are timing charts showing the operation of the liquid crystal display device according to the present embodiment, where time is taken on the horizontal axis and the potential of each wiring is taken on the vertical axis, and FIG. 2 shows the operation in a certain vertical period. 3 shows the operation in the vertical period next to the vertical period shown in FIG. 2, and FIG. 4 shows the operation in the vertical period next to the vertical period shown in FIG.

本実施形態においては、ゲートドライバ回路4が全てのゲート線Gを順次選択すると共に、データドライバ回路3が全てのデータ線Dに対して映像信号を出力することにより、複数の画素2からなる画面に1画面分の画像を表示させる垂直期間を繰り返し実施する。そして、各垂直期間において、1本のゲート線Gが選択されている間にデータ線Dに1画素行分の映像信号を出力する水平期間を、全てのゲート線Gについて順次実施する。   In the present embodiment, the gate driver circuit 4 sequentially selects all the gate lines G, and the data driver circuit 3 outputs a video signal to all the data lines D, whereby a screen composed of a plurality of pixels 2 is formed. A vertical period for displaying an image for one screen is repeatedly performed. In each vertical period, a horizontal period in which a video signal for one pixel row is output to the data line D while one gate line G is selected is sequentially performed for all the gate lines G.

図2に示す期間THは、ゲートドライバ回路4により1本のゲート線G1が選択され、この1本のゲート線G1に接続された1画素行に映像信号を書き込む1水平期間を示している。そして、この1水平期間をほぼ3等分した各期間TB1乃至TB3において、駆動回路6が、ASWを制御する制御線SP1乃至SP3の何れかの電位を、ASWが導通状態となる電位、例えばハイレベルの電位とする。即ち、制御線SP1乃至SP3にパルスを印加する。図2に示す垂直期間においては、期間TB1において制御線SP1にパルスを印加し、期間TB2において制御線SP2にパルスを印加し、期間TB3において制御線SP3にパルスを印加する。これにより、期間TB1ではスイッチSW1−1、SW2−1、SW3−1が導通状態となり、データ線D1、D4、D7が夫々ビデオ信号線V1、V2、V3に接続される。また、期間TB2ではスイッチSW1−2、SW2−2、SW3−2が導通状態となり、データ線D2、D5、D8が夫々ビデオ信号線V1、V2、V3に接続される。更に、期間TB3ではスイッチSW1−3、SW2−3、SW3−3が導通状態となり、データ線D3、D6、D9が夫々ビデオ信号線V1、V2、V3に接続される。本実施形態では、1水平期間をほぼ3等分して期間TB1乃至TB3としているが、必ずしも等分する必要はない。   A period TH shown in FIG. 2 indicates one horizontal period in which one gate line G1 is selected by the gate driver circuit 4 and a video signal is written in one pixel row connected to the one gate line G1. In each period TB1 to TB3 obtained by dividing the horizontal period into approximately three equal parts, the drive circuit 6 sets the potential of any of the control lines SP1 to SP3 for controlling the ASW to a potential at which the ASW becomes conductive, for example, a high level. Level potential. That is, a pulse is applied to the control lines SP1 to SP3. In the vertical period shown in FIG. 2, a pulse is applied to the control line SP1 in the period TB1, a pulse is applied to the control line SP2 in the period TB2, and a pulse is applied to the control line SP3 in the period TB3. Thereby, in the period TB1, the switches SW1-1, SW2-1, and SW3-1 are turned on, and the data lines D1, D4, and D7 are connected to the video signal lines V1, V2, and V3, respectively. In the period TB2, the switches SW1-2, SW2-2, and SW3-2 are turned on, and the data lines D2, D5, and D8 are connected to the video signal lines V1, V2, and V3, respectively. Further, in the period TB3, the switches SW1-3, SW2-3, and SW3-3 are turned on, and the data lines D3, D6, and D9 are connected to the video signal lines V1, V2, and V3, respectively. In this embodiment, one horizontal period is roughly divided into three periods TB1 to TB3. However, it is not always necessary to equally divide the period.

一方、データ線駆動回路5は、期間TB1においてビデオ信号線V1にデータ線D1とゲート線G1の交点の画素(以下画素(D1,G1)と略す)に書き込むべき信号を出力し、ビデオ信号線V2に画素(D4,G1)、ビデオ信号線V3に画素(D7,G1)に書き込むべき信号を出力する。同様に期間TB2には、画素(D2,G1)、画素(D5,G1)、画素(D8,G1)に書き込むべき信号を、夫々ビデオ信号線V1、V2、V3に出力し、期間TB3には、画素(D3,G1)、画素(D6,G1)、画素(D9,G1)に書き込むべき信号を、夫々ビデオ信号線V1、V2、V3に出力する。   On the other hand, the data line driving circuit 5 outputs a signal to be written to a pixel at the intersection of the data line D1 and the gate line G1 (hereinafter abbreviated as pixels (D1, G1)) to the video signal line V1 in the period TB1. The pixel (D4, G1) is output to V2, and a signal to be written to the pixel (D7, G1) is output to the video signal line V3. Similarly, in the period TB2, signals to be written to the pixels (D2, G1), the pixels (D5, G1), and the pixels (D8, G1) are output to the video signal lines V1, V2, and V3, respectively, and in the period TB3, The signals to be written to the pixels (D3, G1), the pixels (D6, G1), and the pixels (D9, G1) are output to the video signal lines V1, V2, and V3, respectively.

このとき、この水平期間にゲート線G1に画素TFTを導通状態とする電圧のパルスが印加されているため、ゲート線G1に接続された各画素にデータ線に保持された映像信号電圧が書き込まれる。即ち、ゲート線G1に接続された画素薄膜トランジスタTFTが導通状態となり、データ線Dがこの画素薄膜トランジスタTFTを介して画素電極Ep及び蓄積容量Csの一方の電極に接続され、画素容量Clc及び蓄積容量Csに映像信号に応じた電荷が蓄積されると共に、画素電極Epと対向電極Eoとの間の液晶層が配向し、画像の一部分を形成する。そして、上述の水平期間の動作を全てのゲート線に対して行うことにより、1画面分の映像信号を全ての画素2に書き込み、画面全体で1画面を表示することができる。   At this time, since a voltage pulse for making the pixel TFT conductive is applied to the gate line G1 during this horizontal period, the video signal voltage held in the data line is written to each pixel connected to the gate line G1. . That is, the pixel thin film transistor TFT connected to the gate line G1 becomes conductive, the data line D is connected to one of the pixel electrode Ep and the storage capacitor Cs via the pixel thin film transistor TFT, and the pixel capacitor Clc and the storage capacitor Cs. In addition, charges corresponding to the video signal are accumulated, and the liquid crystal layer between the pixel electrode Ep and the counter electrode Eo is aligned to form a part of the image. Then, by performing the operation in the horizontal period described above for all the gate lines, the video signal for one screen can be written to all the pixels 2 and one screen can be displayed on the entire screen.

次に、図3に示すように、図2に示す垂直期間に続く垂直期間においては、期間TB1に制御線SP2にパルスを印加し、スイッチSW1−2、SW2−2、SW3−2を導通状態とし、データ線D2、D5、D8に映像信号を書き込み、期間TB2に制御線SP3にパルスを印加し、スイッチSW1−3、SW2−3、SW3−3を導通状態とし、データ線D3、D6、D9に映像信号を書き込み、期間TB3に制御線SP1にパルスを印加し、スイッチSW1−1、SW2−1、SW3−1を導通状態とし、データ線D1、D4、D7に映像信号を書き込む。   Next, as shown in FIG. 3, in the vertical period following the vertical period shown in FIG. 2, a pulse is applied to the control line SP2 in the period TB1, and the switches SW1-2, SW2-2, and SW3-2 are turned on. The video signal is written to the data lines D2, D5, D8, a pulse is applied to the control line SP3 in the period TB2, the switches SW1-3, SW2-3, SW3-3 are turned on, and the data lines D3, D6, A video signal is written to D9, a pulse is applied to the control line SP1 in the period TB3, the switches SW1-1, SW2-1, and SW3-1 are turned on, and the video signals are written to the data lines D1, D4, and D7.

次に、図4に示すように、図3に示す垂直期間に続く垂直期間においては、期間TB1に制御線SP3にパルスを印加し、データ線D3、D6、D9に映像信号を書き込み、期間TB2に制御線SP1にパルスを印加し、データ線D1、D4、D7に映像信号を書き込み、期間TB3に制御線SP2にパルスを印加し、データ線D2、D5、D8に映像信号を書き込む。   Next, as shown in FIG. 4, in the vertical period following the vertical period shown in FIG. 3, a pulse is applied to the control line SP3 in the period TB1, video signals are written to the data lines D3, D6, and D9, and the period TB2 A pulse is applied to the control line SP1, a video signal is written to the data lines D1, D4, and D7, a pulse is applied to the control line SP2 in the period TB3, and a video signal is written to the data lines D2, D5, and D8.

図3及び図4に示す垂直期間においては、1水平期間における映像信号のデータ線への書き込み順序が図2に示す垂直期間と異なるだけであり、それ以外の動作は図2における垂直期間の動作と同じであり、夫々1画面分の映像信号を表示する。上述の動作により、連続する3回の垂直期間毎にデータ線駆動回路が各データ線を時分割書き込みする順番が変わるという動作を実現していることになる。即ち、映像信号をデータ線に出力する順序が3通りあり、3回の連続する垂直期間からなる1周期毎に、3通りの順序を繰り返し実施する。   In the vertical period shown in FIGS. 3 and 4, only the video signal writing order in one horizontal period is different from the vertical period shown in FIG. 2, and the other operations are the operations in the vertical period shown in FIG. And display a video signal for one screen each. By the above-described operation, an operation is realized in which the order in which the data line driving circuit performs time-division writing of each data line is changed every three consecutive vertical periods. That is, there are three orders for outputting video signals to the data lines, and the three orders are repeatedly performed for each period composed of three consecutive vertical periods.

次に、本実施形態の効果について説明する。本実施形態によれば、データ線に沿った縦筋状の輝度むらを大幅に減少させることができる。その理由について以下に説明する。前述の如く、縦筋状の輝度むらは、1水平期間に、データ線に時分割で順次信号を書き込む駆動方法において、他のデータ線に信号を書き込む際に寄生容量を介して生ずる電位の変動が、信号を書き込む順序に依存してデータ線間で異なるために生ずる。しかしながら、本実施形態によれば、垂直期間毎に1水平期間内にデータ線に信号を書き込む順序が変化するため、常に同一のデータ線に大きな電位変動が生ずることを防止でき、縦筋状のむらを低減することができる。   Next, the effect of this embodiment will be described. According to the present embodiment, it is possible to significantly reduce the vertical stripe-shaped luminance unevenness along the data line. The reason will be described below. As described above, in the driving method in which signals are sequentially written in time division on a data line in one horizontal period, fluctuations in potential caused through parasitic capacitance when signals are written on other data lines as described above. Occurs because the data lines differ depending on the order in which signals are written. However, according to the present embodiment, the order in which signals are written to the data lines within one horizontal period changes every vertical period, so that it is possible to prevent large potential fluctuations from always occurring on the same data line, and vertical stripe unevenness. Can be reduced.

また、その順序の変わる周期がデータ線駆動回路の1出力が駆動するデータ線の数と等しい3垂直期間で一巡することで、データ線の電位変動が各データ線で均一化するため、結果として生ずる輝度差も平均化されて、縦筋状のむらとして視認されにくくなる。   Further, since the cycle in which the order is changed makes a round in 3 vertical periods equal to the number of data lines driven by one output of the data line driving circuit, the potential fluctuations of the data lines are made uniform in each data line. The resulting luminance difference is also averaged and becomes difficult to be visually recognized as vertical stripes.

次に、本発明の第2の実施形態について説明する。図5乃至図7は、横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置の動作を示すタイミングチャートであり、図5はある垂直期間における連続する複数の水平期間の動作を示し、図6は図5に示す垂直期間の次の垂直期間における連続する複数の水平期間の動作を示し、図7は図6に示す垂直期間の次の垂直期間における連続する複数の水平期間の動作を示す。本実施形態に係る液晶表示装置の構成は、前述の第1の実施形態と同様であり、駆動回路6の信号発生順序だけが前述の第1の実施形態と異なっている。   Next, a second embodiment of the present invention will be described. 5 to 7 are timing charts showing the operation of the liquid crystal display device according to this embodiment, with time on the horizontal axis and the potential of each wiring on the vertical axis. FIG. 6 shows the operation of a plurality of horizontal periods, FIG. 6 shows the operation of a plurality of consecutive horizontal periods in the next vertical period shown in FIG. 5, and FIG. 7 shows the next vertical period of the vertical period shown in FIG. The operation | movement of several continuous horizontal periods in is shown. The configuration of the liquid crystal display device according to the present embodiment is the same as that of the first embodiment, and only the signal generation order of the drive circuit 6 is different from that of the first embodiment.

図5に示す期間TH3k、TH3k+1、TH3k+2及びTH3(k+1)は、夫々水平期間を示しており、各水平期間はほぼ3等分された3つの期間TB1、TB2、TB3に分割されている。水平期間TH3kの期間TB1では、制御線SP1にASWが導通状態となる電位のパルスを印加し、データ線D1、D4、D7に映像信号を書き込む。また、期間TB2では制御線SP2にパルスを印加し、データ線D2、D5、D8に映像信号を書き込む。更に、期間TB3では制御線SP3にパルスを印加し、データ線D3、D6、D9に映像信号を書き込む。次の水平期間であるTH3k+1では、期間TB1にデータ線D2、D5、D8に映像信号を書き込み、期間TB2にデータ線D3、D6、D9に映像信号を書き込み、期間TB3にデータ線D1、D4、D7に映像信号を書き込む。このように、図5に示す垂直期間において、水平期間毎にデータ線に信号を書き込む順序を異ならせる。   Periods TH3k, TH3k + 1, TH3k + 2 and TH3 (k + 1) shown in FIG. 5 each indicate a horizontal period, and each horizontal period is divided into three periods TB1, TB2 and TB3 divided into approximately three equal parts. In the period TB1 of the horizontal period TH3k, a pulse having a potential at which the ASW becomes conductive is applied to the control line SP1, and a video signal is written to the data lines D1, D4, and D7. In the period TB2, a pulse is applied to the control line SP2, and video signals are written to the data lines D2, D5, and D8. Further, in the period TB3, a pulse is applied to the control line SP3 and a video signal is written to the data lines D3, D6, and D9. In the next horizontal period TH3k + 1, video signals are written in the data lines D2, D5, and D8 in the period TB1, video signals are written in the data lines D3, D6, and D9 in the period TB2, and the data lines D1, D4, Write the video signal to D7. In this manner, in the vertical period shown in FIG. 5, the order in which signals are written to the data lines is changed for each horizontal period.

次に、図6で示す垂直期間では、水平期間TH3kにおいて、期間TB1ではデータ線D2、D5、D8に映像信号を書き込み、期間TB2ではデータ線D3、D6、D9に映像信号を書き込み、期間TB3ではデータ線D1、D4、D7に映像信号を書き込む。そして、期間T3k+1及び期間T3k+2においても、3つに分けられた期間毎に信号が書き込まれるデータ線を変化させる。更に、この垂直期間に続く図7に示す垂直期間においては、水平期間Tk3において、期間TB1にデータ線D3、D6、D9に映像信号を書き込み、期間TB2ではデータ線D1、D4、D7に映像信号を書き込み、期間TB3ではデータ線D2、D5、D8に映像信号を書き込む。続く水平期間T3k+1,T3k+2でも、3つに分けられた期間毎に信号が書き込まれるデータ線を変化させる。つまりこの動作では、連続する3つの水平期間毎にデータ線に信号を書き込む順序が変化し、さらに連続する3つの垂直期間で、その順序が入れ替わっている。   Next, in the vertical period shown in FIG. 6, in the horizontal period TH3k, video signals are written to the data lines D2, D5, and D8 in the period TB1, and video signals are written to the data lines D3, D6, and D9 in the period TB2, and the period TB3 Then, the video signal is written to the data lines D1, D4, and D7. In the period T3k + 1 and the period T3k + 2, the data line to which the signal is written is changed for each of the three divided periods. Further, in the vertical period shown in FIG. 7 following this vertical period, in the horizontal period Tk3, video signals are written in the data lines D3, D6, D9 in the period TB1, and in the period TB2, the video signals are written in the data lines D1, D4, D7. In the period TB3, video signals are written to the data lines D2, D5, and D8. In the subsequent horizontal periods T3k + 1 and T3k + 2, the data line to which the signal is written is changed for each of the three divided periods. That is, in this operation, the order in which signals are written to the data lines changes every three consecutive horizontal periods, and the order changes in three consecutive vertical periods.

本実施形態においては、上述のような動作を行うことにより、データ線に信号を書き込む順序を、連続する垂直期間毎に変化させると共に、同一垂直期間内でも連続する水平期間毎に変化させている。これにより、隣り合うデータ線との寄生容量により電位変動を多く受けるデータ線が、水平期間が繰り返される周期で変化するため、電位変動による画素の輝度差を人間がより視認しにくくなる。この結果、前述の第1の実施形態と比較して、縦縞状のむらをより視認しにくくすることができる。本実施形態においては、データ線に信号を書き込む順序を、連続する垂直期間毎に変化させると共に、同一垂直期間内でも連続する水平期間毎に変化させているが、連続する水平期間毎に信号を書き込む順序を変えていれば、必ずしも垂直期間毎に変化させる必要はない。   In the present embodiment, by performing the operation as described above, the order in which signals are written to the data lines is changed for each continuous vertical period, and is changed for each continuous horizontal period even within the same vertical period. . As a result, a data line that receives a lot of potential fluctuation due to parasitic capacitance with an adjacent data line changes in a cycle in which the horizontal period is repeated, so that it becomes more difficult for humans to visually recognize the luminance difference between pixels due to the potential fluctuation. As a result, it is possible to make the vertical stripe-shaped unevenness more difficult to visually recognize as compared with the first embodiment. In the present embodiment, the order in which signals are written to the data lines is changed for each successive vertical period, and is changed for each successive horizontal period even within the same vertical period. If the order of writing is changed, it is not always necessary to change every writing period.

次に、本発明の第3の実施形態について説明する。図8は、本実施形態に係る液晶表示装置を示すブロック図である。図8に示すように、本実施形態に係る液晶表示装置1aにおいては、前述の第1の実施形態に係る液晶表示装置1に、信号処理回路7が取り付けられている。信号処理回路7は、外部から入力される映像信号及び同期信号から、液晶表示装置1に供給する映像信号及び制御信号を生成し、これらの信号を電源電圧と共に液晶表示装置1に供給するものである。信号処理回路7には、液晶表示装置1に表示する映像信号を少なくとも1画面分以上、望ましくは2画面分保持できるメモリ8が設けられている。   Next, a third embodiment of the present invention will be described. FIG. 8 is a block diagram showing the liquid crystal display device according to the present embodiment. As shown in FIG. 8, in the liquid crystal display device 1a according to this embodiment, a signal processing circuit 7 is attached to the liquid crystal display device 1 according to the first embodiment described above. The signal processing circuit 7 generates a video signal and a control signal to be supplied to the liquid crystal display device 1 from a video signal and a synchronization signal input from the outside, and supplies these signals to the liquid crystal display device 1 together with a power supply voltage. is there. The signal processing circuit 7 is provided with a memory 8 that can hold a video signal to be displayed on the liquid crystal display device 1 for at least one screen, preferably two screens.

次に、上述の如く構成された本実施形態に係る液晶表示装置の動作、即ち、本実施形態に係る液晶表示装置の駆動方法について説明する。図9は、横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置の動作を示すタイミングチャートである。図9において、信号VSYNC_IN、VIDEO_INは夫々、外部から信号処理回路7に供給される映像信号の垂直同期信号、映像信号を示しており、信号VSYNC、VIDEOは、液晶表示装置1に供給される垂直同期信号及び映像信号を示している。   Next, the operation of the liquid crystal display device according to this embodiment configured as described above, that is, the driving method of the liquid crystal display device according to this embodiment will be described. FIG. 9 is a timing chart showing the operation of the liquid crystal display device according to this embodiment, with the horizontal axis representing time and the vertical axis representing the potential of each wiring. In FIG. 9, signals VSYNC_IN and VIDEO_IN respectively indicate a vertical synchronization signal and a video signal of a video signal supplied from the outside to the signal processing circuit 7, and the signals VSYNC and VIDEO are a vertical signal supplied to the liquid crystal display device 1. A synchronization signal and a video signal are shown.

信号処理回路7には、垂直期間TVin毎に1画面分の映像信号が供給され、この映像信号をメモリ8が一旦記憶する。次に、信号処理回路7がメモリ8に記憶された1画面分の映像信号の時間幅を例えば(1/3)倍に圧縮する。次に、信号処理回路7がこの圧縮した映像信号を、外部から供給される周波数の例えば3倍の周波数で、液晶表示装置1に対して出力する。そして、液晶表示装置1は、この3倍の周波数で入力された映像信号に基づいて、前述の第1の実施形態と同様な動作で、画像を表示する。このため、液晶表示装置1に供給される映像信号の垂直期間TVは、信号処理回路7に供給される映像信号の垂直期間TVinの3分の1の長さの期間となっている。   A video signal for one screen is supplied to the signal processing circuit 7 for each vertical period TVin, and the memory 8 temporarily stores this video signal. Next, the signal processing circuit 7 compresses the time width of the video signal for one screen stored in the memory 8 by, for example, (1/3) times. Next, the signal processing circuit 7 outputs the compressed video signal to the liquid crystal display device 1 at a frequency, for example, three times the frequency supplied from the outside. Then, the liquid crystal display device 1 displays an image by the same operation as that of the first embodiment based on the video signal input at the triple frequency. For this reason, the vertical period TV of the video signal supplied to the liquid crystal display device 1 is a period of one third of the vertical period TVin of the video signal supplied to the signal processing circuit 7.

このように、本実施形態においては、外部から供給される映像信号の1垂直期間に、同じ映像信号を複数回表示する。そして、その同一の映像信号を表示する回数が、液晶表示装置においてデータ線駆動回路の1出力が時分割で駆動するデータ線の本数(本実施形態においては3本)と等しいことが最も望ましい。   Thus, in the present embodiment, the same video signal is displayed a plurality of times in one vertical period of the video signal supplied from the outside. The number of times that the same video signal is displayed is most desirably equal to the number of data lines (three in this embodiment) driven by time division in one output of the data line driving circuit in the liquid crystal display device.

次に、本実施形態の効果について説明する。本実施形態においては、前述の第1及び第2の実施形態と比較して、データ線への書き込み順序を変更する周期を、より一層短くすることができる。これにより、縦筋状のむらをより一層視認されにくくすることができる。この結果、縦筋状のむらのほぼ完全に視認できなくすることが可能となる。   Next, the effect of this embodiment will be described. In the present embodiment, compared with the first and second embodiments described above, the cycle for changing the order of writing to the data lines can be further shortened. Thereby, it is possible to make the vertical stripe-shaped unevenness less visible. As a result, it becomes possible to make the vertical streak unevenness almost completely invisible.

また、外部信号の1垂直期間内に同じ映像信号を表示させる回数を、データ線駆動回路の1出力端子に接続されるデータ線の本数、即ち、1つの組に属するデータ線の本数と等しくすることにより、外部から信号処理回路7に入力される映像信号の1垂直期間内で、全てのデータ線に生ずる電位変動をほぼ等しくできるため、電位変動による画素の輝度差を更に視認しにくくすることができる。   Further, the number of times the same video signal is displayed within one vertical period of the external signal is made equal to the number of data lines connected to one output terminal of the data line driving circuit, that is, the number of data lines belonging to one set. As a result, the potential fluctuations occurring in all the data lines can be made substantially equal within one vertical period of the video signal inputted to the signal processing circuit 7 from the outside. Can do.

なお、本実施形態においては、外部から信号処理回路7に供給される映像信号がアナログ信号であり、信号処理回路7から液晶表示装置1へ供給する映像信号もアナログ信号である例を示しているが、これらの映像信号をデジタル信号として授受しても、何ら問題はない。また、本実施形態においては、液晶表示装置1の動作が前述の第1の実施形態と同じである例を示したが、前述の第2の実施形態と同じとしてもよい。   In the present embodiment, an example is shown in which the video signal supplied from the outside to the signal processing circuit 7 is an analog signal, and the video signal supplied from the signal processing circuit 7 to the liquid crystal display device 1 is also an analog signal. However, there is no problem even if these video signals are exchanged as digital signals. Further, in the present embodiment, an example in which the operation of the liquid crystal display device 1 is the same as that of the above-described first embodiment has been described, but it may be the same as that of the above-described second embodiment.

次に、本発明の第4の実施形態について説明する。図10は、本実施形態に係る液晶表示装置を示すブロック図であり、図11は、本実施形態におけるゲートドライバ回路を示す回路図であり、図12は、本実施形態におけるデータ線駆動回路を示すブロック図であり、図13は本実施形態に係る液晶表示装置を示す断面図である。本第4の実施形態は、前述の第1の実施形態をより詳細に説明するものである。   Next, a fourth embodiment of the present invention will be described. FIG. 10 is a block diagram showing a liquid crystal display device according to this embodiment, FIG. 11 is a circuit diagram showing a gate driver circuit in this embodiment, and FIG. 12 shows a data line driving circuit in this embodiment. FIG. 13 is a cross-sectional view showing the liquid crystal display device according to this embodiment. The fourth embodiment describes the first embodiment described above in more detail.

図10に示すように、本実施形態に係る液晶表示装置においては、TFT側ガラス基板12(図13参照)上に外部からの信号を入力する接続端子9が設けられている。接続端子9には、データドライバ回路3及びゲートドライバ回路4並びに対向側ガラス基板13(図13参照)上に設けられた対向電極が接続されている。そして、データドライバ回路3のデータ線駆動回路5及び駆動回路6、ゲートドライバ回路4、並びに対向電極に供給される信号は、接続端子9を介して外部から供給される。一般にこの接続にはFPC(Flexible Printed Circuit)が用いられる。   As shown in FIG. 10, in the liquid crystal display device according to the present embodiment, a connection terminal 9 for inputting an external signal is provided on the TFT side glass substrate 12 (see FIG. 13). The connection terminal 9 is connected to the data driver circuit 3, the gate driver circuit 4, and the counter electrode provided on the counter glass substrate 13 (see FIG. 13). Signals supplied to the data line driving circuit 5 and the driving circuit 6, the gate driver circuit 4, and the counter electrode of the data driver circuit 3 are supplied from the outside via the connection terminal 9. In general, an FPC (Flexible Printed Circuit) is used for this connection.

図11に示すように、ゲートドライバ回路4は、CMOS構成のスタティク型シフトレジスタとインバータによるバッファ回路で構成されている。即ち、ゲートドライバ回路4においては、複数の回路ブロック10が多数段、直列に接続されている。そして、1段目の回路ブロック10には、スタート信号GSTが入力されるようになっており、2段目以降の回路ブロック10には、前段の回路ブロックの出力信号が入力されるようになっている。なお、図11においては、1段目及び2段目の回路ブロック10のみが図示されている。   As shown in FIG. 11, the gate driver circuit 4 is composed of a CMOS-type static shift register and a buffer circuit using an inverter. That is, in the gate driver circuit 4, a plurality of circuit blocks 10 are connected in series in a number of stages. The start signal GST is input to the first stage circuit block 10, and the output signal of the previous stage circuit block is input to the second and subsequent circuit blocks 10. ing. In FIG. 11, only the first-stage and second-stage circuit blocks 10 are shown.

各段の回路ブロック10においては、その入力端にスタート信号GST又は前段の回路ブロック10の出力信号が入力されるクロックインバータCIV1が設けられている。また、その入力端がクロックインバータCIV1の出力端に接続されたインバータIV1が設けられており、その入力端がインバータIV1の出力端に接続されその出力端がインバータIV1の入力端に接続されたクロックインバータIV2が設けられている。そして、その入力端がインバータIV1の出力端に接続されたクロックインバータCIV3が設けられており、その入力端がクロックインバータCIV3の出力端に接続されたインバータIV2が設けられており、その入力端がインバータIV2の出力端に接続されその出力端がインバータIV2の入力端に接続されたクロックインバータIV4が設けられている。そして、インバータIV2の出力端は回路ブロック10の出力端子となっており、次段の回路ブロック10のクロックインバータCIV1の入力端に接続されている。更に、インバータIV3乃至IV6がこの順に直列に接続されており、インバータIV3の入力端はインバータIV2の出力端に接続されており、インバータIV6の出力端は、ゲート線Gに接続されている。即ち、1段目の回路ブロック10のインバータIV6の出力端はゲート線G1に接続されており、k段目の回路ブロック10のインバータIV6の出力端はゲート線Gkに接続されている。なお、クロックインバータは、相互に位相が異なる2つのクロック信号GCLK及び/GCLKにより制御されるものである。   In each stage circuit block 10, a clock inverter CIV1 to which a start signal GST or an output signal from the preceding stage circuit block 10 is input is provided at its input terminal. In addition, an inverter IV1 whose input terminal is connected to the output terminal of the clock inverter CIV1 is provided, a clock whose input terminal is connected to the output terminal of the inverter IV1, and whose output terminal is connected to the input terminal of the inverter IV1. An inverter IV2 is provided. A clock inverter CIV3 whose input terminal is connected to the output terminal of the inverter IV1 is provided, and an inverter IV2 whose input terminal is connected to the output terminal of the clock inverter CIV3 is provided. A clock inverter IV4 is provided which is connected to the output terminal of the inverter IV2 and whose output terminal is connected to the input terminal of the inverter IV2. The output terminal of the inverter IV2 is an output terminal of the circuit block 10 and is connected to the input terminal of the clock inverter CIV1 of the circuit block 10 at the next stage. Further, the inverters IV3 to IV6 are connected in series in this order, the input terminal of the inverter IV3 is connected to the output terminal of the inverter IV2, and the output terminal of the inverter IV6 is connected to the gate line G. That is, the output terminal of the inverter IV6 of the first-stage circuit block 10 is connected to the gate line G1, and the output terminal of the inverter IV6 of the k-th circuit block 10 is connected to the gate line Gk. The clock inverter is controlled by two clock signals GCLK and / GCLK having different phases.

一方、データ線駆動回路5は、外部から供給される映像信号をサンプリングし、その映像信号をデジタル−アナログ変換して出力するものである。また、内部に保持された複数の信号の内、何れかの信号を選択して出力するものである。データ線駆動回路5は、TFT側ガラス基板12(図13参照)上にCOG接続されている。このとき、データ線駆動回路5の1出力が何本のデータ線を駆動するかは、COG接続する際の端子ピッチと、画素のピッチとで決まることが多い。現状、COG接続の端子ピッチは最小で60μm程度であり、プロジェクタに用いられる液晶表示装置の解像度は、縦が1024、横が768であるから、表示対角が1インチ(約25.4mm)である場合、画素ピッチは約20μmとなる。従って、データ線駆動回路の1出力が3本のデータ線を駆動すれば、データ線駆動回路とデータ線を結ぶ配線の領域を小さくすることができ、液晶表示装置の小型化に有利となる。   On the other hand, the data line driving circuit 5 samples a video signal supplied from the outside, converts the video signal from digital to analog, and outputs it. In addition, one of a plurality of signals held inside is selected and output. The data line driving circuit 5 is COG-connected on the TFT side glass substrate 12 (see FIG. 13). At this time, the number of data lines that one output of the data line driving circuit 5 drives is often determined by the terminal pitch at the time of COG connection and the pixel pitch. At present, the terminal pitch of the COG connection is about 60 μm at the minimum, and the resolution of the liquid crystal display device used for the projector is 1024 in the vertical direction and 768 in the horizontal direction, so the display diagonal is 1 inch (about 25.4 mm). In some cases, the pixel pitch is about 20 μm. Therefore, if one output of the data line driving circuit drives three data lines, the wiring area connecting the data line driving circuit and the data lines can be reduced, which is advantageous for downsizing of the liquid crystal display device.

図12に示すように、データ線駆動回路5においては、シフトレジスタ11が設けられている。このシフトレジスタ11は、スタート信号DSTP及びクロック信号DCLKが入力され、9個の出力端子DSR1乃至DSR9から順次信号を出力するものである。また、データ線駆動回路5には、出力端子DSR1乃至DSR9から出力される信号により夫々導通/非導通が選択される9個のデータサンプリングスイッチDSP1乃至DSP9が設けられており、データサンプリングスイッチDSP1乃至DSP9の一端は、外部から接続端子9(図10参照)を介して映像信号VIDEOが印加されるようになっている。   As shown in FIG. 12, the data line driving circuit 5 is provided with a shift register 11. The shift register 11 receives a start signal DSTP and a clock signal DCLK, and sequentially outputs signals from nine output terminals DSR1 to DSR9. Further, the data line driving circuit 5 is provided with nine data sampling switches DSP1 to DSP9 each of which is selected to be conductive / non-conductive by signals output from the output terminals DSR1 to DSR9, and the data sampling switches DSP1 to DSP1 to The video signal VIDEO is applied to one end of the DSP 9 from the outside via the connection terminal 9 (see FIG. 10).

また、データサンプリングスイッチDSP1乃至DSP9の他端には、夫々メモリM11乃至M19が接続されている。メモリM11乃至M19は、第1のメモリ群を構成している。この第1のメモリ群は、外部から供給される映像信号をシフトレジスタ11の出力に応じてサンプリングするものである。そして、メモリM11乃至M19には夫々データ転送スイッチDTR1乃至DTR9が接続されている。これらのデータ転送スイッチDTR1乃至DTR9は、共通の制御信号TRにより、導通/非導通が選択されるようになっている。データ転送スイッチDTR1乃至DTR9は、第1のメモリ群に保持された信号を一斉に転送するものである。   Further, memories M11 to M19 are connected to the other ends of the data sampling switches DSP1 to DSP9, respectively. The memories M11 to M19 constitute a first memory group. The first memory group samples an externally supplied video signal according to the output of the shift register 11. Data transfer switches DTR1 to DTR9 are connected to the memories M11 to M19, respectively. These data transfer switches DTR1 to DTR9 are selected to be conductive / non-conductive by a common control signal TR. The data transfer switches DTR1 to DTR9 are for transferring the signals held in the first memory group all at once.

更に、データ転送スイッチDTR1乃至DTR9の他端には、夫々メモリM21乃至M29が接続されている。メモリM21乃至M29は、第2のメモリ群を構成している。この第2のメモリ群は、第1のメモリ群から転送された映像信号を保持するものである。メモリM21乃至M29は、夫々データ選択スイッチDSL1乃至DSL9の一端に接続されている。データ選択スイッチDSL1乃至DSL3の他端は、第2のメモリの内容をデジタル−アナログ変換するDAC回路DAC1に接続されており、データ選択スイッチDSL4乃至DSL6の他端はDAC回路DAC2に接続されており、データ選択スイッチDSL7乃至DSL9の他端はDAC回路DAC3に接続されている。   Further, memories M21 to M29 are connected to the other ends of the data transfer switches DTR1 to DTR9, respectively. The memories M21 to M29 constitute a second memory group. The second memory group holds the video signal transferred from the first memory group. The memories M21 to M29 are connected to one ends of the data selection switches DSL1 to DSL9, respectively. The other ends of the data selection switches DSL1 to DSL3 are connected to the DAC circuit DAC1 for digital-analog conversion of the contents of the second memory, and the other ends of the data selection switches DSL4 to DSL6 are connected to the DAC circuit DAC2. The other ends of the data selection switches DSL7 to DSL9 are connected to the DAC circuit DAC3.

更にまた、データ選択スイッチDSL1、DSL4、DSL7の導通/非導通は、共通の制御信号SL1により選択されるようになっており、データ選択スイッチDSL2、DSL5、DSL8の導通/非導通は、共通の制御信号SL2により選択されるようになっており、データ選択スイッチDSL3、DSL6、DSL9の導通/非導通は、共通の制御信号SL3により選択されるようになっている。   Furthermore, conduction / non-conduction of the data selection switches DSL1, DSL4, DSL7 is selected by a common control signal SL1, and conduction / non-conduction of the data selection switches DSL2, DSL5, DSL8 is common. The selection is made by the control signal SL2, and the conduction / non-conduction of the data selection switches DSL3, DSL6 and DSL9 is selected by the common control signal SL3.

更にまた、データ線駆動回路5には、DAC回路の出力を増幅するアンプAMP1乃至AMP3が設けられており、アンプAMP1乃至AMP3の入力端子は夫々DAC回路DAC1乃至DAC3に接続されており、出力端子は夫々ビデオ信号線V1乃至V3に接続されている。   Furthermore, the data line drive circuit 5 is provided with amplifiers AMP1 to AMP3 for amplifying the output of the DAC circuit, and the input terminals of the amplifiers AMP1 to AMP3 are connected to the DAC circuits DAC1 to DAC3, respectively, and the output terminals Are connected to video signal lines V1 to V3, respectively.

図13に示すように、本実施形態に係る液晶表示装置1においては、TFT側ガラス基板12及び対向側ガラス基板13が設けられており、相互に平行に配置されている。そして、TFT側ガラス基板12と対向側ガラス基板13との間に、液晶層14が配置されている。   As shown in FIG. 13, in the liquid crystal display device 1 according to the present embodiment, a TFT side glass substrate 12 and a counter side glass substrate 13 are provided and arranged in parallel to each other. A liquid crystal layer 14 is disposed between the TFT side glass substrate 12 and the opposite side glass substrate 13.

TFT側ガラス基板12上の一部には、WSiからなる下部遮光膜15が設けられており、この下部遮光膜15を埋め込むように、TFT側ガラス基板12上の全面に、SiOからなる層間膜16が設けられている。層間膜16上の一部には、不純物ドープされたP−Si(ポリシリコン)からなる半導体層17が設けられている。半導体層17はTFTのソース領域、チャネル領域及びドレイン領域並びに蓄積容量Csの一方の電極となるものである。また、半導体層17を埋め込むように、層間膜16上の全面に、SiOからなるゲート絶縁膜18が設けられている。そして、ゲート絶縁膜18上における半導体層17の直上域の一部には、WSiからなるゲート金属膜19が設けられている。なお、半導体層17におけるゲート金属膜19の直下域が、TFTのチャネル領域となり、その両側の領域がソース・ドレイン領域となる。また、ゲート金属膜19はゲート線G(図10参照)に接続されている。更に、ゲート金属膜19と同層に、WSiからなる容量金属膜20が設けられている。この容量金属膜20は、蓄積容量Csの他方の電極となるものである。 A lower light shielding film 15 made of WSi is provided on a part of the TFT side glass substrate 12, and an interlayer made of SiO 2 is formed on the entire surface of the TFT side glass substrate 12 so as to embed the lower light shielding film 15. A membrane 16 is provided. A part of the interlayer film 16 is provided with a semiconductor layer 17 made of impurity-doped P-Si (polysilicon). The semiconductor layer 17 serves as one electrode of the TFT source region, channel region, drain region, and storage capacitor Cs. A gate insulating film 18 made of SiO 2 is provided on the entire surface of the interlayer film 16 so as to embed the semiconductor layer 17. A gate metal film 19 made of WSi is provided in a part of the region immediately above the semiconductor layer 17 on the gate insulating film 18. The region immediately below the gate metal film 19 in the semiconductor layer 17 becomes a channel region of the TFT, and the regions on both sides thereof become source / drain regions. The gate metal film 19 is connected to the gate line G (see FIG. 10). Further, a capacitive metal film 20 made of WSi is provided in the same layer as the gate metal film 19. This capacitive metal film 20 becomes the other electrode of the storage capacitor Cs.

そして、ゲート金属膜19及び容量金属膜20を埋め込むように、ゲート絶縁膜18上の全面には、SiNからなる層間膜21が設けられており、この層間膜21上の一部には、Alからなる1層目の金属配線膜22a乃至22dが設けられている。金属配線膜22aは、層間膜21、ゲート絶縁膜18、層間膜16を貫通するビア23aを介して下部遮光膜15に接続されている。また、金属配線膜22aは接地電位配線(図示せず)に接続されている。金属配線膜22bは、層間膜21及びゲート絶縁膜18を貫通するビア23bを介して半導体層17におけるソース・ドレイン領域の一方に接続されている。また、金属配線膜22bはデータ線D(図10参照)に接続されている。金属配線膜22cは、層間膜21及びゲート絶縁膜18を貫通するビア23cを介して半導体層17におけるソース・ドレイン領域の他方に接続されている。金属配線膜22dは、層間膜21を貫通するビア23dを介して、容量金属膜20に接続されている。   An interlayer film 21 made of SiN is provided on the entire surface of the gate insulating film 18 so as to embed the gate metal film 19 and the capacitor metal film 20, and a part of the interlayer film 21 is made of Al. First-layer metal wiring films 22a to 22d made of are provided. The metal wiring film 22 a is connected to the lower light shielding film 15 through a via 23 a penetrating the interlayer film 21, the gate insulating film 18, and the interlayer film 16. The metal wiring film 22a is connected to a ground potential wiring (not shown). The metal wiring film 22 b is connected to one of the source / drain regions in the semiconductor layer 17 through a via 23 b penetrating the interlayer film 21 and the gate insulating film 18. The metal wiring film 22b is connected to the data line D (see FIG. 10). The metal wiring film 22 c is connected to the other of the source / drain regions in the semiconductor layer 17 through a via 23 c that penetrates the interlayer film 21 and the gate insulating film 18. The metal wiring film 22 d is connected to the capacitive metal film 20 through a via 23 d that penetrates the interlayer film 21.

更に、1層目の金属配線膜22a乃至22dを埋め込むように、層間膜21上の全面に、SiNからなる層間膜24が設けられており、この層間膜24上の一部には、Alからなる上部遮光膜25が設けられている。また、この上部遮光膜25と同層で、Alからなる2層目の金属配線膜26が設けられている。金属配線膜26は、層間膜24を貫通するビア27を介して金属配線膜22dに接続されている。また、金属配線膜26は接地電位配線(図示せず)にも接続されている。上部遮光膜25及び金属配線膜26を埋め込むように、層間膜24上の全面に、SiNからなる層間膜28が設けられている。   Further, an interlayer film 24 made of SiN is provided on the entire surface of the interlayer film 21 so as to embed the first metal wiring films 22a to 22d, and a part of the interlayer film 24 is made of Al. An upper light shielding film 25 is provided. A second-layer metal wiring film 26 made of Al is provided in the same layer as the upper light shielding film 25. The metal wiring film 26 is connected to the metal wiring film 22 d through a via 27 that penetrates the interlayer film 24. The metal wiring film 26 is also connected to a ground potential wiring (not shown). An interlayer film 28 made of SiN is provided on the entire surface of the interlayer film 24 so as to embed the upper light shielding film 25 and the metal wiring film 26.

更にまた、層間膜28上の一部には、ITO(Indium tin oxide:インジウム錫酸化物)からなる透明な画素電極Epが設けられている。画素電極Epは層間膜28及び26に形成された貫通孔29を介して、金属配線膜22cに接続されている。そして、層間膜28及び画素電極Ep上の全面には、配向膜30が設けられている。   Furthermore, a transparent pixel electrode Ep made of ITO (Indium tin oxide) is provided on a part of the interlayer film 28. The pixel electrode Ep is connected to the metal wiring film 22 c through a through hole 29 formed in the interlayer films 28 and 26. An alignment film 30 is provided on the entire surface of the interlayer film 28 and the pixel electrode Ep.

一方、対向側ガラス基板13上には、ITOからなる対向電極Eoが設けられており、この対向電極Eo上には、配向膜31が設けられている。そして、液晶層14は配向膜30及び31に接するように配置されている。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。   On the other hand, a counter electrode Eo made of ITO is provided on the counter-side glass substrate 13, and an alignment film 31 is provided on the counter electrode Eo. The liquid crystal layer 14 is disposed so as to be in contact with the alignment films 30 and 31. Other configurations in the present embodiment are the same as those in the first embodiment.

次に、上述の如く構成された本実施形態に係る液晶表示装置の動作、即ち、本実施形態に係る液晶表示装置の駆動方法について説明する。図14は、横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置のゲートドライバ回路の動作を示すタイミングチャートである。図15乃至図17は、横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置のデータドライバ回路の動作を示すタイミングチャートであり、図15はある垂直期間における動作を示し、図16は図15の次の垂直期間における動作を示し、図17は図16の次の垂直期間における動作を示す。   Next, the operation of the liquid crystal display device according to this embodiment configured as described above, that is, the driving method of the liquid crystal display device according to this embodiment will be described. FIG. 14 is a timing chart showing the operation of the gate driver circuit of the liquid crystal display device according to the present embodiment, with time on the horizontal axis and the potential of each wiring on the vertical axis. FIG. 15 to FIG. 17 are timing charts showing the operation of the data driver circuit of the liquid crystal display device according to the present embodiment, with time on the horizontal axis and the potential of each wiring on the vertical axis. FIG. 16 shows the operation in the next vertical period of FIG. 15, and FIG. 17 shows the operation in the next vertical period of FIG.

図14に示すように、ゲートドライバ回路4は、スタート信号GST並びに相互に位相が異なる2つのクロック信号GCLK及び/GCLKにより制御される。クロック信号に同期したスタート信号GSTがゲートドライバ回路4の1段目の回路ブロック10(図11参照)に供給されると、ゲートドライバ回路4はクロック信号に同期してクロック1周期分の長さのパルスを順次出力していく。このとき、クロック信号GCLKの周期を液晶表示装置の水平期間の周期と等しくすると、ゲートドライバ回路4は、水平期間毎にパルスを順次ゲート線Gに出力するという動作を行うことになる。即ち、図14に示す垂直期間TVの初めにスタート信号GSTがハイレベルとなり、これをトリガとして、ゲート線Gが順次ハイレベルとなっていくが、1本のゲート線Gがハイレベルとなっている期間が水平期間THである。   As shown in FIG. 14, the gate driver circuit 4 is controlled by a start signal GST and two clock signals GCLK and / GCLK having different phases. When the start signal GST synchronized with the clock signal is supplied to the first stage circuit block 10 (see FIG. 11) of the gate driver circuit 4, the gate driver circuit 4 has a length corresponding to one clock cycle in synchronization with the clock signal. The pulses are output sequentially. At this time, if the period of the clock signal GCLK is made equal to the period of the horizontal period of the liquid crystal display device, the gate driver circuit 4 performs an operation of sequentially outputting pulses to the gate line G every horizontal period. That is, the start signal GST becomes a high level at the beginning of the vertical period TV shown in FIG. 14, and using this as a trigger, the gate lines G sequentially become a high level, but one gate line G becomes a high level. The period during which the period is horizontal is TH.

そして、図15に示すように、ある垂直期間において、各水平期間の初めにスタート信号DSTPがハイレベルとなる。また、液晶表示装置に画像を表示させる映像信号VIDEOが、スタート信号DSTPをトリガとして、クロック信号DCLKに同期して、外部からデータドライバ回路5のシフトレジスタ11に順次供給される。そうすると、シフトレジスタ11は、クロック信号DCLKに同期して、順次パルスを出力端子DSR1乃至DSR9に対して出力し、データサンプリングスイッチDSP1乃至DSP9を順次導通状態にしていく。これにより、第1のメモリ群(メモリM11乃至M19)が、供給される映像信号VIDEOを順次サンプリングして保持する。全ての信号が第1のメモリ群に保持された後、制御信号TRによりデータ転送スイッチDTR1乃至DTR9が同時に導通し、第1のメモリ群に保持された信号が第2のメモリ群(メモリM21乃至M29)に一斉に転送され、第2のメモリ群がこれを保持する。   Then, as shown in FIG. 15, in a certain vertical period, the start signal DSTP becomes a high level at the beginning of each horizontal period. A video signal VIDEO for displaying an image on the liquid crystal display device is sequentially supplied from the outside to the shift register 11 of the data driver circuit 5 in synchronization with the clock signal DCLK using the start signal DSTP as a trigger. Then, the shift register 11 sequentially outputs pulses to the output terminals DSR1 to DSR9 in synchronization with the clock signal DCLK, and sequentially turns on the data sampling switches DSP1 to DSP9. As a result, the first memory group (memory M11 to M19) sequentially samples and holds the supplied video signal VIDEO. After all the signals are held in the first memory group, the data transfer switches DTR1 to DTR9 are simultaneously turned on by the control signal TR, and the signals held in the first memory group are transferred to the second memory group (memory M21 to M21). M29), and the second memory group holds this.

この保持された映像信号は、次の水平期間に制御信号SL1乃至SL3が順次ハイレベルとなることにより、期間TB1にデータ選択スイッチDSL1、DSL4、DSL7が導通し、期間TB2にデータ選択スイッチDSL2、DSL5、DSL8が導通し、期間TB3にデータ選択スイッチDSL3、DSL6、DSL9が導通する。これにより、期間TB1には、メモリM21、M24、M27に保持された映像信号が夫々DAC回路DAC1乃至DAC3に対して出力され、DAC回路にてデジタル−アナログ変換され、夫々アンプAMP1乃至AMP3により増幅されて、ビデオ信号線V1乃至V3に対して出力される。このとき、駆動回路6(図10参照)がASWを制御する信号SP1を、ASWを導通状態とする電位(ハイレベル)とするため、ビデオ信号線V1乃至V3に出力された信号が夫々データ線D1、D4、D7に書き込まれる。   In the held video signal, the control signals SL1 to SL3 are sequentially set to the high level in the next horizontal period, so that the data selection switches DSL1, DSL4, and DSL7 are turned on in the period TB1, and the data selection switches DSL2 and DSL2 in the period TB2. DSL5 and DSL8 are turned on, and the data selection switches DSL3, DSL6 and DSL9 are turned on in the period TB3. Thus, in the period TB1, the video signals held in the memories M21, M24, and M27 are output to the DAC circuits DAC1 to DAC3, respectively, are converted from digital to analog by the DAC circuit, and are amplified by the amplifiers AMP1 to AMP3, respectively. And output to the video signal lines V1 to V3. At this time, since the signal SP1 for controlling the ASW by the driving circuit 6 (see FIG. 10) is set to a potential (high level) that makes the ASW conductive, the signals output to the video signal lines V1 to V3 are the data lines, respectively. It is written in D1, D4 and D7.

同様に、期間TB2には、メモリM22、M25、M28に保持された映像信号がアナログ変換され増幅されてビデオ信号線V1乃至V3に出力される。そして、信号SP2がハイレベルとなるため、ビデオ信号線V1乃至V3に出力された信号は、夫々データ線D2、D5、D8に書き込まれる。また、期間TB3には、メモリM23、M26、M29に保持された映像信号がアナログ変換され増幅されてビデオ信号線V1乃至V3に出力され、信号SP3がハイレベルとなることにより、データ線D3、D6、D9に書き込まれる。   Similarly, in the period TB2, the video signals held in the memories M22, M25, and M28 are converted into analog signals, amplified, and output to the video signal lines V1 to V3. Since the signal SP2 becomes high level, the signals output to the video signal lines V1 to V3 are written to the data lines D2, D5, and D8, respectively. In the period TB3, the video signals held in the memories M23, M26, and M29 are converted into analog signals, amplified and output to the video signal lines V1 to V3, and the signal SP3 becomes high level, so that the data lines D3, It is written in D6 and D9.

前述の如く、ゲートドライバ回路4が水平期間毎にある1本のゲート線に画素薄膜トランジスタTFTを導通状態とするパルスを出力するため、データ線Dに書き込まれた信号が画素容量Clc及び蓄積容量Csに書き込まれる。この動作を全ての画素行に対して行うことにより、2次元の画像を表示することが可能となる。   As described above, since the gate driver circuit 4 outputs a pulse for turning on the pixel thin film transistor TFT to one gate line every horizontal period, the signal written to the data line D is converted into the pixel capacitance Clc and the storage capacitance Cs. Is written to. By performing this operation for all the pixel rows, a two-dimensional image can be displayed.

また、図16に示すように、図15に示す垂直期間の次の垂直期間においては、1水平期間内で、先ず、期間TB1においてデータ線D2、D5、D8に映像信号が書き込まれ、次いで、期間TB2においてデータ線D3、D6、D9に映像信号が書き込まれ、最後に、期間TB3においてデータ線D1、D4、D7に信号が書き込まれる。   As shown in FIG. 16, in the vertical period next to the vertical period shown in FIG. 15, in one horizontal period, first, video signals are written to the data lines D2, D5, and D8 in the period TB1, and then Video signals are written to the data lines D3, D6, and D9 in the period TB2, and finally, signals are written to the data lines D1, D4, and D7 in the period TB3.

更に、図17に示すように、図16に示す垂直期間の次の垂直期間においては、1水平期間内で、先ず、期間TB1においてデータ線D3、D6、D9に映像信号が書き込まれ、次いで、期間TB2においてデータ線D1、D4、D7に映像信号が書き込まれ、最後に、期間TB3においてデータ線D2、D5、D8に信号が書き込まれる。   Further, as shown in FIG. 17, in the vertical period next to the vertical period shown in FIG. 16, in one horizontal period, first, video signals are written to the data lines D3, D6, D9 in the period TB1, and then Video signals are written to the data lines D1, D4, and D7 in the period TB2, and finally, signals are written to the data lines D2, D5, and D8 in the period TB3.

本実施形態に係る液晶表示装置では、次のような効果が得られる。それはデータ線に沿った縦筋状の輝度むらを大幅に減少させることである。その理由について以下に説明する。縦筋状の輝度むらは、1水平期間にデータ線を時分割で順次信号を書き込む駆動において、他のデータ線に信号を書き込む際に寄生容量を介して生ずる電位が、信号を書き込む順序に依存してデータ線間で異なるために生ずる。しかしながら、本実施形態の液晶表示装置の駆動方法では、垂直期間毎に1水平期間内にデータ線に信号を書き込む順序が変化するため、常に同一のデータ線に大きな電位変動が生ずることがない。また、その順序の変わる周期がデータ線駆動回路の1出力が駆動するデータ線の数と等しい3垂直期間で一巡することで、データ線の電位変動が各データ線で均一化されるため、結果として生ずる輝度差も平均化されて、縦筋状のむらとして視認されにくくなる。   In the liquid crystal display device according to the present embodiment, the following effects are obtained. That is, the vertical stripe-like luminance unevenness along the data line is greatly reduced. The reason will be described below. Vertical stripe-like luminance unevenness In a drive in which data lines are sequentially written in time division in one horizontal period, the potential generated through parasitic capacitance when signals are written to other data lines depends on the order of signal writing This occurs because the data lines are different. However, in the driving method of the liquid crystal display device of this embodiment, since the order of writing signals to the data lines changes within one horizontal period every vertical period, a large potential fluctuation does not always occur on the same data line. In addition, since the cycle of changing the order makes a round in three vertical periods equal to the number of data lines driven by one output of the data line driving circuit, the potential fluctuations of the data lines are made uniform in each data line. As a result, the difference in brightness is also averaged, so that it becomes difficult to be visually recognized as vertical stripe unevenness.

なお、本実施形態においては、ゲートドライバ回路4におけるシフトレジスタの各段を、4つのクロックトインバータと2つのインバータで構成する例を示したが、本発明はこれに限定されず、これ以外の構成であっても、クロック信号に同期して順次出力を出す回路であれば何ら問題はない。   In the present embodiment, an example in which each stage of the shift register in the gate driver circuit 4 is configured by four clocked inverters and two inverters has been described, but the present invention is not limited to this, Even if it is a structure, there will be no problem if it is a circuit which outputs sequentially in synchronization with the clock signal.

また、本実施形態においては、データドライバ回路5を、第1のメモリ群(メモリM11乃至M19)、第2のメモリ群(メモリM21乃至M29)、第2のメモリ群の内容をデジタル−アナログ変換するDAC回路DAC1乃至DAC3、DAC回路の出力を増幅するアンプAMP1乃至AMP3、第2のメモリ群とDAC回路とを接続するデータ選択スイッチDSL1乃至DSL9により構成する例を示したが、本発明はこれに限定されず、これ以外の構成であっても、前述の機能を有する回路であれば問題ない。   Further, in the present embodiment, the data driver circuit 5 converts the contents of the first memory group (memory M11 to M19), the second memory group (memory M21 to M29), and the second memory group into digital-analog conversion. The DAC circuit DAC1 to DAC3, the amplifiers AMP1 to AMP3 that amplify the output of the DAC circuit, and the data selection switches DSL1 to DSL9 that connect the second memory group and the DAC circuit are shown. There is no problem as long as the circuit has the above-described function even if the configuration is other than this.

更に、本実施形態に係る液晶表示装置において、配線金属膜、遮光金属膜及び層間膜を形成する材料については、本発明の本質との関連は少なく、上述の材料以外の材料を用いても何ら問題はない。   Furthermore, in the liquid crystal display device according to the present embodiment, the materials for forming the wiring metal film, the light-shielding metal film, and the interlayer film have little relevance to the essence of the present invention, and any material other than those described above may be used. No problem.

更にまた、本実施形態においては、データ線が9本、ゲート線が6本、データ線駆動回路の1出力に接続されるデータ線が3本である例を示したが、本発明はこれに限定されず、これらの値は必要とされる液晶表示装置のスペックにより任意に選択することができる。   Furthermore, in this embodiment, an example is shown in which there are nine data lines, six gate lines, and three data lines connected to one output of the data line driving circuit. The values are not limited, and these values can be arbitrarily selected according to the required specifications of the liquid crystal display device.

更にまた、本実施形態においては、ゲートドライバ回路を画素が配置されたTFT側ガラス基板上に画素TFTを形成して構成した例を示しているが、外部から各ゲート線を駆動する信号を供給してもよい。但し、プロジェクタ用の液晶表示装置では、その大きさをできるだけ小さくする必要があることから、画素と同一の基板上に作製することが望ましい。   Furthermore, in this embodiment, an example in which the pixel TFT is formed on the TFT side glass substrate on which the pixel is arranged is shown, but a signal for driving each gate line is supplied from the outside. May be. However, a liquid crystal display device for a projector needs to be made as small as possible, so that it is desirable to produce it on the same substrate as the pixels.

更にまた、本実施形態においては、ゲートドライバ回路を画素マトリクスの片側にのみ配置した例を示したが、ゲートドライバ回路は画素マトリクスの両側に配置してもよい。このとき、両側に配置した2つのゲートドライバ回路により、1本のゲート線を2方向から駆動すると、ゲート線に供給されるパルスの立ち上がり及び立ち下がり時間が短くなるという利点がある。また、両側に配置した2つのゲートドライバ回路により、夫々別々のゲート線を駆動すると、各々のゲートドライバ回路における出力端子のピッチを広くとることができ、液晶表示装置の小型化及び高精細化にとって有利である。   Furthermore, in this embodiment, an example in which the gate driver circuit is arranged only on one side of the pixel matrix is shown, but the gate driver circuit may be arranged on both sides of the pixel matrix. At this time, when one gate line is driven from two directions by two gate driver circuits arranged on both sides, there is an advantage that the rise and fall times of the pulses supplied to the gate line are shortened. In addition, when different gate lines are driven by two gate driver circuits arranged on both sides, the pitch of the output terminals in each gate driver circuit can be widened, and the liquid crystal display device can be reduced in size and definition. It is advantageous.

更にまた、ゲートドライバ回路4に必要な信号及び電源電圧、並びに対向電極に供給する電源電圧を、データ線駆動回路5から供給してもよい。   Furthermore, the signal and power supply voltage required for the gate driver circuit 4 and the power supply voltage supplied to the counter electrode may be supplied from the data line driving circuit 5.

次に、本発明の第5の実施形態について説明する。本実施形態は、前述の第2の実施形態をより詳細に説明するものである。本実施形態に係る液晶表示装置の構成は、前述の第4の実施形態に係る液晶表示装置の構成と同じであるため、その説明を省略する。以下、本実施形態に係る液晶表示装置の動作について説明する。図18は、横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置のデータドライバ回路の動作を示すタイミングチャートである。図18に示すように、各垂直期間において、ある水平期間TH3kにおいて、期間TB1に駆動回路6(図10参照)が制御線SP1の電位をハイレベルとすることにより、データ線D1、D4、D7に映像信号が書き込まれる。次いで、期間TB2に制御線SP2の電位がハイレベルとなり、データ線D2、D5、D8に映像信号が書き込まれる。次に、期間TB3に制御線SP3の電位がハイレベルとなり、データ線D3、D6、D7に映像信号が書き込まれる。水平期間内でデータ線駆動回路に信号が取り込まれ出力されるまでの動作は、前述の第4の実施形態で説明した動作と同じである。   Next, a fifth embodiment of the present invention will be described. This embodiment explains the above-mentioned 2nd embodiment in detail. Since the configuration of the liquid crystal display device according to the present embodiment is the same as the configuration of the liquid crystal display device according to the above-described fourth embodiment, the description thereof is omitted. Hereinafter, the operation of the liquid crystal display device according to the present embodiment will be described. FIG. 18 is a timing chart showing the operation of the data driver circuit of the liquid crystal display device according to the present embodiment, with time on the horizontal axis and the potential of each wiring on the vertical axis. As shown in FIG. 18, in each vertical period, in a certain horizontal period TH3k, the drive circuit 6 (see FIG. 10) sets the potential of the control line SP1 to the high level in the period TB1, whereby the data lines D1, D4, D7 The video signal is written in Next, in the period TB2, the potential of the control line SP2 becomes high level, and a video signal is written to the data lines D2, D5, and D8. Next, in the period TB3, the potential of the control line SP3 becomes a high level, and a video signal is written to the data lines D3, D6, and D7. The operation until a signal is taken in and output to the data line driving circuit within the horizontal period is the same as the operation described in the fourth embodiment.

次の水平期間であるTH3k+1では、期間TB1にデータ線D2、D5、D8に映像信号が書き込まれ、次いで期間TB2にデータ線D3、D6、D9に映像信号が書き込まれ、期間TB3にデータ線D1、D4、D7に映像信号が書き込まれる。その次の水平期間TH3k+2では、期間TB1にデータ線D3、D6、D9に映像信号が書き込まれ、期間TB2にデータ線D1、D4、D7に映像信号が書き込まれ、期間TB3にデータ線D2、D5、D8に信号が書き込まれる。このように、本実施形態においては、水平期間毎にデータ線に映像信号を書き込む順序を異ならせる。   In the next horizontal period TH3k + 1, video signals are written in the data lines D2, D5, and D8 in the period TB1, then video signals are written in the data lines D3, D6, and D9 in the period TB2, and the data line D1 in the period TB3. , D4 and D7 are written video signals. In the next horizontal period TH3k + 2, video signals are written in the data lines D3, D6, D9 in the period TB1, video signals are written in the data lines D1, D4, D7 in the period TB2, and the data lines D2, D5 are written in the period TB3. , D8 is written. As described above, in this embodiment, the order in which the video signals are written to the data lines is changed every horizontal period.

本実施形態に係る液晶表示装置においては、次のような効果が得られる。それは縦縞状のむらを視認しにくくするという効果である。この効果が得られる理由は、データ線に信号を書き込む順序が連続する水平期間毎に変化するため、データ線の電位変動を多く受けるデータ線が、水平期間の周波数で変化するため、電位変動による画素の輝度差を、人間が視認しにくくなるためである。   In the liquid crystal display device according to the present embodiment, the following effects are obtained. This is an effect of making it difficult to visually recognize the uneven stripes. The reason why this effect can be obtained is that the order in which signals are written to the data lines changes every successive horizontal period, and the data lines that receive a lot of potential fluctuations of the data lines change at the frequency of the horizontal period. This is because it is difficult for humans to visually recognize the luminance difference between pixels.

次に、本発明の第6の実施形態について説明する。本実施形態に係る液晶表示装置の構成は、前述の第4の実施形態に係る液晶表示装置の構成と同じであるため、その説明を省略する。以下、本実施形態に係る液晶表示装置の動作について説明する。本実施形態は、前述の第5の実施形態に係る液晶表示装置の駆動方法を更に改良したものである。本実施形態に係る液晶表示装置の駆動方法において、ある垂直期間における動作は、図18に示す動作と同じである。また、図19及び図20は、横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置のデータドライバ回路の動作を示すタイミングチャートであり、図19は図18に示す垂直期間の次の垂直期間の動作を示し、図20は図19に示す垂直期間の次の垂直期間の動作を示す。   Next, a sixth embodiment of the present invention will be described. Since the configuration of the liquid crystal display device according to the present embodiment is the same as the configuration of the liquid crystal display device according to the above-described fourth embodiment, the description thereof is omitted. Hereinafter, the operation of the liquid crystal display device according to the present embodiment will be described. In the present embodiment, the method for driving the liquid crystal display device according to the fifth embodiment is further improved. In the driving method of the liquid crystal display device according to the present embodiment, the operation in a certain vertical period is the same as the operation shown in FIG. 19 and 20 are timing charts showing the operation of the data driver circuit of the liquid crystal display device according to this embodiment, with time on the horizontal axis and the potential of each wiring on the vertical axis. Shows the operation in the vertical period next to the vertical period shown in FIG. 18, and FIG. 20 shows the operation in the vertical period next to the vertical period shown in FIG.

図19に示すように、図18に示す垂直期間の次の垂直期間の動作は以下のとおりである。ある水平期間TH3kにおいて、最初にデータ線D2、D5、D8に映像信号が書き込まれ、次いでデータ線D3、D6、D9に映像信号が書き込まれ、最後にデータ線D1、D4、D7に映像信号が書き込まれる。次の水平期間TH3k+1では、最初にデータ線D3、D6、D9に映像信号が書き込まれ、次いでデータ線D1、D4、D7に、最後にデータ線D2、D5、D8に映像信号が書き込まれる。その次の水平期間TH3k+2では、最初にデータ線D1、D4、D7に信号が書き込まれ、次いでデータ線D2、D5、D8に、最後にデータ線D3、D6、D9に映像信号が書き込まれる。   As shown in FIG. 19, the operation in the vertical period next to the vertical period shown in FIG. 18 is as follows. In a certain horizontal period TH3k, first, video signals are written to the data lines D2, D5, D8, then video signals are written to the data lines D3, D6, D9, and finally, video signals are written to the data lines D1, D4, D7. Written. In the next horizontal period TH3k + 1, video signals are first written to the data lines D3, D6, D9, then video signals are written to the data lines D1, D4, D7, and finally to the data lines D2, D5, D8. In the next horizontal period TH3k + 2, first, signals are written to the data lines D1, D4, D7, then video signals are written to the data lines D2, D5, D8, and finally to the data lines D3, D6, D9.

図20に示すように、更に次の垂直期間では、水平期間TH3kにおいて、最初にデータ線D3、D6、D9に映像信号が書き込まれ、次いでデータ線D1、D4、D7に、最後にデータ線D2、D5、D8に映像信号が書き込まれる。次の水平期間TH3k+1では、最初にデータ線D1、D4、D7に映像信号が書き込まれ、次いでデータ線D2、D5、D8に、最後にデータ線D3、D6、D9に映像信号が書き込まれる。その次の水平期間TH3k+2では、最初にデータ線D2、D5、D8に映像信号が書き込まれ、次いでデータ線D3、D6、D9に、最後にデータ線D1、D4、D7に映像信号が書き込まれる。本実施形態における上記以外の動作は、前述の第5の実施形態と同様である。   As shown in FIG. 20, in the next vertical period, in the horizontal period TH3k, video signals are first written to the data lines D3, D6, and D9, then to the data lines D1, D4, and D7, and finally to the data line D2. , D5 and D8 are written video signals. In the next horizontal period TH3k + 1, video signals are first written to the data lines D1, D4, and D7, then video signals are written to the data lines D2, D5, and D8, and finally to the data lines D3, D6, and D9. In the next horizontal period TH3k + 2, video signals are first written to the data lines D2, D5, and D8, then video signals are written to the data lines D3, D6, and D9, and finally to the data lines D1, D4, and D7. Operations other than those described above in the present embodiment are the same as those in the fifth embodiment described above.

本実施形態によれば、前述の第4及び第5の実施形態と比較して、データ線に信号を書き込む順序を、垂直期間毎に異ならせると共に、水平期間毎にも異ならせているため、電位変動を受けるデータ線を、垂直期間毎及び水平期間毎に異ならせることができる。これにより、電位変動による画素の輝度差を人間がより視認しにくくなり、縦縞状のむらをより確実に解消することができる。本実施形態における上記以外の効果は、前述の第4及び第5の実施形態の効果と同様である。   According to the present embodiment, the order in which signals are written to the data lines is different for each vertical period and for each horizontal period as compared to the fourth and fifth embodiments described above. The data line that receives the potential fluctuation can be made different for each vertical period and each horizontal period. Thereby, it becomes difficult for a human to visually recognize the luminance difference of the pixel due to the potential fluctuation, and the vertical stripe unevenness can be more reliably eliminated. The effects of the present embodiment other than those described above are the same as the effects of the fourth and fifth embodiments described above.

次に、本発明の第7の実施形態について説明する。図21は、本実施形態に係る液晶表示装置を示すブロック図である。図21に示すように、本実施形態に係る液晶表示装置1aは、前述の第4の実施形態に係る液晶表示装置1に、信号処理回路7を取り付けたものである。本第6の実施形態は、前述の第3の実施形態をより詳細に説明するものである。なお、液晶表示装置1の構成は、前述の第4の実施形態で説明したとおりである。   Next, a seventh embodiment of the present invention will be described. FIG. 21 is a block diagram showing a liquid crystal display device according to this embodiment. As shown in FIG. 21, a liquid crystal display device 1a according to this embodiment is obtained by attaching a signal processing circuit 7 to the liquid crystal display device 1 according to the above-described fourth embodiment. In the sixth embodiment, the third embodiment will be described in more detail. The configuration of the liquid crystal display device 1 is as described in the fourth embodiment.

信号処理回路7は、映像信号を供給する信号源(図示せず)から入力映像信号及び同期信号が供給され、液晶表示装置1に対して映像信号及び制御信号を供給すると共に、液晶表示装置1において必要となる各種の電源電圧も供給するものである。信号処理回路7においては、信号源から供給される映像信号を少なくとも1画面分以上保持できるメモリ32が設けられている。メモリ32においては、夫々1画面分の映像信号を保持できるフレームメモリ33及び34が設けられている。また、メモリ32には、外部の信号源から入力される映像信号をフレームメモリ33に入力するかフレームメモリ34に入力するかを選択するスイッチ35が設けられており、フレームメモリ33に記憶された映像信号を液晶表示装置1に対して出力するかフレームメモリ34に記憶された映像信号を液晶表示装置1に対して出力するかを選択するスイッチ36が設けられている。   The signal processing circuit 7 is supplied with an input video signal and a synchronization signal from a signal source (not shown) that supplies a video signal, and supplies the video signal and the control signal to the liquid crystal display device 1. Various power supply voltages required in the above are also supplied. The signal processing circuit 7 is provided with a memory 32 that can hold at least one screen of a video signal supplied from a signal source. The memory 32 is provided with frame memories 33 and 34 each capable of holding a video signal for one screen. Further, the memory 32 is provided with a switch 35 for selecting whether the video signal input from the external signal source is input to the frame memory 33 or the frame memory 34, and is stored in the frame memory 33. A switch 36 is provided for selecting whether to output a video signal to the liquid crystal display device 1 or to output a video signal stored in the frame memory 34 to the liquid crystal display device 1.

また、信号処理回路7には、信号源から同期信号が入力され、スイッチ35を制御するメモリ制御信号MWを出力する共にスイッチ36を制御するメモリ制御信号MRを出力し、また、液晶表示装置1に対して制御信号を出力する制御回路37が設けられている。更に、信号処理回路7には、各種の電源電圧を生成し、液晶表示装置1に対して出力する電源回路38が設けられている。   The signal processing circuit 7 receives a synchronization signal from a signal source, outputs a memory control signal MW for controlling the switch 35, and outputs a memory control signal MR for controlling the switch 36, and the liquid crystal display device 1. Is provided with a control circuit 37 for outputting a control signal. Further, the signal processing circuit 7 is provided with a power supply circuit 38 that generates various power supply voltages and outputs them to the liquid crystal display device 1.

次に、上述の如く構成された本実施形態に係る液晶表示装置の動作、即ち、本実施形態に係る液晶表示装置の駆動方法について説明する。図22は、横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態における信号処理回路7の動作を示すタイミングチャートである。また、図23は、ある垂直期間において各画素の画素電極に印加される映像信号の極性を示す図であり、図24は、図23の次の垂直期間において各画素の画素電極に印加される映像信号の極性を示す図である。   Next, the operation of the liquid crystal display device according to this embodiment configured as described above, that is, the driving method of the liquid crystal display device according to this embodiment will be described. FIG. 22 is a timing chart showing the operation of the signal processing circuit 7 in this embodiment, with time on the horizontal axis and the potential of each wiring on the vertical axis. FIG. 23 is a diagram showing the polarity of a video signal applied to the pixel electrode of each pixel in a certain vertical period, and FIG. 24 is applied to the pixel electrode of each pixel in the next vertical period of FIG. It is a figure which shows the polarity of a video signal.

図22に示すように、信号源から出力された映像信号VIDEO_INは、同じく信号源から出力された同期信号VSYNC_INに同期して、信号処理回路7に入力される。映像信号VIDEO_INはアナログ信号であり、同期信号VSYNC_INは、映像信号VIDEO_INの各垂直期間の初めにのみハイレベルとなるデジタル信号である。メモリ制御信号MW及びMRは、夫々スイッチ35及び36を制御することにより、フレームメモリ33及び34のうちどちらに信号を書き込み、どちらから信号を読み出すかを決める信号である。   As shown in FIG. 22, the video signal VIDEO_IN output from the signal source is input to the signal processing circuit 7 in synchronization with the synchronization signal VSYNC_IN output from the signal source. The video signal VIDEO_IN is an analog signal, and the synchronization signal VSYNC_IN is a digital signal that becomes a high level only at the beginning of each vertical period of the video signal VIDEO_IN. The memory control signals MW and MR are signals that determine which one of the frame memories 33 and 34 writes a signal and from which the signal is read out by controlling the switches 35 and 36, respectively.

ある垂直期間TVin(2m)において、メモリ制御信号MWがハイレベルであり、メモリ制御信号MRがロウレベルであり、従って、フレームメモリ33に信号源からの映像信号VIDEO_INが書き込まれ、フレームメモリ34から映像信号VIDEO_INが読み出されるとする。すると、垂直期間TVin(2m)に続く垂直期間TVin(2m+1)では、メモリ制御信号MW及びMRのレベルが反転し、フレームメモリ34に信号が書き込まれ、フレームメモリ33から信号が読み出される。このような動作を行うことで、信号源から供給される映像信号を、別の周波数で読み出すという周波数変換が可能となる。図22で示した例では、信号源から入力されフレームメモリに記憶された映像信号を3倍の周波数で読み出し、信号源から映像信号の1垂直期間内に3回同じ信号を液晶表示装置1に供給する。これにより、映像信号VIDEO_INの時間幅を(1/3)倍に圧縮し、映像信号VIDEO_INの周波数の3倍の周波数を持つ映像信号VIDEOを、液晶表示装置1に対して供給することができる。   In a certain vertical period TVin (2m), the memory control signal MW is at the high level and the memory control signal MR is at the low level. Therefore, the video signal VIDEO_IN from the signal source is written into the frame memory 33, and the video from the frame memory 34 Assume that the signal VIDEO_IN is read. Then, in the vertical period TVin (2m + 1) following the vertical period TVin (2m), the levels of the memory control signals MW and MR are inverted, signals are written to the frame memory 34, and signals are read from the frame memory 33. By performing such an operation, it is possible to perform frequency conversion in which a video signal supplied from a signal source is read out at a different frequency. In the example shown in FIG. 22, the video signal input from the signal source and stored in the frame memory is read at a triple frequency, and the same signal is read from the signal source three times within one vertical period of the video signal to the liquid crystal display device 1. Supply. Thereby, the time width of the video signal VIDEO_IN is compressed to (1/3) times, and the video signal VIDEO having a frequency three times the frequency of the video signal VIDEO_IN can be supplied to the liquid crystal display device 1.

そして、液晶表示装置1においては、信号源から供給される映像信号を3倍の速度で、3回ずつ表示する。このときの液晶表示装置1内の動作は、前述の第4乃至第6の実施形態に示した何れの方法でもよい。このとき、図23及び24に示すように、液晶表示装置1においては、1画面の映像信号を表示させる1垂直期間で、全ての画素電極に対向電極に対して同一の極性の信号を書き込み、この極性を垂直期間毎に反転させるフレーム反転駆動を行ってもよい。即ち、図23に示す垂直期間においては、対向電極に対して正の極性の信号を画素電極に書き込み、図24に示す次の垂直期間においては、対向電極に対して負の極性の信号を画素電極に書き込んでもよい。   In the liquid crystal display device 1, the video signal supplied from the signal source is displayed three times each at a triple speed. The operation in the liquid crystal display device 1 at this time may be any of the methods shown in the fourth to sixth embodiments. At this time, as shown in FIGS. 23 and 24, in the liquid crystal display device 1, a signal having the same polarity is written to the counter electrode in all the pixel electrodes in one vertical period in which the video signal of one screen is displayed. Frame inversion driving may be performed to invert this polarity every vertical period. That is, in the vertical period shown in FIG. 23, a signal having a positive polarity with respect to the counter electrode is written to the pixel electrode, and in the next vertical period shown in FIG. You may write in an electrode.

次に、本実施形態の効果について説明する。本実施形態においては、前述の第4乃至第6の実施形態と比較して垂直期間が短くなるため、データ線に映像信号を書き込む順序を変更する周期がより短くなり、縦筋状のむらがより視認されにくくなる。これにより、縦筋状のむらのほぼ完全に視認できなくすることができる。   Next, the effect of this embodiment will be described. In this embodiment, since the vertical period is shorter than in the fourth to sixth embodiments, the period for changing the order in which video signals are written to the data lines is shorter, and the vertical streaks are more uneven. It becomes difficult to see. As a result, it is possible to make the vertical streak unevenness almost completely invisible.

また、外部信号の1垂直期間内に同じ映像信号を表示させる回数が、データ線駆動回路の1出力が時分割書き込みを行うデータ線の数(本実施形態においては3)と等しいため、外部信号の1垂直期間内で全てのデータ線に生ずる電位変動をほぼ等しくでき、さらに電位変動による画素の輝度差を視認しにくくできる。   In addition, since the number of times the same video signal is displayed within one vertical period of the external signal is equal to the number of data lines on which one output of the data line driving circuit performs time division writing (3 in this embodiment), the external signal Thus, the potential fluctuations occurring in all the data lines within one vertical period can be made almost equal, and the luminance difference of the pixels due to the potential fluctuations can be made difficult to visually recognize.

更に、液晶表示装置が1画面分の信号を表示させる期間で、全ての画素に対向電極に対する極性が等しくなる信号を書き込む駆動方法を用いると、液晶表示装置の開口率を大きくすることができ、光の利用効率を向上させることが可能となる。通常、液晶表示装置は、液晶の劣化を防止する目的でフレーム毎に各画素に印加される電圧の対向電極に対する極性が反転する駆動方法を用い、その際に隣接する画素に異なる極性の信号を印加する駆動方法が一般に用いられている。その中でも、プロジェクタ用の液晶表示装置では、画素行毎に同一の極性の信号を書き込み、隣接する画素行間で極性が異なる信号を印加するゲート線反転駆動が用いられることが多かった。それは、隣接する画素行毎に極性を変えることで、フリッカを低減し、且つ、TFT及び蓄積容量をゲート線に沿った位置に配置することで、隣接する画素間に発生する液晶分子の配向の乱れによる光漏れの位置を、TFT及び蓄積容量を配置した領域付近として、その部分を遮光することで、配向の乱れによる光漏れの影響を排除するためである。しかしながら、画素ピッチが20μmよりも小さい液晶表示装置では、画素領域に対する液晶分子の配向の乱れが発生する領域の面積比が大きくなり、開口率を大きくすることができず、光の利用効率が低いものになるという問題があった。   Further, when a driving method is used in which a signal with the same polarity with respect to the counter electrode is written to all pixels in a period in which the liquid crystal display device displays a signal for one screen, the aperture ratio of the liquid crystal display device can be increased. Light utilization efficiency can be improved. In general, a liquid crystal display device uses a driving method in which the polarity of the voltage applied to each pixel is reversed for each pixel for each frame in order to prevent deterioration of the liquid crystal, and signals having different polarities are applied to adjacent pixels. The driving method to apply is generally used. In particular, liquid crystal display devices for projectors often use gate line inversion driving in which signals having the same polarity are written for each pixel row and signals having different polarities between adjacent pixel rows are applied. It reduces the flicker by changing the polarity for each adjacent pixel row, and arranges the TFT and the storage capacitor at positions along the gate line, thereby controlling the alignment of liquid crystal molecules generated between adjacent pixels. This is because the position of the light leakage due to the disturbance is set near the region where the TFT and the storage capacitor are arranged and the portion is shielded to eliminate the influence of the light leakage due to the disturbance of the orientation. However, in a liquid crystal display device with a pixel pitch smaller than 20 μm, the area ratio of the region where the alignment of liquid crystal molecules is disturbed with respect to the pixel region increases, the aperture ratio cannot be increased, and the light utilization efficiency is low. There was a problem of becoming something.

これに対して、本実施形態のように、速い周波数でフレーム反転駆動を行うと、フリッカの問題を回避しつつ、あるフレームにおいて全ての画素電極に同一極性の信号を書き込むことができる。これにより、隣接する画素電極間で異なる極性の信号が書き込まれることがないため、光漏れが発生せず、開口率を大きくすることができる。このため、光の利用効率を向上させることが可能となる。   On the other hand, when frame inversion driving is performed at a fast frequency as in the present embodiment, signals having the same polarity can be written to all the pixel electrodes in a certain frame while avoiding the problem of flicker. Accordingly, signals having different polarities are not written between adjacent pixel electrodes, so that light leakage does not occur and the aperture ratio can be increased. For this reason, it becomes possible to improve the utilization efficiency of light.

なお、本実施形態においては、映像信号がアナログ信号である例を示したが、デジタル信号として処理しても何ら問題ない。   In the present embodiment, an example in which the video signal is an analog signal has been described, but there is no problem even if it is processed as a digital signal.

次に、本発明の第8の実施形態について説明する。図25は、横軸に時間をとり、縦軸に各配線の電位をとって、本発明の第8の実施形態に係る液晶表示装置の動作を示すタイミングチャートである。本実施形態に係る液晶表示装置は、光源(図示せず)から順次出射される赤(R)、緑(G)、青(B)の光が照射されるものである。本実施形態に係る液晶表示装置の構成は、前述の第4の実施形態と同様であるため、その説明を省略する。図25に示す期間TVは、外部から液晶表示装置に供給される映像信号の1画面分の信号が供給される垂直期間を示している。   Next, an eighth embodiment of the present invention will be described. FIG. 25 is a timing chart showing the operation of the liquid crystal display device according to the eighth embodiment of the present invention, where time is taken on the horizontal axis and the potential of each wiring is taken on the vertical axis. The liquid crystal display device according to the present embodiment emits red (R), green (G), and blue (B) light sequentially emitted from a light source (not shown). Since the configuration of the liquid crystal display device according to the present embodiment is the same as that of the above-described fourth embodiment, the description thereof is omitted. A period TV shown in FIG. 25 indicates a vertical period in which a signal for one screen of a video signal supplied from the outside to the liquid crystal display device is supplied.

本実施形態においては、垂直期間TVを少なくとも3つのサブフレーム期間に分割し、各サブフレーム期間を少なくとも2つの期間に分割する。即ち、垂直期間TVをサブフレーム期間TSVR、TSVG、TSVBに分割し、サブフレーム期間TSVRを期間TWR及びTLRに分割し、サブフレーム期間TSVGを期間TWG及びTLGに分割し、サブフレーム期間TSVBを期間TWB及びTLBに分割する。期間TWRでは、液晶表示装置に表示させる映像信号のうち赤色の成分の信号を書き込み、期間TLRでは光源が液晶表示装置に赤色の光を照射する。同様に期間TWGでは緑色の成分の映像信号を書き込み、期間TLGでは光源が緑色の光を液晶表示装置に対して照射する。また、期間TWBでは青色の成分の映像信号を書き込み、期間TLBでは光源が青色の光を液晶表示装置に対して照射する。   In the present embodiment, the vertical period TV is divided into at least three subframe periods, and each subframe period is divided into at least two periods. That is, the vertical period TV is divided into subframe periods TSVR, TSVG, TSVB, the subframe period TSVR is divided into periods TWR and TLR, the subframe period TSVG is divided into periods TWG and TLG, and the subframe period TSVGB is divided into periods. Divide into TWB and TLB. In the period TWR, a red component signal of the video signal to be displayed on the liquid crystal display device is written. In the period TLR, the light source irradiates the liquid crystal display device with red light. Similarly, a green component video signal is written in the period TWG, and in the period TLG, the light source irradiates the liquid crystal display device with green light. In the period TWB, a blue component video signal is written, and in the period TLB, the light source irradiates the liquid crystal display device with blue light.

本実施形態に係る液晶表示装置においては、フィールドシーケンシャル駆動を行うことにより、液晶表示装置にカラーフィルターを設けなくても、時分割でカラー画像を表示することができる。本実施形態における上記以外の効果は、前述の第4の実施形態と同様である。   In the liquid crystal display device according to the present embodiment, by performing field sequential driving, a color image can be displayed in a time division manner without providing a color filter in the liquid crystal display device. The effects of the present embodiment other than those described above are the same as those of the fourth embodiment described above.

次に、本発明の第9の実施形態について説明する。本実施形態はプロジェクタ装置の実施形態である。図26は、本実施形態に係るプロジェクタ装置を示すブロック図である。図26に示すように、本実施形態に係るプロジェクタ装置は、R、G、Bの三原色の光に対し3枚の液晶表示装置を用いた液晶プロジェクタ装置である。このプロジェクタ装置41においては、光源としてのランプ42が設けられており、このランプ42から出射された光の光路に介在する位置に、赤色の光を透過させ緑色及び青色の光を反射する色分離ミラー43が設けられている。ランプ42と色分離ミラー43との間には、光を均一化するための光学部品(図示せず)及び光の偏光を揃えるための光学部品(図示せず)が設けられている。   Next, a ninth embodiment of the present invention will be described. This embodiment is an embodiment of a projector apparatus. FIG. 26 is a block diagram showing a projector apparatus according to this embodiment. As shown in FIG. 26, the projector device according to the present embodiment is a liquid crystal projector device using three liquid crystal display devices for light of three primary colors of R, G, and B. The projector device 41 is provided with a lamp 42 as a light source, and color separation that transmits red light and reflects green and blue light at a position interposed in the optical path of light emitted from the lamp 42. A mirror 43 is provided. Between the lamp 42 and the color separation mirror 43, an optical component (not shown) for making the light uniform and an optical component (not shown) for aligning the polarization of the light are provided.

また、色分離ミラー43を透過した光の光路に介在するように、光を全反射するミラー44、及び赤色用液晶表示装置45がこの順に設けられている。更に、色分離ミラー43により反射された光の光路に介在するように、緑色の光を反射して青色の光を透過させる色分離ミラー46が設けられており、色分離ミラー46により反射された光の光路に介在するように、緑色用液晶表示装置47が設けられている。更にまた、色分離ミラー46を透過した光の光路に介在するように、光を全反射させるミラー48、ミラー49及び青色用液晶表示装置50がこの順に設けられている。   Further, a mirror 44 for totally reflecting light and a red liquid crystal display device 45 are provided in this order so as to be interposed in the optical path of the light transmitted through the color separation mirror 43. Further, a color separation mirror 46 that reflects green light and transmits blue light is provided so as to be interposed in the optical path of the light reflected by the color separation mirror 43, and is reflected by the color separation mirror 46. A green liquid crystal display device 47 is provided so as to be interposed in the optical path of light. Furthermore, a mirror 48 for totally reflecting light, a mirror 49 and a blue liquid crystal display device 50 are provided in this order so as to be interposed in the optical path of the light transmitted through the color separation mirror 46.

更にまた、赤色用液晶表示装置45、緑色用液晶表示装置47、青色用液晶表示装置50を透過した光を合成する合成プリズム51が設けられており、この合成プリズム51から出射した合成光を拡光して、外部のスクリーン(図示せず)に投射する投射レンズ52が設けられている。なお、赤色用液晶表示装置45、緑色用液晶表示装置47、青色用液晶表示装置50は、いずれも単色の液晶表示装置であり、前述の各実施形態のいずれかの液晶表示装置である。   Furthermore, a composite prism 51 that combines light transmitted through the red liquid crystal display device 45, the green liquid crystal display device 47, and the blue liquid crystal display device 50 is provided, and the combined light emitted from the composite prism 51 is expanded. A projection lens 52 is provided for projecting light onto an external screen (not shown). The red liquid crystal display device 45, the green liquid crystal display device 47, and the blue liquid crystal display device 50 are all monochromatic liquid crystal display devices, and are liquid crystal display devices according to any of the above-described embodiments.

次に、本実施形態に係るプロジェクタ装置の動作について説明する。赤色用液晶表示装置45、緑色用液晶表示装置47、青色用液晶表示装置50に夫々、赤色用画像、緑色用画像、青色用画像を表示させ、この状態でランプ42を点灯させる。これにより、ランプ52から出射された白色光が、均一化され、偏光を揃えられた後、色分離ミラー43に到達し、白色光のうち赤色成分は色分離ミラー43を透過し、緑色成分及び青色成分は反射される。そして、色分離ミラー43を透過した赤色光は、ミラー44により反射され、赤色用液晶表示装置45を透過し、赤色用の画像が付加される。   Next, the operation of the projector apparatus according to this embodiment will be described. The red liquid crystal display device 45, the green liquid crystal display device 47, and the blue liquid crystal display device 50 display the red image, the green image, and the blue image, respectively, and the lamp 42 is turned on in this state. As a result, the white light emitted from the lamp 52 is made uniform and polarized, and then reaches the color separation mirror 43. The red component of the white light passes through the color separation mirror 43, and the green component and The blue component is reflected. And the red light which permeate | transmitted the color separation mirror 43 is reflected by the mirror 44, permeate | transmits the liquid crystal display device 45 for red, and the image for red is added.

また、色分離ミラー43により反射された光は、色分離ミラー46に到達し、色分離ミラー46により緑色成分が反射され、青色成分が透過する。そして、色分離ミラー46により反射された緑色光は、緑色用液晶表示装置47を透過し、緑色用の画像が付加される。一方、色分離ミラー46を透過した青色光は、ミラー48で反射され、ミラー49で反射され、青色用液晶表示装置50を透過し、青色用の画像が付加される。   The light reflected by the color separation mirror 43 reaches the color separation mirror 46, the green component is reflected by the color separation mirror 46, and the blue component is transmitted. Then, the green light reflected by the color separation mirror 46 is transmitted through the green liquid crystal display device 47 and a green image is added. On the other hand, the blue light transmitted through the color separation mirror 46 is reflected by the mirror 48, reflected by the mirror 49, transmitted through the blue liquid crystal display device 50, and a blue image is added.

そして、赤色用液晶表示装置45により赤色用の画像が付加された赤色光、緑色用液晶表示装置47により緑色用の画像が付加された緑色光、青色用液晶表示装置50により青色用の画像が付加された青色光が合成プリズム51により合成されカラー画像となり、投影レンズ52により拡光されてスクリーンに投射される。   Then, red light to which a red image is added by the red liquid crystal display device 45, green light to which a green image is added by the green liquid crystal display device 47, and a blue image by the blue liquid crystal display device 50. The added blue light is combined by the combining prism 51 to form a color image, and is expanded by the projection lens 52 and projected onto the screen.

本実施形態に係るプロジェクタ装置においては、その内部に組み込まれる液晶表示装置においてデータ線に沿った縦筋状のむらがほとんど発生しないため、投射される画像においても、縦筋状のむらはほとんど発生しない。このため、従来の液晶プロジェクタ装置に比べ、表示階調数を増やしても、むらがない高画質な画像が得られる。   In the projector device according to the present embodiment, the vertical streak unevenness along the data line hardly occurs in the liquid crystal display device incorporated in the projector device, so that the vertical streak unevenness hardly occurs even in the projected image. For this reason, even when the number of display gradations is increased as compared with the conventional liquid crystal projector device, a high-quality image without unevenness can be obtained.

なお、本発明のプロジェクタ装置は、フロントタイプ液晶プロジェクタ装置であってもよく、リアタイプ液晶プロジェクタ装置であってもよい。   The projector device of the present invention may be a front type liquid crystal projector device or a rear type liquid crystal projector device.

次に、本発明の第10の実施形態について説明する。図27は、本実施形態に係る液晶表示装置を示すブロック図である。図27における「R」、「G」、「B」の符号は、各画素に配置されたカラーフィルターの色を示している。図27に示すように、本実施形態に係る液晶表示装置においては、各画素に赤色(R)、緑色(G)又は青色(B)のカラーフィルターが設けられている。このカラーフィルターは、TFT側ガラス基板及び対向側ガラス基板のいずれに設けてもよい。また、行方向、即ち、データ線Dが延びる方向に沿って同一色のカラーフィルターが配置されており、列方向、即ち、ゲート線Gが延びる方向に沿って異なる色のカラーフィルターが配置されている。また、本実施形態においては、データ線駆動回路5の1出力が駆動するデータ線Dの数即ち、1つの組に属するデータ線Dの数が6となっており、カラーフィルターの色数3以上となっている。本実施形態に係る液晶表示装置の駆動方法は、前述の第4の実施形態と同様である。なお、前述の第5乃至第8のいずれかの実施形態と同様としてもよい。   Next, a tenth embodiment of the present invention will be described. FIG. 27 is a block diagram showing a liquid crystal display device according to this embodiment. The symbols “R”, “G”, and “B” in FIG. 27 indicate the colors of the color filters arranged in each pixel. As shown in FIG. 27, in the liquid crystal display device according to this embodiment, each pixel is provided with a red (R), green (G), or blue (B) color filter. This color filter may be provided on either the TFT side glass substrate or the counter side glass substrate. Further, color filters of the same color are arranged along the row direction, that is, the direction in which the data line D extends, and color filters of different colors are arranged along the column direction, that is, the direction in which the gate line G extends. Yes. In this embodiment, the number of data lines D driven by one output of the data line driving circuit 5, that is, the number of data lines D belonging to one set is 6, and the number of colors of the color filter is 3 or more. It has become. The driving method of the liquid crystal display device according to this embodiment is the same as that of the above-described fourth embodiment. Note that it may be the same as any one of the fifth to eighth embodiments described above.

従来の液晶表示装置を使用する場合、データ線駆動回路の1出力が駆動するデータ線の本数を、色数と同じ3とすれば、サンプリングによる電位変動が生じても、同一色であればその変動量が等しくなる。このため、データ線駆動回路の1出力が駆動するデータ線の本数を色数と異ならせた場合と比較すれば、縦筋状のむらは視認されにくい。しかし、データ線駆動回路の1出力が駆動するデータ線の本数を色数よりも多くすると、例えば、1出力が駆動するデータ線の本数を4本以上とし色数を3とすると、同一色であっても電位変動が異なるデータ線が発生してしまい、縦筋状のむらが顕著になる。これに対して本実施形態においては、データ線駆動回路の1出力が駆動するデータ線の本数を色数よりも多くしても、データ線の電位変動が時間的に均一化されるので、縦筋状のむらはほとんど視認されなくなる。   When a conventional liquid crystal display device is used, if the number of data lines driven by one output of the data line driving circuit is 3, which is the same as the number of colors, even if potential fluctuations due to sampling occur, The amount of variation is equal. For this reason, as compared with the case where the number of data lines driven by one output of the data line driving circuit is different from the number of colors, the vertical stripe-shaped unevenness is less visible. However, if the number of data lines driven by one output of the data line driving circuit is larger than the number of colors, for example, if the number of data lines driven by one output is 4 or more and the number of colors is 3, the same color is used. Even in such a case, data lines with different potential fluctuations are generated, and vertical stripe-shaped unevenness becomes remarkable. On the other hand, in this embodiment, even if the number of data lines driven by one output of the data line driving circuit is larger than the number of colors, the potential fluctuations of the data lines are made uniform over time. Streaky irregularities are hardly visible.

なお、本実施形態においては、列方向に延びる複数色のカラーフィルターを設け、同一色のカラーフィルターが設けられた画素を、列方向、即ち、ゲート線が延びる方向に沿って配置し、行方向、即ち、データ線が延びる方向に沿って異なる色のカラーフィルターが設けられた画素を配置してもよい。これにより、縦筋状のむらを解消する効果が得られる。これは、同一色のカラーフィルターが設けられた画素がゲート線が延びる方向に沿って配置されている場合、ある特定色だけに注目しても、その色を表示させる画素が1水平期間に異なるタイミングで信号が書き込まれるからである。この原理は前述のモノクロ表示の液晶表示装置の場合と同じである。この結果、本実施形態に係る液晶表示装置を用いれば、縦筋状のむらを大幅に低減することが可能となる。   In this embodiment, a plurality of color filters extending in the column direction are provided, and pixels provided with the same color filter are arranged along the column direction, that is, the direction in which the gate lines extend, and the row direction. That is, pixels provided with color filters of different colors may be arranged along the direction in which the data lines extend. Thereby, the effect of eliminating the vertical stripe-like unevenness can be obtained. This is because, when pixels with color filters of the same color are arranged along the direction in which the gate line extends, even if attention is paid to only a specific color, the pixels for displaying that color are different in one horizontal period. This is because the signal is written at the timing. This principle is the same as that of the above-described monochrome display liquid crystal display device. As a result, if the liquid crystal display device according to the present embodiment is used, it is possible to greatly reduce the vertical stripe unevenness.

なお、本実施形態においては、カラーフィルターの色の種類をR、G、Bの3色とする例を示したが、本発明はこれに限定されず、例えば、R、G、B、W(白)の4色としてもよい。   In the present embodiment, an example in which the color types of the color filter are three colors of R, G, and B is shown. However, the present invention is not limited to this, and for example, R, G, B, W ( White) may be used.

また、前述の各実施形態に係る液晶表示装置は、携帯電話、PDA(Personal Digital Assistance:携帯型情報端末)、ゲーム機、デジタルカメラ、ビデオカメラ等の携帯端末装置の表示装置として使用することができる。また、本発明は、上記実施形態に限定されるものではなく、本発明の特許請求の範囲の記載から把握される技術的範囲を逸脱しない範囲で、種々変形することができる。   In addition, the liquid crystal display device according to each of the above-described embodiments can be used as a display device of a mobile terminal device such as a mobile phone, a PDA (Personal Digital Assistance), a game machine, a digital camera, or a video camera. it can. The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the technical scope grasped from the description of the scope of claims of the present invention.

本発明の活用例として、フロントタイプ液晶プロジェクタ装置、リアタイプ液晶プロジェクタ装置、携帯端末装置がある。   Examples of utilization of the present invention include a front type liquid crystal projector device, a rear type liquid crystal projector device, and a portable terminal device.

本発明の第1の実施形態に係る液晶表示装置を示すブロック図である。1 is a block diagram showing a liquid crystal display device according to a first embodiment of the present invention. 横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置の動作を示すタイミングチャートであり、ある垂直期間の動作を示す。FIG. 5 is a timing chart showing the operation of the liquid crystal display device according to the present embodiment, with time on the horizontal axis and the potential of each wiring on the vertical axis, showing the operation in a certain vertical period. 横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置の動作を示すタイミングチャートであり、図2に示す垂直期間の次の垂直期間の動作を示す。3 is a timing chart showing the operation of the liquid crystal display device according to the present embodiment with time on the horizontal axis and the potential of each wiring on the vertical axis, showing the operation in the vertical period next to the vertical period shown in FIG. . 横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置の動作を示すタイミングチャートであり、図3に示す垂直期間の次の垂直期間の動作を示す。FIG. 4 is a timing chart showing the operation of the liquid crystal display device according to the present embodiment with time on the horizontal axis and the potential of each wiring on the vertical axis, showing the operation in the vertical period next to the vertical period shown in FIG. 3. . 横軸に時間をとり、縦軸に各配線の電位をとって、本発明の第2の実施形態に係る液晶表示装置の動作を示すタイミングチャートであり、ある垂直期間の動作を示す。6 is a timing chart showing the operation of the liquid crystal display device according to the second embodiment of the present invention, where time is taken on the horizontal axis and the potential of each wiring is taken on the vertical axis, showing the operation in a certain vertical period. 横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置の動作を示すタイミングチャートであり、図5に示す垂直期間の次の垂直期間の動作を示す。FIG. 6 is a timing chart showing the operation of the liquid crystal display device according to the present embodiment with time on the horizontal axis and the potential of each wiring on the vertical axis, showing the operation in the vertical period next to the vertical period shown in FIG. 5. . 横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置の動作を示すタイミングチャートであり、図6に示す垂直期間の次の垂直期間の動作を示す。FIG. 7 is a timing chart showing the operation of the liquid crystal display device according to the present embodiment with time on the horizontal axis and the potential of each wiring on the vertical axis, showing the operation in the vertical period next to the vertical period shown in FIG. 6. . 本発明の第3の実施形態に係る液晶表示装置を示すブロック図である。It is a block diagram which shows the liquid crystal display device which concerns on the 3rd Embodiment of this invention. 横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置の動作を示すタイミングチャートである。4 is a timing chart showing the operation of the liquid crystal display device according to the present embodiment, with time on the horizontal axis and the potential of each wiring on the vertical axis. 本発明の第4の実施形態に係る液晶表示装置を示すブロック図である。It is a block diagram which shows the liquid crystal display device which concerns on the 4th Embodiment of this invention. 本実施形態におけるゲートドライバ回路を示す回路図である。It is a circuit diagram which shows the gate driver circuit in this embodiment. 本実施形態におけるデータ線駆動回路を示すブロック図である。It is a block diagram which shows the data line drive circuit in this embodiment. 本実施形態に係る液晶表示装置を示す断面図である。It is sectional drawing which shows the liquid crystal display device which concerns on this embodiment. 横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置のゲートドライバ回路の動作を示すタイミングチャートである。6 is a timing chart showing the operation of the gate driver circuit of the liquid crystal display device according to the present embodiment, with time on the horizontal axis and the potential of each wiring on the vertical axis. 横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置のデータドライバ回路の動作を示すタイミングチャートであり、ある垂直期間における動作を示す。6 is a timing chart showing the operation of the data driver circuit of the liquid crystal display device according to the present embodiment, with time on the horizontal axis and the potential of each wiring on the vertical axis, showing the operation in a certain vertical period. 横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置のデータドライバ回路の動作を示すタイミングチャートであり、図15の次の垂直期間における動作を示す。FIG. 16 is a timing chart showing the operation of the data driver circuit of the liquid crystal display device according to the present embodiment, with time on the horizontal axis and the potential of each wiring on the vertical axis, showing the operation in the next vertical period of FIG. . 横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置のデータドライバ回路の動作を示すタイミングチャートであり、図16の次の垂直期間における動作を示す。FIG. 17 is a timing chart showing the operation of the data driver circuit of the liquid crystal display device according to the present embodiment with time on the horizontal axis and the potential of each wiring on the vertical axis, showing the operation in the next vertical period of FIG. . 横軸に時間をとり、縦軸に各配線の電位をとって、本発明の第5の実施形態に係る液晶表示装置のデータドライバ回路の動作を示すタイミングチャートである。10 is a timing chart showing the operation of the data driver circuit of the liquid crystal display device according to the fifth embodiment of the present invention, with time on the horizontal axis and the potential of each wiring on the vertical axis. 軸に時間をとり、縦軸に各配線の電位をとって、本発明の第6の実施形態に係る液晶表示装置のデータドライバ回路の動作を示すタイミングチャートであり、図18の次の垂直期間における動作を示す。FIG. 19 is a timing chart showing the operation of the data driver circuit of the liquid crystal display device according to the sixth embodiment of the present invention, with time on the axis and the potential of each wiring on the vertical axis, and the next vertical period in FIG. The operation in is shown. 横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態に係る液晶表示装置のデータドライバ回路の動作を示すタイミングチャートであり、図19の次の垂直期間における動作を示す。FIG. 20 is a timing chart showing the operation of the data driver circuit of the liquid crystal display device according to the present embodiment, with time on the horizontal axis and the potential of each wiring on the vertical axis, showing the operation in the next vertical period of FIG. . 本発明の第7の実施形態に係る液晶表示装置を示すブロック図である。It is a block diagram which shows the liquid crystal display device which concerns on the 7th Embodiment of this invention. 横軸に時間をとり、縦軸に各配線の電位をとって、本実施形態における信号処理回路の動作を示すタイミングチャートである。4 is a timing chart showing the operation of the signal processing circuit in the present embodiment, with time on the horizontal axis and the potential of each wiring on the vertical axis. ある垂直期間において各画素の画素電極に印加される映像信号の極性を示す図である。It is a figure which shows the polarity of the video signal applied to the pixel electrode of each pixel in a certain vertical period. 図23の次の垂直期間において各画素の画素電極に印加される映像信号の極性を示す図である。It is a figure which shows the polarity of the video signal applied to the pixel electrode of each pixel in the next vertical period of FIG. 横軸に時間をとり、縦軸に各配線の電位をとって、本発明の第8の実施形態に係る液晶表示装置の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the liquid crystal display device based on the 8th Embodiment of this invention, taking time on a horizontal axis and taking the electric potential of each wiring on a vertical axis | shaft. 本発明の第9の実施形態に係るプロジェクタ装置を示すブロック図である。It is a block diagram which shows the projector apparatus which concerns on the 9th Embodiment of this invention. 本発明の第10の実施形態に係る液晶表示装置を示すブロック図である。It is a block diagram which shows the liquid crystal display device which concerns on the 10th Embodiment of this invention. P−Si−TFTを使用した従来の液晶表示装置を示すブロック図である。It is a block diagram which shows the conventional liquid crystal display device which uses P-Si-TFT. 図28に示すデータドライバ回路の動作を示すタイミングチャートである。FIG. 29 is a timing chart showing an operation of the data driver circuit shown in FIG. 28. FIG. 図28に示すゲートドライバ回路の動作を示すタイミングチャートである。FIG. 29 is a timing chart showing an operation of the gate driver circuit shown in FIG. 28. FIG. COG接続を使用した従来の液晶表示装置を示すブロック図である。It is a block diagram which shows the conventional liquid crystal display device using a COG connection. 図31に示すデータ線駆動ICの動作を示すタイミングチャートである。32 is a timing chart showing an operation of the data line driving IC shown in FIG. 31. 図28に示すブロック分割駆動を行う液晶表示装置のASW付近の構成を示す等価回路図である。FIG. 29 is an equivalent circuit diagram showing a configuration in the vicinity of ASW of the liquid crystal display device that performs block division driving shown in FIG. 28. 図31に示すCOG接続による液晶表示装置のASW部付近の構成を示す等価回路図である。FIG. 32 is an equivalent circuit diagram showing a configuration in the vicinity of an ASW unit of the liquid crystal display device by the COG connection shown in FIG.

符号の説明Explanation of symbols

1、1a;液晶表示装置
2;画素
3;データドライバ回路
4;ゲートドライバ回路
5;データ線駆動回路
6;駆動回路
7;信号処理回路
8;メモリ
9;接続端子
10;回路ブロック
11;シフトレジスタ
12;TFT側ガラス基板
13;対向側ガラス基板
14;液晶層
15;下部遮光膜
16、21、24、28;層間膜
17;半導体層
18;ゲート絶縁膜
19;ゲート金属膜
20;容量金属膜
22a〜22d;金属配線膜
23a〜23d、27;ビア
25;上部遮光膜
26;金属配線膜
29;貫通孔
30、31;配向膜
32;メモリ
33、34;フレームメモリ
35、36スイッチ
37;制御回路
38;電源回路
41;プロジェクタ装置
42;ランプ
43、46;色分離ミラー
44、48、49;ミラー
45;赤色用液晶表示装置
47;緑色用液晶表示装置
50;青色用液晶表示装置
51;合成プリズム
52;投射レンズ
101;データドライバ回路
102;ゲートドライバ回路
103、104;シフトレジスタ
111;データ線駆動IC
AMP1〜AMP3;アンプ
CIV1〜CIV4;クロックインバータ
Clc;画素容量
Cs;蓄積容量
D1〜D9;データ線
DAC1〜DAC3;DAC回路
DCLK;クロック信号
DSL1〜DSL9;データ選択スイッチ
DSP1〜DSP9;データサンプリングスイッチ
DTR1〜DTR9;データ転送スイッチ
DSTP;スタート信号
Eo;対向電極
Ep;画素電極
G1〜G6;ゲート線
GCLK、/GCLK;クロック信号
GST;スタート信号
HSYNC;水平同期信号
IV1〜IV6;インバータ
M11〜M19、M21〜M29;メモリ
MW、MR;メモリ制御信号
SL1〜SL3;制御信号
SP1〜SP3;制御線
SR1〜SR3;出力信号
SW1−1〜SW3−3;アナログスイッチ(ASW)
TB1、TB2、TB3;期間
TFT;画素薄膜トランジスタ
TH;水平期間
TR;制御信号
TV;垂直期間
V1〜V3;ビデオ信号線
VIDEO、VIDEO_IN;映像信号
VSYNC;垂直同期信号
DESCRIPTION OF SYMBOLS 1, 1a; Liquid crystal display device 2; Pixel 3; Data driver circuit 4; Gate driver circuit 5; Data line drive circuit 6; Drive circuit 7; Signal processing circuit 8; Memory 9; 12; TFT side glass substrate 13; Opposite side glass substrate 14; Liquid crystal layer 15; Lower light shielding film 16, 21, 24, 28; Interlayer film 17; Semiconductor layer 18; Gate insulating film 19; Gate metal film 20; 22a to 22d; metal wiring films 23a to 23d, 27; via 25; upper light shielding film 26; metal wiring film 29; through hole 30, 31; alignment film 32; memory 33, 34; frame memory 35, 36 switch 37; Circuit 38; Power supply circuit 41; Projector device 42; Lamps 43 and 46; Color separation mirrors 44, 48 and 49; Mirror 45; Red The liquid crystal display device 47; the green liquid crystal display device 50; the blue liquid crystal display device 51; synthesizing prism 52; projection lens 101; a data driver circuit 102; a gate driver circuits 103 and 104; the shift register 111; data line driving IC
AMP1 to AMP3; amplifiers CIV1 to CIV4; clock inverter Clc; pixel capacitance Cs; storage capacitors D1 to D9; data lines DAC1 to DAC3; DAC circuit DCLK; clock signals DSL1 to DSL9; Data transfer switch DSTP; Start signal Eo; Counter electrode Ep; Pixel electrodes G1 to G6; Gate lines GCLK and / GCLK; Clock signal GST; Start signal HSYNC; Horizontal synchronization signals IV1 to IV6; Inverters M11 to M19 and M21 Memory MW, MR; Memory control signals SL1 to SL3; Control signals SP1 to SP3; Control lines SR1 to SR3; Output signals SW1-1 to SW3-3; Analog switch (ASW)
TB1, TB2, TB3; period TFT; pixel thin film transistor TH; horizontal period TR; control signal TV; vertical period V1 to V3; video signal line VIDEO, VIDEO_IN; video signal VSYNC;

Claims (27)

  1. 行方向に延び相互に隣り合うn本毎にm個の組に組分けされた(n×m)本(n、mは2以上の整数)のデータ線と、列方向に延びる複数本のゲート線と、前記データ線と前記ゲート線との近接点毎に設けられた複数個の画素と、1画面分の画像を表示する1垂直期間内に前記ゲート線を順次選択するゲートドライバ回路と、このゲートドライバ回路が1本の前記ゲート線を選択している1水平期間に前記データ線に1画素行分の映像信号を出力するデータドライバ回路と、を有し、前記データドライバ回路は、前記組毎に設けられ前記映像信号を出力するm個の出力端子と、前記各組における第kのデータ線(kは1乃至nの整数)を前記出力端子に接続するか否かを切替える第kのスイッチと、全ての前記第kのスイッチに共通接続されたn本の第kの制御線と、前記第kのスイッチを導通させる制御信号を前記第kの制御線に順次出力する駆動回路と、を有し、前記駆動回路は、前記水平期間内に前記n本の制御線に前記制御信号を出力する順序を、所定期間毎に異ならせるものであることを特徴とする液晶表示装置。 (N × m) (n and m are integers greater than or equal to 2) data lines and a plurality of gates extending in the column direction divided into m groups for every n adjacent to each other extending in the row direction A gate driver circuit that sequentially selects the gate lines within one vertical period for displaying an image for one screen; a plurality of pixels provided for each proximity point of the data line and the gate line; A data driver circuit that outputs a video signal for one pixel row to the data line in one horizontal period in which the gate driver circuit selects one of the gate lines, and the data driver circuit includes: M number of output terminals provided for each group for outputting the video signal and kth data line for switching whether to connect the kth data line (k is an integer from 1 to n) in each group to the output terminal. And all the kth switches are connected in common. an n-th k-th control line; and a drive circuit that sequentially outputs a control signal for turning on the k-th switch to the k-th control line. A liquid crystal display device characterized in that the order in which the control signals are output to n control lines is varied every predetermined period.
  2. 前記駆動回路は、前記水平期間内に前記n本の制御線に前記制御信号を出力する順序を、前記垂直期間毎に異ならせるものであることを特徴とする請求項1に記載の液晶表示装置。 2. The liquid crystal display device according to claim 1, wherein the drive circuit changes an order of outputting the control signals to the n control lines in the horizontal period for each vertical period. .
  3. 前記制御信号を出力する順序がn通りあり、前記n通りは、n回の連続する水平期間のうち最後に選択されるスイッチが夫々異なるn通りの順序であって、前記駆動回路は、n回の前記垂直期間からなる1周期毎に、前記n通りの順序を繰り返し実施するものであることを特徴とする請求項2に記載の液晶表示装置。 There are n orders of outputting the control signals, and the n ways are n orders in which the last selected switch among n consecutive horizontal periods is different, and the drive circuit is n times 3. The liquid crystal display device according to claim 2, wherein the n orders are repeatedly performed every one cycle of the vertical period.
  4. 前記駆動回路は、前記水平期間内に前記n本の制御線に前記制御信号を出力する順序を、1又は複数回の前記水平期間毎に異ならせるものであることを特徴とする請求項1に記載の液晶表示装置。 2. The drive circuit according to claim 1, wherein an order of outputting the control signals to the n control lines in the horizontal period is changed for each of the horizontal periods one or more times. The liquid crystal display device described.
  5. 前記制御信号を出力する順序がn通りあり、前記n通りは、n回の連続する水平期間のうち最後に選択されるスイッチが夫々異なるn通りの順序であって、前記駆動回路は、n回の前記水平期間からなる1サブ周期毎に、前記n通りの順序を繰り返し実施するものであることを特徴とする請求項4に記載の液晶表示装置。 There are n orders of outputting the control signals, and the n ways are n orders in which the last selected switch among n consecutive horizontal periods is different, and the drive circuit is n times 5. The liquid crystal display device according to claim 4, wherein the n orders are repeatedly performed for each sub period including the horizontal period.
  6. 前記駆動回路は、前記水平期間内に前記n本の制御線に前記制御信号を出力する順序を、1又は複数回の前記水平期間毎に異ならせるものであることを特徴とする請求項1に記載の液晶表示装置。 2. The drive circuit according to claim 1, wherein an order of outputting the control signals to the n control lines in the horizontal period is changed for each of the horizontal periods one or more times. The liquid crystal display device described.
  7. 信号処理回路から入力される映像信号を少なくとも1画面分記憶し、次の1画面分の映像信号が入力される期間に、記憶された前記1画面分の映像信号を、前記信号処理回路から入力されたときの周波数のt倍(tは2以上の整数)の周波数で読み出し、この読み出した映像信号を前記データドライバ回路に対してt回出力する信号処理回路を有することを特徴とする請求項1乃至6のいずれか1項に記載の液晶表示装置。 The video signal input from the signal processing circuit is stored for at least one screen, and the stored video signal for one screen is input from the signal processing circuit during a period in which the video signal for the next one screen is input. And a signal processing circuit for reading out the read video signal to the data driver circuit t times at a frequency t times (t is an integer equal to or greater than 2). The liquid crystal display device according to any one of 1 to 6.
  8. その上に前記データ線及び前記ゲート線が形成された第1の基板と、この第1の基板との間で液晶層を挟む第2の基板と、前記第1の基板上に前記画素毎に設けられ前記データ線から前記映像信号が印加される画素電極と、前記第2の基板上に設けられた対向電極と、を有し、前記データドライバ回路は、前記垂直期間毎に前記対向電極に対して同じ極性を持つ前記映像信号を前記データ線に出力するものであることを特徴とする請求項7に記載の液晶表示装置。 A first substrate on which the data line and the gate line are formed, a second substrate with a liquid crystal layer sandwiched between the first substrate, and the pixel on the first substrate. A pixel electrode to which the video signal is applied from the data line; and a counter electrode provided on the second substrate, wherein the data driver circuit applies the counter electrode to the counter electrode every vertical period. The liquid crystal display device according to claim 7, wherein the video signal having the same polarity is output to the data line.
  9. 前記tの値が前記nの値と等しいことを特徴とする請求項7又は8に記載の液晶表示装置。 9. The liquid crystal display device according to claim 7, wherein the value of t is equal to the value of n.
  10. 前記スイッチが薄膜トランジスタにより構成されていることを特徴とする請求項1乃至9のいずれか1項に記載の液晶表示装置。 The liquid crystal display device according to claim 1, wherein the switch includes a thin film transistor.
  11. カラーフィルターが設けられていないことを特徴とする請求項1乃至10のいずれか1項に記載の液晶表示装置。 The liquid crystal display device according to any one of claims 1 to 10, wherein a color filter is not provided.
  12. 前記垂直期間中に複数色の光を順次出射する光源により照射されるものであり、前記ゲートドライバ回路が、前記光源の動作に同期して、前記垂直期間中に前記ゲート線を複数回走査するものであり、前記データドライバ回路が、前記光源の動作に同期して、前記垂直期間中に複数色の画像に相当する映像信号を順次出力するものであることを特徴とする請求項11に記載の液晶表示装置。 Irradiated by a light source that sequentially emits light of a plurality of colors during the vertical period, the gate driver circuit scans the gate line a plurality of times during the vertical period in synchronization with the operation of the light source. 12. The data driver circuit according to claim 11, wherein the data driver circuit sequentially outputs video signals corresponding to a plurality of color images during the vertical period in synchronization with the operation of the light source. Liquid crystal display device.
  13. 前記行方向に延び画素列毎に配置された複数色のカラーフィルターを有することを特徴とする請求項1乃至10のいずれか1項に記載の液晶表示装置。 The liquid crystal display device according to claim 1, further comprising a plurality of color filters extending in the row direction and arranged for each pixel column.
  14. 前記列方向に延び画素列毎に配置された複数色のカラーフィルターを有し、前記各組に属するデータ線の本数nが、カラーフィルターの色数よりも大きいことを特徴とする請求項1乃至10のいずれか1項に記載の液晶表示装置。 2. A color filter having a plurality of colors extending in the column direction and arranged for each pixel column, wherein the number n of data lines belonging to each set is larger than the number of colors of the color filter. The liquid crystal display device according to any one of 10.
  15. 請求項1乃至14のいずれか1項に記載の液晶表示装置を有することを特徴とするプロジェクタ装置。 A projector apparatus comprising the liquid crystal display device according to claim 1.
  16. 光源と、この光源から出射された光を複数色の光に分離する分離手段と、前記分離された光の夫々の光路に介在し前記分離された光が透過することによりこの分離された光に画像を付加する複数の請求項11に記載の液晶表示装置と、この複数の液晶表示装置を透過した光を合成するプリズムと、を有することを特徴とするプロジェクタ装置。 A light source, separation means for separating the light emitted from the light source into light of a plurality of colors, and the separated light transmitted through the light paths of the separated light. 12. A projector device comprising: a plurality of liquid crystal display devices according to claim 11 for adding an image; and a prism for combining light transmitted through the plurality of liquid crystal display devices.
  17. 請求項12乃至14のいずれか1項に記載の液晶表示装置を有することを特徴とする携帯端末装置。 A portable terminal device comprising the liquid crystal display device according to claim 12.
  18. 行方向に延び相互に隣り合うn本毎にm個の組に組分けされた(n×m)本(n、mは2以上の整数)のデータ線と、列方向に延びる複数本のゲート線と、前記データ線と前記ゲート線との近接点毎に設けられた複数個の画素と、を備えた液晶表示装置の駆動方法において、前記ゲート線を順次選択すると共に前記データ線に対して前記映像信号を出力することにより前記画素に1画面分の画像を表示させる垂直期間を繰り返し実施し、前記垂直期間毎に、1本の前記ゲート線が選択されている間に前記データ線に1画素行分の映像信号を出力する水平期間を全ての前記ゲート線について順次実施し、前記水平期間毎に、前記各組における第kのデータ線(kは1乃至nの整数)に前記映像信号を順次出力し、前記水平期間内に前記n本のデータ線に前記映像信号を出力する順序を、所定期間毎に異ならせることを特徴とする液晶表示装置の駆動方法。 (N × m) (n and m are integers greater than or equal to 2) data lines and a plurality of gates extending in the column direction divided into m groups for every n adjacent to each other extending in the row direction In a driving method of a liquid crystal display device comprising: a line; and a plurality of pixels provided at proximity points between the data line and the gate line, the gate line is sequentially selected and the data line is By outputting the video signal, a vertical period in which an image for one screen is displayed on the pixel is repeatedly performed, and for each vertical period, one data line is selected while one gate line is selected. A horizontal period for outputting a video signal for a pixel row is sequentially performed for all the gate lines, and the video signal is transmitted to the kth data line (k is an integer from 1 to n) in each group for each horizontal period. Are sequentially output, and the n number of data are output within the horizontal period. Method of driving a liquid crystal display device, characterized in that the order to output the video signal to the data line, made different at predetermined intervals.
  19. 前記水平期間内に前記n本のデータ線に前記映像信号を出力する順序を、前記垂直期間毎に異ならせるものであることを特徴とする請求項18に記載の液晶表示装置の駆動方法。 19. The driving method of the liquid crystal display device according to claim 18, wherein the order in which the video signals are output to the n data lines within the horizontal period is different for each vertical period.
  20. 前記映像信号を出力する順序がn通りあり、前記n通りは、n回の連続する水平期間のうち最後に選択されるスイッチが夫々異なるn通りの順序であって、n回の前記垂直期間からなる1周期毎に、前記n通りの順序を繰り返し実施することを特徴とする請求項19に記載の液晶表示装置の駆動方法。 The order of outputting the video signals is n, and the n ways are n ways in which the last selected switch is different among n consecutive horizontal periods, and the n times from the vertical period. 20. The method of driving a liquid crystal display device according to claim 19, wherein the n orders are repeatedly performed every one cycle.
  21. 前記水平期間内に前記n本のデータ線に前記映像信号を出力する順序を、1又は複数回の前記水平期間毎に異ならせるものであることを特徴とする請求項19又は20に記載の液晶表示装置の駆動方法。 21. The liquid crystal according to claim 19, wherein a sequence in which the video signals are output to the n data lines within the horizontal period is varied for each of the one or more horizontal periods. A driving method of a display device.
  22. 前記映像信号を出力する順序がn通りあり、前記n通りは、n回の連続する水平期間のうち最後に選択されるスイッチが夫々異なるn通りの順序であって、n回の前記水平期間からなる1サブ周期毎に、前記n通りの順序を繰り返し実施することを特徴とする請求項21に記載の液晶表示装置の駆動方法。 The order of outputting the video signal is n, and the n ways are n different orders in which the last selected switch among n consecutive horizontal periods is different from the n horizontal periods. The method of driving a liquid crystal display device according to claim 21, wherein the n number of orders are repeatedly performed for each sub-period.
  23. 前記水平期間内に前記n本のデータ線に前記映像信号を出力する順序を、1又は複数回の前記水平期間毎に異ならせることを特徴とする請求項18に記載の液晶表示装置の駆動方法。 19. The method of driving a liquid crystal display device according to claim 18, wherein the order in which the video signals are output to the n data lines within the horizontal period is varied for each of the one or more horizontal periods. .
  24. 信号処理回路から入力される映像信号を少なくとも1画面分記憶し、次の1画面分の映像信号から入力される期間に、記憶された前記1画面分の映像信号を、信号処理回路から入力されたときの周波数のt倍(tは2以上の整数)の周波数で読み出し、この読み出した映像信号を前記データドライバ回路に対してt回出力することを特徴とする請求項18乃至23のいずれか1項に記載の液晶表示装置の駆動方法。 The video signal input from the signal processing circuit is stored for at least one screen, and the stored video signal for one screen is input from the signal processing circuit during a period input from the next one screen video signal. 24. The method according to claim 18, wherein the read video signal is read out at a frequency t times (t is an integer equal to or greater than 2), and the read video signal is output to the data driver circuit t times. 2. A method for driving a liquid crystal display device according to item 1.
  25. 前記液晶表示装置が、その上に前記データ線及び前記ゲート線が形成された第1の基板と、この第1の基板との間で液晶層を挟む第2の基板と、前記第1の基板上に前記画素毎に設けられ前記データ線から前記映像信号が印加される画素電極と、前記第2の基板上に設けられた対向電極と、を備えたものであり、前記垂直期間毎に前記対向電極に対して同じ極性を持つ前記映像信号を前記データ線に出力することを特徴とする請求項24に記載の液晶表示装置の駆動方法。 The liquid crystal display device includes a first substrate on which the data lines and the gate lines are formed, a second substrate that sandwiches a liquid crystal layer between the first substrate, and the first substrate. A pixel electrode provided for each of the pixels to which the video signal is applied from the data line; and a counter electrode provided on the second substrate. 25. The driving method of a liquid crystal display device according to claim 24, wherein the video signal having the same polarity with respect to the counter electrode is output to the data line.
  26. 前記tの値を前記nの値と等しくすることを特徴とする請求項24又は25に記載の液晶表示装置の駆動方法。 26. The method of driving a liquid crystal display device according to claim 24, wherein the value of t is equal to the value of n.
  27. 前記液晶表示装置に対して前記垂直期間中に複数色の光を順次照射し、この照射に同期して、前記垂直期間中に前記ゲート線を複数回走査すると共に複数色の画像に相当する映像信号を順次出力することを特徴とする請求項18乃至26のいずれか1項に記載の液晶表示装置の駆動方法。

    The liquid crystal display device is sequentially irradiated with light of a plurality of colors during the vertical period, and in synchronization with the irradiation, the gate line is scanned a plurality of times during the vertical period, and a video corresponding to an image of a plurality of colors 27. The method of driving a liquid crystal display device according to claim 18, wherein the signals are sequentially output.

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