JP2012181413A - Electro-optical device and electronic apparatus - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To prevent an application sequence of a gradation voltage in each of a plurality of signal line driving circuits from not being in conformity to one another in an electronic apparatus, in which the plurality of signal line driving circuits executes update control of the application sequence of the gradation voltage to each signal line in a wiring block.SOLUTION: Individual control circuits 30 of electro-optical devices 100R, 100G and 100B execute update control of an application sequence of a gradation voltage in an asynchronous manner with one another. A host CPU 60 supplies an initialization synchronizing signal ISYNC with respect to the individual control circuits 30 of the electro-optical devices 100R, 100G and 100B at a timing that occurs in a cycle of an integer multiple of an update cycle of the application sequence of the gradation voltage and is synchronized with a vertical synchronization signal VSYNC, and simultaneously initializes operation of the update control of the application sequence of the gradation voltage in the individual control circuits 30 of the electro-optical devices 100R, 100G and 100B.

Description

本発明は、液晶パネル等の電気光学装置を利用して画像を表示する技術に関する。   The present invention relates to a technique for displaying an image using an electro-optical device such as a liquid crystal panel.
周知のように、液晶パネル等の電気光学装置は、複数の信号線と複数の走査線との各交差に対応して画素回路が設けられている。このような電気光学装置では、1本の走査線に対応付けられた全ての画素回路に対する画像信号の書き込みを一水平走査期間内に完了させる必要がある。従って、1本の走査線に対応付けられた画素回路の数が多くなると、1個の画素回路への画像信号の書き込みに利用可能な時間が短くなり、要求される表示品質を実現するのが困難になる。   As is well known, an electro-optical device such as a liquid crystal panel is provided with a pixel circuit corresponding to each intersection of a plurality of signal lines and a plurality of scanning lines. In such an electro-optical device, it is necessary to complete the writing of image signals to all pixel circuits associated with one scanning line within one horizontal scanning period. Therefore, when the number of pixel circuits associated with one scanning line increases, the time available for writing an image signal to one pixel circuit is shortened, and the required display quality is realized. It becomes difficult.
そこで、表示品質を劣化させることなく、電気光学装置の高精細化を実現するための手段として、次の技術が採用されるに至った。すなわち、電気光学装置の複数の信号線を各々所定本数の信号線からなる複数の配線ブロックに分け、配線ブロック毎に、配線ブロック内の各信号線を順次選択して階調電圧の印加を行う技術である。   Therefore, the following technique has been adopted as a means for realizing high definition of the electro-optical device without degrading display quality. That is, a plurality of signal lines of the electro-optical device are divided into a plurality of wiring blocks each including a predetermined number of signal lines, and gradation signals are applied by sequentially selecting each signal line in the wiring block for each wiring block. Technology.
この技術によれば、一水平走査期間内に、配線ブロック内の複数の信号線への階調電圧の印加を複数のブロックにおいて並列的に進めるので、電気光学装置全体としての信号線の本数が多い場合でも、信号線1本当たりの階調電圧の印加時間を十分に長くすることができる。従って、表示品質を劣化させることなく、電気光学装置の高精細化を実現することができる。   According to this technique, since the application of gradation voltages to a plurality of signal lines in a wiring block is performed in parallel in a plurality of blocks within one horizontal scanning period, the number of signal lines as the entire electro-optical device is reduced. Even when there are many, the application time of the gradation voltage per signal line can be made sufficiently long. Therefore, high definition of the electro-optical device can be realized without degrading display quality.
しかしながら、この技術を採用した場合、以下に述べる問題が発生する。すなわち、一水平走査期間内において配線ブロック内の各信号線を順次選択して各画素の画像信号に応じた階調電圧の印加を行う場合、たとえ同じ値の画像信号に対応した階調電圧を各信号線に印加する場合でも、各信号線に接続された各画素回路の液晶の透過率は厳密には同じ値にならず、電気光学装置の表示画像に表示ムラが発生するのである。   However, when this technique is adopted, the following problems occur. That is, when selecting each signal line in the wiring block in one horizontal scanning period and applying the gradation voltage according to the image signal of each pixel, the gradation voltage corresponding to the image signal of the same value is applied. Even when applied to each signal line, the transmittance of the liquid crystal of each pixel circuit connected to each signal line is not strictly the same value, and display unevenness occurs in the display image of the electro-optical device.
そこで、この問題を解決するための手段として、例えば特許文献1は、駆動回路による各画素回路の駆動条件、具体的には一水平走査期間内における配線ブロック内の各信号線への階調電圧の印加順序を、垂直走査周期に同期しあるいは水平走査周期に同期して切り換える技術を提案している。   Therefore, as means for solving this problem, for example, Patent Document 1 discloses a driving condition of each pixel circuit by a driving circuit, specifically, a gradation voltage to each signal line in a wiring block within one horizontal scanning period. A technique has been proposed in which the application order is switched in synchronization with the vertical scanning period or in synchronization with the horizontal scanning period.
特開2004−45967号公報JP 2004-45967 A
特許文献1に開示されているように、配線ブロック内の各信号線への階調電圧の印加順序の更新制御を例えば垂直走査周期に同期して行うと、複数の垂直走査期間を通じて見た場合に、各画素回路の液晶の透過率が各信号線間で均一化される。このため、電気光学装置の表示画像に現れる表示ムラが軽減される。各信号線への階調電圧の印加順序の更新を水平走査周期に同期して行う場合も同様である。このように、1個の電気光学装置に着目した場合には、各信号線への階調電圧の印加順序の更新を行う技術は、表示ムラを軽減する効果を奏する。   As disclosed in Patent Document 1, when the update control of the application order of the gradation voltage to each signal line in the wiring block is performed in synchronization with, for example, the vertical scanning period, when viewed through a plurality of vertical scanning periods Further, the transmittance of the liquid crystal of each pixel circuit is made uniform between the signal lines. For this reason, display unevenness appearing in the display image of the electro-optical device is reduced. The same applies to the case where the application order of gradation voltages to each signal line is updated in synchronization with the horizontal scanning period. As described above, when attention is paid to one electro-optical device, the technique of updating the application order of gradation voltages to each signal line has an effect of reducing display unevenness.
しかしながら、例えば投射型表示装置のように、複数の電気光学装置(液晶ライトバルブ)を用いて画像表示を行う電子機器において、各電気光学装置では、互いに独立して駆動回路の駆動条件の更新制御、具体的には配線ブロック内の各信号線への階調電圧の印加順序の更新制御を実行する。従って、各液晶ライトバルブ間で階調電圧の印加順序の更新制御にいわば位相ずれが発生し、ある水平走査周期において、R色に対応した液晶ライトバルブでは、配線ブロック内の各信号線を例えば第1信号線、第2信号線、第3信号線、第4信号線という順に選択して階調電圧を印加するのに対し、同じ水平走査期間にG色に対応した液晶ライトバルブでは、配線ブロック内の各信号線を第3信号線、第4信号線、第1信号線、第2信号線という順に選択して階調電圧を印加する場合も起こり得る。   However, in an electronic apparatus that displays an image using a plurality of electro-optical devices (liquid crystal light valves), such as a projection display device, for example, each electro-optical device controls update of driving conditions of a driving circuit independently of each other. Specifically, update control of the application order of gradation voltages to each signal line in the wiring block is executed. Accordingly, a phase shift occurs in the update control of the application order of gradation voltages between the liquid crystal light valves. In the liquid crystal light valve corresponding to the R color in a certain horizontal scanning cycle, each signal line in the wiring block is connected to, for example, While the gradation voltage is applied by selecting the first signal line, the second signal line, the third signal line, and the fourth signal line in this order, in the liquid crystal light valve corresponding to G color in the same horizontal scanning period, the wiring There may be a case where the gradation voltage is applied by selecting each signal line in the block in the order of the third signal line, the fourth signal line, the first signal line, and the second signal line.
この場合、R色に対応した液晶ライトバルブとG色に対応した液晶ライトバルブとでは、一水平走査期間内における第1信号線への階調電圧の印加タイミングと第3信号線への階調電圧の印加タイミングと位置関係が逆になっている。このため、例えば投射画像における第1信号線に対応した部分に関しては、G色よりR色が強調され易くなり、第3信号線に対応した部分に関しては、R色よりG色が強調され易くなる、といったことが起こり得る。このように配線ブロック内の各信号線への階調電圧の印加順序がR、G、Bの各色に対応した各液晶ライトバルブ間で異なると、各信号線に対応した投射画像の色バランスが信号線間で異なり、投射画像に色つきが発生するのである。   In this case, in the liquid crystal light valve corresponding to the R color and the liquid crystal light valve corresponding to the G color, the application timing of the gradation voltage to the first signal line and the gradation to the third signal line within one horizontal scanning period. The voltage application timing and the positional relationship are reversed. For this reason, for example, in the portion corresponding to the first signal line in the projected image, the R color is more easily emphasized than the G color, and in the portion corresponding to the third signal line, the G color is more easily emphasized than the R color. Can happen. As described above, when the application order of the gradation voltage to each signal line in the wiring block is different among the liquid crystal light valves corresponding to the respective colors of R, G, and B, the color balance of the projected image corresponding to each signal line is changed. Different between the signal lines, the projected image is colored.
このような問題は、投射型表示装置以外の他の装置においても生じる。例えば画素部を複数の領域に分割し、領域毎に異なる信号線駆動回路が各領域内の信号線を駆動する構成の電気光学装置がある。このような電気光学装置において、各信号線駆動回路の駆動対象である複数の信号線を複数の配線ブロックに分け、信号線駆動回路が配線ブロック毎に配線ブロック内の各信号線を順次選択して画像信号を供給し、かつ、各信号線への階調電圧の印加順序を例えば垂直走査周期に同期して切り換えるように構成することが考えられる。この場合において、隣り合う2つの領域の駆動を行う2つの信号線駆動回路における配線ブロック内の各信号線への階調電圧の印加順序が異なったものであると、電気光学装置の表示画像に表示ムラが発生する。   Such a problem also occurs in devices other than the projection display device. For example, there is an electro-optical device having a configuration in which a pixel portion is divided into a plurality of regions and a signal line driver circuit that is different for each region drives a signal line in each region. In such an electro-optical device, a plurality of signal lines to be driven by each signal line driving circuit are divided into a plurality of wiring blocks, and the signal line driving circuit sequentially selects each signal line in the wiring block for each wiring block. It can be considered that the image signal is supplied and the application order of the gradation voltage to each signal line is switched in synchronization with, for example, the vertical scanning period. In this case, if the application order of the gradation voltage to each signal line in the wiring block in the two signal line driving circuits for driving two adjacent regions is different, the display image of the electro-optical device is displayed. Display unevenness occurs.
以上述べた例の他にも、表示品質の向上等の目的のために、例えば複数の電気光学装置間で、互いに独立に駆動回路による各画素回路の駆動条件の更新制御を進める場合がある。この場合も、例えばノイズ等の影響により、各電気光学装置間で駆動条件の更新制御のいわば位相ずれが生じると、同様な問題が発生する。   In addition to the examples described above, for the purpose of improving the display quality, update control of the driving conditions of each pixel circuit by the driving circuit may be performed independently between the plurality of electro-optical devices, for example. In this case as well, the same problem occurs when a so-called phase shift occurs in the drive condition update control between the electro-optical devices due to, for example, noise.
この発明は、以上説明した事情に鑑みてなされたものであり、複数の駆動回路による画素部の駆動条件の更新制御を互いに独立して進める電気光学装置または電子機器において、各駆動回路間で駆動条件に不一致が生じることを防止する技術的手段を提供することを解決課題とする。   The present invention has been made in view of the circumstances described above, and is driven between drive circuits in an electro-optical device or an electronic apparatus in which update control of drive conditions of a pixel unit by a plurality of drive circuits proceeds independently of each other. It is an object of the present invention to provide a technical means for preventing inconsistencies in conditions.
上述した課題を解決するため、この発明は、互いに交差する複数の走査線および複数の信号線を有するとともに、前記複数の走査線と前記複数の信号線との各交差に対応して各々配置された複数の画素回路を有する画素部と、一垂直走査期間内に前記複数の走査線を順次選択し、選択した走査線と前記複数の信号線との各交差に対応付けられた複数の画素回路を前記複数の信号線に接続する走査線駆動回路と、前記複数の信号線を複数の配線ブロックに分け、配線ブロック毎に、一水平走査期間内に当該配線ブロックに属する各信号線を順次選択し、選択した信号線に階調電圧を印加する信号線駆動回路と、前記複数の配線ブロックにおける配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を実行する制御回路とを各々具備する複数の電気光学装置と、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を一斉に初期化する動作を時間を空けて繰り返すことにより、前記複数の電気光学装置の各々における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を同期化する同期化手段とを具備することを特徴とする電子機器を提供する。   In order to solve the above-described problem, the present invention has a plurality of scanning lines and a plurality of signal lines intersecting each other, and is arranged corresponding to each intersection of the plurality of scanning lines and the plurality of signal lines. And a plurality of pixel circuits that sequentially select the plurality of scanning lines within one vertical scanning period and are associated with each intersection of the selected scanning line and the plurality of signal lines. A scanning line driving circuit for connecting the plurality of signal lines to the plurality of signal lines and the plurality of signal lines are divided into a plurality of wiring blocks, and each signal line belonging to the wiring block is sequentially selected for each wiring block within one horizontal scanning period. And a signal line driving circuit for applying a gradation voltage to the selected signal line, and periodic update control of the application order of the gradation voltage to the plurality of signal lines in the wiring block in the plurality of wiring blocks. Control circuit and A plurality of electro-optical devices, and an operation for simultaneously initializing the update control of the application order of gradation voltages to the plurality of signal lines in the wiring block in each control circuit of the plurality of electro-optical devices. And synchronizing means for synchronizing the update control of the application order of the gradation voltages to the plurality of signal lines in the wiring block in each of the plurality of electro-optical devices Provide electronic equipment.
かかる電子機器によれば、同期化手段が複数の制御回路の各々による配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を一斉に初期化する動作を時間を空けて繰り返し実行することにより、複数の制御回路の各々による配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御が同期化する。従って、各電気光学装置間で配線ブロック内の複数の信号線への階調電圧の印加順序に不一致が生じることを防止することができる。   According to such an electronic apparatus, the synchronization unit repeatedly repeats the operation of simultaneously initializing the update control of the application order of the gradation voltages to the plurality of signal lines in the wiring block by each of the plurality of control circuits at intervals. By executing, the update control of the application order of the gradation voltage to the plurality of signal lines in the wiring block by each of the plurality of control circuits is synchronized. Accordingly, it is possible to prevent a mismatch in the order in which the gradation voltages are applied to the plurality of signal lines in the wiring block between the electro-optical devices.
好ましい態様において、前記同期化手段は、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を繰り返す。   In a preferred aspect, the synchronization means has a length that is an integral multiple of a cycle of update control of the application order of gradation voltages to the plurality of signal lines in the wiring block in each control circuit of the plurality of electro-optical devices. The operation of simultaneously initializing periodic update control of the application sequence of gradation voltages to the plurality of signal lines in the wiring block in each control circuit of the plurality of electro-optical devices is repeated at a cycle.
この態様によれば、各電気光学装置において配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御の周期性を極力損なうことなく、各電気光学装置間で配線ブロック内の複数の信号線への階調電圧の印加順序に不一致が生じることを防止することができる。   According to this aspect, in each electro-optical device, the wiring block between the electro-optical devices can be obtained without losing the periodicity of the periodic update control of the gradation voltage application sequence to the plurality of signal lines in the wiring block as much as possible. It is possible to prevent a mismatch in the order in which the gradation voltages are applied to the plurality of signal lines.
また、この発明は、互いに交差する複数の走査線および複数の信号線を有するとともに、前記複数の走査線と前記複数の信号線との各交差に対応して各々配置された複数の画素回路を各々有する複数の画素部と、前記複数の画素部の各画素部における前記複数の走査線を一垂直走査期間内に順次選択し、選択した走査線と前記複数の信号線との各交差に対応付けられた複数の画素回路を前記複数の信号線に接続する走査線駆動手段と、前記複数の画素部に各々対応付けられた複数の信号線駆動回路であって、各画素部の前記複数の信号線を複数の配線ブロックに分け、配線ブロック毎に、一水平走査期間内に当該配線ブロックに属する各信号線を順次選択し、選択した信号線に階調電圧を印加する複数の信号線駆動回路と、前記複数の信号線駆動回路の各々における前記複数の配線ブロックにおける配線ブロック内の複数の信号線への階調電圧の印加順序を各々周期的に更新する複数の制御回路と、前記複数の制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を時間を空けて繰り返し実行する同期化手段とを具備することを特徴とする電気光学装置を提供する。   In addition, the present invention includes a plurality of scanning lines and a plurality of signal lines intersecting each other, and a plurality of pixel circuits respectively disposed corresponding to the intersections of the plurality of scanning lines and the plurality of signal lines. Each of the plurality of pixel portions and the plurality of scanning lines in each pixel portion of the plurality of pixel portions are sequentially selected within one vertical scanning period, corresponding to each intersection of the selected scanning line and the plurality of signal lines Scanning line driving means for connecting the plurality of attached pixel circuits to the plurality of signal lines, and a plurality of signal line driving circuits respectively associated with the plurality of pixel units, wherein The signal lines are divided into a plurality of wiring blocks, and for each wiring block, each signal line belonging to the wiring block is sequentially selected within one horizontal scanning period, and a plurality of signal lines are driven to apply a gradation voltage to the selected signal line. A circuit and the plurality of signal lines; A plurality of control circuits that periodically update the application order of gradation voltages to a plurality of signal lines in the wiring block in each of the plurality of wiring blocks in each of the dynamic circuits; and in the wiring block in the plurality of control circuits An electro-optical device comprising: synchronization means for repeatedly performing an operation for simultaneously initializing periodic update control of the application order of gradation voltages to a plurality of signal lines at intervals of time. provide.
かかる電気光学装置によれば、同期化手段が複数の制御回路の各々による配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を一斉に初期化する動作を時間を空けて繰り返し実行することにより、複数の制御回路の各々による配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御が同期化する。従って、複数の画素部間で配線ブロック内の複数の信号線への階調電圧の印加順序に不一致が生じることを防止することができる。   According to such an electro-optical device, the synchronizing unit initializes the update operation of the application order of the gradation voltages to the plurality of signal lines in the wiring block by each of the plurality of control circuits all at once. By repeatedly executing the control, the update control of the application order of the gradation voltages to the plurality of signal lines in the wiring block by each of the plurality of control circuits is synchronized. Accordingly, it is possible to prevent a mismatch in the order in which the gradation voltages are applied to the plurality of signal lines in the wiring block between the plurality of pixel portions.
また、実施の形態からは、以下の発明を把握することができる。この発明は、複数の画素部と、前記複数の画素部を各々駆動する複数の駆動回路と、前記複数の駆動回路の各々による画素部の駆動条件の周期的な更新制御を互いに独立に実行する複数の制御回路と、前記複数の制御回路の各々による駆動条件の更新制御を一斉に初期化する動作を時間を空けて繰り返し実行することにより、前記複数の制御回路の各々による駆動条件の更新制御を同期化する同期化手段とを具備することを特徴とする電子機器を提供する。   Further, the following inventions can be grasped from the embodiments. According to the present invention, a plurality of pixel units, a plurality of drive circuits that respectively drive the plurality of pixel units, and periodic update control of driving conditions of the pixel unit by each of the plurality of drive circuits are executed independently of each other. The drive condition update control by each of the plurality of control circuits is performed by repeatedly executing a plurality of control circuits and an operation for simultaneously initializing drive condition update control by each of the plurality of control circuits at intervals. There is provided an electronic device comprising synchronization means for synchronizing the devices.
かかる電子機器によれば、同期化手段が複数の制御回路の各々による駆動条件の更新制御を一斉に初期化する動作を時間を空けて繰り返し実行することにより、複数の制御回路の各々による駆動条件の更新制御が同期化する。従って、各駆動回路間で駆動条件に不一致が生じることを防止することができる。   According to such an electronic device, the synchronization unit repeatedly executes the operation for simultaneously updating the drive condition update control by each of the plurality of control circuits with a time interval, whereby the drive condition by each of the plurality of control circuits is determined. Update control is synchronized. Therefore, it is possible to prevent a mismatch in driving conditions between the driving circuits.
好ましい態様において、前記同期化手段は、前記複数の制御回路の各々による駆動条件の周期的な更新制御の周期の整数倍の長さの周期で、前記複数の制御回路の各々による駆動条件の更新制御を一斉に初期化する動作を繰り返す。   In a preferred aspect, the synchronization means updates the driving condition by each of the plurality of control circuits in a cycle having a length that is an integral multiple of the periodic update control period of the driving condition by each of the plurality of control circuits. Repeat the operation to initialize the control all at once.
ここで、同期化手段により駆動条件の更新制御を一斉に初期化する動作が行われると、複数の駆動回路の駆動条件は初期状態となり、その後、複数の制御回路では、この初期状態から駆動条件の更新制御が進められる。そして、各制御回路による駆動条件の更新制御が支障なく進行する場合、初期化後、駆動条件の更新制御の一周期に相当する時間が経過したとき、複数の駆動回路の駆動条件は同じ初期状態に戻る。このとき、同期化手段により駆動条件の更新制御を一斉に初期化する動作が行われるが、その際に各駆動回路の駆動条件は初期状態になるので、この初期化の動作は各制御回路および各駆動回路の動作に全く影響を与えない。従って、各駆動回路の駆動条件の更新制御の周期性が損なわれない。一方、初期化後、例えばノイズの影響により、複数の制御回路の中のいずれかの制御回路による駆動条件の更新制御に誤動作が生じた場合、初期化から駆動条件の更新制御の一周期に相当する時間が経過したとき、複数の駆動回路のうち誤動作しなかった制御回路の制御下にある駆動回路の駆動条件は初期状態に戻るが、誤動作した制御回路の制御下にある駆動回路の駆動条件は初期状態に戻らない。このとき、同期化手段により駆動条件の更新制御の動作を一斉に初期化する動作が行われると、全ての駆動回路の駆動条件が初期状態になる。従って、この態様によれば、各駆動回路の駆動条件の更新制御の周期性を極力損なうことなく、各駆動回路間で駆動条件に不一致が生じることを防止することができる。   Here, when the operation for simultaneously updating the drive condition update control is performed by the synchronization means, the drive conditions of the plurality of drive circuits are in the initial state, and then the plurality of control circuits are driven from the initial state to the drive condition. Update control is advanced. When the drive condition update control by each control circuit proceeds without any trouble, when the time corresponding to one cycle of the drive condition update control elapses after initialization, the drive conditions of the plurality of drive circuits are in the same initial state. Return to. At this time, an operation for simultaneously initializing the drive condition update control is performed by the synchronization means. At this time, the drive condition of each drive circuit is in the initial state. The operation of each drive circuit is not affected at all. Therefore, the periodicity of the drive condition update control of each drive circuit is not impaired. On the other hand, after the initialization, if a malfunction occurs in the drive condition update control by one of the control circuits due to, for example, noise, this corresponds to one cycle of the drive condition update control from the initialization. Drive time under the control of the control circuit that did not malfunction among the plurality of drive circuits returns to the initial state, but the drive condition of the drive circuit under control of the malfunctioned control circuit Does not return to the initial state. At this time, when the synchronization unit performs an operation for simultaneously initializing the drive condition update control operation, the drive conditions of all the drive circuits are in the initial state. Therefore, according to this aspect, it is possible to prevent the drive conditions from being inconsistent between the drive circuits without losing the periodicity of the drive condition update control of the drive circuits as much as possible.
この発明の第1実施形態である投射型表示装置の構成を示す模式図である。It is a schematic diagram which shows the structure of the projection type display apparatus which is 1st Embodiment of this invention. 同投射型表示装置の電気的構成を示すブロック図である。It is a block diagram which shows the electrical structure of the projection type display apparatus. 同投射型表示装置における電気光学装置の画素部、駆動回路および制御回路の構成を示すブロック図である。It is a block diagram which shows the structure of the pixel part of the electro-optical apparatus, the drive circuit, and the control circuit in the projection type display apparatus. 同電気光学装置の画素回路の構成を示す回路図である。FIG. 3 is a circuit diagram illustrating a configuration of a pixel circuit of the electro-optical device. 同電気光学装置の信号線駆動回路の構成を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration of a signal line driving circuit of the electro-optical device. 同電気光学装置の制御回路の構成を示すブロック図である。3 is a block diagram illustrating a configuration of a control circuit of the electro-optical device. FIG. 同制御回路のパターンジェネレーターに記憶された選択パターンデータの内容を例示する図である。It is a figure which illustrates the content of the selection pattern data memorize | stored in the pattern generator of the control circuit. 同実施形態の動作を示すタイムチャートである。It is a time chart which shows operation | movement of the embodiment. 同実施形態において行われる配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の様子を例示する図である。It is a figure which illustrates the mode of the update control of the application order of the gradation voltage to the several signal line in the wiring block performed in the same embodiment. 同実施形態においてホストCPUと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。6 is a time chart illustrating an initialization procedure of update control of the application order of gradation voltages performed between the host CPU and each control circuit of a plurality of electro-optical devices in the embodiment. この発明の第2実施形態においてホストCPUと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。10 is a time chart illustrating an initialization procedure of gradation voltage application sequence update control performed between a host CPU and each control circuit of a plurality of electro-optical devices according to the second embodiment of the invention. この発明の第3実施形態においてホストCPUと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。10 is a time chart illustrating an initialization procedure of gradation voltage application order update control performed between a host CPU and each control circuit of a plurality of electro-optical devices in a third embodiment of the invention. この発明の第4実施形態においてホストCPUと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。14 is a time chart illustrating an initialization procedure of gradation voltage application sequence update control performed between a host CPU and each control circuit of a plurality of electro-optical devices in a fourth embodiment of the invention. この発明の第5実施形態においてホストCPUと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。14 is a time chart illustrating an initialization procedure for gradation voltage application order update control performed between a host CPU and each control circuit of a plurality of electro-optical devices in a fifth embodiment of the invention. この発明の第6実施形態である投射型表示装置の構成を示す模式図である。It is a schematic diagram which shows the structure of the projection type display apparatus which is 6th Embodiment of this invention. 同実施形態においてホストCPUと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。6 is a time chart illustrating an initialization procedure of update control of the application order of gradation voltages performed between the host CPU and each control circuit of a plurality of electro-optical devices in the embodiment. この発明の第7実施形態においてホストCPUと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。It is a time chart which illustrates the initialization procedure of the update control of the application order of the gradation voltage performed between host CPU and each control circuit of a several electro-optical apparatus in 7th Embodiment of this invention. この発明の第8実施形態においてホストCPUと複数の電気光学装置の各制御回路との間で行われる階調電圧の印加順序の更新制御の初期化手順を例示するタイムチャートである。It is a time chart which illustrates the initialization procedure of the update control of the application order of the gradation voltage performed between host CPU and each control circuit of a several electro-optical apparatus in 8th Embodiment of this invention. この発明の第9実施形態である電気光学装置の構成を示すブロック図である。It is a block diagram which shows the structure of the electro-optical apparatus which is 9th Embodiment of this invention. この発明の適用例である他の電子機器の形態(パーソナルコンピューター)を示す斜視図である。It is a perspective view which shows the form (personal computer) of the other electronic device which is an example of application of this invention. この発明の適用例である他の電子機器の形態(携帯電話機)を示す斜視図である。It is a perspective view which shows the form (cellular phone) of the other electronic device which is an example of application of this invention.
<1.第1実施形態>
図1は、この発明による電子機器の第1実施形態である投射型表示装置(3板式のプロジェクタ)4000の構成を示す模式図である。この投射型表示装置4000は、相異なる表示色R、G、Bに各々対応する3個の電気光学装置100(100R,100G,100B)を含んでいる。照明光学系4001は、照明装置(光源)4002からの出射光のうち赤色成分rを電気光学装置100Rに供給し、緑色成分gを電気光学装置100Gに供給し、青色成分bを電気光学装置100Bに供給する。各電気光学装置100は、照明光学系4001から供給される各単色光を表示画像に応じて変調する光変調器(ライトバルブ)として機能する。投射光学系4003は、各電気光学装置100からの出射光を合成して投射面4004に投射する。
<1. First Embodiment>
FIG. 1 is a schematic diagram showing a configuration of a projection display device (three-plate projector) 4000 which is a first embodiment of an electronic apparatus according to the present invention. The projection display device 4000 includes three electro-optical devices 100 (100R, 100G, and 100B) respectively corresponding to different display colors R, G, and B. The illumination optical system 4001 supplies the red component r of the light emitted from the illumination device (light source) 4002 to the electro-optical device 100R, the green component g to the electro-optical device 100G, and the blue component b to the electro-optical device 100B. To supply. Each electro-optical device 100 functions as a light modulator (light valve) that modulates each monochromatic light supplied from the illumination optical system 4001 according to a display image. The projection optical system 4003 synthesizes the emitted light from each electro-optical device 100 and projects it on the projection surface 4004.
図2は投射型表示装置4000の電気的構成を示すブロック図である。図2に示すように、投射型表示装置4000は、電気光学装置100R、100Gおよび100Bと、外部から画像信号を取り込む画像入力部70と、これらを制御するホストCPU60とを有している。電気光学装置100R、100Gおよび100Bの各々は、画素部10と、駆動回路20と、制御回路30とを有する。ここで、制御回路30は、ホストCPU60から供給される各種の制御信号に従い、駆動回路20等の電気光学装置内の各部を制御する回路である。   FIG. 2 is a block diagram showing an electrical configuration of the projection type display device 4000. As shown in FIG. 2, the projection display device 4000 includes electro-optical devices 100R, 100G, and 100B, an image input unit 70 that captures image signals from the outside, and a host CPU 60 that controls them. Each of the electro-optical devices 100 </ b> R, 100 </ b> G, and 100 </ b> B includes a pixel unit 10, a drive circuit 20, and a control circuit 30. Here, the control circuit 30 is a circuit that controls each part in the electro-optical device such as the drive circuit 20 in accordance with various control signals supplied from the host CPU 60.
ホストCPU60は、垂直同期信号VSYNCおよび水平同期信号HSYNCを画像入力部70に供給するとともに、電気光学装置100R、100Gおよび100Bの各々の制御回路30に供給する。画像入力部70は、垂直同期信号VSYNCが与えられる毎に、外部から取り込んだ画像信号に基づいて、1フレーム分のR、G、Bの各色の画像信号VID_R、VID_G、VID_Bを生成する。そして、画像入力部70は、水平同期信号HSYNCが与えられる毎に、1ライン分の各画素の画像信号VID_Rを画素クロックPCLK_Rに同期させて電気光学装置100Rの制御回路30に供給し、1ライン分の各画素の画像信号VID_Gを画素クロックPCLK_Gに同期させて電気光学装置100Gの制御回路30に供給し、1ライン分の各画素の画像信号VID_Bを画素クロックPCLK_Bに同期させて電気光学装置100Bの制御回路30に供給する。   The host CPU 60 supplies the vertical synchronization signal VSYNC and the horizontal synchronization signal HSYNC to the image input unit 70 and also supplies the control circuits 30 of the electro-optical devices 100R, 100G, and 100B. The image input unit 70 generates image signals VID_R, VID_G, and VID_B for each color of R, G, and B for one frame based on an image signal captured from the outside every time the vertical synchronization signal VSYNC is given. The image input unit 70 supplies the image signal VID_R of each pixel for one line to the control circuit 30 of the electro-optical device 100R in synchronization with the pixel clock PCLK_R every time the horizontal synchronization signal HSYNC is given. The image signal VID_G of each pixel is supplied to the control circuit 30 of the electro-optical device 100G in synchronization with the pixel clock PCLK_G, and the image signal VID_B of each pixel for one line is synchronized with the pixel clock PCLK_B. To the control circuit 30.
また、ホストCPU60と電気光学装置100R、100Gおよび100Bの各々との間には3線(CS、SDI、SCK)のシリアルインタフェースが設けられている。ホストCPU60は、電気光学装置100Rの制御回路30に対して送信すべきデータがある場合、チップセレクト信号CS_RをアクティブレベルであるLレベルとし、その間にシリアルクロックSCKに同期させてシリアルデータSDIを出力する。電気光学装置100Rの制御回路30は、チップセレクト信号CS_Rがアクティブレベルであることから、シリアルデータSDIをシリアルクロックSCKにより取り込む。同様にホストCPU60は、電気光学装置100G(100B)の制御回路30に対して送信すべきデータがある場合、チップセレクト信号CS_G(CS_B)をアクティブレベルであるLレベルとし、その間にシリアルクロックSCKに同期させてシリアルデータSDIを出力する。電気光学装置100G(100B)の制御回路30は、チップセレクト信号CS_G(CS_B)がアクティブレベルであることから、シリアルデータSDIをシリアルクロックSCKにより取り込む。   A three-wire (CS, SDI, SCK) serial interface is provided between the host CPU 60 and each of the electro-optical devices 100R, 100G, and 100B. When there is data to be transmitted to the control circuit 30 of the electro-optical device 100R, the host CPU 60 sets the chip select signal CS_R to the L level which is an active level, and outputs serial data SDI in synchronization with the serial clock SCK during that time. To do. The control circuit 30 of the electro-optical device 100R takes in the serial data SDI with the serial clock SCK because the chip select signal CS_R is at the active level. Similarly, when there is data to be transmitted to the control circuit 30 of the electro-optical device 100G (100B), the host CPU 60 sets the chip select signal CS_G (CS_B) to the L level which is an active level, and the serial clock SCK during that time. Synchronize and output serial data SDI. Since the chip select signal CS_G (CS_B) is at the active level, the control circuit 30 of the electro-optical device 100G (100B) takes in the serial data SDI with the serial clock SCK.
また、ホストCPU60は、所定周期毎に初期化用同期信号ISYNCを電気光学装置100R、100Gおよび100Bの各々の制御回路30に供給する機能を有している。なお、この初期化用同期信号ISYNCの役割については後述する。   In addition, the host CPU 60 has a function of supplying an initialization synchronization signal ISYNC to each control circuit 30 of the electro-optical devices 100R, 100G, and 100B at predetermined intervals. The role of the initialization synchronization signal ISYNC will be described later.
図3は、1個の電気光学装置100における画素部10、駆動回路20および制御回路30の構成を示すブロック図である。図3に示すように、画素部10は、複数の画素回路PIXが平面状に配列されてなるものである。駆動回路20は、各画素回路PIXを駆動する回路であり、走査線駆動回路22と信号線駆動回路24とを含んでいる。   FIG. 3 is a block diagram illustrating configurations of the pixel unit 10, the drive circuit 20, and the control circuit 30 in one electro-optical device 100. As shown in FIG. 3, the pixel unit 10 is formed by arranging a plurality of pixel circuits PIX in a planar shape. The drive circuit 20 is a circuit that drives each pixel circuit PIX, and includes a scanning line drive circuit 22 and a signal line drive circuit 24.
画素部10には、相互に交差するM本の走査線12とN本の信号線14とが形成されている(M,Nは自然数)。複数の画素回路PIXは、各走査線12と各信号線14との交差に対応して設けられており、縦M行×横N列の行列状に配列されている。そして、画素部10内のN本の信号線14は、相隣接するK本(Kは2以上の自然数)を単位としてJ個の配線ブロックB[1]〜B[J]に区分されている(J=N/K)。   In the pixel portion 10, M scanning lines 12 and N signal lines 14 that intersect with each other are formed (M and N are natural numbers). The plurality of pixel circuits PIX are provided corresponding to the intersections of the scanning lines 12 and the signal lines 14 and are arranged in a matrix of vertical M rows × horizontal N columns. The N signal lines 14 in the pixel unit 10 are divided into J wiring blocks B [1] to B [J] in units of K adjacent to each other (K is a natural number of 2 or more). (J = N / K).
図4は、各画素回路PIXの構成を示す回路図である。図4に示すように、各画素回路PIXは、液晶素子42と選択スイッチ44とを含んでいる。液晶素子42は、相対向する画素電極421および共通電極423と両電極間の液晶425とで構成された電気光学素子である。画素電極421と共通電極423との間の印加電圧に応じて液晶425の透過率が変化する。なお、以下の説明では便宜的に、画素電極421が共通電極423と比較して高電位である場合の液晶素子42の印加電圧を正極性と表記し、画素電極421が低電位である場合の印加電圧を負極性と表記する。   FIG. 4 is a circuit diagram showing a configuration of each pixel circuit PIX. As shown in FIG. 4, each pixel circuit PIX includes a liquid crystal element 42 and a selection switch 44. The liquid crystal element 42 is an electro-optical element that includes pixel electrodes 421 and a common electrode 423 that face each other and a liquid crystal 425 between the two electrodes. The transmittance of the liquid crystal 425 changes according to the voltage applied between the pixel electrode 421 and the common electrode 423. In the following description, for the sake of convenience, the voltage applied to the liquid crystal element 42 when the pixel electrode 421 has a higher potential than the common electrode 423 is expressed as positive polarity, and the pixel electrode 421 has a low potential. The applied voltage is expressed as negative polarity.
選択スイッチ44は、走査線12にゲートが接続されたNチャネル型の薄膜トランジスターで構成され、液晶素子42(画素電極421)と信号線14との間に介在して両者の電気的な接続(導通/非導通)を制御する。従って、画素回路PIX(液晶素子42)は、選択スイッチ44がON状態であるときの信号線14の電圧(後述の階調電圧VG)に応じた階調を表示する。
以上が図3における各画素回路PIXの構成である。
The selection switch 44 is composed of an N-channel type thin film transistor having a gate connected to the scanning line 12, and is interposed between the liquid crystal element 42 (pixel electrode 421) and the signal line 14 to electrically connect them ( (Conduction / non-conduction) is controlled. Accordingly, the pixel circuit PIX (the liquid crystal element 42) displays a gradation corresponding to the voltage of the signal line 14 (a gradation voltage VG described later) when the selection switch 44 is in the ON state.
The above is the configuration of each pixel circuit PIX in FIG.
図3において、走査線駆動回路22は、制御回路3から内部水平同期信号HSが出力されるのに応じて、各走査線12に対する走査信号G[1]〜G[M]を一水平走査期間Hずつ順次アクティブレベルとし、M本の走査線12の各々を順次に選択する。ここで、第m行に対応した走査信号G[m]がアクティブレベルである期間は、第m行のN個の画素回路PIXの各選択スイッチ44がON状態となり、これらの選択スイッチ44を各々介してN本の信号線14が第m行のN個の画素回路PIXの各画素電極421に各々接続される。   In FIG. 3, the scanning line driving circuit 22 outputs scanning signals G [1] to G [M] for each scanning line 12 in one horizontal scanning period in response to the output of the internal horizontal synchronization signal HS from the control circuit 3. The active level is sequentially increased by H, and each of the M scanning lines 12 is sequentially selected. Here, during the period in which the scanning signal G [m] corresponding to the m-th row is at the active level, the selection switches 44 of the N pixel circuits PIX in the m-th row are in the ON state, and each of these selection switches 44 is turned on. N signal lines 14 are connected to the respective pixel electrodes 421 of the N pixel circuits PIX in the m-th row.
信号線駆動回路24は、走査線駆動回路22による各走査線12の選択に同期してN本の信号線14の各々を駆動する回路である。図5は、この信号線駆動回路24の構成を示すブロック図である。上述したように、画素部10内のN本の信号線14は、J個の配線ブロックB[1]〜B[J]に区分されている。信号線駆動回路24には、このJ個の配線ブロックB[1]〜B[J]に各々対応付けて、J個のデマルチプレクタ57[1]〜57[J]と、J個の駆動電圧発生回路56[1]〜56[J]と、J個のマルチプレクタ53[1]〜53[J]とが設けられている。また、信号線駆動回路24には、画像信号記憶部51が設けられている。この画像信号記憶部51は、1ラインを構成するN画素分のデジタル形式の画像信号VIDを各々記憶するN個のレジスター(図示略)により構成されている。このN個のレジスターは、J個の配線ブロックB[1]〜B[J]に対応付けて、各々K(=N/J)個のレジスターからなるレジスターブロック52[1]〜52[J]に区分されている。   The signal line driving circuit 24 is a circuit that drives each of the N signal lines 14 in synchronization with the selection of each scanning line 12 by the scanning line driving circuit 22. FIG. 5 is a block diagram showing the configuration of the signal line driving circuit 24. As shown in FIG. As described above, the N signal lines 14 in the pixel unit 10 are divided into J wiring blocks B [1] to B [J]. In the signal line driving circuit 24, J demultiplexers 57 [1] to 57 [J] and J drives are associated with the J wiring blocks B [1] to B [J], respectively. Voltage generation circuits 56 [1] to 56 [J] and J multiplets 53 [1] to 53 [J] are provided. The signal line drive circuit 24 is provided with an image signal storage unit 51. The image signal storage unit 51 is composed of N registers (not shown) each storing digital image signal VIDs for N pixels constituting one line. The N registers are associated with J wiring blocks B [1] to B [J], and register blocks 52 [1] to 52 [J] each including K (= N / J) registers. It is divided into.
マルチプレクサー53[j](j=1〜J)の各々は、K個のスイッチ54[1]〜54[K]により構成されている。ここで、j番目の配線ブロックB[j]に対応した1個のマルチプレクサー53[j]に着目すると、K個のスイッチ54[1]〜54[K]の各々の一方の接点には、j番目のレジスターブロック52[j]に記憶されたK画素分の画像信号の各々がK本の信号線17を各々介して供給される。また、このK個のスイッチ54[1]〜54[K]の各々の他方の接点は、1本の信号線16に共通接続され、同信号線16を介してj番目の駆動電圧発生回路56[j]の入力端子に接続されている。   Each of the multiplexers 53 [j] (j = 1 to J) includes K switches 54 [1] to 54 [K]. Here, focusing on one multiplexer 53 [j] corresponding to the j-th wiring block B [j], one contact of each of the K switches 54 [1] to 54 [K] Each of the image signals for K pixels stored in the j-th register block 52 [j] is supplied via the K signal lines 17. The other contacts of the K switches 54 [1] to 54 [K] are commonly connected to one signal line 16, and the j-th drive voltage generation circuit 56 is connected to the signal line 16. [J] is connected to the input terminal.
各マルチプレクサー53[j](j=1〜J)のK個のスイッチ54[1]〜54[K]のON/OFFは、制御回路30が出力するK個の選択信号SELa[1]〜SELa[K]により各々切り換えられる。ここで、1個の選択信号SELa[k]がアクティブレベル、他のK−1個の選択信号SELa[k’](k’≠k)が非アクティブレベルである場合には、マルチプレクサー53[j](j=1〜J)に各々属するJ個のスイッチ54[k]のみがONとなる。従って、マルチプレクサー53[j](j=1〜J)の各々は、各々に対応するレジスターブロック52[j]に記憶された水平方向K画素分の画像信号のうちj番目の画素の画像信号を画像信号D[j]として選択し、信号線16を介して各々に対応した駆動電圧発生回路56[j]に供給する。   The ON / OFF of the K switches 54 [1] to 54 [K] of each multiplexer 53 [j] (j = 1 to J) is set to K selection signals SELa [1] to 54 output from the control circuit 30. Each is switched by SELa [K]. Here, when one selection signal SELa [k] is at the active level and the other K−1 selection signals SELa [k ′] (k ′ ≠ k) are at the inactive level, the multiplexer 53 [ j] (j = 1 to J), only J switches 54 [k] belonging to each are turned ON. Accordingly, each of the multiplexers 53 [j] (j = 1 to J) is the image signal of the jth pixel among the image signals for K pixels in the horizontal direction stored in the corresponding register block 52 [j]. Is selected as the image signal D [j] and supplied to the corresponding drive voltage generation circuit 56 [j] via the signal line 16.
駆動電圧発生回路56[1]〜56[J]は、プリチャージ電圧を発生する機能と、信号線16を介して供給される画像信号D[1]〜D[J]に各々対応した階調電圧を発生する機能とを有する。駆動電圧発生回路56[1]〜56[J]は、一水平走査期間Hをプリチャージ期間TPREと書込期間TWRTとに分け、プリチャージ期間TPREはプリチャージ電圧を、書込期間TWRTは画像信号D[1]〜D[J]に応じた階調電圧を信号線駆動信号C[1]〜C[J]としてJ本の信号線15に各々出力する。   The drive voltage generation circuits 56 [1] to 56 [J] have a function of generating a precharge voltage and gradations corresponding to the image signals D [1] to D [J] supplied via the signal line 16, respectively. A function of generating a voltage. The drive voltage generation circuits 56 [1] to 56 [J] divide one horizontal scanning period H into a precharge period TPRE and a write period TWRT. The precharge period TPRE has a precharge voltage, and the write period TWRT has an image. The gradation voltages corresponding to the signals D [1] to D [J] are output to the J signal lines 15 as signal line drive signals C [1] to C [J], respectively.
デマルチプレクサー57[j](j=1〜J)の各々は、K個のスイッチ58[1]〜58[K]により構成されている。ここで、j番目の配線ブロックB[j]に対応した1個のデマルチプレクサー57[j]に着目すると、K個のスイッチ54[1]〜54[K]の各々の一方の接点は、1本の信号線15に共通接続され、同信号線15を介してj番目の駆動電圧発生回路56[j]の出力端子に接続されている。また、このK個のスイッチ54[1]〜54[K]の各々の他方の接点は、j番目の配線ブロックB[j]を構成するK本の信号線14に各々接続されている。   Each of the demultiplexers 57 [j] (j = 1 to J) includes K switches 58 [1] to 58 [K]. Here, focusing on one demultiplexer 57 [j] corresponding to the j-th wiring block B [j], one contact of each of the K switches 54 [1] to 54 [K] is The signal line 15 is connected in common and is connected to the output terminal of the j-th drive voltage generation circuit 56 [j] via the signal line 15. The other contacts of the K switches 54 [1] to 54 [K] are respectively connected to K signal lines 14 constituting the jth wiring block B [j].
各デマルチプレクサー57[j](j=1〜J)のK個のスイッチ58[1]〜58[K]のON/OFFは、制御回路30が出力するK個の選択信号SELb[1]〜SELb[K]により各々切り換えられる。ここで、1個の選択信号SELb[k]がアクティブレベル、他のK−1個の選択信号SELb[k’](k’≠k)が非アクティブレベルである場合には、デマルチプレクサー57[j](j=1〜J)に各々属するJ個のスイッチ58[k]のみがONとなる。従って、デマルチプレクサー57[j](j=1〜J)の各々は、駆動電圧発生回路56[1]〜56[J]から出力される信号線駆動信号C[1]〜C[J]を各配線ブロックB[1]〜B[J]のk番目の信号線14に各々出力する。
以上が図3における信号線駆動回路24の構成である。
ON / OFF of the K switches 58 [1] to 58 [K] of each demultiplexer 57 [j] (j = 1 to J) is determined by K selection signals SELb [1] output from the control circuit 30. .. SELb [K] to switch each. Here, when one selection signal SELb [k] is at an active level and the other K−1 selection signals SELb [k ′] (k ′ ≠ k) are at an inactive level, the demultiplexer 57. Only J switches 58 [k] belonging to [j] (j = 1 to J) are turned ON. Therefore, each of the demultiplexers 57 [j] (j = 1 to J) has signal line drive signals C [1] to C [J] output from the drive voltage generation circuits 56 [1] to 56 [J]. Are output to the k-th signal line 14 of each of the wiring blocks B [1] to B [J].
The above is the configuration of the signal line driver circuit 24 in FIG.
図3において、制御回路30は、画像信号VID、極性信号POL、選択信号SELa[k](k=1〜K)、SELb[k](k=1〜K)および電気光学装置100内の各部を制御するための各種の制御信号を発生する回路である。図6は、この制御回路30の一部の構成を示すブロック図である。図6に示すように、制御回路30は、制御信号処理部31と、カウンター32および33と、加算器34と、パターンジェネレーター35とを有する。   In FIG. 3, the control circuit 30 includes an image signal VID, a polarity signal POL, a selection signal SELa [k] (k = 1 to K), SELb [k] (k = 1 to K), and each unit in the electro-optical device 100. It is a circuit that generates various control signals for controlling. FIG. 6 is a block diagram showing a part of the configuration of the control circuit 30. As shown in FIG. 6, the control circuit 30 includes a control signal processing unit 31, counters 32 and 33, an adder 34, and a pattern generator 35.
制御信号処理部31には、ホストCPU60(図2参照)から3線シルアルインタフェースを介してチップセレクト信号CS、シリアルデータSDIおよびシリアルクロックSCKが供給される。制御信号処理部31は、チップセレクト信号CSがアクティブレベルであるLレベルである期間、シリアルクロックSCKに同期してシリアルデータSDIを取り込む。シルアルデータSDIとして供給されるデータには、駆動回路20の駆動条件の設定を指示する各種のコマンドが含まれる。また、制御信号処理部31には、ホストCPU60(図2参照)から垂直同期信号VSYNCおよび水平同期信号HSYNCが供給される。また、制御信号処理部31には、画像入力部70(図2参照)から画面を構成する各画素の画像信号VIDが画素クロックPCLKに同期して供給される。制御信号処理部31は、この画素クロックPCLKにより画像データVIDを取り込む。   The control signal processing unit 31 is supplied with a chip select signal CS, serial data SDI, and serial clock SCK from the host CPU 60 (see FIG. 2) via a 3-wire serial interface. The control signal processing unit 31 takes in the serial data SDI in synchronization with the serial clock SCK while the chip select signal CS is at the L level which is the active level. The data supplied as the serial data SDI includes various commands for instructing the setting of the driving conditions of the driving circuit 20. The control signal processing unit 31 is supplied with a vertical synchronization signal VSYNC and a horizontal synchronization signal HSYNC from the host CPU 60 (see FIG. 2). The control signal processing unit 31 is supplied with the image signal VID of each pixel constituting the screen from the image input unit 70 (see FIG. 2) in synchronization with the pixel clock PCLK. The control signal processing unit 31 takes in the image data VID by the pixel clock PCLK.
制御信号処理回路31は、垂直同期信号VSYNCが供給されるのに応じて内部垂直同期信号VSを出力する。また、制御信号処理回路31は、水平同期信号HSYNCが供給されるのに応じて内部水平同期信号HSを出力する。そして、制御信号処理回路31は、この内部水平同期信号HSを出力する都度、ホストCPU60から取り込んだ1ライン分(N画素分)の各画素の画像信号VIDを信号線駆動回路24に出力する。信号線駆動回路24では、このN画素分の画像信号VIDが各々K画素分の画像信号からなるJ個のブロックに区分され、上述したレジスターブロック52[1]〜52[J]に各々格納される。   The control signal processing circuit 31 outputs the internal vertical synchronization signal VS in response to the supply of the vertical synchronization signal VSYNC. Further, the control signal processing circuit 31 outputs the internal horizontal synchronization signal HS in response to the horizontal synchronization signal HSYNC being supplied. The control signal processing circuit 31 outputs the image signal VID of each pixel for one line (N pixels) fetched from the host CPU 60 to the signal line driving circuit 24 every time the internal horizontal synchronization signal HS is output. In the signal line driving circuit 24, the image signal VID for N pixels is divided into J blocks each including image signals for K pixels, and stored in the register blocks 52 [1] to 52 [J] described above. The
カウンター32は、内部水平同期信号HSの立ち上がりエッジが発生する都度、制御信号処理部31から与えられるステップ値STP1だけカウント値CNT1を増加させるカウンターである。また、カウンター33は、内部垂直同期信号VSの立ち上がりエッジが発生する都度、制御信号処理部31から与えられるステップ値STP2だけカウント値CNT2を増加させるカウンターである。ここで、ステップ値STP1およびSTP2は、ホストCPU60から受信されるコマンドに従って設定されるようになっている。加算器34は、カウンター32のカウント値CNT1とカウンター33のカウント値CNT2とを加算し、加算結果CNT1+CNT2を示すパターン番号PNをパターンジェネレーター35に出力する。   The counter 32 is a counter that increases the count value CNT1 by the step value STP1 given from the control signal processing unit 31 every time the rising edge of the internal horizontal synchronizing signal HS occurs. The counter 33 is a counter that increases the count value CNT2 by the step value STP2 given from the control signal processing unit 31 every time the rising edge of the internal vertical synchronizing signal VS occurs. Here, the step values STP1 and STP2 are set according to a command received from the host CPU 60. The adder 34 adds the count value CNT1 of the counter 32 and the count value CNT2 of the counter 33, and outputs a pattern number PN indicating the addition result CNT1 + CNT2 to the pattern generator 35.
カウンター32および33は、カウント値の初期化が可能な構成となっている。制御信号処理部31は、カウンター32のカウント値CNT1を「0」に初期化するための第1の初期化信号RES1を発生する機能と、カウンター33のカウント値CNT2を「0」に初期化するための第2の初期化信号RES2を発生する機能とを備えている。   The counters 32 and 33 are configured to be able to initialize the count value. The control signal processing unit 31 initializes the count value CNT2 of the counter 33 to “0” and the function of generating the first initialization signal RES1 for initializing the count value CNT1 of the counter 32 to “0”. For generating a second initialization signal RES2.
制御信号処理部31は、一垂直走査期間が終了して新たな垂直走査期間が始まるときに、第1の初期化信号RES1を発生してカウンター32のカウント値CNT1を「0」に初期化する。   When one vertical scanning period ends and a new vertical scanning period starts, the control signal processing unit 31 generates the first initialization signal RES1 and initializes the count value CNT1 of the counter 32 to “0”. .
ホストCPU60から上述した初期化用同期信号ISYNCが供給された場合、制御信号処理部31は、第2の初期化信号RES2を発生してカウンター33のカウント値CNT2を「0」に初期化する。なお、ホストCPU60および制御信号処理部31間の初期化用同期信号ISYNCの伝送の詳細については後述する。   When the above-described initialization synchronization signal ISYNC is supplied from the host CPU 60, the control signal processing unit 31 generates the second initialization signal RES2 and initializes the count value CNT2 of the counter 33 to “0”. Details of the transmission of the initialization synchronization signal ISYNC between the host CPU 60 and the control signal processing unit 31 will be described later.
パターンジェネレーター35は、水平走査期間Hをプリチャージ期間TPREと書込期間TWRTとに分け、期間毎に異なった態様で、選択信号SELa[1]〜SELa[K]および選択信号SELb[1]〜SELb[K]の切り換え制御を行う回路である。   The pattern generator 35 divides the horizontal scanning period H into a precharge period TPRE and a writing period TWRT, and the selection signal SELa [1] to SELa [K] and the selection signal SELb [1] to It is a circuit that performs switching control of SELb [K].
各水平走査期間Hのプリチャージ期間TPREにおいて、パターンジェネレーター35は、選択信号SELa[1]〜SELa[K]をLレベル、選択信号SELb[1]〜SELb[K]をHレベルとする。   In the precharge period TPRE of each horizontal scanning period H, the pattern generator 35 sets the selection signals SELa [1] to SELa [K] to the L level and the selection signals SELb [1] to SELb [K] to the H level.
また、各水平走査期間Hの書込期間TWRTにおいて、パターンジェネレーター25は、配線ブロックB[1]〜B[J]の各々のK本の信号線14への階調電圧の印加を順次行わせるための選択信号SELa[1]〜SELa[K]および選択信号SELb[1]〜SELb[K]の切り換え制御を行う。   In the writing period TWRT of each horizontal scanning period H, the pattern generator 25 sequentially applies gradation voltages to the K signal lines 14 of the wiring blocks B [1] to B [J]. The selection signals SELa [1] to SELa [K] and the selection signals SELb [1] to SELb [K] are controlled to be switched.
この書込期間TWRT内における選択信号の切換制御を可能にするため、パターンジェネレーター35は、例えばK種類を選択パターンデータを記憶している。図7はこのK種類の選択パターンデータの内容を例示するものである。K種類の選択パターンデータには、0からK−1までのパターン番号PNが各々対応付けられている。   In order to enable switching control of the selection signal within the writing period TWRT, the pattern generator 35 stores, for example, K types of selection pattern data. FIG. 7 illustrates the contents of the K types of selection pattern data. The K types of selected pattern data are associated with pattern numbers PN from 0 to K-1.
個々の選択パターンデータは、書込期間TWRTにおいて配線ブロックB[1]〜B[K]の各々を構成するK本の信号線14への階調電圧の印加順序を指定するデータである。例えばパターン番号PN=「0」に対応した選択パターンデータは、書込期間TWRT内の最初の階調電圧印加期間U[1]に各配線ブロックの1番目の信号線14への階調電圧の印加を、2番目の階調電圧印加期間U[2]に2番目の信号線14への階調電圧の印加を、…、最後の階調電圧印加期間U[K]にK番目の信号線14への階調電圧の印加を行うことを指示している。また、パターン番号PN=「1」に対応した選択パターンデータは、書込期間TWRT内の最初の階調電圧印加期間U[1]に各配線ブロックのK番目の信号線14への階調電圧の印加を、2番目の階調電圧印加期間U[2]に1番目の信号線14への階調電圧の印加を、…、最後の階調電圧印加期間U[K]にK−1番目の信号線14への階調電圧の印加を行うことを指示している。   The individual selection pattern data is data for designating the application order of the gradation voltages to the K signal lines 14 constituting each of the wiring blocks B [1] to B [K] in the writing period TWRT. For example, the selected pattern data corresponding to the pattern number PN = “0” is the gradation voltage applied to the first signal line 14 of each wiring block in the first gradation voltage application period U [1] in the writing period TWRT. Application of gradation voltage to the second signal line 14 in the second gradation voltage application period U [2],..., Kth signal line in the last gradation voltage application period U [K] 14 is instructed to apply a gradation voltage. Further, the selected pattern data corresponding to the pattern number PN = “1” is the gradation voltage applied to the Kth signal line 14 of each wiring block in the first gradation voltage application period U [1] in the writing period TWRT. Application of the gradation voltage to the first signal line 14 in the second gradation voltage application period U [2],..., K−1th in the last gradation voltage application period U [K]. The application of the gradation voltage to the signal line 14 is instructed.
パターンジェネレーター35は、各水平走査期間Hの書込期間TWRTにおいて、加算器34から与えられるパターン番号PNに対応した選択パターンデータに従って、選択信号SELa[1]〜SELa[K]および選択信号SELb[1]〜SELb[K]を変化させる。   The pattern generator 35 selects the selection signals SELa [1] to SELa [K] and the selection signal SELb [according to the selection pattern data corresponding to the pattern number PN given from the adder 34 in the writing period TWRT of each horizontal scanning period H. 1] to SELb [K] are changed.
パターンジェネレーター35にK種類の選択パターンデータを記憶させる場合、カウンター32および33としては、0〜K−1の範囲内のカウントを行うカウンターが用いられる。また、加算器34としては、上述した加算結果CNT1+CNT2をKにより乗算した余りをパターン番号PNとして出力する構成のものが用いられる。
以上が制御回路30の構成である。
When K types of selected pattern data are stored in the pattern generator 35, the counters 32 and 33 are counters that count in the range of 0 to K-1. Further, as the adder 34, one having a configuration in which a remainder obtained by multiplying the above-described addition result CNT1 + CNT2 by K is output as a pattern number PN is used.
The above is the configuration of the control circuit 30.
図8は電気光学装置100の動作例を示すタイムチャートである。図8には、ある垂直走査期間V1内における各部の波形と、その次の垂直走査期間V2内の各部の波形が例示されている。本実施形態において、制御回路30は、垂直走査期間が切り換わる都度、極性信号POLを反転させる。図8に示す例における極性信号POLは、垂直走査期間V1では負極性(−)を指示しており、垂直走査期間V2では正極性(+)を指示している。ここで、極性信号POLが負極性(−)を指示する垂直走査期間V1では、正の電圧が上述した共通電極423に印加され、極性信号POLが正極性(+)を指示する垂直走査期間V2では、負の電圧が上述した共通電極423に印加される。   FIG. 8 is a time chart illustrating an operation example of the electro-optical device 100. FIG. 8 illustrates the waveform of each part in a certain vertical scanning period V1 and the waveform of each part in the next vertical scanning period V2. In the present embodiment, the control circuit 30 inverts the polarity signal POL every time the vertical scanning period is switched. The polarity signal POL in the example shown in FIG. 8 indicates negative polarity (−) in the vertical scanning period V1, and indicates positive polarity (+) in the vertical scanning period V2. Here, in the vertical scanning period V1 in which the polarity signal POL indicates the negative polarity (−), a positive voltage is applied to the common electrode 423, and the vertical scanning period V2 in which the polarity signal POL indicates the positive polarity (+). Then, a negative voltage is applied to the common electrode 423 described above.
各垂直走査期間において、走査線駆動回路22は、制御回路30の制御信号処理回路31が内部水平同期信号HSを発生するのに同期して、M本の走査線12を順次選択し、選択した走査線12に対応した走査信号G[j]を一水平走査期間Hに亙ってアクティブレベルであるHレベルとする。   In each vertical scanning period, the scanning line driving circuit 22 sequentially selects and selects the M scanning lines 12 in synchronization with the control signal processing circuit 31 of the control circuit 30 generating the internal horizontal synchronization signal HS. The scanning signal G [j] corresponding to the scanning line 12 is set to the H level which is the active level over one horizontal scanning period H.
各水平走査期間Hのプリチャージ期間TPREにおいて、制御回路30のパターンジェネレーター35は、選択信号SELa[1]〜SELa[K]を全てLレベルとして、マルチプレクサー53[1]〜53[J]の全てのスイッチ54[1]〜54[K]をOFFにするとともに、選択信号SELb[1]〜SELb[K]を全てHレベルとして、デマルチプレクサー57[1]〜57[J]の全てのスイッチ58[1]〜58[K]をONにする。また、各水平走査期間Hのプリチャージ期間TPREにおいて、駆動電圧発生回路56[1]〜56[J]は、極性信号POLが示す極性のプリチャージ電圧を出力する。1個の駆動電圧発生回路56[j]が出力したプリチャージ電圧はデマルチプレクサー57[j]のK個のスイッチ58[1]〜58[J]を各々介して配線ブロックB[j]のK本の信号線14に印加される。従って、プリチャージ期間TPREにおいて、画素部10の全ての信号線14にプリチャージ電圧が印加される。   In the precharge period TPRE of each horizontal scanning period H, the pattern generator 35 of the control circuit 30 sets all of the selection signals SELa [1] to SELa [K] to the L level and outputs the multiplexers 53 [1] to 53 [J]. All the switches 54 [1] to 54 [K] are turned OFF and all the selection signals SELb [1] to SELb [K] are set to the H level so that all the demultiplexers 57 [1] to 57 [J] Turn on the switches 58 [1] to 58 [K]. In the precharge period TPRE of each horizontal scanning period H, the drive voltage generation circuits 56 [1] to 56 [J] output the precharge voltage having the polarity indicated by the polarity signal POL. The precharge voltage output from one drive voltage generation circuit 56 [j] is supplied to the wiring block B [j] via the K switches 58 [1] to 58 [J] of the demultiplexer 57 [j]. Applied to K signal lines 14. Accordingly, the precharge voltage is applied to all the signal lines 14 of the pixel portion 10 in the precharge period TPRE.
各水平走査期間Hの書込期間TWRTにおいて、パターンジェネレーター35は、その時点におけるパターン番号PNに対応した選択信号パターンデータに従って選択信号SELa[1]〜SELa[K]および選択信号SELb[1]〜SELb[K]を変化させる。   In the writing period TWRT of each horizontal scanning period H, the pattern generator 35 selects the selection signals SELa [1] to SELa [K] and the selection signals SELb [1] to SELb according to the selection signal pattern data corresponding to the pattern number PN at that time. SELb [K] is changed.
図8の下段左側には、垂直走査期間V1のある水平走査期間H(例えば垂直走査期間V1内のm番目の水平走査期間Hとする。)内に発生する選択信号SELa[1]〜SELa[K]および選択信号SELb[1]〜SELb[K]の波形が例示されている。この例では、階調電圧印加期間U[1]において、選択信号SELa[1]およびSELb[1]の組のみがHレベルとされ、マルチプレクサー53[1]〜53[J]におけるスイッチ54[1]と、デマルチプレクサー57[1]〜57[J]におけるスイッチ58[1]がONになる。この結果、レジスターブロック52[1]〜52[J]の各々における1番目の画素の画像信号VIDがマルチプレクサー53[1]〜53[J]のスイッチ54[1]を各々通過し、画像信号D[1]〜D[J]として駆動電圧発生回路56[1]〜56[J]に各々供給される。この時点において、極性信号POLは負極性(−)を指示しているので、駆動電圧発生回路56[1]〜56[J]は、基準電位VREFに対して負極性の範囲で、各々に供給される画像信号D[1]〜D[J]の指定階調に応じた階調電圧VGを各々出力する。駆動電圧発生回路56[1]〜56[J]が各々出力する階調電圧VGは、デマルチプレクサー57[1]〜57[J]におけるスイッチ58[1]を各々通過し、信号線駆動信号C[1]〜C[J]として配線ブロックB[1]〜B[J]の各々の1番目の信号線14に印加される。   On the lower left side of FIG. 8, selection signals SELa [1] to SELa [generated in a horizontal scanning period H (for example, the mth horizontal scanning period H in the vertical scanning period V1) having the vertical scanning period V1. Waveforms of K] and selection signals SELb [1] to SELb [K] are illustrated. In this example, in the gradation voltage application period U [1], only the set of the selection signals SELa [1] and SELb [1] is set to the H level, and the switches 54 [[] in the multiplexers 53 [1] to 53 [J] are set. 1] and the switch 58 [1] in the demultiplexers 57 [1] to 57 [J] is turned ON. As a result, the image signal VID of the first pixel in each of the register blocks 52 [1] to 52 [J] passes through the switches 54 [1] of the multiplexers 53 [1] to 53 [J], and the image signal D [1] to D [J] are supplied to the drive voltage generation circuits 56 [1] to 56 [J], respectively. At this time, since the polarity signal POL indicates negative polarity (−), the drive voltage generation circuits 56 [1] to 56 [J] are supplied to each within a range of negative polarity with respect to the reference potential VREF. The gradation voltages VG corresponding to the designated gradations of the image signals D [1] to D [J] to be output are output. The gradation voltages VG output from the drive voltage generation circuits 56 [1] to 56 [J] pass through the switches 58 [1] in the demultiplexers 57 [1] to 57 [J], respectively, and the signal line drive signal. C [1] to C [J] are applied to the first signal line 14 of each of the wiring blocks B [1] to B [J].
階調電圧印加期間U[2]では、選択信号SELa[2]およびSELb[2]の組のみがHレベルとされ、マルチプレクサー53[1]〜53[J]におけるスイッチ54[2]と、デマルチプレクサー57[1]〜57[J]におけるスイッチ58[2]がONになる。この結果、レジスターブロック52[1]〜52[J]の各々における2番目の画素の画像信号VIDに応じた各階調電圧VGが発生され、デマルチプレクサー57[1]〜57[J]におけるスイッチ58[2]を各々通過し、信号線駆動信号C[1]〜C[J]として配線ブロックB[1]〜B[J]の各々の2番目の信号線14に印加される。   In the gradation voltage application period U [2], only the set of the selection signals SELa [2] and SELb [2] is set to the H level, and the switches 54 [2] in the multiplexers 53 [1] to 53 [J] The switch 58 [2] in the demultiplexers 57 [1] to 57 [J] is turned ON. As a result, each gradation voltage VG corresponding to the image signal VID of the second pixel in each of the register blocks 52 [1] to 52 [J] is generated, and the switches in the demultiplexers 57 [1] to 57 [J]. 58 [2], respectively, and applied to the second signal line 14 of each of the wiring blocks B [1] to B [J] as signal line drive signals C [1] to C [J].
以下、同様であり、階調電圧印加期間U[3]では各レジスターブロックにおける3番目の画素の画像信号に応じた各階調電圧VGが各配線ブロックの3番目の信号線14に印加され、階調電圧印加期間U[4]では各レジスターブロックにおける4番目の画素の画像信号に応じた各階調電圧VGが各配線ブロックの4番目の信号線14に印加され、…、最後の階調電圧印加期間U[K]では各レジスターブロックにおけるK番目の画素の画像信号に応じた各階調電圧VGが各配線ブロックのK番目の信号線14に印加される。
以上が垂直走査期間V1のm番目の水平走査期間H内における各部の動作である。
The same applies hereinafter, and in the gradation voltage application period U [3], each gradation voltage VG corresponding to the image signal of the third pixel in each register block is applied to the third signal line 14 of each wiring block. In the adjustment voltage application period U [4], each gradation voltage VG corresponding to the image signal of the fourth pixel in each register block is applied to the fourth signal line 14 of each wiring block,..., The last gradation voltage application In the period U [K], each gradation voltage VG corresponding to the image signal of the Kth pixel in each register block is applied to the Kth signal line 14 of each wiring block.
The above is the operation of each unit within the m-th horizontal scanning period H of the vertical scanning period V1.
図8の下段右側には、垂直走査期間V1の次の垂直走査期間V2の同じ水平走査期間H(すなわち、垂直走査期間V2内のm番目の水平走査期間H)内に発生する選択信号SELa[1]〜SELa[K]および選択信号SELb[1]〜SELb[K]の波形が示されている。   On the lower right side of FIG. 8 is a selection signal SELa [generated in the same horizontal scanning period H of the vertical scanning period V2 following the vertical scanning period V1 (that is, the mth horizontal scanning period H in the vertical scanning period V2). 1] to SELa [K] and select signals SELb [1] to SELb [K] are shown.
ここで、垂直走査期間V2におけるm番目の水平走査期間Hにおけるカウンター32のカウント値CNT1は、垂直走査期間V1におけるm番目の水平走査期間Hにおけるカウンター32のカウント値CNT1と同じになる。何故ならば、カウンター32のカウント値CNT1は、垂直走査期間が切り換わる毎に「0」に初期化されるからである。しかし、垂直走査期間V1から垂直走査期間V2に切り換わるとき、制御信号処理部31が出力する内部垂直同期信号VSにより、カウンター33のカウント値CNT2がステップ値STP2だけインクリメントされる。このため、垂直走査期間V2におけるm番目の水平走査期間Hにおいて、パターンジェネレーター35に与えられるパターン番号PNは、垂直走査期間V1におけるm番目の水平走査期間Hにおいて与えられるパターン番号PNと異なったものとなる。従って、垂直走査期間V2のm番目の水平走査期間Hの書込期間TWRTでは、垂直走査期間V1のm番目の水平走査期間Hの書込期間TWRTとは異なった順序で、各配線ブロックのK本の信号線14への階調電圧の印加が行われる。   Here, the count value CNT1 of the counter 32 in the m-th horizontal scanning period H in the vertical scanning period V2 is the same as the count value CNT1 of the counter 32 in the m-th horizontal scanning period H in the vertical scanning period V1. This is because the count value CNT1 of the counter 32 is initialized to “0” every time the vertical scanning period is switched. However, when the vertical scanning period V1 is switched to the vertical scanning period V2, the count value CNT2 of the counter 33 is incremented by the step value STP2 by the internal vertical synchronization signal VS output from the control signal processing unit 31. Therefore, in the m-th horizontal scanning period H in the vertical scanning period V2, the pattern number PN given to the pattern generator 35 is different from the pattern number PN given in the m-th horizontal scanning period H in the vertical scanning period V1. It becomes. Accordingly, in the writing period TWRT of the m-th horizontal scanning period H in the vertical scanning period V2, the K of each wiring block is different in the order different from the writing period TWRT of the m-th horizontal scanning period H in the vertical scanning period V1. A gradation voltage is applied to the signal line 14.
図8の下段右側に示す例では、書込期間TWRTの階調電圧印加期間U[1]では、各レジスターブロックにおけるK番目の画素の画像信号に応じた各階調電圧VGが各配線ブロックのK番目の信号線14に印加され、階調電圧印加期間U[2]では各レジスターブロックにおける1番目の画素の画像信号に応じた各階調電圧VGが各配線ブロックの1番目の信号線14に印加され、…、最後の階調電圧印加期間U[K]では各レジスターブロックにおけるK−1番目の画素の画像信号に応じた各階調電圧VGが各配線ブロックのK−1番目の信号線14に印加される。   In the example shown on the lower right side of FIG. 8, in the gradation voltage application period U [1] of the writing period TWRT, each gradation voltage VG corresponding to the image signal of the Kth pixel in each register block is K in each wiring block. Each gradation voltage VG corresponding to the image signal of the first pixel in each register block is applied to the first signal line 14 of each wiring block in the gradation voltage application period U [2]. In the last gradation voltage application period U [K], each gradation voltage VG corresponding to the image signal of the (K-1) th pixel in each register block is applied to the (K-1) th signal line 14 in each wiring block. Applied.
なお、垂直走査期間V2においては、極性信号POLは正極性(+)を指示しているので、駆動電圧発生回路56[1]〜56[J]は、基準電位VREFに対して正極性の範囲で、各々に供給される画像信号の指定階調に応じた階調電圧VGを各々出力する。   In the vertical scanning period V2, since the polarity signal POL indicates positive polarity (+), the drive voltage generation circuits 56 [1] to 56 [J] have a positive polarity range with respect to the reference potential VREF. Thus, the gradation voltage VG corresponding to the designated gradation of the image signal supplied to each is output.
以上のように、垂直走査期間V1のm番目の水平走査期間Hと垂直走査期間V2のm番目の水平走査期間Hとでは、異なる順序で、各配線ブロックのK本の信号線14への階調電圧の印加が行われる。このように本実施形態において各配線ブロックのK本の信号線14への階調電圧の印加の順序は、垂直走査期間の切り換わりに応じて変更されるが、それだけでなく、水平走査期間Hの切り換わりに応じて変更される。図9は、ステップ値STP1およびSTP2の両方が「1」である場合における各配線ブロック内のK本の信号線14への階調電圧の印加順序の変化の様子を例示するものである。図9において、縦方向は水平走査期間Hの遷移方向に対応しており、横方向は水平走査期間H内に発生するK個の階調電圧印加期間U[1]〜U[K]の並びに対応している。図9に示す例では、同一の垂直走査周期内において、配線ブロック内の各信号線14に階調電圧の印加が行われる順序は、水平走査期間Hが切り換わる毎に1番ずつ後方へローテートシフトされる。また、図9に示す例において、各垂直走査期間内の同一水平走査期間Hに着目すると、配線ブロック内の各信号線14に階調電圧の印加が行われる順序は、垂直走査期間が切り換わる毎に1番ずつ後方へローテートシフトされる。   As described above, in the m-th horizontal scanning period H of the vertical scanning period V1 and the m-th horizontal scanning period H of the vertical scanning period V2, the levels of the wiring blocks to the K signal lines 14 in different orders. A regulated voltage is applied. As described above, in this embodiment, the order in which the gradation voltages are applied to the K signal lines 14 of each wiring block is changed according to the switching of the vertical scanning period. It changes according to the change of. FIG. 9 exemplifies a change in the application order of the gradation voltages to the K signal lines 14 in each wiring block when both the step values STP1 and STP2 are “1”. In FIG. 9, the vertical direction corresponds to the transition direction of the horizontal scanning period H, and the horizontal direction is a sequence of K gradation voltage application periods U [1] to U [K] generated in the horizontal scanning period H. It corresponds. In the example shown in FIG. 9, the order in which the gradation voltage is applied to each signal line 14 in the wiring block within the same vertical scanning period is rotated backward by one every time the horizontal scanning period H is switched. Shifted. In the example shown in FIG. 9, when attention is paid to the same horizontal scanning period H in each vertical scanning period, the vertical scanning period switches the order in which the gradation voltage is applied to each signal line 14 in the wiring block. Rotate shift backward one by one.
従って、複数の水平走査期間および複数の垂直走査期間を通じて見た場合に、各信号線14間で、一水平走査期間内における階調電圧の印加順序の時間平均値が均一化される。従って、電気光学装置単体として見た場合、表示ムラが軽減される。   Therefore, when viewed through a plurality of horizontal scanning periods and a plurality of vertical scanning periods, the time average value of the application order of the gradation voltages in each horizontal scanning period is made uniform between the signal lines 14. Accordingly, display unevenness is reduced when viewed as a single electro-optical device.
ところで、本実施形態による投射型表示装置では、3個の電気光学装置100R、100Gおよび100Rの各々において、独立して以上のような各信号線14への階調電圧の印加順序の更新制御が進められる。ここで、投射型表示装置の例えばパワーオン時に各電気光学装置100R、100Gおよび100Rの各々のカウンター32のカウント値CNT1およびカウンター33のカウント値CNT2を同時に初期化すれば、3個の電気光学装置100R、100Gおよび100R間で、各信号線14への階調電圧の印加順序の更新制御を初期状態から同時に開始させることができる。しかしながら、投射型表示装置の稼働中に発生するノイズ等の影響により、3個の電気光学装置100R、100Gおよび100R間で、カウンター32のカウント値CNT1またはカウンター33のカウント値CNT2に相違が発生する可能性がある。この場合、各信号線14への階調電圧の印加順序が3個の電気光学装置100R、100Gおよび100R間で異なったものとなる。この結果、上述したように表示画像に色つきが発生する。   By the way, in the projection type display device according to the present embodiment, the update control of the application order of the gradation voltage to each signal line 14 is independently performed in each of the three electro-optical devices 100R, 100G, and 100R. It is advanced. Here, if the count value CNT1 of the counter 32 and the count value CNT2 of the counter 33 of each of the electro-optical devices 100R, 100G, and 100R are initialized at the time of power-on of the projection display device, for example, three electro-optical devices. The update control of the application order of gradation voltages to each signal line 14 can be started simultaneously from the initial state between 100R, 100G, and 100R. However, there is a difference in the count value CNT1 of the counter 32 or the count value CNT2 of the counter 33 among the three electro-optical devices 100R, 100G, and 100R due to the influence of noise and the like generated during operation of the projection display device. there is a possibility. In this case, the application order of the gradation voltage to each signal line 14 differs among the three electro-optical devices 100R, 100G, and 100R. As a result, the display image is colored as described above.
本実施形態の特徴は、このような問題の発生を防止するために、各配線ブロック内の複数の信号線14への階調電圧の印加順序の更新制御を電気光学装置100R、100Gおよび100R間で同期化させるための手段を投射型表示装置に設けた点にある。すなわち、本実施形態において、ホストCPU60は、上述した初期化用同期信号ISYNCを周期的に電気光学装置100R、100Gおよび100Bの各々の制御回路30に供給することにより階調電圧の印加順序の更新制御を電気光学装置100R、100Gおよび100R間で同期化させる。   The feature of this embodiment is that, in order to prevent the occurrence of such a problem, update control of the application order of gradation voltages to the plurality of signal lines 14 in each wiring block is performed between the electro-optical devices 100R, 100G, and 100R. The projection display device is provided with means for synchronizing with the projector. In other words, in the present embodiment, the host CPU 60 periodically supplies the above-described initialization synchronization signal ISYNC to the control circuits 30 of the electro-optical devices 100R, 100G, and 100B, thereby updating the application order of gradation voltages. Control is synchronized between the electro-optical devices 100R, 100G, and 100R.
図10は本実施形態における初期化用同期信号ISYNCの発生タイミングを示すタイムチャートである。図10に示すようにホストCPU60は、階調電圧の印加順序の更新制御の周期の整数倍、すなわち、一垂直走査期間内の各水平走査期間における配線ブロック内のK本の信号線14への階調電圧の印加順序がある順序になってから再び同じ順序に更新されるまでに要する期間の整数倍の周期で発生するタイミングあって、垂直同期信号VSYNCに同期したタイミングにおいて発生する。例えば図9に示す例では、フレーム番号FN=FN0の画面の表示を行う垂直走査周期において、一垂直走査期間内の各水平走査期間における配線ブロック内のK本の信号線14への階調電圧の印加順序がある順序となり、その後、フレーム番号FN=FN0+K−1の画面の表示を行う垂直走査周期において、一垂直走査期間内の各水平走査期間における配線ブロック内のK本の信号線14への階調電圧の印加順序が再び同じ順序となる。従って、この場合の印加順序の更新制御の周期は、垂直走査期間のK倍の長さの周期であり、ホストCPU60は、垂直走査期間の例えばL×K倍(Lは整数)の周期で初期化用同期信号ISYNCを電気光学装置100R、100Gおよび100Bの各々の制御回路30に供給する。   FIG. 10 is a time chart showing the generation timing of the initialization synchronization signal ISYNC in the present embodiment. As shown in FIG. 10, the host CPU 60 applies an integral multiple of the cycle of applying the gradation voltage application control cycle, that is, to the K signal lines 14 in the wiring block in each horizontal scanning period in one vertical scanning period. It occurs at a timing that occurs in a period that is an integral multiple of the period required for the gradation voltage application sequence to be updated again in the same sequence, and in synchronization with the vertical synchronization signal VSYNC. For example, in the example shown in FIG. 9, in the vertical scanning cycle for displaying the screen with the frame number FN = FN0, the grayscale voltages to the K signal lines 14 in the wiring block in each horizontal scanning period within one vertical scanning period. To the K signal lines 14 in the wiring block in each horizontal scanning period in one vertical scanning period in the vertical scanning period in which the screen of frame number FN = FN0 + K−1 is displayed. The application order of the gray scale voltages is again the same order. Therefore, in this case, the update control cycle of the application order is a cycle that is K times as long as the vertical scanning period, and the host CPU 60 initially starts with a cycle of, for example, L × K times (L is an integer) of the vertical scanning period. The synchronizing signal ISYNC is supplied to the control circuit 30 of each of the electro-optical devices 100R, 100G, and 100B.
電気光学装置100R、100Gおよび100Bの各制御回路30の制御信号処理回路31は、ホストCPU60から初期化用同期信号ISYNCが与えられるのに応じて、第2の初期化信号RES2をアクティブレベルとし、カウンター33のカウント値CNT2を「0」に初期化する。   The control signal processing circuit 31 of each control circuit 30 of the electro-optical devices 100R, 100G, and 100B sets the second initialization signal RES2 to an active level in response to the initialization synchronization signal ISYNC from the host CPU 60, The count value CNT2 of the counter 33 is initialized to “0”.
このように本実施形態によれば、印加順序の更新制御の周期の整数倍の周期で発生し、かつ、垂直同期信号VSYNCに同期したタイミングで、ホストCPU60から電気光学装置100R、100Gおよび100Bの各制御回路30に初期化用同期信号ISYNCが供給され、各電気光学装置100R、100Gおよび100Bのカウンター33のカウント値CNT2が「0」に初期化される。従って、その後の垂直走査期間以降、電気光学装置100R、100Gおよび100B間では、同じ印加順序で、配線ブロック内のK本の信号線14への階調電圧の印加が行われ、色つきの発生が防止される。   As described above, according to the present embodiment, the electro-optical devices 100R, 100G, and 100B are generated from the host CPU 60 at a timing that occurs at an integral multiple of the application order update control cycle and that is synchronized with the vertical synchronization signal VSYNC. An initialization synchronization signal ISYNC is supplied to each control circuit 30, and the count value CNT2 of the counter 33 of each electro-optical device 100R, 100G, and 100B is initialized to “0”. Accordingly, after the subsequent vertical scanning period, the gradation voltages are applied to the K signal lines 14 in the wiring block in the same application order between the electro-optical devices 100R, 100G, and 100B, and coloring occurs. Is prevented.
<2.第2実施形態>
本実施形態においても、上記第1実施形態と同様、ホストCPU60は、印加順序の更新制御の周期の整数倍の周期で電気光学装置100R、100Gおよび100Bの各々のカウンター33のカウント値CNT2を初期化するための処理を行う。本実施形態と上記第1実施形態との相違は、この初期化のために行うホストCPU60および各制御回路30間の信号の授受の手順にある。後述する第3〜第8実施形態も同様である。
<2. Second Embodiment>
Also in the present embodiment, as in the first embodiment, the host CPU 60 initializes the count value CNT2 of the counter 33 of each of the electro-optical devices 100R, 100G, and 100B at a cycle that is an integral multiple of the cycle of the application order update control. To process. The difference between the present embodiment and the first embodiment lies in the procedure for exchanging signals between the host CPU 60 and each control circuit 30 for the initialization. The same applies to third to eighth embodiments described later.
図11は本実施形態による投射型表示装置の動作を示すタイムチャートである。本実施形態において、ホストCPU60は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングの所定時間前のタイミングになると、まず、電気光学装置100R、100Gおよび100Bの各制御回路30に対し、カウント値CNT2の初期化を命じる初期化コマンドを送る。具体的には、チップセレクト信号CS_Rをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータSDIをシリアルクロックSCKに同期させて出力し、このシリアルデータSDIを電気光学装置100Rの制御回路30に受信させる。次にチップセレクト信号CS_Rを非アクティブレベルに戻した後、チップセレクト信号CS_Gをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータSDIをシリアルクロックSCKに同期させて出力し、このシリアルデータSDIを電気光学装置100Gの制御回路30に受信させる。次にチップセレクト信号CS_Gを非アクティブレベルに戻した後、チップセレクト信号CS_Bをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータSDIをシリアルクロックSCKに同期させて出力し、このシリアルデータSDIを電気光学装置100Bの制御回路30に受信させるのである。   FIG. 11 is a time chart showing the operation of the projection display device according to the present embodiment. In the present embodiment, the host CPU 60 first sends the control circuits 30 of the electro-optical devices 100R, 100G, and 100B to a timing that is a predetermined time before the switching timing of a cycle that is an integral multiple of the cycle of the application order update control. On the other hand, an initialization command for instructing initialization of the count value CNT2 is sent. Specifically, the chip select signal CS_R is set to an active level, serial data SDI composed of bits constituting the initialization command is output in synchronization with the serial clock SCK, and this serial data SDI is output to the control circuit 30 of the electro-optical device 100R. Receive. Next, after returning the chip select signal CS_R to the inactive level, the chip select signal CS_G is set to the active level, and the serial data SDI composed of the configuration bits of the initialization command is output in synchronization with the serial clock SCK. Is received by the control circuit 30 of the electro-optical device 100G. Next, after returning the chip select signal CS_G to the inactive level, the chip select signal CS_B is set to the active level, and the serial data SDI consisting of the configuration bits of the initialization command is output in synchronization with the serial clock SCK. Is received by the control circuit 30 of the electro-optical device 100B.
このように電気光学装置100R、100Gおよび100Bの各制御回路30に初期化コマンドを受信させた後、ホストCPU60は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングであって、垂直同期信号VSYNCに同期したタイミングにおいて、初期化用同期信号ISYNCを各制御回路30に供給する。本実施形態において、制御回路30内の制御信号処理部31は、初期化用同期信号ISYNCを事前に受信したコマンドの実行の指示と解釈する。この場合、電気光学装置100R、100Gおよび100Bの各制御信号処理部31は、初期化用同期信号ISYNCが供給される前に初期化コマンドを取り込んでいるので、初期化コマンドを実行し、カウンター33のカウント値CNT2を「0」に初期化する。
本実施形態においても上記第1実施形態と同様な効果が得られる。
After the initialization commands are received by the control circuits 30 of the electro-optical devices 100R, 100G, and 100B in this way, the host CPU 60 has a switching timing of a cycle that is an integral multiple of the cycle of the application order update control, An initialization synchronization signal ISYNC is supplied to each control circuit 30 at a timing synchronized with the vertical synchronization signal VSYNC. In the present embodiment, the control signal processing unit 31 in the control circuit 30 interprets the initialization synchronization signal ISYNC as an instruction to execute a command received in advance. In this case, since the control signal processing units 31 of the electro-optical devices 100R, 100G, and 100B fetch the initialization command before the initialization synchronization signal ISYNC is supplied, the initialization command is executed, and the counter 33 The count value CNT2 is initialized to “0”.
Also in this embodiment, the same effect as the first embodiment can be obtained.
<3.第3実施形態>
図12は本実施形態による投射型表示装置の動作を示すタイムチャートである。本実施形態において、電気光学装置100Rの制御回路30は、チップセレクト信号CS_Rが非アクティブレベルからアクティブレベルになった後、シリアルクロックSCKに同期して伝送されてくる所定ビット数からなるシリアルデータSDIを当該制御回路30宛てのコマンドと認識して受信する。同様に、電気光学装置100G(100B)の制御回路30は、チップセレクト信号CS_G(CS_B)が非アクティブレベルからアクティブレベルになった後、シリアルクロックSCKに同期して伝送されてくる所定ビット数からなるシリアルデータSDIを当該制御回路30宛てのコマンドと認識して受信する。
<3. Third Embodiment>
FIG. 12 is a time chart showing the operation of the projection display apparatus according to the present embodiment. In the present embodiment, the control circuit 30 of the electro-optical device 100R uses the serial data SDI having a predetermined number of bits transmitted in synchronization with the serial clock SCK after the chip select signal CS_R changes from the inactive level to the active level. Is recognized as a command addressed to the control circuit 30 and received. Similarly, the control circuit 30 of the electro-optical device 100G (100B) uses a predetermined number of bits transmitted in synchronization with the serial clock SCK after the chip select signal CS_G (CS_B) changes from the inactive level to the active level. The serial data SDI is recognized as a command addressed to the control circuit 30 and received.
そこで、ホストCPU60は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングの所定時間だけ前になったとき、次のようにして電気光学装置100R、100Gおよび100Bの各制御回路30宛てに初期化コマンドを送信する。まず、ホストCPU60は、チップセレクト信号CS_Rをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータSDIをシリアルクロックSCKに同期させて送出し、初期化コマンドを電気光学装置100Rの制御回路30に受信させる。次にホストCPU60は、チップセレクト信号CS_Rをアクティブレベルに維持した状態で、チップセレクト信号CS_Gをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータSDIをシリアルクロックSCKに同期させて送出し、初期化コマンドを電気光学装置100Gの制御回路30に受信させる。このとき電気光学装置100Rの制御回路30は、チップセレクト信号CS_Rがアクティブレベルになった後、所定ビット数からなる初期化コマンドを受信しているので、電気光学装置100Gの制御回路30宛ての初期化コマンドを誤って受信することはない。次にホストCPU60は、チップセレクト信号CS_RおよびCS_Gをアクティブレベルに維持した状態で、チップセレクト信号CS_Bをアクティブレベルとし、初期化コマンドの構成ビットからなるシリアルデータSDIをシリアルクロックSCKに同期させて送出し、初期化コマンドを電気光学装置100Bの制御回路30に受信させる。   Accordingly, when the host CPU 60 comes a predetermined time before the switching timing of a cycle that is an integral multiple of the cycle of the application order update control, the control circuits 30 of the electro-optical devices 100R, 100G, and 100B are as follows. Send an initialization command to the address. First, the host CPU 60 sets the chip select signal CS_R to an active level, sends serial data SDI composed of constituent bits of the initialization command in synchronization with the serial clock SCK, and sends the initialization command to the control circuit 30 of the electro-optical device 100R. Receive. Next, the host CPU 60 sets the chip select signal CS_G to the active level in a state where the chip select signal CS_R is maintained at the active level, and sends the serial data SDI composed of the configuration bits of the initialization command in synchronization with the serial clock SCK. The initialization command is received by the control circuit 30 of the electro-optical device 100G. At this time, since the control circuit 30 of the electro-optical device 100R receives an initialization command having a predetermined number of bits after the chip select signal CS_R becomes active level, an initial address for the control circuit 30 of the electro-optical device 100G is received. The command is not received in error. Next, the host CPU 60 sets the chip select signal CS_B to the active level in a state where the chip select signals CS_R and CS_G are maintained at the active level, and sends the serial data SDI composed of the configuration bits of the initialization command in synchronization with the serial clock SCK. Then, the control circuit 30 of the electro-optical device 100B receives the initialization command.
このようにして電気光学装置100R、100Gおよび100Bの各制御回路30に初期化コマンドを受信させた後、ホストCPU60はチップセレクト信号CS_R、CS_GおよびCS_Bを同時にアクティブレベルから非アクティブレベルへ変化させる。本実施形態において、電気光学装置100Rの制御回路30の制御信号処理部31は、チップセレクト信号CS_Rのアクティブレベルから非アクティブレベルへの変化を初期化コマンドの実行指示と解釈し、カウント値CNT2の初期化を行う。同様に、電気光学装置100G(100B)の制御回路30の制御信号処理部31は、チップセレクト信号CS_G(CS_B)のアクティブレベルから非アクティブレベルへの変化を初期化コマンドの実行指示と解釈し、カウント値CNT2の初期化を行う。従って、本実施形態では、チップセレクト信号CS_R、CS_GおよびCS_Bが同時にアクティブレベルから非アクティブレベルに変化するタイミングにおいて、電気光学装置100R、100Gおよび100Bの各々におけるカウント値CNT2の初期化が同時に行われる。   After causing the control circuits 30 of the electro-optical devices 100R, 100G, and 100B to receive the initialization command in this manner, the host CPU 60 simultaneously changes the chip select signals CS_R, CS_G, and CS_B from the active level to the inactive level. In the present embodiment, the control signal processing unit 31 of the control circuit 30 of the electro-optical device 100R interprets the change from the active level to the inactive level of the chip select signal CS_R as an instruction to execute the initialization command, and sets the count value CNT2 Perform initialization. Similarly, the control signal processing unit 31 of the control circuit 30 of the electro-optical device 100G (100B) interprets the change from the active level to the inactive level of the chip select signal CS_G (CS_B) as an instruction to execute the initialization command. The count value CNT2 is initialized. Accordingly, in the present embodiment, the count value CNT2 in each of the electro-optical devices 100R, 100G, and 100B is simultaneously initialized at the timing when the chip select signals CS_R, CS_G, and CS_B are simultaneously changed from the active level to the inactive level. .
そして、本実施形態では、このチップセレクト信号CS_R、CS_GおよびCS_Bのアクティブレベルから非アクティブレベルへの一斉変化タイミングが、垂直同期信号VSYNCに同期したタイミングとなるように、ホストCPU60は、垂直同期信号VSYNCの発生タイミングの所定時間だけ前のタイミングに電気光学装置100R、100Gおよび100Bの各制御回路30宛ての初期化コマンドの送出を行うのである。
本実施形態においても上記第1および第2実施形態と同様な効果が得られる。
In this embodiment, the host CPU 60 sends the vertical synchronization signal so that the simultaneous change timing of the chip select signals CS_R, CS_G, and CS_B from the active level to the inactive level is synchronized with the vertical synchronization signal VSYNC. An initialization command is sent to the control circuits 30 of the electro-optical devices 100R, 100G, and 100B at a timing that is a predetermined time before the VSYNC generation timing.
Also in this embodiment, the same effect as the first and second embodiments can be obtained.
<4.第4実施形態>
図13はこの発明の第4実施形態である投射型表示装置の動作を示すタイムチャートである。上記第2実施形態(図11)において、ホストCPU60は、電気光学装置100R、100Gおよび100Bの各制御回路30に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号VSYNCに同期したタイミングにおいて、初期化用同期信号ISYNCを電気光学装置100R、100Gおよび100Bの各制御回路30に送信した。これに対し、本実施形態においてホストCPU60は、当該垂直同期信号VSYNCに同期したタイミングよりも前に初期化用同期信号ISYNCを送信する。電気光学装置100R、100Gおよび100Bの各制御回路30の各制御信号処理部31は、初期化コマンドおよび初期化用同期信号ISYNCを受信した後の垂直同期信号VSYNCに同期してカウンター33のカウント値CNT2を初期化する。
<4. Fourth Embodiment>
FIG. 13 is a time chart showing the operation of the projection display apparatus according to the fourth embodiment of the present invention. In the second embodiment (FIG. 11), the host CPU 60 sends an initialization command to each control circuit 30 of the electro-optical devices 100R, 100G, and 100B, and then is an integer of the update control cycle of the gradation voltage application order. The initialization synchronization signal ISYNC is transmitted to the control circuits 30 of the electro-optical devices 100R, 100G, and 100B at the timing that is generated with a double cycle and synchronized with the vertical synchronization signal VSYNC. On the other hand, in the present embodiment, the host CPU 60 transmits the initialization synchronization signal ISYNC before the timing synchronized with the vertical synchronization signal VSYNC. Each control signal processing unit 31 of each control circuit 30 of the electro-optical devices 100R, 100G, and 100B counts the counter 33 in synchronization with the vertical synchronization signal VSYNC after receiving the initialization command and the initialization synchronization signal ISYNC. CNT2 is initialized.
本実施形態においても上記第1〜第3実施形態と同様な効果が得られる。また、本実施形態では、電気光学装置100R、100Gおよび100Bの各制御信号処理部31が垂直同期信号VSYNCに同期してカウンター33のカウント値CNT2を初期化するので、ホストCPU60による初期化用同期信号ISYNCの送出タイミングに関して厳しい時間精度が要求されないという利点がある。   Also in this embodiment, the same effect as the first to third embodiments can be obtained. In this embodiment, the control signal processing units 31 of the electro-optical devices 100R, 100G, and 100B initialize the count value CNT2 of the counter 33 in synchronization with the vertical synchronization signal VSYNC. There is an advantage that strict time accuracy is not required for the transmission timing of the signal ISYNC.
<5.第5実施形態>
図14はこの発明の第5実施形態である投射型表示装置の動作を示すタイムチャートである。上記第3実施形態(図12)において、ホストCPU60は、電気光学装置100R、100Gおよび100Bの各制御回路30に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号VSYNCに同期したタイミングにおいて、チップセレクト信号CS_R、CS_GおよびCS_Bを一斉にアクティブレベルから非アクティブレベルに変化させた。これに対し、本実施形態においてホストCPU60は、当該垂直同期信号VSYNCに同期したタイミングよりも前にチップセレクト信号CS_R、CS_GおよびCS_Bを一斉にアクティブレベルから非アクティブレベルに変化させる。電気光学装置100R、100Gおよび100Bの各制御回路30の各制御信号処理部31は、初期化コマンドを受信し、かつ、各々に対するチップセレクト信号のアクティブレベルから非アクティブレベルへの変化を検知した後の垂直同期信号VSYNCに同期してカウンター33のカウント値CNT2を初期化する。
本実施形態においても上記第4実施形態と同様な効果が得られる。
<5. Fifth Embodiment>
FIG. 14 is a time chart showing the operation of the projection display apparatus according to the fifth embodiment of the present invention. In the third embodiment (FIG. 12), the host CPU 60 sends an initialization command to the control circuits 30 of the electro-optical devices 100R, 100G, and 100B, and then is an integer of the update control cycle of the gradation voltage application order. The chip select signals CS_R, CS_G, and CS_B are simultaneously changed from the active level to the inactive level at a timing that occurs at a double cycle and that is synchronized with the vertical synchronization signal VSYNC. On the other hand, in this embodiment, the host CPU 60 changes the chip select signals CS_R, CS_G, and CS_B from the active level to the inactive level all at once before the timing synchronized with the vertical synchronization signal VSYNC. After each control signal processing unit 31 of each control circuit 30 of the electro-optical devices 100R, 100G, and 100B receives an initialization command and detects a change from the active level to the inactive level of the chip select signal for each of the control signals 30 The count value CNT2 of the counter 33 is initialized in synchronization with the vertical synchronization signal VSYNC.
Also in this embodiment, the same effect as the fourth embodiment can be obtained.
<6.第6実施形態>
図15はこの発明の第6実施形態である投射型表示装置4000aの電気的構成を示すブロック図である。また、図16は本実施形態の動作を示すタイムチャートである。上記第1〜第5実施形態において、ホストCPU60は、電気光学装置100R、100Gおよび100Bの各制御回路30に対して個別的なチップセレクト信号CS_R、CS_GおよびCS_Bを各々供給した。これに対し、本実施形態においてホストCPU60は、電気光学装置100R、100Gおよび100Bの各制御回路30に対して共通のチップセレクト信号CSを供給する。そして、ホストCPU60は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングの所定時間だけ前になったとき、電気光学装置100R、100Gおよび100Bの各々においてカウント値CNT2の初期化を行わせるための以下の処理を開始する。
<6. Sixth Embodiment>
FIG. 15 is a block diagram showing an electrical configuration of a projection display apparatus 4000a according to the sixth embodiment of the present invention. FIG. 16 is a time chart showing the operation of this embodiment. In the first to fifth embodiments, the host CPU 60 supplies individual chip select signals CS_R, CS_G, and CS_B to the control circuits 30 of the electro-optical devices 100R, 100G, and 100B, respectively. In contrast, in the present embodiment, the host CPU 60 supplies a common chip select signal CS to the control circuits 30 of the electro-optical devices 100R, 100G, and 100B. Then, the host CPU 60 initializes the count value CNT2 in each of the electro-optical devices 100R, 100G, and 100B when a predetermined time before the switching timing of a cycle that is an integral multiple of the cycle of the application sequence update control occurs. The following processing to make it start is started.
まず、ホストCPU60は、図16に示すように、チップセレクト信号CSをアクティブレベルとし、電気光学装置100R、100Gおよび100Bの各制御回路30に対する3個の初期化コマンドを各々示すシリアルデータSDIを、シリアルクロックSCLKに同期させて順次送出する。電気光学装置100Rの制御回路30は、シリアルクロックSCLKに同期して伝送されてくるシリアルデータSDIの中から最初の初期化コマンドを選択して受信する。次に、電気光学装置100Gの制御回路30は、シリアツクロックSCLKに同期して伝送されてくるシリアルデータSDIの中から2番目の初期化コマンドを選択して受信する。次に、電気光学装置100Bの制御回路30は、シリアツクロックSCLKに同期して伝送されてくるシリアルデータSDIの中から3番目の初期化コマンドを選択して受信する。   First, as shown in FIG. 16, the host CPU 60 sets the chip select signal CS to an active level, and serial data SDI indicating three initialization commands for the control circuits 30 of the electro-optical devices 100R, 100G, and 100B. The data is sequentially transmitted in synchronization with the serial clock SCLK. The control circuit 30 of the electro-optical device 100R selects and receives the first initialization command from the serial data SDI transmitted in synchronization with the serial clock SCLK. Next, the control circuit 30 of the electro-optical device 100G selects and receives the second initialization command from the serial data SDI transmitted in synchronization with the serial clock SCLK. Next, the control circuit 30 of the electro-optical device 100B selects and receives the third initialization command from the serial data SDI transmitted in synchronization with the serial clock SCLK.
このようにして初期化コマンドを電気光学装置100A、100Bおよび100Cの各制御回路30に受信させた後、ホストCPU60は、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングであって、垂直同期信号VSYNCに同期したタイミングにおいて、初期化用同期信号ISYNCを電気光学装置100A、100Bおよび100Cの各制御回路30に供給する。   After the initialization command is received by the control circuits 30 of the electro-optical devices 100A, 100B, and 100C in this way, the host CPU 60 has a switching timing of a cycle that is an integral multiple of the cycle of the application order update control. At a timing synchronized with the vertical synchronization signal VSYNC, an initialization synchronization signal ISYNC is supplied to the control circuits 30 of the electro-optical devices 100A, 100B, and 100C.
電気光学装置100R、100Gおよび100Bの各制御回路30の制御信号処理部31は、初期化用同期信号ISYNCが与えられることにより、事前に受信した初期化コマンドを実行し、カウント値CNT2の初期化を行う。
本実施形態においても上記第1〜第3実施形態と同様な効果が得られる。
The control signal processing unit 31 of each control circuit 30 of the electro-optical devices 100R, 100G, and 100B executes the initialization command received in advance when the initialization synchronization signal ISYNC is given, and initializes the count value CNT2. I do.
Also in this embodiment, the same effect as the first to third embodiments can be obtained.
<7.第7実施形態>
図17はこの発明の第7実施形態である投射型表示装置の動作を示すタイムチャートである。上記第6実施形態(図16)においてホストCPU60は、電気光学装置100R、100Gおよび100Bの各制御回路30に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号VSYNCに同期したタイミングにおいて、初期化用同期信号ISYNCを電気光学装置100R、100Gおよび100Bの各制御回路30に送信した。本実施形態において、ホストCPU60は、初期化用同期信号ISYNCを送信しない。その代わりに、ホストCPU60は、チップセレクト信号CSをアクティブレベルにして、電気光学装置100R、100Gおよび100Bの各制御回路30に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号VSYNCに同期したタイミングにおいて、チップセレクト信号CSを非アクティブレベルにする。
<7. Seventh Embodiment>
FIG. 17 is a time chart showing the operation of the projection display apparatus according to the seventh embodiment of the present invention. In the sixth embodiment (FIG. 16), the host CPU 60 sends an initialization command to the control circuits 30 of the electro-optical devices 100R, 100G, and 100B, and then is an integral multiple of the cycle of update control of the gradation voltage application order. The initialization synchronization signal ISYNC is transmitted to the control circuits 30 of the electro-optical devices 100R, 100G, and 100B at the timing that occurs in the cycle of the timing and in synchronization with the vertical synchronization signal VSYNC. In the present embodiment, the host CPU 60 does not transmit the initialization synchronization signal ISYNC. Instead, the host CPU 60 sets the chip select signal CS to an active level, sends an initialization command to each control circuit 30 of the electro-optical devices 100R, 100G, and 100B, and then performs update control of the application order of gradation voltages. The chip select signal CS is set to an inactive level at a timing that occurs at a cycle that is an integral multiple of the cycle and that is synchronized with the vertical synchronization signal VSYNC.
電気光学装置100R、100Gおよび100Bの各制御回路30の制御信号処理部31は、初期化コマンドを受信した後、各々に対するチップセレクト信号のアクティブレベルから非アクティブレベルへの変化を検知したタイミングにおいて初期化コマンドを実行し、カウンター33のカウント値CNT2を初期化する。
本実施形態においても上記第3実施形態と同様な効果が得られる。
After receiving the initialization command, the control signal processing unit 31 of each control circuit 30 of the electro-optical devices 100R, 100G, and 100B is initialized at the timing when the change from the active level to the inactive level of the chip select signal for each is detected. The count command CNT2 of the counter 33 is initialized.
Also in this embodiment, the same effect as the third embodiment can be obtained.
<8.第8実施形態>
図18はこの発明の第8実施形態である投射型表示装置の動作を示すタイムチャートである。上記第7実施形態(図17)においてホストCPU60は、電気光学装置100R、100Gおよび100Bの各制御回路30に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号VSYNCに同期したタイミングにおいて、チップセレクト信号CSをアクティブレベルから非アクティブレベルに変化させた。これに対し、本実施形態において、ホストCPU60は、チップセレクト信号CSをアクティブレベルにして、電気光学装置100R、100Gおよび100Bの各制御回路30に初期化コマンドを送った後、当該垂直同期信号VSYNCに同期したタイミングより前のタイミングにおいて、チップセレクト信号CSを非アクティブレベルにする。
<8. Eighth Embodiment>
FIG. 18 is a time chart showing the operation of the projection display apparatus according to the eighth embodiment of the present invention. In the seventh embodiment (FIG. 17), the host CPU 60 sends an initialization command to the control circuits 30 of the electro-optical devices 100R, 100G, and 100B, and then is an integral multiple of the cycle of update control of the gradation voltage application order. The chip select signal CS is changed from the active level to the inactive level at a timing that occurs in the period of 1 and that is synchronized with the vertical synchronization signal VSYNC. In contrast, in the present embodiment, the host CPU 60 sets the chip select signal CS to an active level, sends an initialization command to the control circuits 30 of the electro-optical devices 100R, 100G, and 100B, and then the vertical synchronization signal VSYNC. The chip select signal CS is set to an inactive level at a timing prior to the timing synchronized with.
電気光学装置100R、100Gおよび100Bの各制御回路30の制御信号処理部31は、初期化コマンドを受信し、かつ、各々に対するチップセレクト信号のアクティブレベルから非アクティブレベルへの変化を検知した後の垂直同期信号VSYNCに同期したタイミングにおいて初期化コマンドを実行し、カウンター33のカウント値CNT2を初期化する。
本実施形態においても上記第5および第6実施形態と同様な効果が得られる。
The control signal processing unit 31 of each control circuit 30 of the electro-optical devices 100R, 100G, and 100B receives the initialization command and detects a change from the active level to the inactive level of the chip select signal for each of the control signals. An initialization command is executed at a timing synchronized with the vertical synchronization signal VSYNC, and the count value CNT2 of the counter 33 is initialized.
In this embodiment, the same effect as in the fifth and sixth embodiments can be obtained.
なお、第7実施形態(図17)から第8実施形態(図18)への変形を第6実施形態(図16)に適用してもよい。すなわち、ホストCPU60は、電気光学装置100R、100Gおよび100Bの各制御回路30に初期化コマンドを送った後、階調電圧の印加順序の更新制御の周期の整数倍の周期で発生するタイミングであって、垂直同期信号VSYNCに同期したタイミングよりも前に初期化用同期信号ISYNCを送信する。電気光学装置100R、100Gおよび100Bの各制御回路30の制御信号処理部31は、初期化コマンドを受信し、かつ、初期化用同期信号ISYNCを受信した後の垂直同期信号VSYNCに同期したタイミングにおいてカウンター33のカウント値CNT2を初期化するのである。   A modification from the seventh embodiment (FIG. 17) to the eighth embodiment (FIG. 18) may be applied to the sixth embodiment (FIG. 16). In other words, the host CPU 60 sends an initialization command to the control circuits 30 of the electro-optical devices 100R, 100G, and 100B, and then occurs at a cycle that is an integral multiple of the cycle of the gradation voltage application sequence update control. Thus, the initialization synchronization signal ISYNC is transmitted before the timing synchronized with the vertical synchronization signal VSYNC. The control signal processing unit 31 of each control circuit 30 of the electro-optical devices 100R, 100G, and 100B receives an initialization command and synchronizes with the vertical synchronization signal VSYNC after receiving the initialization synchronization signal ISYNC. The count value CNT2 of the counter 33 is initialized.
<9.第9実施形態>
図19はこの発明の第9実施形態である電気光学装置の構成を示すブロック図である。本実施形態では、画素部全体が2つの画素部10aおよび10bに区分されている。そして、画素部10aの駆動を行うために走査線駆動回路22aおよび信号線駆動回路24aからなる駆動回路20aが設けられ、画素部10bの駆動を行うために走査線駆動回路22bおよび信号線駆動回路24bからなる駆動回路20bが設けられている。また、駆動回路20aの制御を行うために制御回路30aが設けられ、駆動回路20bの制御を行うために制御回路30bが設けられている。そして、制御回路30aおよび30bでは、上記第1実施形態において説明したものと同様な配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御が行われる。
<9. Ninth Embodiment>
FIG. 19 is a block diagram showing the configuration of the electro-optical device according to the ninth embodiment of the invention. In the present embodiment, the entire pixel portion is divided into two pixel portions 10a and 10b. A driving circuit 20a including a scanning line driving circuit 22a and a signal line driving circuit 24a is provided to drive the pixel portion 10a, and a scanning line driving circuit 22b and a signal line driving circuit are provided to drive the pixel portion 10b. A drive circuit 20b composed of 24b is provided. A control circuit 30a is provided for controlling the drive circuit 20a, and a control circuit 30b is provided for controlling the drive circuit 20b. In the control circuits 30a and 30b, the update control of the application order of the gradation voltages to the plurality of signal lines in the wiring block similar to that described in the first embodiment is performed.
ここで、制御回路30aおよび30bでは、例えば前掲図6のカウンター32、33、加算器34およびパターンジェネレーター35からなる回路を用いて、階調電圧の印加順序の更新制御が互いに独立して行われる。従って、例えばノイズ等の影響により、画素部10aを対象とした階調電圧の印加順序の更新制御と、画素部10bを対象とした階調電圧の印加順序の更新制御との間に位相ずれが発生する可能性がある。このような位相ずれが発生すると、画素部10aと画素部10bとの境界において表示ムラが発生する。   Here, in the control circuits 30a and 30b, for example, using the circuit comprising the counters 32 and 33, the adder 34, and the pattern generator 35 shown in FIG. . Therefore, for example, due to the influence of noise or the like, there is a phase shift between the update control of the gradation voltage application order for the pixel portion 10a and the update control of the gradation voltage application order for the pixel portion 10b. May occur. When such a phase shift occurs, display unevenness occurs at the boundary between the pixel portion 10a and the pixel portion 10b.
そこで、本実施形態では、図示しない同期化制御手段(例えば上記第1〜第8実施形態におけるホストCPU60に相当するもの)が、印加順序の更新制御の周期の整数倍の周期の切り換わりタイミングであって、垂直同期信号VSYNCに同期したタイミングにおいて、制御回路30aおよび30bの各々における印加順序の更新制御を初期化する。これにより画素部10aと画素部10bとで階調電圧の印加順序の更新制御を同期化し、画素部10aと画素部10bとの境界に表示ムラが発生するのを防止することができる。   Therefore, in the present embodiment, a synchronization control unit (not shown) (for example, one corresponding to the host CPU 60 in the first to eighth embodiments) switches at a timing at which the cycle is an integral multiple of the cycle of the application sequence update control. At the timing synchronized with the vertical synchronization signal VSYNC, the application sequence update control in each of the control circuits 30a and 30b is initialized. Thereby, the update control of the application order of the gradation voltage is synchronized between the pixel portion 10a and the pixel portion 10b, and it is possible to prevent display unevenness from occurring at the boundary between the pixel portion 10a and the pixel portion 10b.
<10.変形例>
以上、この発明の第1〜第9実施形態について説明したが、この発明には、上述した実施形態に限定されるものではなく、例えば、以下の変形が可能である。
<10. Modification>
The first to ninth embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and for example, the following modifications are possible.
(1)上記第1〜第8実施形態において、ホストCPU60は、電気光学装置100A、100Bおよび100Cの各制御回路30に初期化コマンドを送出した後、初期化コマンドの実行タイミングを指示するために、初期化用同期信号ISYNCを供給し、またはチップセレクト信号CSの立ち上げを行った。しかし、そのようにする代わりに、電気光学装置100A、100Bおよび100Cの各制御回路30が、初期化コマンドの受信後の最初の垂直同期信号VSYNCにおいて初期化コマンドを実行する構成としてもよい。この態様においても、上記各実施形態と同様の効果が得られる。 (1) In the first to eighth embodiments, the host CPU 60 sends an initialization command to each control circuit 30 of the electro-optical devices 100A, 100B, and 100C, and then instructs the execution timing of the initialization command. The synchronization signal ISYNC for initialization is supplied or the chip select signal CS is raised. However, instead of doing so, the control circuits 30 of the electro-optical devices 100A, 100B, and 100C may execute the initialization command in the first vertical synchronization signal VSYNC after receiving the initialization command. Also in this aspect, the same effects as those in the above embodiments can be obtained.
(2)上記第1実施形態では、内部垂直同期信号VSが発生する都度、カウンター32のカウント値CNT1を初期化する構成としたため、制御信号処理部31は、初期化コマンドの実行時、カウンター33のカウント値CNT2のみを初期化した。しかし、内部垂直同期信号VSの発生時にカウンター32のカウント値CNT1を初期化しない構成もあり得る。この場合、制御信号処理部31は、初期化コマンドの実行時、カウンター33のカウント値CNT2とカウンター32のカウント値CNT1の両方を初期化する構成とすればよい。 (2) In the first embodiment, since the count value CNT1 of the counter 32 is initialized every time the internal vertical synchronization signal VS is generated, the control signal processing unit 31 executes the counter 33 when the initialization command is executed. Only the count value CNT2 was initialized. However, there may be a configuration in which the count value CNT1 of the counter 32 is not initialized when the internal vertical synchronization signal VS is generated. In this case, the control signal processing unit 31 may be configured to initialize both the count value CNT2 of the counter 33 and the count value CNT1 of the counter 32 when the initialization command is executed.
(3)上記各実施形態において、配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期は、垂直走査期間の整数倍の長さの周期であった。しかし、投射型表示装置や電気光学装置において、垂直走査期間の整数倍の長さの周期ではなく、水平走査期間の整数倍の周期で、配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を行う場合もあり得る。このような場合、ホストCPU60は、この更新制御の周期である水平走査期間の整数倍の周期に同期して、複数の駆動回路の各々における配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の初期化を行えばよい。 (3) In each of the embodiments described above, the period of the update control of the application order of the gradation voltages to the plurality of signal lines in the wiring block is a period that is an integral multiple of the vertical scanning period. However, in the projection display device and the electro-optical device, the grayscale voltage applied to the plurality of signal lines in the wiring block is not an integer multiple of the vertical scanning period, but an integral multiple of the horizontal scanning period. There may be a case where periodic update control of the application order is performed. In such a case, the host CPU 60 synchronizes the gradation voltage applied to the plurality of signal lines in the wiring block in each of the plurality of drive circuits in synchronization with a cycle that is an integral multiple of the horizontal scanning period that is the cycle of the update control. Initialization of the application sequence update control may be performed.
(4)上記各実施形態では、複数の駆動回路が互いに独立して行う階調電圧の印加順序の更新制御を同期化の対象とした。しかし、この発明の適用対象はこれに限定されるものではない。画素部を駆動する複数の駆動回路が互いに独立して実行する何らかの駆動条件の周期的な更新制御を実行する場合に、この周期的な更新制御を同期化の対象としてもよい。 (4) In each of the above embodiments, the update control of the application order of the gradation voltages performed by the plurality of drive circuits independently of each other is the object of synchronization. However, the application target of the present invention is not limited to this. In the case where periodic update control of some drive condition that is performed independently by each other, a plurality of drive circuits that drive the pixel unit may be subjected to synchronization.
(5)液晶素子42は電気光学素子の例示に過ぎない。本発明に適用される電気光学素子について、自身が発光する自発光型と外光の透過率や反射率を変化させる非発光型(例えば液晶素子42)との区別や、電流の供給によって駆動される電流駆動型と電界(電圧)の印加によって駆動される電圧駆動型との区別は不問である。例えば、有機EL素子,無機EL素子,LED(Light Emitting Diode),電界電子放出素子(FE(Field−Emission)素子),表面伝導型電子放出素子(SE(Surface conduction Electron emitter)素子),弾道電子放出素子(BS(Ballistic electron Emitting)素子),電気泳動素子、エレクトロクロミック素子など様々な電気光学素子を利用した電気光学装置100に本発明は適用される。すなわち、電気光学素子は、電流の供給や電圧(電界)の印加といった電気的な作用に応じて階調(透過率や輝度などの光学的な特性)が変化する電気光学物質(例えば液晶425)を利用した被駆動素子(典型的には、階調信号に応じて階調が制御される表示素子)として包括される。 (5) The liquid crystal element 42 is merely an example of an electro-optical element. The electro-optic element applied to the present invention is driven by distinguishing between a self-luminous type that emits light itself and a non-luminous type that changes the transmittance or reflectance of external light (for example, the liquid crystal element 42), or by supplying current. There is no distinction between the current driven type and the voltage driven type driven by applying an electric field (voltage). For example, an organic EL element, an inorganic EL element, an LED (Light Emitting Diode), a field electron emission element (FE (Field-Emission) element), a surface conduction electron emission element (SE (Surface Conduction Electron Emitter) element), a ballistic electron The present invention is applied to the electro-optical device 100 using various electro-optical elements such as a emitting element (BS (Ballistic Electron Emitting) element), an electrophoretic element, and an electrochromic element. That is, the electro-optic element is an electro-optic material (for example, a liquid crystal 425) whose gradation (optical characteristics such as transmittance and luminance) changes in accordance with an electrical action such as supply of current or application of voltage (electric field). As a driven element (typically, a display element whose gray scale is controlled according to a gray scale signal).
<11.応用例>
この発明は、投射型表示装置以外の各種の電子機器に利用され得る。図20および図21は、この発明の適用対象となる電子機器の具体的な形態を例示するものである。
<11. Application example>
The present invention can be used for various electronic devices other than the projection display device. 20 and 21 illustrate specific modes of electronic devices to which the present invention is applied.
図20は、電気光学装置を採用した可搬型のパーソナルコンピューターの斜視図である。パーソナルコンピューター2000は、各種の画像を表示する電気光学装置100と、電源スイッチ2001やキーボード2002が設置された本体部2010とを具備する。このようなパーソナルコンピューター2000の中には、電気光学装置100が複数の画素部からなり、各画素部毎に上述した階調電圧の印加順序の更新制御を行う構成のものがある。このようなパーソナルコンピューター2000に対して本発明を適用することにより上述した縦ノイズの発生を防止することができる。   FIG. 20 is a perspective view of a portable personal computer employing an electro-optical device. The personal computer 2000 includes an electro-optical device 100 that displays various images, and a main body 2010 on which a power switch 2001 and a keyboard 2002 are installed. Among such personal computers 2000, there is a configuration in which the electro-optical device 100 includes a plurality of pixel units, and performs the above-described update control of the gradation voltage application order for each pixel unit. By applying the present invention to such a personal computer 2000, it is possible to prevent the occurrence of the vertical noise described above.
図21は、携帯電話機の斜視図である。携帯電話機3000は、複数の操作ボタン3001およびスクロールボタン3002と、各種の画像を表示する電気光学装置100とを備える。スクロールボタン3002を操作することによって、電気光学装置100に表示される画面がスクロールされる。本発明はこのような携帯電話機にも適用可能である。   FIG. 21 is a perspective view of a mobile phone. The cellular phone 3000 includes a plurality of operation buttons 3001 and scroll buttons 3002, and the electro-optical device 100 that displays various images. By operating the scroll button 3002, the screen displayed on the electro-optical device 100 is scrolled. The present invention is also applicable to such a mobile phone.
なお、本発明が適用される電子機器としては、図1、図20および図21に例示した機器のほか、携帯情報端末(PDA:Personal Digital Assistants),デジタルスチルカメラ,テレビ,ビデオカメラ,カーナビゲーション装置,車載用の表示器(インパネ),電子手帳,電子ペーパー,電卓,ワードプロセッサ,ワークステーション,テレビ電話,POS端末,プリンタ,スキャナ,複写機,ビデオプレーヤ,タッチパネルを備えた機器等などが挙げられる。   Electronic devices to which the present invention is applied include, in addition to the devices illustrated in FIG. 1, FIG. 20, and FIG. 21, personal digital assistants (PDAs), digital still cameras, televisions, video cameras, car navigation systems. Equipment, on-vehicle display (instrument panel), electronic notebook, electronic paper, calculator, word processor, workstation, videophone, POS terminal, printer, scanner, copier, video player, equipment with touch panel, etc. .
100,100R,100G,100B……電気光学装置、10,10a,10b……画素部、PIX……画素回路、12……走査線、14……信号線、20,20a,20b……駆動回路、22,22a,22b……走査線駆動回路、24,24a,24b……信号線駆動回路、30,30a,30b……制御回路、42……液晶素子、44……選択スイッチ、57[1]〜57[J]……デマルチプレクサー、53[1]〜53[J]……マルチプレクサー、56[1]〜56[J]……駆動電圧発生回路、60……ホストCPU、70……画像入力部、31……制御信号処理部、32,33……カウンター、34……加算器、35……パターンジェネレーター。
100, 100R, 100G, 100B... Electro-optical device, 10, 10a, 10b... Pixel portion, PIX... Pixel circuit, 12... Scanning line, 14. , 22, 22a, 22b... Scanning line drive circuit, 24, 24a, 24b... Signal line drive circuit, 30, 30a, 30b... Control circuit, 42. ] To 57 [J] ... demultiplexer, 53 [1] to 53 [J] ... multiplexer, 56 [1] to 56 [J] ... drive voltage generation circuit, 60 ... host CPU, 70 ... ... Image input unit, 31... Control signal processing unit, 32 and 33... Counter, 34.

Claims (10)

  1. 互いに交差する複数の走査線および複数の信号線を有するとともに、前記複数の走査線と前記複数の信号線との各交差に対応して各々配置された複数の画素回路を有する画素部と、
    一垂直走査期間内に前記複数の走査線を順次選択し、選択した走査線と前記複数の信号線との各交差に対応付けられた複数の画素回路を前記複数の信号線に接続する走査線駆動回路と、
    前記複数の信号線を複数の配線ブロックに分け、配線ブロック毎に、一水平走査期間内に当該配線ブロックに属する各信号線を順次選択し、選択した信号線に階調電圧を印加する信号線駆動回路と、
    前記複数の配線ブロックにおける配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を実行する制御回路と
    を各々具備する複数の電気光学装置と、
    前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を一斉に初期化する動作を時間を空けて繰り返すことにより、前記複数の電気光学装置の各々における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を同期化する同期化手段と
    を具備することを特徴とする電子機器。
    A pixel unit having a plurality of scanning lines and a plurality of signal lines intersecting with each other, and having a plurality of pixel circuits respectively arranged corresponding to each intersection of the plurality of scanning lines and the plurality of signal lines;
    A plurality of scanning lines are sequentially selected within one vertical scanning period, and a plurality of pixel circuits associated with each intersection of the selected scanning line and the plurality of signal lines are connected to the plurality of signal lines. A drive circuit;
    The signal lines for dividing the plurality of signal lines into a plurality of wiring blocks, sequentially selecting each signal line belonging to the wiring block within one horizontal scanning period for each wiring block, and applying a gradation voltage to the selected signal line A drive circuit;
    A plurality of electro-optic devices each comprising: a control circuit that performs periodic update control of the application order of gradation voltages to a plurality of signal lines in the plurality of wiring blocks in the plurality of wiring blocks;
    By repeating the operation of simultaneously initializing the update control of the application order of gradation voltages to the plurality of signal lines in the wiring block in each control circuit of the plurality of electro-optical devices, the plurality of the plurality of electro-optical devices An electronic apparatus comprising: synchronization means for synchronizing update control of an application order of gradation voltages to a plurality of signal lines in the wiring block in each of the electro-optical devices.
  2. 前記同期化手段は、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を繰り返すことを特徴とする請求項1に記載の電子機器。   The synchronization means has a cycle having a length that is an integral multiple of the cycle of update control of the application order of gradation voltages to the plurality of signal lines in the wiring block in each control circuit of the plurality of electro-optical devices. 2. The operation of simultaneously initializing periodic update control of the application order of gradation voltages to a plurality of signal lines in the wiring block in each control circuit of a plurality of electro-optical devices is performed. The electronic device as described in.
  3. 前記複数の電気光学装置の各制御回路は、前記垂直走査期間の整数倍の長さの周期で、前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を実行し、
    前記同期化手段は、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期して、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を繰り返すことを特徴とする請求項2に記載の電子機器。
    Each control circuit of the plurality of electro-optical devices performs periodic update control of the application order of gradation voltages to the plurality of signal lines in the wiring block in a cycle having an integral multiple of the vertical scanning period. Run,
    The synchronization means has a cycle having a length that is an integral multiple of the cycle of update control of the application order of gradation voltages to the plurality of signal lines in the wiring block in each control circuit of the plurality of electro-optical devices. Periodically updating the application order of gradation voltages to a plurality of signal lines in the wiring block in each control circuit of the plurality of electro-optical devices in synchronization with a vertical synchronization signal instructing switching of a vertical scanning period The electronic apparatus according to claim 2, wherein the operation for simultaneously initializing the control is repeated.
  4. 前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストCPUが前記同期化手段として機能するものであり、
    前記ホストCPUは、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期して前記初期化を指示する初期化用同期信号を前記複数の電気光学装置の各制御回路に送信し、前記複数の電気光学装置の各制御回路は、前記初期化用同期信号の受信タイミングにおいて前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項3に記載の電子機器。
    A host CPU that supplies various control information to the control circuits of the plurality of electro-optical devices functions as the synchronization unit;
    The host CPU has a cycle having a length that is an integral multiple of the cycle of update control of the application sequence of gradation voltages to the plurality of signal lines in the wiring block in each control circuit of the plurality of electro-optical devices. An initialization synchronization signal for instructing the initialization is transmitted to each control circuit of the plurality of electro-optical devices in synchronization with a vertical synchronization signal for instructing switching of a scanning period, and each control of the plurality of electro-optical devices is transmitted. 4. The electronic device according to claim 3, wherein the circuit initializes update control of an application order of gradation voltages to a plurality of signal lines in the wiring block at a reception timing of the initialization synchronization signal. 5. .
  5. 前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストCPUが前記同期化手段として機能するものであり、
    前記ホストCPUは、予め前記初期化を指示する初期化コマンドを前記複数の電気光学装置の各制御回路に送信した後、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で発生するタイミングであって、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期したタイミングにおいて、初期化用同期信号を前記複数の電気光学装置の各制御回路に送信し、前記複数の電気光学装置の各制御回路は、前記初期化コマンドの受信後、前記初期化用同期信号の受信タイミングにおいて前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項3に記載の電子機器。
    A host CPU that supplies various control information to the control circuits of the plurality of electro-optical devices functions as the synchronization unit;
    The host CPU transmits an initialization command instructing the initialization in advance to each control circuit of the plurality of electro-optical devices, and then transmits a plurality of signals in the wiring block in each control circuit of the plurality of electro-optical devices. The timing at which the grayscale voltage is applied to the line is updated at a cycle having an integral multiple of the cycle of the update control cycle, and the initial timing is synchronized with the vertical synchronization signal instructing switching of the vertical scanning period. The synchronization signal for initialization is transmitted to each control circuit of the plurality of electro-optical devices, and each control circuit of the plurality of electro-optical devices receives the initialization command and receives the initialization synchronization signal at the reception timing of the synchronization signal for initialization. 4. The electronic apparatus according to claim 3, wherein update control of the application order of gradation voltages to a plurality of signal lines in the wiring block is initialized.
  6. 前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストCPUが前記同期化手段として機能するものであり、
    前記ホストCPUは、予め前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルとして、前記初期化を指示する初期化コマンドを前記複数の電気光学装置の制御回路に受信させた後、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で発生するタイミングであって、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期したタイミングにおいて、前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルから非アクティブレベルに一斉に変化させ、
    前記複数の電気光学装置の制御回路は、前記初期化コマンドの受信後の前記チップセレクト信号のアクティブレベルから非アクティブレベルへの変化時に、前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項3に記載の電子機器。
    A host CPU that supplies various control information to the control circuits of the plurality of electro-optical devices functions as the synchronization unit;
    The host CPU sets the chip select signal for each of the control circuits of the plurality of electro-optical devices in advance to an active level and causes the control circuits of the plurality of electro-optical devices to receive an initialization command instructing the initialization. A timing that occurs at a cycle having a length that is an integral multiple of the cycle of the update control of the application order of gradation voltages to the plurality of signal lines in the wiring block in each control circuit of the plurality of electro-optical devices, At a timing synchronized with a vertical synchronization signal instructing switching of the vertical scanning period, a chip select signal for each of the control circuits of the plurality of electro-optical devices is simultaneously changed from an active level to an inactive level,
    The control circuits of the plurality of electro-optical devices are configured to output gradation voltages to the plurality of signal lines in the wiring block when the chip select signal changes from an active level to an inactive level after receiving the initialization command. 4. The electronic apparatus according to claim 3, wherein update control of the application order is initialized.
  7. 前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストCPUが前記同期化手段として機能するものであり、
    前記ホストCPUは、予め前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルとして、前記初期化を指示する初期化コマンドを前記複数の電気光学装置の制御回路に受信させ、その後、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で発生するタイミングであって、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期したタイミングよりも所定時間だけ前に、初期化用同期信号を前記複数の電気光学装置の制御回路に送信し、
    前記複数の電気光学装置の制御回路は、前記初期化コマンドおよび前記初期化用同期信号の受信後の最初の垂直同期信号に同期したタイミングにおいて、前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項3に記載の電子機器。
    A host CPU that supplies various control information to the control circuits of the plurality of electro-optical devices functions as the synchronization unit;
    The host CPU sets the chip select signal for each of the control circuits of the plurality of electro-optical devices in advance to an active level, causes the control circuits of the plurality of electro-optical devices to receive an initialization command instructing the initialization, and then A timing that occurs at a cycle having a length that is an integral multiple of the cycle of the update control of the application order of gradation voltages to the plurality of signal lines in the wiring block in each control circuit of the plurality of electro-optical devices, A synchronization signal for initialization is transmitted to the control circuits of the plurality of electro-optical devices, a predetermined time before a timing synchronized with a vertical synchronization signal instructing switching of the vertical scanning period,
    The control circuits of the plurality of electro-optical devices are configured to perform gradations on the plurality of signal lines in the wiring block at a timing synchronized with the initial vertical synchronization signal after receiving the initialization command and the initialization synchronization signal. The electronic device according to claim 3, wherein update control of a voltage application order is initialized.
  8. 前記複数の電気光学装置の制御回路に対して各種の制御情報を供給するホストCPUが前記同期化手段として機能するものであり、
    前記ホストCPUは、予め前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルとして、前記初期化を指示する初期化コマンドを前記複数の電気光学装置の制御回路に受信させ、その後、前記複数の電気光学装置の各制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で発生するタイミングであって、前記垂直走査期間の切り換わりを指示する垂直同期信号に同期したタイミングよりも所定時間だけ前に、前記複数の電気光学装置の制御回路の各々に対するチップセレクト信号をアクティブレベルから非アクティブレベルに一斉に変化させ、
    前記複数の電気光学装置の制御回路は、前記初期化コマンドを受信し、前記チップセレクト信号のアクティブレベルから非アクティブレベルへの変化があった後の最初の垂直同期信号に同期したタイミングにおいて、前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御を初期化することを特徴とする請求項3に記載の電子機器。
    A host CPU that supplies various control information to the control circuits of the plurality of electro-optical devices functions as the synchronization unit;
    The host CPU sets the chip select signal for each of the control circuits of the plurality of electro-optical devices in advance to an active level, causes the control circuits of the plurality of electro-optical devices to receive an initialization command instructing the initialization, and then A timing that occurs at a cycle having a length that is an integral multiple of the cycle of the update control of the application order of gradation voltages to the plurality of signal lines in the wiring block in each control circuit of the plurality of electro-optical devices, A chip select signal for each of the control circuits of the plurality of electro-optical devices is simultaneously changed from an active level to an inactive level at a predetermined time before a timing synchronized with a vertical synchronization signal instructing switching of the vertical scanning period. Change
    The control circuits of the plurality of electro-optical devices receive the initialization command, and at a timing synchronized with a first vertical synchronization signal after a change from an active level to an inactive level of the chip select signal, 4. The electronic apparatus according to claim 3, wherein update control of the application order of gradation voltages to a plurality of signal lines in the wiring block is initialized.
  9. 互いに交差する複数の走査線および複数の信号線を有するとともに、前記複数の走査線と前記複数の信号線との各交差に対応して各々配置された複数の画素回路を各々有する複数の画素部と、
    前記複数の画素部の各画素部における前記複数の走査線を一垂直走査期間内に順次選択し、選択した走査線と前記複数の信号線との各交差に対応付けられた複数の画素回路を前記複数の信号線に接続する走査線駆動手段と、
    前記複数の画素部に各々対応付けられた複数の信号線駆動回路であって、各画素部の前記複数の信号線を複数の配線ブロックに分け、配線ブロック毎に、一水平走査期間内に当該配線ブロックに属する各信号線を順次選択し、選択した信号線に階調電圧を印加する複数の信号線駆動回路と、
    前記複数の信号線駆動回路の各々における前記複数の配線ブロックにおける配線ブロック内の複数の信号線への階調電圧の印加順序を各々周期的に更新する複数の制御回路と、
    前記複数の制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を時間を空けて繰り返し実行する同期化手段と
    を具備することを特徴とする電気光学装置。
    A plurality of pixel units each having a plurality of scanning lines and a plurality of signal lines intersecting each other, and each having a plurality of pixel circuits arranged corresponding to each intersection of the plurality of scanning lines and the plurality of signal lines When,
    The plurality of scanning lines in each pixel portion of the plurality of pixel portions are sequentially selected within one vertical scanning period, and a plurality of pixel circuits associated with each intersection of the selected scanning line and the plurality of signal lines are provided. Scanning line driving means connected to the plurality of signal lines;
    A plurality of signal line driving circuits respectively associated with the plurality of pixel units, wherein the plurality of signal lines of each pixel unit are divided into a plurality of wiring blocks, and each wiring block is subjected to the processing within one horizontal scanning period. A plurality of signal line drive circuits for sequentially selecting each signal line belonging to the wiring block and applying a gradation voltage to the selected signal line;
    A plurality of control circuits that periodically update the application order of gradation voltages to a plurality of signal lines in the wiring block in each of the plurality of wiring blocks in each of the plurality of signal line driving circuits;
    Synchronization means for repeatedly performing the operation of simultaneously initializing periodic update control of the application sequence of gradation voltages to the plurality of signal lines in the wiring block in the plurality of control circuits at intervals. An electro-optical device.
  10. 前記同期化手段は、前記複数の制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の更新制御の周期の整数倍の長さの周期で、前記複数の制御回路における前記配線ブロック内の複数の信号線への階調電圧の印加順序の周期的な更新制御を一斉に初期化する動作を繰り返すことを特徴とする請求項9に記載の電気光学装置。
    The synchronization means has a period that is an integral multiple of the period of update control of the application order of gradation voltages to the plurality of signal lines in the wiring block in the plurality of control circuits in the plurality of control circuits. The electro-optical device according to claim 9, wherein the operation of simultaneously initializing periodic update control of the application order of gradation voltages to a plurality of signal lines in the wiring block is repeated.
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