JP2006135059A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ＣＭＰにおけるドレッシングに要する時間を相対的に短くすることのできる技術を提供する。
【解決手段】研磨パッドＰＤの表面を研削するドレッサの研削面の周辺部に複数個のペレットＰＥ１を装着し、ペレットＰＥ１の第２部分ＰＥ１ｂの研磨パッドの表面と接触する面をダイヤモンド粒子Ｃが付着した円または楕円の曲率体（半球体）形状として、平坦部を形成しないことにより、ペレットＰＥ１の第２部分ＰＥ１ｂのほぼ全表面をほぼ均一に研磨パッドＰＤに接触させる。
【選択図】図４

Description

本発明は、半導体装置の製造技術に関し、特に、半導体ウエハ上に堆積された絶縁膜または金属膜などの表面の凹凸を平坦に加工する化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法を用いた半導体装置の製造に適用して有効な技術に関するものである。

ＣＭＰ装置は、上側に半導体ウエハを保持しながら回転と加圧とを与えるポリシングヘッド部およびその駆動機構、それに対向する形式で下側に研磨パッドが貼り付けされるプラテン（定盤）およびその駆動機構があって、その他、研磨パッドのドレッシング機構、半導体ウエハまたはチャック面などの洗浄機構、スラリー（研磨砥粒溶液）供給機構などで構成される。

例えば特開２００２−１５４０４８号公報（特許文献１）には、研磨テーブルの研磨面をドレッシングする長尺の矩形状に形成されたドレッサを有し、ドレッサのドレッシング面を研磨面に接触する平坦面と、平坦面から研磨面とは離間する方向に傾斜したテーパ面または平坦面から研磨面とは離間する方向に延びる曲面に形成したドレッシング装置が記載されている。

また、特開平１１−４８１２２号公報（特許文献２）には、ダイヤモンド粒子が埋め込まれた第１のドレッサで研磨パッドの表面を研削して平坦度を出した後、半導体ウエハ上の被研磨膜の表面を研磨すると同時に、供給ノズルから研磨砥粒溶液を供給しながら円筒状のブラシによって構成される第２のドレッサで研磨パッドの表面の芝目を立たせて、元の荒い芝目を復元する技術が記載されている。

また、特開平１１−３００６００号公報（特許文献３）には、平盤状のベース部材の外周部を所定幅で盛り上げ、その盛り上げ部の表面に研磨グリッドを略均一に分布させて固着した研磨面の断面形状を凸形の円弧状曲面に形成した研磨盤用研磨ドレッサが開示されている。

また、特開２００１−３８６３７号公報（特許文献４）には、金属めっき相中に超砥粒が分散配置された砥粒層が台金に装着されてなる電着砥石において、縦断面視で砥粒層の頂部に平坦部が形成されていると共に側面に鋭角の傾斜角をなす第一傾斜面が設けられた電着砥石が開示されている。
特開２００２−１５４０４８号公報 特開平１１−４８１２２号公報 特開平１１−３００６００号公報 特開２００１−３８６３７号公報

ＣＭＰに要求される基本的性能の１つである被研磨膜の研磨速度の安定性は、研磨砥粒の材質、加圧力または摺動速度などの研磨条件に加えて、研磨パッドの表面状態に強く依存する。被研磨膜の研磨速度の安定性は研磨パッドの表面の粗さの変化と強い相関関係があり、半導体ウエハの処理枚数が増加するに従い研磨速度は低下する。

この現象は、研磨パッドの表面に供給されたスラリーが半導体ウエハの摺動により半導体ウエハの外周端で掃き出されてしまうため、研磨の進行に伴い研磨パッドの表面の微細な気泡部に保持される研磨砥粒の量が減少し、この気泡部に反応生成物、例えば研磨パッドの削れ破片またはスラリーの固形物などが溜まる、いわゆる目詰まりが生じて研磨速度が低下するものと考えられる。

そこで、研磨中における研磨パッドの表面状態の経時変化を防ぎ、被研磨膜の研磨速度を一定に保つため、例えば被研磨膜を研磨する加圧ヘッドとは別に、ドレッサ（円盤形治具）を研磨作業後または研磨作業中に研磨パッド上に摺動させて、目詰まりが生じた研磨パッドの表面を削り除去し、初期状態と同等の状態に回復させるドレッシング（コンディショニングまたはシーズニング）を行っている。ドレッサの研削面の周辺部には、ダイヤモンド粒子を接着または電着などにより付着したペレット（台座）が複数個装着されており、このドレッサによるドレッシング効果が低下した場合は、装着されていた全てのペレットが未使用のペレットと交換される。

しかしながら、上記ドレッシングについては、以下に説明する種々の技術的課題が存在する。

ドレッシングでは、ドレッサの荷重と研磨パッドの弾性との関係から研磨パッドが僅かに沈むことが予測される。このため、ペレットの研削面の外周部には傾斜または曲率がつけられている。

ところが、ドレッシング効果が低下して使用済みとなったペレットを観察したところ、研削面の平坦部に付着したダイヤモンド粒子と比べて研削面の外周部に付着したダイヤモンド粒子が著しく摩耗していることが確認され、研磨パッドは、主にペレットの研削面の外周部に付着したダイヤモンド粒子によって研削されていることが明らかとなった。これは、ドレッサと研磨パッドとが相対的に回転しているため、研磨パッドの一部が盛り上がり、ペレットの研削面の外周部に研削面の平坦部よりも強い負荷が掛かったためと考えられる。このようなダイヤモンド粒子の摩耗度合の偏りは、研磨パッドの研削に使用するペレットの面積が実質的に小さくなっていることを示唆しており、ドレッシングに要する時間を相対的に長くする、またはペレットの寿命を相対的に短くするなどの問題の発生原因となっている。

本発明の目的は、ＣＭＰにおけるドレッシングに要する時間を相対的に短くすることのできる技術を提供することにある。

また、本発明の他の目的は、ＣＭＰにおいて使用されるドレッサの交換回数を相対的に少なくすることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体装置の製造方法は、半導体ウエハ上に形成された被研磨膜の表面を化学的機械的に研磨する工程を含み、研磨パッドの表面を研削するドレッサの研削面の周辺部に複数個のペレットが装着され、ペレットの研削面をダイヤモンド粒子が付着した平坦部が形成されない形状とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

研磨パッドの研削に使用するペレットの面積を実質的に大きくすることにより、ＣＭＰにおけるドレッシングに要する時間を相対的に短くすることができる。また、ペレットの寿命を相対的に長くできることから、ドレッサの交換回数を相対的に少なくすることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、本実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。

また、本実施の形態において、ウエハと言うときは、Ｓｉ単結晶ウエハを主とするが、それのみではなく、ＳＯＩウエハ，集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。

本発明の実施の形態であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法の一例について、図１〜図１３を用いて工程順に説明する。

まず、図１（ａ）に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意する。続いて半導体基板１を８５０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の薄いパッド酸化膜を形成する。続いてこのパッド酸化膜上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、フォトレジスト膜をマスクにしたドライエッチングにより素子分離領域の窒化シリコン膜とパッド酸化膜とを除去する。パッド酸化膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）するときなどに半導体基板１に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の半導体基板１表面の酸化を防止するマスクとして利用される。

次いで、窒化シリコン膜をマスクにしたドライエッチングにより素子分離領域の半導体基板１に深さ３５０ｎｍ程度の分離溝４ａを形成した後、エッチングにより分離溝４ａの内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して分離溝４ａの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜２を形成する。続いてＣＶＤ法により半導体基板１上に酸化シリコン膜４ｂを堆積する。

次に、図１（ｂ）に示すように、この酸化シリコン膜４ｂの膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜４ｂをデンシファイする。その後、窒化シリコン膜をストッパに用いたＣＭＰ法にてその酸化シリコン膜４ｂを研磨して分離溝４ａの内部に残すことにより、表面が平坦化された素子分離部を形成する。

ここで、上記素子分離部を形成する際のＣＭＰ処理について説明する。酸化シリコン膜４ｂの研磨時においては、例えば図２に示すＣＭＰ装置Ｍを用いる。このＣＭＰ装置Ｍは、モータＭ１の駆動力によって回転運動を行うプラテンＰＬＴ上に研磨パッドＰＤが載置される。キャリアＣＲＹは、半導体ウエハ（半導体基板１）の主面を研磨パッドＰＤに向けて保持し、モータＭ２の駆動力によって回転運動を行う。このような状況下において、研磨パッドＰＤの表面にスラリーＳＬＲを供給しつつ、プラテンＰＬＴの回転運動およびキャリアＣＲＹの回転運動によって、窒化シリコン膜を研磨終点として分離溝４ａの外部の酸化シリコン膜４ｂを化学的および機械的に研磨する。

酸化シリコン膜４ｂの研磨時には、研磨材として主にシリカ系スラリーを用いる。また、研磨パッドＰＤは、独立気泡が形成されたポリウレタン発泡体からなる。研磨パッドＰＤの表面には、例えば微細孔または溝を形成してもよく、これにより、研磨パッドＰＤ上に滴下されたスラリーＳＬＲの広がりを滑らかにすることができる。

研磨パッドＰＤの表面は、ドレッサを用いてドレッシングされる。図３に、ドレッサＤの下面図を示す。ドレッサＤは円盤形の治具であり、研磨パッドＰＤを切削する面の周辺部には、例えば２０個から４０個程度のペレットＰＥが装着されている。直径が６インチの半導体ウエハに対しては、例えば２４個のペレットＰＥが装着された直径が４０ｃｍ程度のドレッサＤが用いられる。

図４は、ドレッサＤに装着した第１形状を有する第１ペレットの説明図を示す。（ａ）は第１ペレットの側面図、（ｂ）は第１ペレットの下面図、（ｃ）は研磨パッドＤの形状を含めた第１ペレットの要部断面図である。

ペレットＰＥ１は２つの形状に分けられて、例えば厚さが６ｍｍ程度、直径が２０ｍｍ程度の円盤形状を有する第１部分ＰＥ１ａに、円の曲率体（半球体）形状を有する第２部分ＰＥ１ｂが重なった構造を成している。この第２部分ＰＥ１ｂの第１部分ＰＥ１ａと接しない表面（以下、単に表面という）には平坦部が形成されていない。また、第２部分ＰＥ１ｂの表面にはダイヤモンド粒子Ｃ（図４（ａ）および（ｂ）では省略）が付着しており、第２部分ＰＥ１ｂのほぼ全表面が研磨パッドＰＤに接触して研磨パッドＰＤを切削する面となる。

図５に、本発明者らによって検討された平坦部を有するペレットの説明図を示す。（ａ）は研削面の外周部に傾斜をつけたペレットの側面図、（ｂ）は研削面の外周部に曲率をつけたペレットの側面図、（ｃ）は研磨パッドＰＤの形状を含めたペレットの要部断面図である。

ペレットＰＥ０は、研磨パッドＰＤの表面を切削する面が平坦な円盤形状を有しており、ペレットＰＥ０の若干の沈み込みを考慮して、ペレットＰＥ０の研削面の外周部には傾斜または曲率をつけている。ところが、前述したように、このペレットＰＥ０を用いると、ドレッサＤと研磨パッドＰＤとが相対的に回転しているため、研磨パッドＰＤの表面の一部が盛り上がり、ペレットＰＥ０の研削面の外周部に研削面の平坦部よりも強い負荷が掛かかって、外周部のダイヤモンド粒子Ｃの摩耗が著しくなる。

しかしながら、図４に示したペレットＰＥ１を装着したドレッサＤを用いると、ドレッシングの際に、ペレットＰＥ０で生じる研磨パッドＰＤの表面の盛り上がりを抑制することができる。これにより、第２部分ＰＥ１ｂのほぼ全表面をほぼ均一に研磨パッドＰＤに接触させることができる。例えばペレットＰＥ０におけるダイヤモンド粒子Ｃの摩耗は、定量的に２０％から５０％程度であるが、ペレットＰＥ１におけるダイヤモンド粒子Ｃの摩耗は、定量的に５０％から８０％程度となった。

その結果、ペレットＰＥ１を用いた場合、ペレットＰＥ０を用いた場合よりもドレッシングに要する時間を短縮することができる。また、ペレットＰＥ１はペレットＰＥ０と比べて寿命を長くできることから、ペレットＰＥ１の交換頻度をペレットＰＥ０の交換頻度よりも少なくすることができる。例えばペレットＰＥ１の交換までにＣＭＰ処理される半導体ウエハの枚数を、ペレットＰＥ０の交換までにＣＭＰ処理される半導体ウエハの枚数の約１.５倍程度まで増やすことができる。さらに、ペレットＰＥ１の交換頻度をペレットＰＥ０の交換頻度よりも少なくできるので、ペレットＰＥ１を用いた場合は、ペレットＰＥ０を用いた場合よりもＣＭＰ装置Ｍの稼働率の向上を図ることができる。

次に、ドレッサＤに装着した第１ペレットＰＥ１とは互いに異なる形状を有するペレットを図６から図８に示す。

図６は、第２形状を有する第２ペレットの拡大断面図である。（ａ）は第２ペレットの側面図、（ｂ）は第２ペレットの下面図であり、研削面に付着するダイヤモンド粒子Ｃは省略する。

ペレットＰＥ２は２つの形状に分けられて、例えば厚さが６ｍｍ程度、直径が２０ｍｍ程度の円盤形状を有する第１部分ＰＥ２ａに、楕円の曲率体（半球体）形状を有する第２部分ＰＥ２ｂが重なった構造を成している。この第２部分ＰＥ２ｂの第１部分ＰＥ２ａと接しない表面（以下、単に表面という）には、前記ペレットＰＥ１の第２部分ＰＥ１ｂと同様に、平坦部が形成されておらず、第２部分ＰＥ２ｂのほぼ全表面で研磨パッドＰＤを切削することができる。

図７は、第３形状を有する第３ペレットの拡大断面図である。（ａ）は第３ペレットの側面図、（ｂ）は第３ペレットの下面図であり、研削面に付着するダイヤモンド粒子は省略する。

ペレットＰＥ３は２つの形状に分けられて、例えば厚さが６ｍｍ程度、直径が２０ｍｍ程度の円盤形状を有する第１部分ＰＥ３ａに、上記ペレットＰＥ１の第２部分ＰＥ１ｂまたは上記ペレットＰＥ２の第２部分ＰＥ２ｂの稜線に沿った状態で、凸部を複数段（ここでは３段）重ねた多段凸部形状を有する第２部分ＰＥ３ｂが重なった構造を成している。この第２部分ＰＥ３ｂの第１部分ＰＥ３ａと接しない表面（以下、単に表面という）には平坦部が形成されておらず、第２部分ＰＥ３ｂのほぼ全表面で研磨パッドＰＤを切削することができる。

図８は、第４形状を有する第４ペレットの拡大断面図である。（ａ）は第４ペレットの側面図、（ｂ）は第４ペレットの下面図、（ｃ）は第４ペレットの上斜面図であり、研削面に付着するダイヤモンド粒子Ｃは省略する。

ペレットＰＥ４は２つの形状に分けられて、例えば厚さが６ｍｍ程度、直径が２０ｍｍ程度の円盤形状を有する第１部分ＰＥ４ａに、上記ペレットＰＥ１の第２部分ＰＥ１ｂまたは上記ペレットＰＥ２の第２部分ＰＥ２ｂの稜線に沿った状態で、尾根と谷間とを複数方向（ここでは４方向）に繰り返した星型形状を有する第２部分ＰＥ４ｂが重なった構造を成している。この第２部分ＰＥ４ｂの第１部分ＰＥ４ａと接しない表面（以下、単に表面という）には平坦部が形成されておらず、第２部分ＰＥ４ｂのほぼ全表面で研磨パッドＰＤを切削することができる。

これらペレットＰＥ２，ＰＥ３およびＰＥ４もペレットＰＥ１と同様に、第２部分ＰＥ２ｂ，ＰＥ３ｂおよびＰＥ４ｂのほぼ全表面をほぼ均一に研磨パッドＰＤに接触させることができることから、ペレットＰＥ１と同様の効果を得ることができる。

図９は、図２に示したＣＭＰ装置Ｍのうち、キャリアＣＲＹを拡大して示した図である。キャリアＣＲＹは、半導体ウエハを保持するウエハチャックＣＨＫ、半導体ウエハが研磨中に外れることを防ぐリテーナリングＲＮＧおよびこれらの部位を保持し半導体ウエハに研磨圧力を加える研磨ハウジングＨＯＳなどから構成されている。

上記酸化シリコン膜４ｂの形成後、例えば希釈アンモニア水、純水およびＤＨＦ（希フッ酸）溶液を用いた洗浄により、半導体基板１の表面に付着した研磨砥粒および汚染を除去する。

次に、図１０（ａ）に示すように、熱リン酸を用いたウェットエッチングにより半導体基板１の活性領域上に残った窒化シリコン膜を除去した後、半導体基板１のｎＭＩＳを形成する領域にホウ素（Ｂ）をイオン注入してｐ型ウェル５を形成する。続いて半導体基板１のｐＭＩＳを形成する領域にリン（Ｐ）をイオン注入してｎ型ウェル６を形成する。

次いで、半導体基板１を熱処理することによって、ｐ型ウェル５およびｎ型ウェル６の表面にゲート絶縁膜７を形成した後、ゲート絶縁膜７の上部にゲート電極８を形成する。ゲート電極８は、例えばリンをドープした低抵抗多結晶シリコン膜、窒化タングステン（ＷＮ）膜、およびタングステン（Ｗ）膜をこの順で積層した３層の導電性膜によって構成する。

次いで、ｐ型ウェル５にリンまたはヒ素（Ａｓ）をイオン注入することよってｎ型半導体領域（ソース、ドレイン）９を形成し、ｎ型ウェル６にホウ素をイオン注入することによってｐ型半導体領域（ソース、ドレイン）１０を形成する。ここまでの工程によって、ｐ型ウェル５にｎＭＩＳＱｎが形成され、ｎ型ウェル６にｐＭＩＳＱｐが形成される。続いてｎＭＩＳＱｎおよびｐＭＩＳＱｐの上部に酸化シリコンからなる層間絶縁膜１１を形成する。

次に、図１０（ｂ）に示すように、ＣＭＰ法により層間絶縁膜１１の表面を研磨して、その表面を平坦に加工する。研磨時においては、前記図２に示したＣＭＰ装置Ｍが用いられ、前記ペレットＰＥ１，ＰＥ２，ＰＥ３またはＰＥ４を装着したドレッサＤで研磨パッドＰＤの表面は研削される。

次に、図１１（ａ）に示すように、フォトレジスト膜をマスクにして層間絶縁膜１１をドライエッチングすることにより、ｎ型半導体領域（ソース、ドレイン）９およびｐ型半導体領域（ソース、ドレイン）１０の上部にコンタクトホール１２を形成する。続いてコンタクトホール１２内を含む半導体基板１上に、スパッタリング法により、例えば膜厚１０ｎｍ程度のチタン（Ｔｉ）膜および膜厚１０ｎｍ程度の窒化チタン（ＴｉＮ）膜を順次堆積してバリア導体膜１３ａを形成した後、さらにＣＶＤ法により、例えば膜厚５００ｎｍ程度のタングステン膜１３ｂを堆積し、コンタクトホール１２を埋め込む。

次に、図１１（ｂ）に示すように、コンタクトホール１２以外の層間絶縁膜１１上のバリア導体膜１３ａおよびタングステン膜１３ｂを、例えばＣＭＰ法により除去し、プラグ１３を形成する。研磨時においては、前記図２に示したＣＭＰ装置Ｍを用い、層間絶縁膜１１を研磨終点としてコンタクトホール１２の外部のバリア導体膜１３ａおよびタングステン膜１３ｂを研磨する。ＣＭＰ装置Ｍに備わる研磨パッドＰＤの表面は、前記ペレットＰＥ１，ＰＥ２，ＰＥ３またはＰＥ４を装着したドレッサＤで研削される。

次に、図１２（ａ）に示すように、半導体基板１上に、例えばＣＶＤ法により窒化シリコン膜を堆積することにより、エッチングストッパ膜１４を形成する。エッチングストッパ膜１４は、その上層の絶縁膜に配線形成用の溝や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためのものである。本実施の形態では、このエッチングストッパ膜１４として窒化シリコン膜を用いることを例示するが、窒化シリコン膜の代わりにプラズマＣＶＤ法により堆積した炭化シリコン（ＳｉＣ）膜または炭化シリコン膜の成分中に窒素（Ｎ）を所定量含む炭窒化シリコン（ＳｉＣＮ）膜を用いてもよい。

次いで、例えばエッチングストッパ膜１４の表面にＣＶＤ法により酸化シリコン膜を堆積し、膜厚２００ｎｍ程度の層間絶縁膜１５を堆積する。続いてフォトレジスト膜をマスクにしてエッチングストッパ膜１４および層間絶縁膜１５をドライエッチングすることにより埋め込み配線形成用の配線溝１６を形成する。続いて配線溝１６の底部に露出したプラグ１３の表面の反応層を除去するために、アルゴン（Ａｒ）雰囲気中にてスパッタエッチングによる半導体基板１の表面処理を行う。

次いで、半導体基板１の全面に、バリア導体膜１７Ａとなる、例えば窒化タンタル（ＴａＮ）膜を反応性スパッタリングにより堆積する。この窒化タンタル膜の堆積は、この後の工程において堆積する銅（Ｃｕ）膜の密着性の向上および銅の拡散防止のために行うもので、その膜厚は約３０ｎｍとすることを例示できる。なお本実施の形態においては、バリア導体膜１７Ａとして窒化タンタル膜を例示するが、タンタル（Ｔａ）等の金属膜、窒化タンタルとタンタルとの積層膜、窒化チタン膜あるいは金属膜と窒化チタン膜との積層膜等であってもよい。

次いで、バリア導体膜１７Ａが堆積された半導体基板１の全面に、シード膜となる、例えば銅膜または銅合金膜をイオン化スパッタリング法またはＣＶＤ法によって堆積する。続いてシード膜が堆積された半導体基板１の全面に、配線溝１６を埋め込むように銅膜を堆積し、この銅膜と上記したシード膜とを合わせて導電性膜１７Ｂとする。この配線溝１６を埋め込む銅膜は、例えば電解めっき法にて形成し、めっき液としては、例えば硫酸（Ｈ_２ＳＯ_４）に１０％の硫酸銅（ＣｕＳＯ_４）および銅膜のカバレージ向上用の添加剤を加えたものを用いる。なお本実施の形態においては、配線溝１６を埋め込む銅膜の堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。続いてアニール処理によって銅膜の歪みを緩和させることにより、良質な銅膜を得ることができる。

次に、図１２（ｂ）に示すように、層間絶縁膜１５上の余分なバリア導体膜１７Ａおよび導電性膜１７Ｂを除去し、配線溝１６内にバリア導体膜１７Ａおよび導電性膜１７Ｂを残すことにより、埋め込み配線１７を形成する。バリア導体膜１７Ａおよび導電性膜１７Ｂの除去は、ＣＭＰ法を用いた研磨により行う。この時、配線溝１６以外の領域のバリア導体膜１７Ａを完全に除去するために、オーバー研磨を施す必要がある。また、バリア導体膜１７Ａの研磨速度は、導電性膜１７Ｂの研磨速度に比べて遅いことから、このオーバー研磨処理時に相対的に幅が広い配線溝１６では、埋め込まれる導電性膜１７Ｂが選択的に研磨されて中央部に窪みが生ずる場合がある。研磨時においては、前記図２に示したＣＭＰ装置Ｍを用い、層間絶縁膜１５を研磨終点として配線溝１６の外部のバリア導体膜１７Ａおよび導電性膜１７Ｂを研磨する。ＣＭＰ装置Ｍに備わる研磨パッドＰＤの表面は、前記ペレットＰＥ１，ＰＥ２，ＰＥ３またはＰＥ４を装着したドレッサＤで研削される。

次に、図１３（ａ）に示すように、埋め込み配線１７および層間絶縁膜１５上に窒化シリコン膜を堆積してエッチングストッパ膜１８を形成する。この窒化シリコン膜の堆積には、例えばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。前記エッチングストッパ膜１４と同様に、エッチングストッパ膜１８として炭化シリコン膜または炭窒化シリコン膜を用いてもよい。エッチングストッパ膜１８は、後の工程において、エッチングを行う際のエッチングストッパ層として機能させることができる。また、エッチングストッパ膜１８は、埋め込み配線１７の導電性膜１７Ｂをなす銅の拡散を抑制する機能も有する。

次いで、エッチングストッパ膜１８の表面に、膜厚２００ｎｍ程度の絶縁膜１９を堆積する。この絶縁膜１９として、フッ素を添加したＣＶＤ酸化膜などの低誘電率膜（ＳｉＯＦ膜）を例示することができる。続いてＣＭＰ法により絶縁膜１９の表面を研磨して、その表面を平坦に加工する。研磨時においては、前記図２に示したＣＭＰ装置Ｍが用いられ、前記ペレットＰＥ１，ＰＥ２，ＰＥ３またはＰＥ４を装着したドレッサＤで研磨パッドＰＤの表面は研削される。

次いで、絶縁膜１９の表面に、例えばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚２５ｎｍ程度のエッチングストッパ膜２０を形成する。前記エッチングストッパ膜１４、１８と同様に、エッチングストッパ膜２０として炭化シリコン膜または炭窒化シリコン膜を用いてもよい。このエッチングストッパ膜２０は、後の工程においてエッチングストッパ膜２０上に絶縁膜を形成し、その絶縁膜に配線形成用の溝部や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり加工寸法精度が劣化したりすることを回避するためのものである。

次いで、エッチングストッパ膜２０の表面に、例えばＣＶＤ法にて酸化シリコン膜を堆積し、膜厚２２５ｎｍ程度の絶縁膜２１を形成する。前記絶縁膜１９と同様に、この絶縁膜２１をフッ素を添加したＣＶＤ酸化膜などの低誘電率膜としてもよい。それにより、本実施の形態の半導体装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善することができる。なお図示は省略するが、絶縁膜２１の形成後、絶縁膜２１の表面に、例えばプラズマＣＶＤ法にて窒化シリコン膜を堆積することにより、前記エッチングストッパ膜１４、１８、２０と同様のエッチングストッパ膜を形成する。

次いで、配線である埋め込み配線１７と、後の工程にて形成する上層配線である埋め込み配線とを接続するためのコンタクトホールを形成する。なおこのコンタクトホールは、図１３（ａ）を示した紙面では表示されない領域で形成されているものとする。また、このコンタクトホールは、絶縁膜２１上に埋め込み配線１７と接続するためのコンタクトホールパターンと同一形状のフォトレジスト膜を形成し、それをマスクとして絶縁膜２１、エッチングストッパ膜２０、絶縁膜１９およびエッチングストッパ膜１８を順次ドライエッチングすることによって形成することができる。続いてフォトレジスト膜を除去し、絶縁膜２１上に配線溝パターンと同一形状のフォトレジスト膜を形成し、それをマスクとして絶縁膜２１およびエッチングストッパ膜２０を順次ドライエッチングすることによって、幅が０.２５μｍ〜５０μｍ程度の配線溝２２を形成する。

次いで、バリア導体膜１７Ａを堆積した工程と同様の工程により、膜厚５０ｎｍ程度のバリア導体膜２３Ａを堆積する。このバリア導体膜２３Ａとしては、例えばタンタル（Ｔａ）膜を用いることができる。なお本実施の形態においてはバリア導体膜２３Ａとしてタンタル膜を例示するが、窒化タンタル膜、窒化チタン膜あるいはタンタル膜等の金属膜と窒化膜との積層膜等であってもよい。また、バリア導体膜２３Ａが窒化チタン膜の場合、この後の工程である銅膜の堆積直前に窒化チタン膜の表面をスパッタエッチングすることも可能である。

次いで、バリア導体膜２３Ａが堆積された半導体基板１の全面に、シード膜となる、例えば銅膜または銅合金膜を長距離スパッタリング法またはＣＶＤ法によって堆積する。続いてシード膜が堆積された半導体基板１の全面に、例えば銅膜からなる膜厚７５０ｎｍ程度の導電性膜を上記コンタクトホールおよび配線溝２２を埋め込むように堆積し、この導電性膜と上記したシード膜とを合わせて導電性膜２３Ｂとする。このコンタクトホールおよび配線溝２２を埋め込む導電性膜は、例えば電解めっき法にて形成することができる。続いてアニール処理によってその導電性膜２３Ｂの歪みを除去し安定化させる。

次に、図１３（ｂ）に示すように、ＣＭＰ法を用いた研磨によって絶縁膜２１上の余分なバリア導体膜２３Ａおよび導電性膜２３Ｂを除去し、上記コンタクトホールおよび配線溝２２内にバリア導体膜２３Ａおよび導電性膜２３Ｂを残すことで、埋め込み配線２３を形成する。

上記埋め込み配線２３の形成後、例えば図１３を用いて説明した工程と同様の工程を繰り返すことにより、埋め込み配線２３の上部にさらに多層に配線を形成し、さらにパッシベーション膜で半導体基板１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。

なお、本実施の形態では、本発明をＣＭＯＳデバイスの製造過程であるＣＭＰ工程に適用した場合について説明したが、被研磨材の材質に限定されることなく、いかなる半導体装置の製造過程であるＣＭＰ工程にも適用可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、ＣＭＰ用の研磨パッドのドレッシングに用いるドレッサに適用した場合について説明したが、シリコン結晶研磨用パッドまたは光学レンズ研磨用パッドのドレッシングに用いるドレッサなどにも適用することが可能である。

本発明は、半導体ウエハ上に堆積された絶縁膜または金属膜などの表面の凹凸を平坦に加工するＣＭＰ工程を有する半導体装置の製造方法に適用することができる。

（ａ），（ｂ）は本発明の一実施の形態である半導体装置の製造方法を説明する半導体基板の要部断面図である。 本発明の一実施の形態である半導体装置の製造に用いるＣＭＰ装置の側面図である。 本発明の一実施の形態である半導体装置の製造に用いるＣＭＰ装置のうち、ドレッサを拡大した下面図である。 図３に示したドレッサに装着される第１ペレットの説明図であり、（ａ）は側面図、（ｂ）は下面図、（ｃ）は要部断面図である。 本発明者らによって検討されたドレッサに装着されるペレットの説明図であり、（ａ）は傾斜をつけたペレットの側面図、（ｂ）は曲率をつけたペレットの側面図、（ｃ）は曲率をつけたペレットの要部断面図である。 図３に示したドレッサに装着される第２ペレットの説明図であり、（ａ）は側面図、（ｂ）は下面図である。 図３に示したドレッサに装着される第３ペレットの説明図であり、（ａ）は側面図、（ｂ）は下面図である。 図３に示したドレッサに装着される第４ペレットの説明図であり、（ａ）は側面図、（ｂ）は下面図、（ｃ）は上斜面図である。 本発明の一実施の形態である半導体装置の製造に用いるＣＭＰ装置のうち、キャリアを拡大した側面図である。 （ａ），（ｂ）は図１に続く半導体装置の製造工程中の半導体基板の要部断面図である。 （ａ），（ｂ）は図１０に続く半導体装置の製造工程中の半導体基板の要部断面図である。 （ａ），（ｂ）は図１１に続く半導体装置の製造工程中の半導体基板の要部断面図である。 （ａ），（ｂ）は図１２に続く半導体装置の製造工程中の半導体基板の要部断面図である。

符号の説明

１ 半導体基板
２ 酸化シリコン膜
４ａ 分離溝
４ｂ 酸化シリコン膜
５ ｐ型ウェル
６ ｎ型ウェル
７ ゲート絶縁膜
８ ゲート電極
９ ｎ型半導体領域（ソース、ドレイン）
１０ ｐ型半導体領域（ソース、ドレイン）
１１ 層間絶縁膜
１２ コンタクトホール
１３ プラグ
１３ａ バリア導体膜
１３ｂ タングステン膜
１４ エッチングストッパ膜
１５ 層間絶縁膜
１６ 配線溝
１７ 埋め込み配線
１７Ａ バリア導体膜
１７Ｂ 導電性膜
１８ エッチングストッパ膜
１９ 絶縁膜
２０ エッチングストッパ膜
２１ 絶縁膜
２２ 配線溝（溝部）
２３ 埋め込み配線
２３Ａ バリア導体膜
２３Ｂ 導体膜
Ｃ ダイヤモンド粒子
ＣＨＫ ウエハチャック
ＣＲＹ キャリア
Ｄ ドレッサ
ＨＯＳ 研磨ハウジング
Ｍ ＣＭＰ装置
Ｍ１ モータ
Ｍ２ モータ
ＰＤ 研磨パッド
ＰＥ，ＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３，ＰＥ４ ペレット
ＰＥ１ａ，ＰＥ２ａ，ＰＥ３ａ，ＰＥ４ａ 第１部分
ＰＥ１ｂ，ＰＥ２ｂ，ＰＥ３ｂ，ＰＥ４ｂ 第２部分
ＰＬＴ プラテン
ＲＮＧ リテーナリング
ＳＬＲ スラリー

Claims (5)

1. 以下の工程を含む半導体装置の製造方法：
   （ａ）半導体ウエハ上に第１膜を形成する工程；
   （ｂ）研磨パッドを用いて前記第１膜の表面を化学的機械的に研磨する工程；
   （ｃ）ドレッサを用いて前記研磨パッドの表面を研削する工程、
   ここで、前記ドレッサの研削面に複数個のペレットが装着されており、前記ペレットは、以下を有する：
   （ｉ）前記研磨パッドの表面と接触する第１面；
   （ii）前記第１面に付着したダイヤモンド粒子、
   さらに、前記ペレットの前記第１面に平坦部が形成されていない。
2. 以下の工程を含む半導体装置の製造方法：
   （ａ）半導体ウエハ上に第１膜を形成する工程；
   （ｂ）研磨パッドを用いて前記第１膜の表面を化学的機械的に研磨する工程；
   （ｃ）ドレッサを用いて前記研磨パッドの表面を研削する工程、
   ここで、前記ドレッサの研削面に複数個のペレットが装着されており、前記ペレットは、以下を有する：
   （ｉ）前記研磨パッドの表面と接触する第１面；
   （ii）前記第１面に付着したダイヤモンド粒子、
   さらに、前記ペレットの前記第１面の形状は円の曲率体である。
3. 以下の工程を含む半導体装置の製造方法：
   （ａ）半導体ウエハ上に第１膜を形成する工程；
   （ｂ）研磨パッドを用いて前記第１膜の表面を化学的機械的に研磨する工程；
   （ｃ）ドレッサを用いて前記研磨パッドの表面を研削する工程、
   ここで、前記ドレッサの研削面に複数個のペレットが装着されており、前記ペレットは、以下を有する：
   （ｉ）前記研磨パッドの表面と接触する第１面；
   （ii）前記第１面に付着したダイヤモンド粒子、
   さらに、前記ペレットの前記第１面の形状は楕円の曲率体である。
4. 以下の工程を含む半導体装置の製造方法：
   （ａ）半導体ウエハ上に第１膜を形成する工程；
   （ｂ）研磨パッドを用いて前記第１膜の表面を化学的機械的に研磨する工程；
   （ｃ）ドレッサを用いて前記研磨パッドの表面を研削する工程、
   ここで、前記ドレッサの研削面に複数個のペレットが装着されており、前記ペレットは、以下を有する：
   （ｉ）前記研磨パッドの表面と接触する第１面；
   （ii）前記第１面に付着したダイヤモンド粒子、
   さらに、前記ペレットの前記第１面は、円または楕円の曲率体の稜線に沿った状態で、複数段の凸部を重ねた形状を成している。
5. 以下の工程を含む半導体装置の製造方法：
   （ａ）半導体ウエハ上に第１膜を形成する工程；
   （ｂ）研磨パッドを用いて前記第１膜の表面を化学的機械的に研磨する工程；
   （ｃ）ドレッサを用いて前記研磨パッドの表面を研削する工程、
   ここで、前記ドレッサの研削面に複数個のペレットが装着されており、前記ペレットは、以下を有する：
   （ｉ）前記研磨パッドの表面と接触する第１面；
   （ii）前記第１面に付着したダイヤモンド粒子、
   さらに、前記ペレットの前記第１面は、円または楕円の曲率体の稜線に沿った状態で、尾根と谷間とを複数方向に繰り返した形状を成している。