JP2006133919A - 半導体装置及び電源監視回路 - Google Patents

Abstract

【課題】マイクロコンピュータを始めとする半導体装置において、電源ラインが断線した半導体装置自身による電源ライン断線時のエラー処理を実現する。
【解決手段】モニタ対象電源の電源ラインＶＤＤにはプルダウン抵抗、接地ラインＧＮＤにはプルアップ抵抗を接続する。プルダウン抵抗はＧＮＤとは別の接地ラインで接地され、プルアップ抵抗、割り込み生成回路、ＣＰＵは、ＶＤＤとは別の電源ラインから電力を供給される。ＶＤＤが断線した場合、モニタレベルの電位はプルダウン抵抗によりローレベルに落ちる。その変化を割り込み生成回路によって検出し、ＣＰＵに対して割り込み信号を発生する。ＧＮＤが断線した場合、モニタレベルの電位はプルアップ抵抗によりハイレベルに上がる。その変化を割り込み生成回路によって検出し、ＣＰＵに対して割り込み信号を発生する。割り込み信号を受けたＣＰＵは、モニタ対象電源の電源ライン断線発生を検出する。
【選択図】 図１

Description

本発明は電源ライン断線検出機能を持つ半導体装置及び電源監視回路に関する。

現在、マイクロコンピュータ（以下マイコンと記載する）は、家電製品、電卓、ゲーム機、プリンタ、コピー機のほとんどに使用されている。自動車には多数のマイコンが組み込まれており、この他にも、商店やオフィス、工場の機械、あるいは電話、電気、水道、ガスなどの設備にもマイコンが使われている。

マイコンは、こうした機器の制御のために必要なコンピュータの機能を １個のＩＣに集積し、制御のためのプログラムも内蔵した専用のコンピュータである。具体的には、コンピュータの中枢部（最低限ＣＰＵ部分）を一つの大規模集積回路（ＬＳＩ）に集積したものであり、用途により入出力などの周辺回路や、メモリを内蔵するものもある。

マイコンを使用することによって、製品の機能や信頼性を上げたり、操作性を良くしたり、価格を下げたりすることなどができる。
我々の生活は、いろいろな面でマイコンによって支えられている。

ここで、マイコンに関連する従来技術を紹介する。特許文献１には、マイコンに接続する外部電源ラインの電気的なオープンを検出するための電源端子オープン回路を内蔵したマイコンが開示されている。

特開２００２−２５９３５７号公報

マイコンは、製品仕様書に規定された電力が供給されて初めて正常に動作することが可能となる。そのため、マイコンが実装された基板からの剥離といった事由により電源ラインが断線した場合、当然正常に動作しない。マイコンはＣＰＵを内蔵しており、信号ラインの断線についてはＣＰＵによりエラーを判断し何らかのエラー処理を実行することが可能である。しかしながら、電源ラインの断線の場合は回路が正常に動作しないためエラー処理を行うことは不可能となる。

本発明の課題は、電源ライン断線時に、半導体装置自身により電源ライン断線の発生を検出できる電源監視回路と、それを含む半導体装置を提供することである。

以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。但し、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

監視対象ライン（１）（２）の電位レベル（１０）（１１）を監視する電源監視回路を有し、前記電源監視回路は、前記監視対象ラインの電位レベル（１０）（１１）に応答して割り込み信号を発生する割り込み生成回路（３）（４）と、前記割り込み信号（１２）（１３）を受けて異常検出割り込み信号を発生する電源監視制御部（５）とを具備し、前記割り込み生成回路（３）（４）及び前記電源監視制御部（５）は、前記監視対象ライン（１）（２）とは別に設けられている第１電源ライン（６）から電力が供給される半導体装置。

第１電源ライン（６）から電力を供給され、前記第１電源ライン（６）とは別に設けられている第１監視対象ライン（１）の電位レベル（１０）の変化を検知すると第１割り込み信号（１２）を発生する第１割り込み生成回路（３）と、前記第１電源ライン（６）から電力を供給され、接地されている第２監視対象ライン（２）の電位レベル（１１）の変化を検知すると第２割り込み信号（１３）を発生する第２割り込み生成回路（４）と、前記第１電源ライン（６）から電力を供給され、前記第１割り込み信号（１２）が発生した時は前記第１割り込み信号（１２）を受け取り、前記第２割り込み信号（１３）が発生した時は第２割り込み信号（１３）を受け取る制御部（５）とを具備する電源監視回路。

電源ラインが断線した場合、当然その電源で駆動されている回路は動作不能となるが、車載用途などフェイルセーフやフェイルソフトが求められる用途では、動作不具合の原因となる電源ラインの断線検出は有用な機能である。
電源ラインの断線検出機能があるならば、その電源で駆動されている回路を停止させエラーを使用者に知らせることや、停止させた回路が行っていた処理を他の回路に肩代わりさせるといった特定のエラー処理を行うことが可能となる。
現在、チップセット上での半導体装置の電源ラインが基板から剥離した場合は、その半導体装置の誤動作によって初めて検出される。その場合、異常検出とフェイルセーフのためには半導体装置外部に回路が必要であり、セットの部品点数の増加につながる。
現在の半導体装置は、電源ラインが基板から剥離した場合の動作は不定であり、半導体装置自身でエラー処理を行うことはできない。
本発明によって、これまで不可能であった電源ラインが断線した半導体装置自身による電源ライン断線発生の検出、及びエラー処理を実現することが可能となる。

本発明は、マイクロコンピュータ（以下マイコンと記載する）を始めとする半導体装置のうち、電源断線検出機能を持つ半導体装置及び該半導体装置に使用される電源監視回路に関する。ここではマイコンを例に説明する。
以下に本発明の第１実施形態について添付図面を参照して説明する。
図１に、本発明における電源監視回路の基本構成を示す。
本基本構成を電源モニタブロックと称す。
電源モニタブロックは、監視対象ラインＶＤＤ１、監視対象ラインＧＮＤ２、割り込み生成回路３、割り込み生成回路４、ＣＰＵ５、電源ラインＶＤＤ６、接地ラインＧＮＤ７を備えている。

監視対象ラインＶＤＤ１はモニタ対象電源から電源電位が供給される電源線であり、割り込み生成回路３と接続されている。監視対象ラインＧＮＤ２は接地された接地線であり、割り込み生成回路４と接続されている。割り込み生成回路３は割り込み信号を発生する回路であり、ＣＰＵ５と接続されている。割り込み生成回路４は割り込み信号を発生する回路であり、ＣＰＵ５と接続されている。ＣＰＵ５はプログラムや処理を実行する制御装置である。電源ラインＶＤＤ６はモニタ対象電源とは別電源から電力供給される電源線であり、ＣＰＵ５に接続されている。接地ラインＧＮＤ７は接地された接地線であり、ＣＰＵ５に接続されている。なお、必要があれば、監視対象ライン及び電源ラインには端子を含めても良い。

ＣＰＵ５と接地ラインＧＮＤ７との間にはノードＮ１があり、ノードＮ１と割り込み生成回路３は接続されている。ＣＰＵ５と電源ラインＶＤＤ６との間にはノードＮ２があり、ノードＮ２と割り込み生成回路３は接続されている。ノードＮ１と割り込み生成回路３との間にはノードＮ３がある。ノードＮ２と割り込み生成回路３との間にはノードＮ４がある。監視対象ラインＶＤＤ１と割り込み生成回路３との間にはノードＮ５があり、ノードＮ３とノードＮ５は接続されている。監視対象ラインＧＮＤ２と割り込み生成回路３との間にはノードＮ６があり、ノードＮ４とノードＮ６は接続されている。ノードＮ３とノードＮ５の間にはノードＮ７があり、ノードＮ７と割り込み生成回路４は接続されている。ノードＮ４とノードＮ６の間にはノードＮ８があり、ノードＮ８と割り込み生成回路４は接続されている。ノードＮ５とノードＮ７の間にはＰＵＬＬダウン抵抗８がある。ノードＮ６とノードＮ８の間にはＰＵＬＬアップ抵抗９がある。

上記の構成により、監視対象ラインＶＤＤ１と接地ラインＧＮＤ７の間にはＰＵＬＬダウン抵抗８が設けられ、監視対象ラインＧＮＤ２と電源ラインＶＤＤ６の間にはＰＵＬＬアップ抵抗９が設けられている形となる。また、割り込み生成回路３、割り込み生成回路４、ＣＰＵ５、及びＰＵＬＬアップ抵抗９は、モニタ対象電源とは別に設けられている電源ラインＶＤＤ６から電力供給される。なお、場合によっては、監視対象ラインＶＤＤ１と電源ラインＶＤＤ６を同じ電源につなぐことも可能である。但し、この場合も、監視対象ラインＶＤＤ１と電源ラインＶＤＤ６は別の電源線である。

電源モニタブロックの信号のタイミングチャートは図２に示す。
図２は、監視対象ラインＶＤＤ１が剥離した場合、図１のＰＵＬＬダウン抵抗８によりモニタレベル１０がローレベル（「Ｌ」）に落ちる状況と、監視対象ラインＧＮＤ２が剥離した場合、図１のＰＵＬＬアップ抵抗９によりモニタレベル１１がハイレベル（「Ｈ」）に上がる例を示したものである。

電源モニタブロックの信号のタイミングチャートについて以下に詳述する。
監視対象ラインＶＤＤ１が断線した場合、図２の（ａ）に示すモニタレベル１０の電位は図１のＰＵＬＬダウン抵抗８によりローレベル（「Ｌ」）に落ちる。その変化を割り込み生成回路３によって検出し、ＣＰＵ５に対して図２の（ｂ）に示す割り込み信号１２を発生する。
監視対象ラインＧＮＤ２が断線した場合、図２の（ｃ）に示すモニタレベル１１の電位は図１のＰＵＬＬアップ抵抗９によりハイレベル（「Ｈ」）に上がる。その変化を割り込み生成回路４によって検出し、ＣＰＵ５に対して図２の（ｄ）に示す割り込み信号１３を発生する。
割り込み信号を受けたＣＰＵ５は、電源断線時用のプログラム又はＣＰＵ５自体が備えるハードウェア機能により、エラー処理を実行する。ここでいうエラー処理とは、例えば異常検出割り込み信号の発生である。
上記の処理により、従来問題であった電源ラインの断線を検出しエラー処理を実行することが可能となる。

図３、図４、図５、図６を用いて、電源が正常に接続された状態から動作中に電源が断線した場合に検出可能な例を示す。ここで、割り込み生成回路３の回路例を図３に、そのタイミングチャートを図４に示す。また、割り込み生成回路４の回路例を図５に、そのタイミングチャートを図６に示す。

図３は割り込み生成回路３の回路構成例１を示す。
ノードＮ５とＣＰＵ５の間に設けられた割り込み生成回路３は、遅延回路３１、インバータ３２、ＡＮＤゲート３３を備える。
遅延回路３１とインバータ３２は並列に設けられており、いずれもノードＮ５と接続され、ノードＮ５の電位レベルを示す信号であるモニタレベル１０を入力される。遅延回路３１の出力側がＡＮＤゲート３３の入力側の一方に接続され、インバータ３２の出力側がＡＮＤゲート３３の入力側の他方に接続されている。遅延回路３１の出力信号を信号Ｓ１とし、インバータ３２の出力信号を信号Ｓ２とする。ＡＮＤゲート３３の出力信号を割り込み信号１２とする。割り込み信号１２はＣＰＵ５に送信される。

図４を参照し、図３の割り込み生成回路３の回路構成例１における信号のタイミングチャートについて以下に詳述する。
監視対象ラインＶＤＤ１が正常に接続された状態では、図４の（ａ）に示すようにモニタレベル１０はハイレベル（「Ｈ」）であり、図４の（ｂ）に示すように遅延回路３１に入力されたものはそのままハイレベル（「Ｈ」）の信号Ｓ１として出力され、図４の（ｃ）に示すようにインバータ３２に入力されたものはローレベル（「Ｌ」）の信号Ｓ２として出力される。ＡＮＤゲート３３にはハイレベル（「Ｈ」）の信号Ｓ１とローレベル（「Ｌ」）の信号Ｓ２が入力されるため、図４の（ｄ）に示すようにＡＮＤゲート３３から出力される割り込み信号１２はローレベル（「Ｌ」）であり、これは割り込み信号１２がない状態である。
監視対象ラインＶＤＤ１が断線すると、図４の（ａ）に示すようにモニタレベル１０は図１のＰＵＬＬダウン抵抗８によりローレベル（「Ｌ」）となり、図４の（ｂ）に示すように遅延回路３１に入力されたものは、遅延回路３１が入力信号を遅らせて出力する遅延時間の間、ハイレベル（「Ｈ」）の信号Ｓ１として出力され、遅延時間の経過後、ローレベル（「Ｌ」）の信号Ｓ１として出力される。一方、図４の（ｃ）に示すようにインバータ３２に入力されたものは即座にハイレベル（「Ｈ」）の信号Ｓ２として出力される。すなわち、遅延時間の間、ＡＮＤゲート３３にはハイレベル（「Ｈ」）の信号Ｓ１とハイレベル（「Ｈ」）の信号Ｓ２が入力されるため、図４の（ｄ）に示すようにＡＮＤゲート３３から出力される割り込み信号１２はハイレベル（「Ｈ」）となり、割り込み信号１２が発生する。そして、遅延時間の経過後、ＡＮＤゲート３３にはローレベル（「Ｌ」）の信号Ｓ１とハイレベル（「Ｈ」）の信号Ｓ２が入力されることになるため、図４の（ｄ）に示すようにＡＮＤゲート３３から出力される割り込み信号１２はローレベル（「Ｌ」）となり、再び割り込み信号１２がない状態となる。

図５は割り込み生成回路４の回路構成例１を示す。
ノードＮ６とＣＰＵ５の間に設けられた割り込み生成回路４は、遅延回路３４、インバータ３５、ＡＮＤゲート３６を備える。
遅延回路３４はノードＮ６の電位レベルを示す信号であるモニタレベル１１を入力される。遅延回路３４の出力信号はインバータ３５に入力され、インバータ３５の出力信号がＡＮＤゲート３６の入力側の一方に接続される。ここで、インバータ３５の出力信号を信号Ｓ３とする。また、ＡＮＤゲート３６の入力側の他方にはモニタレベル１１がそのまま信号Ｓ４として入力される。ＡＮＤゲート３３からは割り込み信号１３が出力される。割り込み信号１３はＣＰＵ５に送信される。

図６を参照し、図５の割り込み生成回路４の回路構成例１における信号のタイミングチャートについて以下に詳述する。
監視対象ラインＧＮＤ２が正常に接続された状態では、ノードＮ６は接地された状態になっているため、図６の（ａ）に示すようにモニタレベル１１はローレベル（「Ｌ」）であり、遅延回路３４に入力されたモニタレベル１１はそのままローレベル（「Ｌ」）の信号として出力され、遅延回路３４の出力信号はインバータ３５に入力され、図６の（ｂ）に示すようにインバータ３５はハイレベル（「Ｈ」）の信号Ｓ３を出力する。図６の（ｃ）に示すように信号４はモニタレベル１１と同じくローレベル（「Ｌ」）である。ＡＮＤゲート３６にはハイレベル（「Ｈ」）の信号Ｓ３とローレベル（「Ｌ」）の信号Ｓ４が入力されるため、図６の（ｄ）に示すようにＡＮＤゲート３６から出力される割り込み信号１３はローレベル（「Ｌ」）であり、これは割り込み信号１３がない状態である。
監視対象ラインＧＮＤ２が断線すると、図６の（ａ）に示すようにモニタレベル１１の電位は図１のＰＵＬＬアップ抵抗９によりハイレベル（「Ｈ」）に上がるが、遅延回路３４に入力されたものは、遅延回路３４が入力信号を遅らせて出力する遅延時間の間、ローレベル（「Ｌ」）の信号として出力され、遅延回路３４の出力信号はインバータ３５に入力され、図６の（ｂ）に示すようにインバータ３５の出力する信号Ｓ３はハイレベル（「Ｈ」）となる。遅延時間の経過後、遅延回路３４に入力されたものはハイレベル（「Ｈ」）の信号として出力され、遅延回路３４の出力信号はインバータ３５に入力され、図６の（ｂ）に示すようにインバータ３５の出力する信号Ｓ３はローレベル（「Ｌ」）となる。また、モニタレベル１１がハイレベル（「Ｈ」）となったとき、図６の（ｃ）に示すように信号Ｓ４は即座にハイレベル（「Ｈ」）となる。すなわち、遅延時間の間、ＡＮＤゲート３６にはハイレベル（「Ｈ」）の信号Ｓ３とハイレベル（「Ｈ」）の信号Ｓ４が入力されるため、ＡＮＤゲート３６から出力される割り込み信号１３はハイレベル（「Ｈ」）となり、割り込み信号１３が発生する。そして、遅延時間の経過後、ＡＮＤゲート３６にはローレベル（「Ｌ」）の信号Ｓ３とハイレベル（「Ｈ」）の信号Ｓ４が入力されることになるため、図６の（ｄ）に示すようにＡＮＤゲート３６から出力される割り込み信号１３はローレベル（「Ｌ」）となり、再び割り込み信号１３がない状態となる。

電源が断線した状態で電源が入った場合には、割り込み信号１２、１３を発生することができないが動作中の異常だけ検出できれば良い場合は有効である。

図７、図８、図９、図１０を用いて、モニタ対象電源が断線した状態でマイコンに電源が投入されて動作を開始した場合でも割り込み信号１２、１３を発生させることができる回路構成例を示す。ここで、割り込み生成回路３の回路例を図７に、そのタイミングチャートを図８に示す。また、割り込み生成回路４の回路例を図９に、そのタイミングチャートを図１０に示す。

図７は割り込み生成回路３の回路構成例２を示す。
ノードＮ５とＣＰＵ５の間に設けられた割り込み生成回路３は、インバータ４１、ＡＮＤゲート４２、フリップフロップ回路４３、インバータ４４を備える。
インバータ４１にはノードＮ５の電位レベルを示す信号であるモニタレベル１０が入力される。インバータ４１の出力信号はＡＮＤゲート４２の入力側の一方に入力される。ＡＮＤゲート４２の出力信号はフリップフロップ回路４３に入力される。また、フリップフロップ回路４３には、クロック入力Ｃ１及びリセット入力Ｒ１が入力される。フリップフロップ回路４３からは割り込み信号１２が出力される。インバータ４４には割り込み信号１２が入力され、インバータ４４の出力信号がＡＮＤゲート４２の入力側の他方に入力される。また、割り込み信号１２はＣＰＵ５に送信される。

図８を参照し、図７の割り込み生成回路３の回路構成例２における信号のタイミングチャートについて以下に詳述する。
監視対象ラインＶＤＤ１が正常に接続された状態では、図８の（ｂ）に示すようにモニタレベル１０はハイレベル（「Ｈ」）であり、インバータ４１に入力されたものはローレベル（「Ｌ」）の信号として出力され、ＡＮＤゲート４２に入力される。ＡＮＤゲート４２の他方の入力信号は、フリップフロップ回路４３の出力信号が入力されたインバータ４４の出力信号である。フリップフロップ回路４３の出力信号はローレベル（「Ｌ」）であるため、インバータ４４の出力信号はハイレベル（「Ｈ」）である。このとき、ＡＮＤゲート４２は、インバータ４１のローレベル（「Ｌ」）の出力信号とインバータ４４のハイレベル（「Ｈ」）の出力信号が入力されるため、ローレベル（「Ｌ」）の信号を出力する。フリップフロップ回路４３にはローレベル（「Ｌ」）の信号が入力されるため、図８の（ｃ）に示すように割り込み信号１２はローレベル（「Ｌ」）であり、これは割り込み信号１２がない状態である。

監視対象ラインＶＤＤ１が断線すると、図８の（ｂ）に示すようにモニタレベル１０はローレベル（「Ｌ」）となり、インバータ４１に入力されたものはハイレベル（「Ｈ」）の信号として出力され、ＡＮＤゲート４２に入力される。ＡＮＤゲート４２の他方の入力信号は、フリップフロップ回路４３の出力信号が入力されたインバータ４４の出力信号である。
フリップフロップ回路４３の出力信号はローレベル（「Ｌ」）であるため、インバータ４４の出力信号はハイレベル（「Ｈ」）である。このとき、ＡＮＤゲート４２は、インバータ４１のハイレベル（「Ｈ」）の出力信号とインバータ４４のハイレベル（「Ｈ」）の出力信号が入力されるため、ハイレベル（「Ｈ」）の信号を出力する。フリップフロップ回路４３にはハイレベル（「Ｈ」）の信号が入力されるため、図８の（ａ）に示すクロック入力Ｃ１のクロックパルスの立ち上がりエッジに応じて、図８の（ｃ）に示すように割り込み信号１２はハイレベル（「Ｈ」）となり、割り込み信号１２が発生する。
図８の（ｂ）に示すようにフリップフロップ回路４３の出力信号である割り込み信号１２がハイレベル（「Ｈ」）となると、インバータ４４の出力信号はローレベル（「Ｌ」）となる。ＡＮＤゲート４２は、インバータ４１のハイレベル（「Ｈ」）の出力信号とインバータ４４のローレベル（「Ｌ」）の出力信号が入力されるため、ローレベル（「Ｌ」）の信号を出力する。フリップフロップ回路４３にはローレベル（「Ｌ」）の信号が入力されるため、図８の（ａ）に示すクロック入力Ｃ１のクロックパルスの立ち上がりエッジに応じて、図８の（ｃ）に示すように割り込み信号１２はローレベル（「Ｌ」）となる。電源が断線している間、上記の動作を繰り返す。
なお、リセット入力Ｒ１は、フリップフロップ回路４３及びその出力信号である割り込み信号１２を初期化するために使用することが可能である。

図９は割り込み生成回路４の回路構成例２を示す。
ノードＮ６とＣＰＵ５の間に設けられた割り込み生成回路４は、ＡＮＤゲート４５、フリップフロップ回路４６、インバータ４７を備える。
ＡＮＤゲート４５の入力側の一方にはノードＮ５の電位レベルを示す信号であるモニタレベル１１が入力される。ＡＮＤゲート４５の出力信号はフリップフロップ回路４６に入力される。また、フリップフロップ回路４６には、クロック入力Ｃ２及びリセット入力Ｒ２が入力される。フリップフロップ回路４６からは割り込み信号１３が出力される。インバータ４７には割り込み信号１３が入力され、インバータ４７の出力信号がＡＮＤゲート４５の入力側の他方に入力される。また、割り込み信号１３はＣＰＵ５に送信される。

図１０を参照し、図９の割り込み生成回路４の回路構成例２における信号のタイミングチャートについて以下に詳述する。
監視対象ラインＧＮＤ２が正常に接続された状態では、ノードＮ６は接地された状態になっているため、図１０の（ｂ）に示すようにモニタレベル１１はローレベル（「Ｌ」）であり、ＡＮＤゲート４５にそのまま入力される。ＡＮＤゲート４５の他方の入力信号は、フリップフロップ回路４６の出力信号が入力されたインバータ４７の出力信号である。フリップフロップ回路４６の出力信号はローレベル（「Ｌ」）であるため、インバータ４７の出力信号はハイレベル（「Ｈ」）である。このとき、ＡＮＤゲート４５は、モニタレベル１１のローレベル（「Ｌ」）の信号とインバータ４７のハイレベル（「Ｈ」）の出力信号が入力されるため、ローレベル（「Ｌ」）の信号を出力する。フリップフロップ回路４６にはローレベル（「Ｌ」）の信号が入力されるため、図１０の（ｃ）に示すように割り込み信号１３はローレベル（「Ｌ」）であり、これは割り込み信号１３がない状態である。

監視対象ラインＧＮＤ２が断線すると、図１０の（ｂ）に示すようにモニタレベル１１の電位は図１のＰＵＬＬアップ抵抗９によりハイレベル（「Ｈ」）に上がり、ＡＮＤゲート４５にそのまま入力される。ＡＮＤゲート４５の他方の入力信号は、フリップフロップ回路４６の出力信号が入力されたインバータ４７の出力信号である。
フリップフロップ回路４６の出力信号はローレベル（「Ｌ」）であるため、インバータ４７の出力信号はハイレベル（「Ｈ」）である。このとき、ＡＮＤゲート４５は、モニタレベル１１のハイレベル（「Ｈ」）の信号とインバータ４７のハイレベル（「Ｈ」）の出力信号が入力されるため、ハイレベル（「Ｈ」）の信号を出力する。フリップフロップ回路４６にはハイレベル（「Ｈ」）の信号が入力されるため、図１０の（ａ）に示すクロック入力Ｃ２のクロックパルスの立ち上がりエッジに応じて、図１０の（ｃ）に示すように割り込み信号１３はハイレベル（「Ｈ」）となり、割り込み信号１３が発生する。
図１０の（ｃ）に示すようにフリップフロップ回路４６の出力信号である割り込み信号１３がハイレベル（「Ｈ」）となると、インバータ４７の出力信号はローレベル（「Ｌ」）となる。ＡＮＤゲート４５は、図１０の（ｂ）に示すようにモニタレベル１１のハイレベル（「Ｈ」）の信号と、インバータ４７のローレベル（「Ｌ」）の出力信号が入力されるため、ローレベル（「Ｌ」）の信号を出力する。フリップフロップ回路４６にはローレベル（「Ｌ」）の信号が入力されるため、図１０の（ａ）に示すクロック入力Ｃ２のクロックパルスの立ち上がりエッジに応じて、図１０の（ｃ）に示すように割り込み信号１３はローレベル（「Ｌ」）となる。監視対象ラインＧＮＤ２の信号線が断線している間、上記の動作を繰り返す。
なお、リセット入力Ｒ２は、フリップフロップ回路４６及びその出力信号である割り込み信号１３を初期化するために使用することが可能である。

以下に、前述の電源モニタブロックを利用した回路構成の例について説明する。
図１１は、ＡＤ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ）内蔵マイコンの回路構成図である。ＡＤ内蔵マイコンは、ＡＤ入力ライン５１、ＡＤコンバータ５２、ＣＰＵ５３、電源ラインＡＶＤＤ５４、接地ラインＡＧＮＤ５５、電源モニタブロック５６、ＶＤＤ５７、ＧＮＤ５８を備える。

ＡＤ入力ライン５１はアナログ信号（我々が普段の生活で目や耳にする「光」、「音」の情報）が入力される監視対象ラインである。ＡＤ入力ライン５１はＡＤコンバータ５２に接続されている。ＡＤコンバータ５２はアナログ信号をデジタル信号に変換する装置である。これによりアナログ信号をデジタル信号に変換するＡＤ変換を行うことができる。ＡＤコンバータ５２はＣＰＵ５３に接続されている。ＣＰＵ５３は各装置の制御やデータの計算・加工を行う中枢部分である。電源ラインＡＶＤＤ５４は電源に接続されたＡＤ用電源ラインであり、ＡＤコンバータ５２に接続されている。接地ラインＡＧＮＤ５５は接地されたＡＤ用電源ラインであり、ＡＤコンバータ５２に接続されている。電源モニタブロック５６は図１に示す電源モニタブロックであり、ＣＰＵ５３に接続されている。また、電源モニタブロック５６は電源ラインＡＶＤＤ５４と接地ラインＡＧＮＤ５５を監視している。ＶＤＤ５７は電源に接続された電源ラインであり、ＣＰＵ５３と電源モニタブロック５６に接続されている。ＧＮＤ５８は接地された電源ラインであり、ＣＰＵ５３と電源モニタブロック５６に接続されている。

ＡＤ入力ライン５１から電圧が印加されＡＤコンバータ５２がＡＤ変換を行い、ＡＤ変換結果Ｄ１であるデジタルデータをＣＰＵ５３がＡＤコンバータ５２から取り込む。ＡＤコンバータ５２は、ＡＤ用電源ラインである電源ラインＡＶＤＤ５４と接地ラインＡＧＮＤ５５からの電源供給によって動作し、ＡＤ変換を行っている。電源モニタブロック５６はＡＤ用電源ラインである電源ラインＡＶＤＤ５４と接地ラインＡＧＮＤ５５を監視している。もしＡＤ用電源ラインに断線が発生した場合は、電源モニタブロック５６がＣＰＵ５３に対して異常検出割り込み信号Ｓ５を発生する。電源モニタブロック５６より割り込み信号を受けたＣＰＵ５３は、あらかじめプログラムされた割り込みルーチンを呼び出すことにより、電源断線時のエラー処理を実現する。ここでいうエラー処理とは、例えばフェイルセーフ若しくはファイルソフトのための処理を行うことである。

なお、ここでいうＡＤ変換は、音声や映像などのような連続的で無限に細分可能な信号（アナログ信号）を、ビット列のように離散的な信号（デジタル信号）に変換することである。時間方向と振幅方向の成分を持つアナログ信号を、ある時点での値を取り出す「標本化」と、振幅を数値化する「量子化」という操作によってデジタル信号に変換する。逆に、ＤＡ変換は、デジタル信号をアナログ信号に変換することである。

ＡＤ内蔵マイコンにおいて、電源ラインＡＶＤＤ５４や接地ラインＡＧＮＤ５５が基板から剥離した場合、ＡＤ変換結果が異常値となるが、前記ＡＤ変換結果を読み込んだだけでは、接地ラインＡＧＮＤ５５の剥離を判定することはできない。異常値であるとわかったとしても、ＡＤ入力ライン５１へ入力されている電圧が異常である可能性もある。

エラー処理を行うためには、異常の内容を知る必要がある。例えば、ＡＤ入力ライン５１へ入力されている電圧が異常であるならばＡＤ入力ライン５１の入力元のデバイスに対して正常に動作させるための処理を行うことが考えられる。一方、マイコンのＡＤ用電源ラインである接地ラインＡＧＮＤ５５の剥離である場合ＡＤ変換不能の状態になっているため、ＡＤ変換回路を使うことができない。エラー処理の方法は入力元デバイスの異常とは異なる。このように、接地ラインＡＧＮＤ５５の剥離検出を行うことによってより詳細なエラー処理を行うことができる。ここでいうエラー処理とは、例えば、フェイルセーフ若しくはファイルソフトのための処理を行うこと、又は、エラーを示す信号を送信することである。但し、実際にはこれらの例に限定されるものではない。

本発明の第２実施形態について説明する。
複数の電源を持つマイコンの場合、相互に監視し合う構成が考えられる。
例えば、各電源用に電源モニタブロックを持つことで相互に監視することが可能である。異常を示した電源を発見した場合には、その回路は使わず正常に機能している回路のみを使用し処理を継続する。

上記回路の構成例を図１２に示す。
本実施形態の回路は、電源ラインＶＤＤ６１ａ、電源ラインＶＤＤ６１ｂ、電源ラインＶＤＤ６１ｃ、接地ラインＧＮＤ６２ａ、接地ラインＧＮＤ６２ｂ、接地ラインＧＮＤ６２ｃ、インターバルタイマ６３、インターバルタイマ６４、電源モニタブロック６５、電源モニタブロック６６、ＣＰＵ６７を備える。

電源ラインＶＤＤ６１ａ、接地ラインＧＮＤ６２ａは電源に接続された電源ラインであり、インターバルタイマ６３に接続されている。電源ラインＶＤＤ６１ｂ、接地ラインＧＮＤ６２ｂは電源に接続された電源ラインであり、インターバルタイマ６４に接続されている。電源ラインＶＤＤ６１ｃ、接地ラインＧＮＤ６２ｃは電源に接続された電源ラインであり、電源モニタブロック６５、電源モニタブロック６６、ＣＰＵ６７に接続されている。インターバルタイマ６３、インターバルタイマ６４はタイマの一種であり、一定間隔でカウント動作を行う計時装置である。電源モニタブロック６５は図１に示す電源モニタブロックであり、電源ラインＶＤＤ６１ａ、接地ラインＧＮＤ６２ａを監視している。電源モニタブロック６６は図１に示す電源モニタブロックであり、電源ラインＶＤＤ６１ｂ、接地ラインＧＮＤ６２ｂを監視している。ＣＰＵ６７は各装置の制御やデータの計算・加工を行う中枢部分である。インターバルタイマ６３、インターバルタイマ６４、電源モニタブロック６５、電源モニタブロック６６はＣＰＵ６７に接続されている。

マイコン内部に複数のインターバルタイマ６３、６４を持つ場合、各タイマの電源ラインを分けておく。インターバルタイマ６３、６４はカウント動作としてタイマ割り込み信号Ｓ６をＣＰＵ６７に対して発生する。

図１２の例では、電源ラインＶＤＤ６１ａ、接地ラインＧＮＤ６２ａと電源ラインＶＤＤ６１ｂ、接地ラインＧＮＤ６２ｂを相互に監視できるように電源モニタブロック６５と６６を接続する。電源ラインＶＤＤ６１ａか接地ラインＧＮＤ６２ａの断線を電源モニタブロック６５が検出した場合には、異常検出割り込み信号Ｓ７をＣＰＵ６７に対して発生する。割り込みを受けたＣＰＵ６７はインターバルタイマ６３の使用を中止し、インターバルタイマ６４を使用するように動作を切り替える。

同様に、電源ラインＶＤＤ６１ｂか接地ラインＧＮＤ６２ｂの断線を電源モニタブロック６６が検出した場合には、異常検出割り込み信号Ｓ８をＣＰＵ６７に対して発生する。割り込みを受けたＣＰＵ６７はインターバルタイマ６４の使用を中止し、インターバルタイマ６３を使用するように動作を切り替える。

このように、電源の異常を発見した場合には、異常を示した電源を使用しているタイマは使わず、正常な電源に接続されているタイマを使用することで正常な処理を継続することができる。なお、タイマは一例であり、タイマ以外のどのような周辺回路に対しても同様な使い方が可能である。

複数のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を搭載している場合には、各ＲＡＭの電源を分けておくことにより同様の処理を行うことができる。ＲＡＭは、半導体素子を利用した記憶装置である。コンピュータのメインメモリ（主記憶装置）に利用される。メインメモリのことをＲＡＭと呼ぶこともある。ＲＡＭはデータの読み書きを電気的に行うため、動作が高速で、ＣＰＵ（中央処理装置）から直接アクセスできる。

本発明の第３実施形態について説明する。
第３実施形態の回路の構成例を図１３に示す。
本実施形態の回路は、電源ラインＶＤＤ７１、接地ラインＧＮＤ７２、サブＣＰＵ７３、電源モニタブロック７４、ＣＰＵ７５、電源モニタブロック７６、電源ラインＶＤＤ７７、接地ラインＧＮＤ７８を備える。

電源ラインＶＤＤ７１は電源に接続された電源ラインであり、サブＣＰＵ７３、電源モニタブロック７４に接続されている。接地ラインＧＮＤ７２は接地された電源ラインであり、サブＣＰＵ７３、電源モニタブロック７４に接続されている。サブＣＰＵ７３は各装置の制御やデータの計算・加工を行う中枢部分であり、電源モニタブロック７４に接続されている。電源モニタブロック７４は図１に示す電源モニタブロックであり、電源ラインＶＤＤ７７、接地ラインＧＮＤ７８を監視している。ＣＰＵ７５は各装置の制御やデータの計算・加工を行う中枢部分であり、電源モニタブロック７６、電源ラインＶＤＤ７７、接地ラインＧＮＤ７８に接続されている。電源モニタブロック７６は図１に示す電源モニタブロックであり、電源ラインＶＤＤ７７、接地ラインＧＮＤ７８に接続されている。また、電源モニタブロック７６は電源ラインＶＤＤ７１、接地ラインＧＮＤ７２を監視している。電源ラインＶＤＤ７７は電源に接続された電源ラインである。接地ラインＧＮＤ７８は接地された電源ラインである。

これまでの例では、ＣＰＵと電源モニタブロックを駆動する電源が断線した場合には対応できなかった。図１３の例ではその欠点を解消するため、エラー処理用のサブＣＰＵ７３を内蔵しＣＰＵ７５用電源電源ラインＶＤＤ７７、接地ラインＧＮＤ７８に異常が発見された場合には、サブＣＰＵ７３によりエラー処理を実行する。ここでいうエラー処理とは、例えばフェイルセーフ若しくはファイルソフトのための処理を行うこと、又は、エラーを示す信号を送信することである。但し、実際にはこれらの例に限定されるものではない。本実施形態により、マイコンのどの電源ラインが断線しても対応することが可能となる。

本発明の第４実施形態について説明する。
マイコンでは、スタンバイ時の電流の低減が必要とされているが、電源にＰＵＬＬダウン抵抗やＰＵＬＬアップ抵抗を接続する場合、リーク電流が問題になる可能性がある。
その解決策としては、スタンバイモードに入った場合にはＰＵＬＬアップ抵抗やＰＵＬＬダウン抵抗をカットできる構成にすることで解決できる。

以上により、モニタ対象電源の電位レベルの変化を検知すると割り込みを発生する回路を内蔵し、また割り込み生成回路とエラー処理を実行するＣＰＵが動作するための電源が、モニタ対象の電源と分離していることでモニタ対象の電源ラインの断線を検出した際、割り込みを発生しフェイルセーフ若しくはフェイルソフトのための処理を、一部の電源が断線した半導体装置自身で行うことが可能な１チップ構成の半導体装置及び電源監視回路を提供することことが可能となる。

図１は、本発明の電源監視回路の基本構成を示す図である。 図２は、図１の回路の動作タイミングチャートを示す図である。 図３は、図１内の割り込み生成回路３の回路構成例１を示す図である。 図４は、割り込み生成回路３の回路構成例１上の信号の状態を示す図である。 図５は、図１内の割り込み生成回路４の回路構成例１を示す図である。 図６は、割り込み生成回路４の回路構成例１上の信号の状態を示す図である。 図７は、図１内の割り込み生成回路３の回路構成例２を示す図である。 図８は、割り込み生成回路３の回路構成例２上の信号の状態を示す図である。 図９は、図１内の割り込み生成回路４の回路構成例２を示す図である。 図１０は、割り込み生成回路４の回路構成例２上の信号の状態を示す図である。 図１１は、電源監視回路を利用したマイコンの１チップ回路構成例１を示す図である。 図１２は、電源監視回路を利用したマイコンの１チップ回路構成例２を示す図である。 図１３は、電源監視回路を利用したマイコンの１チップ回路構成例３を示す図である。

符号の説明

１… 監視対象ラインＶＤＤ
２… 監視対象ラインＧＮＤ
３… 割り込み生成回路
４… 割り込み生成回路
５… ＣＰＵ
６… 電源ラインＶＤＤ
７… 接地ラインＧＮＤ
８… ＰＵＬＬダウン抵抗
９… ＰＵＬＬアップ抵抗
１０… モニタレベル
１１… モニタレベル
１２… 割り込み信号
１３… 割り込み信号
３１… 遅延回路
３２… インバータ
３３… ＡＮＤゲート
３４… 遅延回路
３５… インバータ
３６… ＡＮＤゲート
４１… インバータ
４２… ＡＮＤゲート
４３… フリップフロップ回路
４４… インバータ
４５… ＡＮＤゲート
４６… フリップフロップ回路
４７… インバータ
５１… ＡＤ入力ライン
５２… ＡＤコンバータ
５３… ＣＰＵ
５４… 電源ラインＡＶＤＤ
５５… 接地ラインＡＧＮＤ
５６… 電源モニタブロック
５７… 電源ラインＶＤＤ
５８… 接地ラインＧＮＤ
６１ａ… 電源ラインＶＤＤ
６１ｂ… 電源ラインＶＤＤ
６１ｃ… 電源ラインＶＤＤ
６２ａ… 接地ラインＧＮＤ
６２ｂ… 接地ラインＧＮＤ
６２ｃ… 接地ラインＧＮＤ
６３… インターバルタイマ
６４… インターバルタイマ
６５… 電源モニタブロック
６６… 電源モニタブロック
６７… ＣＰＵ
７１… 電源ラインＶＤＤ
７２… 接地ラインＧＮＤ
７３… サブＣＰＵ
７４… 電源モニタブロック
７５… ＣＰＵ
７６… 電源モニタブロック
７７… 電源ラインＶＤＤ
７８… 接地ラインＧＮＤ

Claims (12)

1. 監視対象ラインの電位レベルを監視する電源監視回路を有し、
   前記電源監視回路は、
   前記監視対象ラインの電位レベルに応答して割り込み信号を発生する割り込み生成回路と、
   前記割り込み信号を受けて異常検出割り込み信号を発生する電源監視制御部と
   を具備し、
   前記割り込み生成回路及び前記電源監視制御部は、前記監視対象ラインとは別に設けられている第１電源ラインから電力が供給される
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記監視対象ラインは監視対象電源から電源電位が供給され、
   前記電源監視回路は、接地されている第１接地ラインと前記監視対象ラインとの間に設けられている抵抗素子を具備する
   半導体装置。
3. 請求項１に記載の半導体装置において、
   前記監視対象ラインは接地され、
   前記電源監視回路は、前記第１電源ラインと前記監視対象ラインとの間に設けられている抵抗素子を具備する
   半導体装置。
4. 請求項１又は２に記載の半導体装置において、
   前記割り込み生成回路は、
   前記監視対象ラインに接続された遅延回路と、
   前記監視対象ラインに接続されたインバータと、
   前記遅延回路及び前記インバータの出力信号を入力され、前記割り込み信号を出力するＡＮＤゲートと
   を具備する
   半導体装置。
5. 請求項１又は３に記載の半導体装置において、
   前記割り込み生成回路は、
   前記監視対象ラインに接続された遅延回路と、
   前記遅延回路の出力信号を入力されるインバータと、
   前記インバータの出力信号と前記監視対象ラインの前記電位レベルを示す信号を入力され、前記割り込み信号を出力するＡＮＤゲートと
   を具備する
   半導体装置。
6. 請求項１又は２に記載の半導体装置において、
   前記割り込み生成回路は、
   前記監視対象ラインに接続され、第１インバータ信号を出力する第１インバータと、
   前記第１インバータ信号を入力され、ＡＮＤゲート信号を出力するＡＮＤゲートと、
   前記ＡＮＤゲート信号及びクロック信号を入力され、前記割り込み信号を出力するフリップフロップ回路と、
   前記割り込み信号を入力され、第２インバータ信号を出力して前記ＡＮＤゲートに入力する第２インバータと
   を具備する
   半導体装置。
7. 請求項１又は３に記載の半導体装置において、
   前記割り込み生成回路は、
   前記監視対象ラインに接続され、ＡＮＤゲート信号を出力するＡＮＤゲートと、
   前記ＡＮＤゲート信号及びクロック信号を入力され、前記割り込み信号を出力するフリップフロップ回路と、
   前記割り込み信号を入力され、第３インバータ信号を出力して前記ＡＮＤゲートに入力する第３インバータと
   を具備する
   半導体装置。
8. 請求項１乃至７のいずれか一項に記載の半導体装置において、
   第２電源ラインから電力を供給され、ＡＤ入力ラインから入力された信号をＡＤ変換するＡＤ変換器と、
   前記第２電源ラインとは別に設けられている第３電源ラインから電力が供給され、前記ＡＤ変換器が出力したＡＤ変換結果を取得するＡＤ用制御部と、
   前記第３電源ラインから電力が供給され、前記第２電源ラインを監視し、前記ＡＤ用制御部に対して前記異常検出割り込み信号を発生する前記電源監視回路であるＡＤ用電源監視回路と
   を具備する
   半導体装置。
9. 請求項１乃至７のいずれか一項に記載の半導体装置において、
   第４電源ラインから電力が供給される第１周辺回路と、
   第５電源ラインから電力が供給される第２周辺回路と、
   第６電源ラインから電力が供給され、前記第４電源ラインの電位レベルを監視する前記電源監視回路である第１電源監視回路と、
   前記第６電源ラインから電力が供給され、前記第５電源ラインの電位レベルを監視する前記電源監視回路である第２電源監視回路と、
   前記第６電源ラインから電力が供給され、前記第１周辺回路及び前記第２周辺回路に接続され、前記第１電源監視回路及び前記第２電源監視回路のうち少なくとも一方から前記異常検出割り込み信号を受け取る第１制御部と
   を具備する
   半導体装置。
10. 請求項１乃至７のいずれか一項に記載の半導体装置において、
    第７電源ラインから電力が供給され、第８電源ラインを監視する前記電源監視回路である第３電源監視回路と、
    前記第８電源ラインから電力が供給され、前記第７電源ラインを監視する前記電源監視回路である第４電源監視回路と、
    前記第７電源ラインから電力が供給され、前記第３電源監視回路から異常検出信号を受ける第２制御部と、
    前記第８電源ラインから電力が供給され、前記第４電源監視回路から前記異常検出割り込み信号を受け取る第３制御部と
    を具備する
    半導体装置。
11. 第１電源ラインから電力を供給され、前記第１電源ラインとは別に設けられている第１監視対象ラインの電位レベルの変化を検知すると第１割り込み信号を発生する第１割り込み生成回路と、
    前記第１電源ラインから電力を供給され、接地されている第２監視対象ラインの電位レベルの変化を検知すると第２割り込み信号を発生する第２割り込み生成回路と、
    前記第１電源ラインから電力を供給され、前記第１割り込み信号が発生した時は前記第１割り込み信号を受け取り、前記第２割り込み信号が発生した時は第２割り込み信号を受け取る制御部と
    を具備する
    電源監視回路。
12. 請求項１１に記載の電源監視回路において、
    接地されている第１接地ラインと前記第１監視対象ラインとの間に設けられている第１抵抗素子と、
    前記第１電源ラインと前記第２監視対象ラインとの間に設けられている第２抵抗素子と
    を具備する
    電源監視回路。

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