JP2006086150A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2006086150A JP2006086150A JP2004266307A JP2004266307A JP2006086150A JP 2006086150 A JP2006086150 A JP 2006086150A JP 2004266307 A JP2004266307 A JP 2004266307A JP 2004266307 A JP2004266307 A JP 2004266307A JP 2006086150 A JP2006086150 A JP 2006086150A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- semiconductor device
- wiring board
- electrode
- conductive bumps
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
Description
本発明は、半導体装置に関し、特に、複数のＩＣチップが積層された構造を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a structure in which a plurality of IC chips are stacked.
従来の半導体装置は、配線基板と、ダイボンド樹脂を介して配線基板の上面上に配設された第１のＩＣチップと、ダイボンド樹脂を介して第１のＩＣチップの上面上に配設された第２のＩＣチップとを備えている。配線基板の上面上に形成された電極と、第１のＩＣチップの上面上に形成された電極とは、金ワイヤを介して互いに電気的に接続されている。同様に、配線基板の上面上に形成された電極と、第２のＩＣチップの上面上に形成された電極とは、金ワイヤを介して互いに電気的に接続されている。 The conventional semiconductor device is provided on the upper surface of the first IC chip via the wiring board, the first IC chip provided on the upper surface of the wiring board via the die bond resin, and the die bond resin. And a second IC chip. The electrode formed on the upper surface of the wiring board and the electrode formed on the upper surface of the first IC chip are electrically connected to each other through a gold wire. Similarly, the electrode formed on the upper surface of the wiring board and the electrode formed on the upper surface of the second IC chip are electrically connected to each other through a gold wire.
なお、配線基板と、配線基板の上面上に配設されたＩＣチップとを備える半導体装置に関する技術は、例えば下記特許文献１，２に開示されている。
In addition, the technique regarding a semiconductor device provided with a wiring board and the IC chip arrange | positioned on the upper surface of a wiring board is disclosed by the following
しかしながら、従来の半導体装置によると、配線基板上の電極と第１及び第２のＩＣチップ上の電極とを金ワイヤを介して互いに接続する都合上、配線基板の上面積を第１及び第２のＩＣチップの上面積よりも大きくし、平面視上第１及び第２のＩＣチップの周縁よりも外側に、配線基板上の電極を形成する必要がある。その結果、配線基板の上面積が大きくなることに起因して、全体として半導体装置が大型化するという問題がある。 However, according to the conventional semiconductor device, the upper area of the wiring board is reduced for the convenience of connecting the electrodes on the wiring board and the electrodes on the first and second IC chips via gold wires. It is necessary to form an electrode on the wiring board outside the peripheral area of the first and second IC chips in plan view, and larger than the upper area of the IC chip. As a result, there is a problem that the overall size of the semiconductor device is increased due to an increase in the upper area of the wiring board.
本発明はかかる問題を解決するために成されたものであり、金ワイヤを介した電極同士の接続を回避することにより、装置の小型化を実現し得る半導体装置を得ることを目的とする。 The present invention has been made to solve such a problem, and an object of the present invention is to obtain a semiconductor device capable of realizing downsizing of the device by avoiding connection between electrodes via a gold wire.
第１の発明に係る半導体装置は、配線基板と、配線基板の上面上に配設された第１のＩＣチップと、第１のＩＣチップの上面上に配設された第２のＩＣチップと、配線基板の上面上に形成された第１の電極と、第２のＩＣチップの底面に形成された第２の電極とを備え、第１の電極と第２の電極とは、複数段に積層された導電性バンプを介して互いに接続されていることを特徴とする。 A semiconductor device according to a first aspect of the present invention is a wiring substrate, a first IC chip disposed on the upper surface of the wiring substrate, a second IC chip disposed on the upper surface of the first IC chip, A first electrode formed on the upper surface of the wiring board and a second electrode formed on the bottom surface of the second IC chip, wherein the first electrode and the second electrode are in a plurality of stages. They are connected to each other via laminated conductive bumps.
第２の発明に係る半導体装置は、配線基板と、配線基板の上面上に配設された第１のＩＣチップと、第１のＩＣチップの上面上に配設された第２のＩＣチップと、第２のＩＣチップの上面上に配設された第３のＩＣチップと、第１のＩＣチップの前記上面上に形成された第１の電極と、第３のＩＣチップの底面に形成された第２の電極とを備え、第１の電極と第２の電極とは、複数段に積層された導電性バンプを介して互いに接続されていることを特徴とする。 A semiconductor device according to a second aspect of the present invention is a wiring substrate, a first IC chip disposed on the upper surface of the wiring substrate, a second IC chip disposed on the upper surface of the first IC chip, A third IC chip disposed on the top surface of the second IC chip; a first electrode formed on the top surface of the first IC chip; and a bottom surface of the third IC chip. The first electrode and the second electrode are connected to each other through conductive bumps stacked in a plurality of stages.
第３の発明に係る半導体装置は、配線基板と、配線基板の上面上に配設された第１のＩＣチップと、配線基板の上面に形成された電極と、電極上に複数段に積層された導電性バンプと、第１のＩＣチップを覆って配線基板の上面上に形成された封止材とを備え、封止材の上面内には、最上段の導電性バンプが露出していることを特徴とする。 A semiconductor device according to a third invention is laminated in a plurality of stages on a wiring board, a first IC chip disposed on the upper surface of the wiring board, an electrode formed on the upper surface of the wiring board, and the electrode. Conductive bumps and a sealing material that covers the first IC chip and is formed on the upper surface of the wiring substrate, and the uppermost conductive bumps are exposed in the upper surface of the sealing material. It is characterized by that.
第１〜第３の発明によれば、半導体装置の小型化を図ることができる。 According to the first to third inventions, the semiconductor device can be reduced in size.
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の構造を示す断面図である。図１に示すように本実施の形態１に係る半導体装置は、配線基板１と、配線基板１の上面上に配設されたＩＣチップ３と、ＩＣチップ３の上面上に配設されたＩＣチップ４とを備えている。ＩＣチップ３の上面積は、配線基板１及びＩＣチップ４の各上面積よりも小さい。配線基板１の上面積は、ＩＣチップ４の上面積とほぼ同一である。
FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment of the present invention. As shown in FIG. 1, the semiconductor device according to the first embodiment includes a
配線基板１の底面には、半田バンプ等の導電性バンプ２が形成されている。導電性バンプ２は、「アウターボール」とも称される。配線基板１の上面上には、所定の配線パターン及び電極が形成されている。ＩＣチップ３の底面に形成された電極と、配線基板１の非周縁部の上面上に形成された電極とは、導電性バンプ５を介して互いに接続されている。導電性バンプ５は、「インナーバンプ」とも称される。ＩＣチップ４は、ダイボンド樹脂６を介してＩＣチップ３の上面上に配設されている。
ＩＣチップ４の周縁部の底面に形成された電極と、配線基板１の周縁部の上面上に形成された電極とは、配線基板１の上面の法線方向（以下「垂直方向」と称する）に沿って２段に積層された導電性バンプ７ａ，７ｂを介して、互いに接続されている。具体的には、配線基板１の周縁部の上面上及びＩＣチップ４の周縁部の底面には、垂直方向に関して互いに対向する箇所に電極がそれぞれ形成されている。そして、配線基板１の周縁部の上面上に形成された電極上に下段の導電性バンプ７ａが形成されており、導電性バンプ７ａ上に上段の導電性バンプ７ｂが形成されており、導電性バンプ７ｂはＩＣチップ４の周縁部の底面に形成された電極に接続されている。上記の通りＩＣチップ３の上面積は配線基板１及びＩＣチップ４の各上面積よりも小さく、導電性バンプ７ａ，７ｂから成る積層構造は、ＩＣチップ３の周縁よりも外側、かつ配線基板１及びＩＣチップ４の各周縁よりも内側に形成されている。
The electrode formed on the bottom surface of the peripheral portion of the IC chip 4 and the electrode formed on the top surface of the peripheral portion of the
配線基板１の上面上には、ＩＣチップ３，４及び導電性バンプ５，７ａ，７ｂを覆って、モールド樹脂等の封止材８が形成されている。
On the upper surface of the
このように本実施の形態１に係る半導体装置によれば、ＩＣチップ４の周縁部の底面に形成された電極と、配線基板１の周縁部の上面上に形成された電極とは、金ワイヤを介してではなく、垂直方向に沿って２段に積層された導電性バンプ７ａ，７ｂを介して互いに接続されている。よって、ＩＣチップ４の周縁部に形成された電極に接続すべき配線基板１上の電極を、平面視上ＩＣチップ４の周縁よりも外側に形成する必要がないため、配線基板１の上面積はＩＣチップ４の上面積とほぼ同一で足りる。その結果、本実施の形態１に係る半導体装置によれば、従来の半導体装置と比較して配線基板１の上面積を削減できるため、全体として半導体装置の小型化を図ることができる。
As described above, according to the semiconductor device of the first embodiment, the electrode formed on the bottom surface of the peripheral portion of the IC chip 4 and the electrode formed on the top surface of the peripheral portion of the
以下、本実施の形態１に係る半導体装置の変形例について説明する。これらの変形例によっても、上記と同様の効果を得ることができる。 Hereinafter, modifications of the semiconductor device according to the first embodiment will be described. These modifications can also provide the same effects as described above.
図２は、本実施の形態１の第１の変形例に係る半導体装置の構造を示す断面図である。図１に示したＩＣチップ３，４の代わりに、ＩＣチップ３，４よりも垂直方向に関する寸法（厚み）が大きいＩＣチップ１０，１１が配設されている。ＩＣチップ１０の底面に形成された電極と、配線基板１の非周縁部の上面上に形成された電極とは、導電性バンプ１２を介して互いに接続されている。ＩＣチップ１１は、ダイボンド樹脂１３を介してＩＣチップ１０の上面上に配設されている。
FIG. 2 is a cross-sectional view showing the structure of the semiconductor device according to the first modification of the first embodiment. Instead of the
ＩＣチップ１１の周縁部の底面に形成された電極と、配線基板１の周縁部の上面上に形成された電極とは、垂直方向に沿って３段に積層された導電性バンプ１４ａ〜１４ｃを介して互いに接続されている。具体的には、配線基板１の周縁部の上面上及びＩＣチップ１１の周縁部の底面には、垂直方向に関して互いに対向する箇所に電極がそれぞれ形成されている。そして、配線基板１の周縁部の上面上に形成された電極上に下段の導電性バンプ１４ａが形成されており、導電性バンプ１４ａ上に中段の導電性バンプ１４ｂが形成されており、導電性バンプ１４ｂ上に上段の導電性バンプ１４ｃが形成されており、導電性バンプ１４ｃはＩＣチップ１１の周縁部の底面に形成された電極に接続されている。
The electrodes formed on the bottom surface of the peripheral portion of the IC chip 11 and the electrodes formed on the top surface of the peripheral portion of the
垂直方向に関するＩＣチップ１０の寸法がより大きい場合には、４段以上に積層された導電性バンプを介して、ＩＣチップ１１の周縁部の底面に形成された電極と、配線基板１の周縁部の上面上に形成された電極とを互いに接続してもよい。
When the dimension of the
図３は、本実施の形態１の第２の変形例に係る半導体装置の構造を示す断面図である。ＩＣチップ１６は、ダイボンド樹脂１８を介して配線基板１の上面上に配設されている。ＩＣチップ１７の非周縁部の底面に形成された電極と、ＩＣチップ１６の上面上に形成された電極とは、導電性バンプ１９を介して互いに接続されている。
FIG. 3 is a cross-sectional view showing the structure of the semiconductor device according to the second modification of the first embodiment. The
ＩＣチップ１７の周縁部の底面に形成された電極と、配線基板１の周縁部の上面上に形成された電極とは、垂直方向に沿って２段に積層された導電性バンプ２０ａ，２０ｂを介して、互いに接続されている。具体的には、配線基板１の周縁部の上面上及びＩＣチップ１７の周縁部の底面には、垂直方向に関して互いに対向する箇所に電極がそれぞれ形成されている。そして、配線基板１の周縁部の上面上に形成された電極上に下段の導電性バンプ２０ａが形成されており、導電性バンプ２０ａ上に上段の導電性バンプ２０ｂが形成されており、導電性バンプ２０ｂはＩＣチップ１７の周縁部の底面に形成された電極に接続されている。
The electrode formed on the bottom surface of the peripheral portion of the IC chip 17 and the electrode formed on the top surface of the peripheral portion of the
図４は、本実施の形態１の第３の変形例に係る半導体装置の構造を示す断面図である。ＩＣチップ２２の底面に形成された電極と、配線基板１の非周縁部の上面上に形成された電極とは、導電性バンプ２５を介して互いに接続されている。ＩＣチップ２３は、ダイボンド樹脂２６を介してＩＣチップ２２の上面上に配設されている。ＩＣチップ２４の非周縁部の底面に形成された電極と、ＩＣチップ２３の上面上に形成された電極とは、導電性バンプ２７を介して互いに接続されている。
FIG. 4 is a cross-sectional view showing the structure of the semiconductor device according to the third modification of the first embodiment. The electrode formed on the bottom surface of the
ＩＣチップ２４の周縁部の底面に形成された電極と、配線基板１の周縁部の上面上に形成された電極とは、垂直方向に沿って３段に積層された導電性バンプ２８ａ〜２８ｃを介して、互いに接続されている。具体的には、配線基板１の周縁部の上面上及びＩＣチップ２４の周縁部の底面には、垂直方向に関して互いに対向する箇所に電極がそれぞれ形成されている。そして、配線基板１の周縁部の上面上に形成された電極上に下段の導電性バンプ２８ａが形成されており、導電性バンプ２８ａ上に中段の導電性バンプ２８ｂが形成されており、導電性バンプ２８ｂ上に上段の導電性バンプ２８ｃが形成されており、導電性バンプ２８ｃはＩＣチップ２４の周縁部の底面に形成された電極に接続されている。
The electrodes formed on the bottom surface of the peripheral portion of the
ＩＣチップ２４と配線基板１との間に積層されているＩＣチップの個数（図４に示した例では２個）がより多い場合には、４段以上に積層された導電性バンプを介して、ＩＣチップ２４の周縁部の底面に形成された電極と、配線基板１の周縁部の上面上に形成された電極とを互いに接続してもよい。
When the number of IC chips stacked between the
実施の形態２．
図５は、本発明の実施の形態２に係る半導体装置の構造を示す断面図である。図２に示すように本実施の形態２に係る半導体装置は、配線基板１と、配線基板１の上面上に配設されたＩＣチップ３０と、ＩＣチップ３０の上面上に配設されたＩＣチップ３１と、ＩＣチップ３１の上面上に配設されたＩＣチップ３２とを備えている。ＩＣチップ３１の上面積は、配線基板１及びＩＣチップ３０，３２の各上面積よりも小さい。配線基板１の上面積は、ＩＣチップ３０，３２の上面積とほぼ同一である。
FIG. 5 is a sectional view showing the structure of the semiconductor device according to the second embodiment of the present invention. As shown in FIG. 2, the semiconductor device according to the second embodiment includes a
ＩＣチップ３０の底面に形成された電極と、配線基板１の上面上に形成された電極とは、導電性バンプ３３を介して互いに接続されている。ＩＣチップ３１は、ダイボンド樹脂３４を介してＩＣチップ３０の上面上に配設されている。ＩＣチップ３２の非周縁部の底面に形成された電極と、ＩＣチップ３１の上面上に形成された電極とは、導電性バンプ３５を介して互いに接続されている。
The electrodes formed on the bottom surface of the
ＩＣチップ３２の周縁部の底面に形成された電極と、ＩＣチップ３０の周縁部の上面上に形成された電極とは、垂直方向に沿って２段に積層された導電性バンプ３６ａ，３６ｂを介して、互いに接続されている。具体的には、ＩＣチップ３０の周縁部の上面上及びＩＣチップ３２の周縁部の底面には、垂直方向に関して互いに対向する箇所に電極がそれぞれ形成されている。そして、ＩＣチップ３０の周縁部の上面上に形成された電極上に下段の導電性バンプ３６ａが形成されており、導電性バンプ３６ａ上に上段の導電性バンプ３６ｂが形成されており、導電性バンプ３６ｂはＩＣチップ３２の周縁部の底面に形成された電極に接続されている。上記の通りＩＣチップ３１の上面積はＩＣチップ３０，３２の各上面積よりも小さく、導電性バンプ３６ａ，３６ｂから成る積層構造は、ＩＣチップ３１の周縁よりも外側、かつＩＣチップ３０，３２の各周縁よりも内側に形成されている。
The electrode formed on the bottom surface of the peripheral portion of the
配線基板１の上面上には、ＩＣチップ３０〜３２及び導電性バンプ３３，３５，３６ａ，３６ｂを覆って、封止材８が形成されている。
On the upper surface of the
このように本実施の形態２に係る半導体装置によれば、ＩＣチップ３２の周縁部の底面に形成された電極と、ＩＣチップ３０の周縁部の上面上に形成された電極とは、垂直方向に沿って２段に積層された導電性バンプ３６ａ，３６ｂを介して互いに接続されている。よって、ＩＣチップ３２の周縁部の底面に形成された電極と、ＩＣチップ３０の周縁部の上面上に形成された電極とを金ワイヤによって互いに接続する場合とは異なり、ＩＣチップ３２の周縁部に形成された電極に接続すべきＩＣチップ３０上の電極を、平面視上ＩＣチップ３２の周縁よりも外側に形成する必要がないため、ＩＣチップ３０の上面積はＩＣチップ３２の上面積とほぼ同一で足りる。その結果、ＩＣチップ３０の上面積を削減できるため、全体として半導体装置の小型化を図ることができる。
As described above, according to the semiconductor device of the second embodiment, the electrodes formed on the bottom surface of the peripheral portion of the
なお、ＩＣチップ３１の代わりに、垂直方向に関する寸法がＩＣチップ３１のそれよりも大きい他のＩＣチップが配設される場合や、ＩＣチップ３０とＩＣチップ３２との間に複数個のＩＣチップ３１が積層される場合には、３段以上に積層された導電性バンプを介して、ＩＣチップ３２の周縁部の底面に形成された電極と、ＩＣチップ３０の周縁部の上面上に形成された電極とを互いに接続してもよい。
It should be noted that instead of the
実施の形態３．
本実施の形態３では、上記実施の形態１に係る半導体装置をカメラモジュールへ適用する例について説明する。
In the third embodiment, an example in which the semiconductor device according to the first embodiment is applied to a camera module will be described.
図６は、本発明の実施の形態３に係る半導体装置の構造を示す断面図である。図６に示すように本実施の形態３に係る半導体装置は、上面に開口部４９を有するケース４０と、開口部４９に嵌め込まれたレンズ５１，５２及びフィルタ５０と、ケース４０の底壁上に配設されたＩＣチップ４１と、ＩＣチップ４１の上面上に配設されたＩＣチップ４２と、ＩＣチップ４２の上面上に形成された受像部４５とを備えている。ＩＣチップ４１，４２及び受像部４５は、ケース４０内に配設されている。レンズ５１，５２及びフィルタ５０は、受像部４５の上方に配設されている。ＩＣチップ４１の上面積は、ケース４０の底面積及びＩＣチップ４２の上面積よりも小さい。ケース４０の底面積は、ＩＣチップ４２の上面積とほぼ同一である。ケース４０の底壁の上面上には所定の配線パターン及び電極が形成されており、ケース４０の底壁は配線基板として機能する。
FIG. 6 is a cross-sectional view showing the structure of the semiconductor device according to the third embodiment of the present invention. As shown in FIG. 6, the semiconductor device according to the third embodiment includes a
ＩＣチップ４１の底面に形成された電極と、ケース４０の底壁の非周縁部の上面上に形成された電極とは、導電性バンプ４３を介して互いに接続されている。ＩＣチップ４２は、ダイボンド樹脂４４を介してＩＣチップ４１の上面上に配設されている。
The electrodes formed on the bottom surface of the
ＩＣチップ４２の周縁部にはスルーホール４６が形成されており、スルーホール４６の内部は、電極として機能する金属膜４８によって充填されている。金属膜４８は、受像部４５に電気的に接続されている。
A through
金属膜４８の底面と、ケース４０の底壁の周縁部の上面上に形成された電極とは、垂直方向に沿って２段に積層された導電性バンプ４７ａ，４７ｂを介して、互いに接続されている。具体的には、ケース４０の底壁の周縁部の上面上に形成された電極上に下段の導電性バンプ４７ａが形成されており、導電性バンプ４７ａ上に上段の導電性バンプ４７ｂが形成されており、導電性バンプ４７ｂは金属膜４８の底面に接続されている。上記の通りＩＣチップ４１の上面積はケース４０の底面積及びＩＣチップ４２の上面積よりも小さく、導電性バンプ４７ａ，４７ｂから成る積層構造は、ＩＣチップ４１の周縁よりも外側、かつケース４０の底壁及びＩＣチップ４２の各周縁よりも内側に形成されている。
The bottom surface of the
このように本実施の形態３に係る半導体装置によれば、ＩＣチップ４２の周縁部に形成された金属膜４８と、ケース４０の底壁の周縁部の上面上に形成された電極とは、垂直方向に沿って２段に積層された導電性バンプ４７ａ，４７ｂを介して互いに接続されている。よって、金属膜４８と、ケース４０の底壁の周縁部の上面上に形成された電極とを金ワイヤによって互いに接続する場合とは異なり、金属膜４８に接続すべきケース４０の底壁上の電極を、平面視上ＩＣチップ４２の周縁よりも外側に形成する必要がないため、ケース４０の底面積はＩＣチップ４２の上面積とほぼ同一で足りる。その結果、ケース４０の底面積を削減できるため、全体として半導体装置の小型化を図ることができる。
Thus, according to the semiconductor device according to the third embodiment, the
なお、ＩＣチップ４１の代わりに、垂直方向に関する寸法がＩＣチップ４１のそれよりも大きい他のＩＣチップが配設される場合や、ＩＣチップ４２とケース４０の底壁との間に複数個のＩＣチップ４１が積層される場合には、３段以上に積層された導電性バンプを介して、金属膜４８と、ケース４０の底壁の周縁部の上面上に形成された電極とを互いに接続してもよい。
Instead of the
実施の形態４．
図７は、本発明の実施の形態４に係るＩＣパッケージ５９の構造を示す断面図である。図７に示すようにＩＣパッケージ５９は、配線基板１と、配線基板１の上面上に配設されたＩＣチップ５５と、配線基板１の周辺部の上面上に形成された電極上に複数段に積層された導電性バンプ５７ａ，５７ｂと、ＩＣチップ５５を覆って配線基板１の上面上に形成された封止材５８とを備えている。
Embodiment 4 FIG.
FIG. 7 is a cross-sectional view showing the structure of an
ＩＣチップ５５の上面積は、配線基板１の上面積よりも小さい。ＩＣチップ５５の底面に形成された電極と、配線基板１の非周縁部の上面上に形成された電極とは、導電性バンプ５６を介して互いに接続されている。配線基板１の周縁部の上面上に形成された電極上には下段の導電性バンプ５７ａが形成されており、導電性バンプ５７ａ上には上段の導電性バンプ５７ｂが形成されている。封止材５８の上面内には導電性バンプ５７ｂの上部が露出しており、導電性バンプ５７ｂの上部は電極として機能する。上記の通りＩＣチップ５５の上面積は配線基板１の上面積よりも小さく、導電性バンプ５７ａ，５７ｂから成る積層構造は、ＩＣチップ５５の周縁よりも外側、かつ配線基板１の周縁よりも内側に形成されている。
The upper area of the
なお、ＩＣチップ５５の代わりに、垂直方向に関する寸法がＩＣチップ５５のそれよりも大きい他のＩＣチップが配設される場合や、ＩＣチップ５５と配線基板１との間に１個又は複数個の他のＩＣチップが配設される場合には、配線基板１の周縁部の上面上に形成された電極上に、３段以上に積層された導電性バンプを形成してもよい。この場合、最上段の導電性バンプの上部が、封止材５８の上面内に露出して電極として機能する。
In addition, instead of the
このように本実施の形態４に係る半導体装置によれば、配線基板１の周縁部の上面上に形成された電極上には、垂直方向に沿って２段に積層された導電性バンプ５７ａ，５７ｂが形成されている。そして、上段の導電性バンプ５７ｂの上部は、封止材５８の上面内に露出して電極として機能する。従って、導電性バンプ５７ａ，５７ｂを介して配線基板１及びＩＣチップ５５との電気的接続を確保しつつ、他のＩＣパッケージをＩＣパッケージ５９上に積層することができ、それによって機能を拡張することができる。
Thus, according to the semiconductor device according to the fourth embodiment, the
図８は、図７に示したＩＣパッケージ５９上に他のＩＣパッケージ６０が積層された構造の第１の例を示す断面図である。ＩＣパッケージ６０は、ＢＧＡ（Ball Grid Array）パッケージ又はＬＧＡ（Land Grid Array）パッケージである。ＩＣパッケージ６０は、配線基板６１と、配線基板６１の上面上に配設されたＩＣチップ６３と、ＩＣチップ６３と配線基板６１とを電気的に接続するためのＡｕワイヤ６４と、ＩＣチップ６３を覆って配線基板６１の上面上に形成された封止材６５と、配線基板６１の底面に形成されたボール状又はランド状の金属端子６２とを備えている。金属端子６２と導電性バンプ５７ｂとが互いに接合されている。ＩＣチップ６３は、Ａｕワイヤ６４、配線基板６１、及び金属端子６２を介して、導電性バンプ５７ｂに電気的に接続されている。
FIG. 8 is a cross-sectional view showing a first example of a structure in which another
図９は、図７に示したＩＣパッケージ５９上に他のＩＣパッケージ７０が積層された構造の第２の例を示す断面図である。ＩＣパッケージ７０は、ＳＯＰ（Small Outline Package）又はＱＦＰ（Quad Flat Package）である。ＩＣパッケージ７０は、ダイパッド７１上に配設されたＩＣチップ７２と、ガルウイング状の外部リード７４と、ＩＣチップ７２と外部リード７４とを電気的に接続するためのＡｕワイヤ７３と、ＩＣチップ７２を覆って形成された封止材７５とを備えている。外部リード７４と導電性バンプ５７ｂとが互いに接合されている。ＩＣチップ７２は、Ａｕワイヤ７３及び外部リード７４を介して、導電性バンプ５７ｂに電気的に接続されている。
FIG. 9 is a cross-sectional view showing a second example of a structure in which another
図１０は、図７に示したＩＣパッケージ５９上に他のＩＣパッケージ８０が積層された構造の第３の例を示す断面図である。ＩＣパッケージ８０は、ＤＩＰ（Dual Inline Package）又はＰＧＡ（Pin Grid Array）パッケージである。ＩＣパッケージ８０は、ダイパッド７１上に配設されたＩＣチップ７２と、ピン状の外部リード８１と、ＩＣチップ７２と外部リード８１とを電気的に接続するためのＡｕワイヤ７３と、ＩＣチップ７２を覆って形成された封止材７５とを備えている。外部リード８１と導電性バンプ５７ｂとが互いに接合されている。ＩＣチップ７２は、Ａｕワイヤ７３及び外部リード８１を介して、導電性バンプ５７ｂに電気的に接続されている。
FIG. 10 is a cross-sectional view showing a third example of a structure in which another
１ 配線基板、３，４，１０，１１，１６，１７，２２〜２４，３０〜３２，４１，４２，５５，６３，７２ ＩＣチップ、７ａ，７ｂ，１４ａ〜１４ｃ，２０ａ，２０ｂ，２８ａ〜２８ｃ，３６ａ，３６ｂ，４７ａ，４７ｂ，５７ａ，５７ｂ 導電性バンプ、８，５８ 封止材、４５ 受像部、５１，５２ レンズ。
1
Claims (5)
前記配線基板の上面上に配設された第１のＩＣチップと、
前記第１のＩＣチップの上面上に配設された第２のＩＣチップと、
前記配線基板の前記上面上に形成された第１の電極と、
前記第２のＩＣチップの底面に形成された第２の電極と
を備え、
前記第１の電極と前記第２の電極とは、複数段に積層された導電性バンプを介して互いに接続されている、半導体装置。 A wiring board;
A first IC chip disposed on an upper surface of the wiring board;
A second IC chip disposed on an upper surface of the first IC chip;
A first electrode formed on the upper surface of the wiring board;
A second electrode formed on the bottom surface of the second IC chip,
The semiconductor device, wherein the first electrode and the second electrode are connected to each other through conductive bumps stacked in a plurality of stages.
前記受像部の上方に配設されたレンズと
をさらに備える、請求項１に記載の半導体装置。 An image receiving portion formed on the upper surface of the second IC chip;
The semiconductor device according to claim 1, further comprising a lens disposed above the image receiving unit.
前記配線基板の上面上に配設された第１のＩＣチップと、
前記第１のＩＣチップの上面上に配設された第２のＩＣチップと、
前記第２のＩＣチップの上面上に配設された第３のＩＣチップと、
前記第１のＩＣチップの前記上面上に形成された第１の電極と、
前記第３のＩＣチップの底面に形成された第２の電極と
を備え、
前記第１の電極と前記第２の電極とは、複数段に積層された導電性バンプを介して互いに接続されている、半導体装置。 A wiring board;
A first IC chip disposed on an upper surface of the wiring board;
A second IC chip disposed on an upper surface of the first IC chip;
A third IC chip disposed on the upper surface of the second IC chip;
A first electrode formed on the upper surface of the first IC chip;
A second electrode formed on the bottom surface of the third IC chip,
The semiconductor device, wherein the first electrode and the second electrode are connected to each other through conductive bumps stacked in a plurality of stages.
前記配線基板の上面上に配設された第１のＩＣチップと、
前記配線基板の前記上面に形成された電極と、
前記電極上に複数段に積層された導電性バンプと、
前記第１のＩＣチップを覆って前記配線基板の前記上面上に形成された封止材と
を備え、
前記封止材の上面内には、最上段の前記導電性バンプが露出している、半導体装置。 A wiring board;
A first IC chip disposed on an upper surface of the wiring board;
An electrode formed on the upper surface of the wiring board;
Conductive bumps laminated in a plurality of stages on the electrode;
A sealing material that covers the first IC chip and is formed on the upper surface of the wiring board;
The uppermost conductive bump is exposed in the upper surface of the sealing material.
前記第２のＩＣチップは、前記最上段の前記導電性バンプに電気的に接続されている、請求項４に記載の半導体装置。
A second IC chip disposed on the upper surface of the sealing material;
The semiconductor device according to claim 4, wherein the second IC chip is electrically connected to the uppermost conductive bump.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004266307A JP2006086150A (en) | 2004-09-14 | 2004-09-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004266307A JP2006086150A (en) | 2004-09-14 | 2004-09-14 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006086150A true JP2006086150A (en) | 2006-03-30 |
Family
ID=36164434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004266307A Pending JP2006086150A (en) | 2004-09-14 | 2004-09-14 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006086150A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159607A (en) * | 2006-12-20 | 2008-07-10 | Fujitsu Ltd | Semiconductor device, and its manufacturing method |
| US7952181B2 (en) | 2007-03-23 | 2011-05-31 | Kabushiki Kaisha Toshiba | Wiring substrate for a multi-chip semiconductor device |
| JP2014082365A (en) * | 2012-10-17 | 2014-05-08 | Canon Inc | Semiconductor device |
| CN104485292A (en) * | 2014-12-10 | 2015-04-01 | 华进半导体封装先导技术研发中心有限公司 | Method for overlapping small-distance embosses and PoP by bonding overlapped lug bosses on substrate by using lead wires |
| CN107039369A (en) * | 2015-01-23 | 2017-08-11 | 三星半导体(中国)研究开发有限公司 | Encapsulation includes the encapsulation stacking structure and its manufacture method of the encapsulation |
-
2004
- 2004-09-14 JP JP2004266307A patent/JP2006086150A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159607A (en) * | 2006-12-20 | 2008-07-10 | Fujitsu Ltd | Semiconductor device, and its manufacturing method |
| US7952181B2 (en) | 2007-03-23 | 2011-05-31 | Kabushiki Kaisha Toshiba | Wiring substrate for a multi-chip semiconductor device |
| US8164189B2 (en) | 2007-03-23 | 2012-04-24 | Kabushiki Kaisha Toshiba | Multi-chip semiconductor device |
| JP2014082365A (en) * | 2012-10-17 | 2014-05-08 | Canon Inc | Semiconductor device |
| CN104485292A (en) * | 2014-12-10 | 2015-04-01 | 华进半导体封装先导技术研发中心有限公司 | Method for overlapping small-distance embosses and PoP by bonding overlapped lug bosses on substrate by using lead wires |
| CN107039369A (en) * | 2015-01-23 | 2017-08-11 | 三星半导体(中国)研究开发有限公司 | Encapsulation includes the encapsulation stacking structure and its manufacture method of the encapsulation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6445064B1 (en) | Semiconductor device | |
| US7829990B1 (en) | Stackable semiconductor package including laminate interposer | |
| US20070222050A1 (en) | Stack package utilizing through vias and re-distribution lines | |
| JP2007123595A (en) | Semiconductor device and its mounting structure | |
| JP2009044110A (en) | Semiconductor device and its manufacturing method | |
| JP2001156251A (en) | Semiconductor device | |
| JP4538830B2 (en) | Semiconductor device | |
| JP2006156797A (en) | Semiconductor device | |
| JP2006086150A (en) | Semiconductor device | |
| JP2006286920A (en) | Lead frame for built-in electronic component, lead frame with built-in electronic component, and resin-sealed semiconductor device with built-in electronic component | |
| JP2000228468A (en) | Semiconductor chip and semiconductor device | |
| US10008441B2 (en) | Semiconductor package | |
| JP2010087403A (en) | Semiconductor device | |
| KR100772103B1 (en) | Stack type package and manufacture method thereof | |
| JP2013201218A (en) | Semiconductor device and semiconductor module using the same | |
| KR20170105796A (en) | Semiconductor Device | |
| KR20080067891A (en) | Multi chip package | |
| JP4343727B2 (en) | Semiconductor device | |
| JP2006237470A (en) | Semiconductor device | |
| JP2013030568A (en) | Semiconductor device | |
| US20080087999A1 (en) | Micro BGA package having multi-chip stack | |
| JP2001118954A (en) | Semiconductor device | |
| TWI447869B (en) | Chip stacked package structure and applications thereof | |
| KR100813621B1 (en) | Stacked semiconductor device package | |
| KR20060133800A (en) | Chip stack package |