JP2013030568A - Semiconductor device - Google Patents

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Shoichi Kobayashi
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Abstract

PROBLEM TO BE SOLVED: To surely prevent filler filled between semiconductor chips from flowing out in a chip-on-chip structure, without causing the limitation to an increase in a chip size or wiring layout.SOLUTION: A semiconductor chip 2, which is electrically connected to a semiconductor chip 1 through an electrode 3, is mounted on the semiconductor chip 1. Filler 4 is filled between the semiconductor chip 1 and the semiconductor chip 2. A chip extension portion 5 is provided so as to surround the peripheral edge of the semiconductor chip 1. On the chip extension portion 5, a connection terminal 7 that is electrically connected to the electrode 3 is provided. The chip extension portion 5 has at least one or more salients or recesses.

Description

本発明は、半導体チップの積層体が実装された半導体装置に関する。   The present invention relates to a semiconductor device on which a stacked body of semiconductor chips is mounted.

半導体パッケージの高密度化及び小型化のためには、半導体チップのフリップチップ構造が有効である。フリップチップ構造においては、チップ搭載エリア周辺の配線パターンを保護するために、チップ搭載エリアを囲むように配線パターンを覆う保護レジスト層が設けられる。この保護レジスト層は、搭載される半導体チップとチップ搭載エリアとの間に充填するアンダーフィル樹脂などの充填剤の流れ出しを防止している。また、半導体チップとチップ搭載エリアとの間に充填剤を毛細管現象によって浸透させるために、例えばアンダーフィル樹脂としては低粘性樹脂が用いられている。   A flip chip structure of a semiconductor chip is effective for increasing the density and miniaturization of a semiconductor package. In the flip chip structure, in order to protect the wiring pattern around the chip mounting area, a protective resist layer covering the wiring pattern is provided so as to surround the chip mounting area. This protective resist layer prevents a filler such as an underfill resin from flowing out between a semiconductor chip to be mounted and a chip mounting area. In order to infiltrate the filler between the semiconductor chip and the chip mounting area by capillary action, for example, a low-viscosity resin is used as the underfill resin.

ところが、アンダーフィル樹脂の充填量が多くなると、チップ搭載エリアの外方の保護レジスト層上にアンダーフィル樹脂が流れ出す可能性がある。このため、半導体チップやその他電子部品の搭載密度が高くなってくると、アンダーフィル樹脂の流れ出しが半導体チップや電子部品などに悪影響を及ぼす恐れがある。   However, when the filling amount of the underfill resin increases, the underfill resin may flow out on the protective resist layer outside the chip mounting area. For this reason, when the mounting density of semiconductor chips and other electronic components increases, the flow of underfill resin may adversely affect the semiconductor chips and electronic components.

それに対して、特許文献１には、下段側半導体チップ上に上段側半導体チップをフリップチップ接続により積層した構造（チップオンチップ構造）において、下段側半導体チップ上における外部との電気的接続が必要な箇所に、アンダーフィル樹脂の流れ出しを防止するための凸部（ダム）を形成することが開示されている。   On the other hand, Patent Document 1 requires an electrical connection to the outside on the lower semiconductor chip in a structure (chip-on-chip structure) in which the upper semiconductor chip is laminated on the lower semiconductor chip by flip chip connection. It is disclosed that a convex portion (dam) for preventing the underfill resin from flowing out is formed at a special place.

特開２０１１−７１３８１号公報JP 2011-71381 A

しかしながら、特許文献１に開示されている従来の半導体装置では、下段側半導体チップ上に、アンダーフィル樹脂の流れ出しを防止するための領域（ダム形成領域）を確保する必要があるので、チップサイズが大きくなってしまうという問題、及び、ダム形成領域には配線を配置できないなどの設計上の制約が付加されてしまうという問題等が生じる。   However, in the conventional semiconductor device disclosed in Patent Document 1, it is necessary to secure an area (dam formation area) for preventing the underfill resin from flowing out on the lower semiconductor chip. The problem that it will become large, the problem that the design restrictions that a wiring cannot be arrange | positioned, etc. in a dam formation area will be added.

また、特許文献１に開示されている樹脂の流れ出し防止方法は、下段側半導体チップの表面上での加工を必要とするので、下段側半導体チップと上段側半導体チップとのチップサイズの関係によっては当該方法を実施できない場合がある。   In addition, since the resin flow-out prevention method disclosed in Patent Document 1 requires processing on the surface of the lower semiconductor chip, depending on the chip size relationship between the lower semiconductor chip and the upper semiconductor chip. The method may not be implemented.

以上のように、特許文献１に開示されている従来技術によると、アンダーフィル樹脂の流れ出しの防止対策が半導体パッケージの小型化や薄型化の障害となったり、又は、チップオンチップ構造においてアンダーフィル樹脂の流れ出しの防止対策を適用できなかったりする場合がある。   As described above, according to the prior art disclosed in Patent Document 1, the countermeasure for preventing the underfill resin from flowing out becomes an obstacle to downsizing and thinning of the semiconductor package, or underfill in a chip-on-chip structure. There are cases where measures to prevent the resin from flowing out cannot be applied.

本発明は、以上に述べた従来技術の問題点を解決するものであり、チップサイズの増大や配線配置に対する制約を招くことなく、チップオンチップ構造において半導体チップ間に充填する充填剤の流れ出しを確実に防止することを目的とする。   The present invention solves the above-described problems of the prior art, and allows the filler to flow out between the semiconductor chips in the chip-on-chip structure without increasing the chip size or restricting the wiring arrangement. The purpose is to prevent it reliably.

前記の目的を達成するために、本発明に係る半導体装置は、少なくとも１つ以上の電極を有する第１の半導体チップと、前記第１の半導体チップ上に搭載され、且つ前記電極を通じて前記第１の半導体チップと電気的に接続された第２の半導体チップと、前記第１の半導体チップと前記第２の半導体チップとの間に充填された充填材とを備え、前記第１の半導体チップの周縁部を取り囲むようにチップ拡張部が設けられ、それにより、前記第１の半導体チップと前記チップ拡張部とから拡張型半導体チップが構成され、前記チップ拡張部上には、前記電極と電気的に接続された少なくとも１つ以上の接続端子が設けられており、前記チップ拡張部は、少なくとも１つ以上の凸部又は凹部を有している。   In order to achieve the above object, a semiconductor device according to the present invention is mounted on a first semiconductor chip having at least one electrode, the first semiconductor chip, and the first semiconductor chip through the electrodes. A second semiconductor chip electrically connected to the semiconductor chip, and a filling material filled between the first semiconductor chip and the second semiconductor chip, A chip extension portion is provided so as to surround the peripheral portion, whereby an extended semiconductor chip is constituted by the first semiconductor chip and the chip extension portion, and the electrode and the electrical connection are formed on the chip extension portion. At least one connection terminal connected to the chip is provided, and the chip extension portion has at least one convex portion or concave portion.

本発明に係る半導体装置において、前記充填材は前記凸部又は前記凹部によってせき止められていてもよい。   In the semiconductor device according to the present invention, the filler may be blocked by the convex portion or the concave portion.

本発明に係る半導体装置において、前記チップ拡張部は、凸部及び凹部の両方を有していてもよい。   In the semiconductor device according to the present invention, the chip extension portion may have both a convex portion and a concave portion.

本発明に係る半導体装置において、前記第１の半導体チップと前記第２の半導体チップとのチップ積層体は、樹脂パッケージにより封止されており、前記凸部の頂部は、前記樹脂パッケージの内部又は表面に配置されていてもよい。   In the semiconductor device according to the present invention, the chip stack of the first semiconductor chip and the second semiconductor chip is sealed with a resin package, and the top of the convex portion is inside the resin package or It may be arranged on the surface.

本発明に係る半導体装置において、前記凹部の深さは、前記第１の半導体チップの厚さ以下であってもよい。   In the semiconductor device according to the present invention, the depth of the recess may be equal to or less than the thickness of the first semiconductor chip.

本発明に係る半導体装置において、前記接続端子は、前記チップ拡張部における前記凹部以外の他の部分上に設けられており、前記凹部は、前記他の部分よりも前記第１の半導体チップの近くに設けられており、前記凹部の深さは、前記電極と前記接続端子との電気的接続を確保可能な深さに設定されていてもよい。   In the semiconductor device according to the present invention, the connection terminal is provided on a portion other than the recess in the chip extension portion, and the recess is closer to the first semiconductor chip than the other portion. The depth of the concave portion may be set to a depth that can ensure electrical connection between the electrode and the connection terminal.

本発明に係る半導体装置において、前記接続端子は、前記凸部上に設けられており、前記凸部は、前記接続端子の形成が可能で且つ前記接続端子に対してワイヤボンディングの実施が可能な幅を有していてもよい。   In the semiconductor device according to the present invention, the connection terminal is provided on the convex portion, and the convex portion can form the connection terminal and can perform wire bonding to the connection terminal. It may have a width.

本発明に係る半導体装置において、前記凹部の幅は、前記第１の半導体チップの側端部から前記第２の半導体チップの側端部までの距離よりも大きくてもよい。   In the semiconductor device according to the present invention, the width of the recess may be larger than the distance from the side end portion of the first semiconductor chip to the side end portion of the second semiconductor chip.

本発明に係る半導体装置において、前記凸部の内部に、前記電極と前記接続端子とを電気的に接続する配線が形成されていてもよい。   In the semiconductor device according to the present invention, a wiring for electrically connecting the electrode and the connection terminal may be formed inside the convex portion.

本発明に係る半導体装置において、前記凸部は、前記第２の半導体チップと接していてもよい。   In the semiconductor device according to the present invention, the convex portion may be in contact with the second semiconductor chip.

本発明に係る半導体装置において、前記凸部又は前記凹部の側壁は、前記第１の半導体チップと前記第２の半導体チップとの積層方向に対して傾斜を有していてもよい。   In the semiconductor device according to the present invention, a side wall of the convex portion or the concave portion may have an inclination with respect to a stacking direction of the first semiconductor chip and the second semiconductor chip.

本発明に係る半導体装置において、前記第１の半導体チップと前記第２の半導体チップとのチップ積層体を搭載する基材をさらに備えていてもよい。この場合、前記基材は基板であり、前記基板における前記チップ積層体の搭載面には、少なくとも１つ以上のボンディングパッドが設けられており、前記接続端子と前記ボンディングパッドとはボンディングワイヤによって電気的に接続されていてもよく、また、前記基板における前記チップ積層体の搭載面の反対面には、少なくとも１つ以上の外部電極が設けられていてもよい。或いは、前記基材はリードフレームであり、前記接続端子と前記リードフレームとはボンディングワイヤによって電気的に接続されていてもよく、また、前記リードフレームにおける前記チップ積層体の搭載面の反対面には、少なくとも１つ以上の外部電極が設けられていてもよい。   The semiconductor device according to the present invention may further include a base material on which a chip stack of the first semiconductor chip and the second semiconductor chip is mounted. In this case, the base material is a substrate, and at least one bonding pad is provided on the mounting surface of the chip stack on the substrate, and the connection terminal and the bonding pad are electrically connected by a bonding wire. In addition, at least one external electrode may be provided on the surface of the substrate opposite to the mounting surface of the chip stack. Alternatively, the base material may be a lead frame, and the connection terminal and the lead frame may be electrically connected by a bonding wire, and on the surface opposite to the mounting surface of the chip stack in the lead frame. At least one or more external electrodes may be provided.

本発明によれば、第１の半導体チップの周縁を取り囲むチップ拡張部に凸部又は凹部を設けているため、第１の半導体チップと第２の半導体チップとの間に充填する充填材の流れ出しを前記凸部又は前記凹部によって防止することができる。ここで、前記凸部又は前記凹部を第１の半導体チップ本体ではなくチップ拡張部に設けているため、チップサイズの増大及びそれに伴うコストの増大、並びにチップ上における配線配置に対する制約を招くことなく、充填材の流れ出し防止効果を得ることができる。また、第１の半導体チップの表面上での加工を伴うことなく、前記凸部又は前記凹部を形成することができるので、第１の半導体チップと第２の半導体チップとのチップサイズの大小関係に関わらず、充填材の流れ出し防止効果を得ることができる。さらに、前記凹部を深く形成する場合には、第１の半導体チップの厚さを増大させることなくチップ拡張部の厚さを増大させれば良いので、チップ厚の増大に伴うコストの増大を伴うことなく、充填材の流れ出し防止効果を得ることができる。   According to the present invention, since the convex portion or the concave portion is provided in the chip extension portion surrounding the periphery of the first semiconductor chip, the filling material that flows between the first semiconductor chip and the second semiconductor chip flows out. Can be prevented by the convex portion or the concave portion. Here, since the convex portion or the concave portion is provided not in the first semiconductor chip body but in the chip extension portion, without increasing the chip size and the accompanying cost, and without restricting the wiring arrangement on the chip. The effect of preventing the filler from flowing out can be obtained. Moreover, since the said convex part or the said recessed part can be formed without accompanying the process on the surface of a 1st semiconductor chip, the magnitude relationship of the chip size of a 1st semiconductor chip and a 2nd semiconductor chip Regardless, the effect of preventing the filler from flowing out can be obtained. Further, when the recess is formed deeply, it is only necessary to increase the thickness of the chip extension portion without increasing the thickness of the first semiconductor chip, which increases the cost associated with the increase of the chip thickness. Therefore, the effect of preventing the filler from flowing out can be obtained.

図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment. 図２は、第１の実施形態の第１変形例に係る半導体装置の構成を示す断面図である。FIG. 2 is a cross-sectional view illustrating a configuration of a semiconductor device according to a first modification of the first embodiment. 図３は、第１の実施形態の第２変形例に係る半導体装置の構成を示す断面図である。FIG. 3 is a cross-sectional view illustrating a configuration of a semiconductor device according to a second modification of the first embodiment. 図４は、第１の実施形態の第３変形例に係る半導体装置の構成を示す断面図である。FIG. 4 is a cross-sectional view showing a configuration of a semiconductor device according to a third modification of the first embodiment. 図５は、第２の実施形態に係る半導体装置の構成を示す断面図である。FIG. 5 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment. 図６は、第２の実施形態の変形例に係る半導体装置の構成を示す断面図である。FIG. 6 is a cross-sectional view showing a configuration of a semiconductor device according to a modification of the second embodiment. 図７は、第３の実施形態に係る半導体装置の構成を示す断面図である。FIG. 7 is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment. 図８は、第４の実施形態に係る半導体装置の構成を示す断面図である。FIG. 8 is a cross-sectional view showing the configuration of the semiconductor device according to the fourth embodiment. 図９は、第４の実施形態の変形例に係る半導体装置の構成を示す断面図である。FIG. 9 is a cross-sectional view illustrating a configuration of a semiconductor device according to a modification of the fourth embodiment.

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。 (First embodiment)
Hereinafter, a semiconductor device according to a first embodiment of the present invention will be described with reference to the drawings.

図１は、本実施形態に係る半導体装置の構成を示す断面図である。   FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the present embodiment.

基板８上に、接合部材１１を挟んで半導体チップ１が搭載されている。半導体チップ１は、例えばロジックやメモリ等の集積回路を有しており、回路形成面を上向き（基板８の反対向き）にして基板８上に実装されている。半導体チップ１の回路形成面上には、複数のバンプ電極３が設けられている。バンプ電極３としては、例えば半田ボール等のボール状導電体を用いてもよい。半導体チップ１の回路形成面上には、半導体チップ２が搭載されている。半導体チップ２は、例えばロジックやメモリ等の集積回路を有しており、回路形成面を下向き（半導体チップ１の向き）にして半導体チップ１上に実装されている。ここで、半導体チップ１と半導体チップ２とはバンプ電極３を通じて電気的に接続されている。また、半導体チップ１と半導体チップ２との間には充填材４が充填されている。充填材４としては、例えばエポキシ樹脂等のアンダーフィル樹脂を用いてもよい。また、充填材４は、半導体チップ１と半導体チップ２とを電気的に接続した後に、任意の箇所（１箇所又は複数箇所）から充填してもよい。或いは、予め充填材４を半導体チップ１上に塗布しておき、その後、半導体チップ２を実装してもよい。   The semiconductor chip 1 is mounted on the substrate 8 with the bonding member 11 interposed therebetween. The semiconductor chip 1 has an integrated circuit such as logic or memory, for example, and is mounted on the substrate 8 with the circuit formation surface facing upward (opposite the substrate 8). A plurality of bump electrodes 3 are provided on the circuit formation surface of the semiconductor chip 1. As the bump electrode 3, for example, a ball-shaped conductor such as a solder ball may be used. A semiconductor chip 2 is mounted on the circuit formation surface of the semiconductor chip 1. The semiconductor chip 2 has an integrated circuit such as logic or memory, for example, and is mounted on the semiconductor chip 1 with the circuit formation surface facing downward (the direction of the semiconductor chip 1). Here, the semiconductor chip 1 and the semiconductor chip 2 are electrically connected through the bump electrode 3. Further, a filler 4 is filled between the semiconductor chip 1 and the semiconductor chip 2. As the filler 4, for example, an underfill resin such as an epoxy resin may be used. Further, the filler 4 may be filled from an arbitrary place (one place or a plurality of places) after the semiconductor chip 1 and the semiconductor chip 2 are electrically connected. Alternatively, the filler 4 may be applied on the semiconductor chip 1 in advance, and then the semiconductor chip 2 may be mounted.

本実施形態においては、半導体チップ１の周縁部を取り囲むようにチップ拡張部５ａが設けられており、半導体チップ１とチップ拡張部５ａとから拡張型半導体チップが構成されている。チップ拡張部５ａは、例えば樹脂から構成されており、半導体チップ１に対応する中央部がくり抜かれた矩形の平面形状を有している。具体的には、例えば打ち抜き加工やくり抜き加工等の加工方法を用いて樹脂基材を所定の形状に加工することにより、チップ拡張部５ａを形成してもよい。また、複数の樹脂基材を組み合わせることにより、中央部に開口部を有するチップ拡張部５ａを形成してもよい。   In the present embodiment, a chip extension portion 5a is provided so as to surround the peripheral portion of the semiconductor chip 1, and the semiconductor chip 1 and the chip extension portion 5a constitute an extended semiconductor chip. The chip extension portion 5a is made of, for example, resin, and has a rectangular planar shape in which a central portion corresponding to the semiconductor chip 1 is cut out. Specifically, the chip expansion portion 5a may be formed by processing the resin base material into a predetermined shape using a processing method such as punching or punching. Moreover, you may form the chip expansion part 5a which has an opening part in a center part by combining a some resin base material.

本実施形態の特徴として、チップ拡張部５ａは、半導体チップ１の回路形成面よりも高く突き出た凸部を有しており、当該凸部上にはワイヤボンディング用接続端子７が設けられている。また、半導体チップ１上にはバンプ電極３と電気的に接続するように配線６ａが形成されていると共に当該配線６ａはチップ拡張部５ａ上を延伸してワイヤボンディング用接続端子７と接続しており、これにより、バンプ電極３とワイヤボンディング用接続端子７とが電気的に接続されている。配線６ａとしては、例えばめっき金属膜等の導電材料を用いてもよい。   As a feature of the present embodiment, the chip extension portion 5a has a convex portion protruding higher than the circuit formation surface of the semiconductor chip 1, and a wire bonding connection terminal 7 is provided on the convex portion. . A wiring 6a is formed on the semiconductor chip 1 so as to be electrically connected to the bump electrode 3, and the wiring 6a extends on the chip extension portion 5a and is connected to the wire bonding connection terminal 7. Thus, the bump electrode 3 and the wire bonding connection terminal 7 are electrically connected. As the wiring 6a, for example, a conductive material such as a plated metal film may be used.

尚、基板８における半導体チップ１及び２の搭載面にはボンディングパッド９が設置されており、ボンディングパッド９とワイヤボンディング用接続端子７とはボンディングワイヤ１０を通じて電気的に接続されている。ボンディングワイヤ１０としては、例えば金や銅などからなるワイヤを用いてもよい。また、基板８における半導体チップ１及び２の搭載面の反対面には、ボンディングパッド９と電気的に接続する外部電極１２ａ及び１２ｂが形成されている。外部電極１２ａ及び１２ｂとしては、例えばボール電極を用いてもよい。以上のようにして、半導体チップ１及び２は、配線６ａ、ワイヤボンディング用接続端子７、ボンディングワイヤ１０及びボンディングパッド９を通じて、外部電極１２ａ及び１２ｂと電気的に接続されている。   A bonding pad 9 is provided on the mounting surface of the semiconductor chips 1 and 2 on the substrate 8, and the bonding pad 9 and the wire bonding connection terminal 7 are electrically connected through the bonding wire 10. As the bonding wire 10, for example, a wire made of gold or copper may be used. External electrodes 12 a and 12 b that are electrically connected to the bonding pads 9 are formed on the surface of the substrate 8 opposite to the mounting surface of the semiconductor chips 1 and 2. For example, ball electrodes may be used as the external electrodes 12a and 12b. As described above, the semiconductor chips 1 and 2 are electrically connected to the external electrodes 12a and 12b through the wiring 6a, the wire bonding connection terminal 7, the bonding wire 10 and the bonding pad 9.

また、半導体チップ１及び２の積層体は、ボンディングワイヤ１０などと共に基板８上において樹脂パッケージ１３により封止されている。   The stacked body of the semiconductor chips 1 and 2 is sealed with a resin package 13 on the substrate 8 together with the bonding wires 10 and the like.

以上に説明したように、本実施形態によると、半導体チップ１の周縁を取り囲むチップ拡張部５ａに凸部を設けている。このため、半導体チップ１と半導体チップ２との間に充填する充填材４の充填量が多い場合や、充填材４として低粘性のアンダーフィル樹脂を用いた場合にも、充填材４がチップ拡張部５ａ上のワイヤボンディング用接続端子７まで流れ出してくることを前記凸部によって防止することができる。すなわち、前記凸部によって充填材４をせき止めることができる。また、前記凸部を半導体チップ１本体ではなくチップ拡張部５ａに設けているため、チップサイズの増大及びそれに伴うコストの増大、並びにチップ上における配線配置に対する制約を招くことなく、充填材４の流れ出し防止効果を得ることができる。また、半導体チップ１の表面上での加工を伴うことなく、前記凸部を形成することができるので、半導体チップ１と半導体チップ２とのチップサイズの大小関係に関わらず、充填材４の流れ出し防止効果を得ることができる。   As described above, according to the present embodiment, the convex portion is provided on the chip extension portion 5 a surrounding the periphery of the semiconductor chip 1. For this reason, even when the filling amount of the filling material 4 filled between the semiconductor chip 1 and the semiconductor chip 2 is large, or when a low-viscosity underfill resin is used as the filling material 4, the filling material 4 expands the chip. It is possible to prevent the protrusion from flowing out to the wire bonding connection terminal 7 on the portion 5a. That is, the filler 4 can be dammed by the convex portion. In addition, since the convex portion is provided not on the semiconductor chip 1 body but on the chip extension portion 5a, without increasing the chip size and the accompanying cost, and without restricting the wiring arrangement on the chip, the filler 4 A flow-out prevention effect can be obtained. In addition, since the convex portion can be formed without processing on the surface of the semiconductor chip 1, the flow of the filler 4 can be performed regardless of the size relationship between the semiconductor chip 1 and the semiconductor chip 2. The prevention effect can be obtained.

尚、本実施形態においては、チップ拡張部５ａに凸部を１つ設けたが、凸部を複数設けてもよい。また、ワイヤボンディング用接続端子７並びにそれに対応するボンディングパッド９及びボンディングワイヤ１０も複数設けてもよい。   In the present embodiment, one convex portion is provided in the chip extension portion 5a, but a plurality of convex portions may be provided. Also, a plurality of wire bonding connection terminals 7 and bonding pads 9 and bonding wires 10 corresponding thereto may be provided.

また、本実施形態において、チップ拡張部５ａの凸部は、半導体チップ１の回路形成面に対して垂直な側壁を有していた。しかし、これに代えて、チップ拡張部５ａの凸部の側壁が、半導体チップ１の回路形成面の法線方向（つまり半導体チップ１及び２の積層方向）に対して傾斜を有していてもよい。また、チップ拡張部５ａの凸部が丸みを帯びた形状を有していてもよい。   In the present embodiment, the convex portion of the chip extension portion 5 a has a side wall perpendicular to the circuit formation surface of the semiconductor chip 1. However, instead of this, the side wall of the convex portion of the chip extension portion 5a may be inclined with respect to the normal direction of the circuit formation surface of the semiconductor chip 1 (that is, the stacking direction of the semiconductor chips 1 and 2). Good. Moreover, the convex part of the chip extension part 5a may have a rounded shape.

また、本実施形態において、チップ拡張部５ａの凸部の頂部は、樹脂パッケージ１３の内部に位置していた。しかし、これに代えて、チップ拡張部５ａの凸部が半導体チップ２と干渉しない限り、チップ拡張部５ａの凸部の頂部が樹脂パッケージ１３の表面に達していてもよい。   In the present embodiment, the top of the convex portion of the chip extension portion 5 a is located inside the resin package 13. However, instead of this, as long as the convex part of the chip extension part 5 a does not interfere with the semiconductor chip 2, the top part of the convex part of the chip extension part 5 a may reach the surface of the resin package 13.

また、本実施形態のように、チップ拡張部５ａの凸部上にワイヤボンディング用接続端子７を設ける場合には、当該凸部は、ワイヤボンディング用接続端子７の形成が可能で且つワイヤボンディング用接続端子７に対してボンディングワイヤ１０の接続（つまりワイヤボンディングの実施）が可能な幅を有していることが好ましい。   Further, when the wire bonding connection terminal 7 is provided on the convex portion of the chip extension portion 5a as in this embodiment, the convex portion can form the wire bonding connection terminal 7 and can be used for wire bonding. It is preferable to have a width that allows the bonding wire 10 to be connected to the connection terminal 7 (that is, to perform wire bonding).

また、本実施形態において、半導体チップ１及び２の積層体を基板８上に搭載したが、これに代えて、例えばリードフレーム等の他の基材上に搭載してもよい。また、チップの積層数も特に限定されるものではなく、３つ以上の半導体チップを積層させてもよい。   In the present embodiment, the stacked body of the semiconductor chips 1 and 2 is mounted on the substrate 8, but instead, it may be mounted on another base material such as a lead frame. Further, the number of stacked chips is not particularly limited, and three or more semiconductor chips may be stacked.

（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置について、図面を参照しながら説明する。 (First modification of the first embodiment)
Hereinafter, a semiconductor device according to a first modification of the first embodiment of the present invention will be described with reference to the drawings.

図２は、本変形例に係る半導体装置の構成を示す断面図である。尚、図２において、図１に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。   FIG. 2 is a cross-sectional view showing a configuration of a semiconductor device according to this modification. In FIG. 2, the same components as those in the first embodiment shown in FIG.

図２に示すように、本変形例が第１の実施形態と異なっている点は、チップ拡張部５ａの凸部の側壁が、半導体チップ１の回路形成面の法線方向（つまり半導体チップ１及び２の積層方向）に対して傾斜（垂直よりも緩い傾斜）を有していることである。   As shown in FIG. 2, this modification is different from the first embodiment in that the side wall of the convex portion of the chip extension portion 5a is in the normal direction of the circuit formation surface of the semiconductor chip 1 (that is, the semiconductor chip 1). And 2 (the stacking direction of 2).

本変形例によると、第１の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、チップ拡張部５ａの凸部の側壁が緩い傾斜を有しているため、半導体チップ１及びチップ拡張部５ａからなる拡張型半導体チップと半導体チップ２との隙間が大きくなるため、アンダーフィル樹脂等の充填材４の充填を容易に行うことができる。   According to this modification, in addition to the same effects as those of the first embodiment, the following effects can be obtained. That is, since the side wall of the convex part of the chip extension part 5a has a gentle slope, the gap between the semiconductor chip 1 and the extension type semiconductor chip made up of the chip extension part 5a and the semiconductor chip 2 becomes large, so that the underfill resin The filling material 4 such as the above can be easily filled.

尚、本変形例では、チップ拡張部５ａの凸部の側壁に緩い傾斜を持たせたが、これに代えて、チップ拡張部５ａの凸部を丸みを帯びた形状に加工した場合にも、本変形例と同様の効果を得ることができる。   In this modified example, the side wall of the convex portion of the chip extension portion 5a has a gentle slope, but instead, when the convex portion of the chip extension portion 5a is processed into a rounded shape, The same effect as this modification can be obtained.

（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置について、図面を参照しながら説明する。 (Second modification of the first embodiment)
Hereinafter, a semiconductor device according to a second modification of the first embodiment of the present invention will be described with reference to the drawings.

図３は、本変形例に係る半導体装置の構成を示す断面図である。尚、図３において、図１に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。   FIG. 3 is a cross-sectional view showing a configuration of a semiconductor device according to this modification. In FIG. 3, the same components as those in the first embodiment shown in FIG.

図３に示すように、本変形例が第１の実施形態と異なっている点は、半導体チップ１及び２の積層体が、リードフレーム２０上に搭載されていることである。また、チップ拡張部５ａ上のワイヤボンディング用接続端子７は、ボンディングワイヤ１０を通じてリードフレーム２０に電気的に接続されている。このように、本変形例では、半導体チップ１及び２は、配線６ａ、ワイヤボンディング用接続端子７及びボンディングワイヤ１０を通じて、リードフレーム２０と電気的に接続されている。また、半導体チップ１及び２の積層体は、ボンディングワイヤ１０及びリードフレーム２０などと共に樹脂パッケージ１３により封止されている。但し、リードフレーム２０の端部は樹脂パッケージ１３から露出している。   As shown in FIG. 3, this modification is different from the first embodiment in that a stacked body of semiconductor chips 1 and 2 is mounted on a lead frame 20. Further, the wire bonding connection terminal 7 on the chip extension portion 5 a is electrically connected to the lead frame 20 through the bonding wire 10. As described above, in this modification, the semiconductor chips 1 and 2 are electrically connected to the lead frame 20 through the wiring 6 a, the wire bonding connection terminal 7, and the bonding wire 10. Further, the stacked body of the semiconductor chips 1 and 2 is sealed by the resin package 13 together with the bonding wires 10 and the lead frames 20. However, the end portion of the lead frame 20 is exposed from the resin package 13.

以上に説明した本変形例によると、第１の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、半導体チップ１及び２のチップ積層体を実装するための基材として、リードフレーム２０を用いているための、半導体装置（半導体パッケージ）の薄型化及び低コスト化が可能となる。   According to the modification described above, the following effects can be obtained in addition to the same effects as those of the first embodiment. That is, since the lead frame 20 is used as a base material for mounting the chip stack of the semiconductor chips 1 and 2, the semiconductor device (semiconductor package) can be thinned and reduced in cost.

（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例に係る半導体装置について、図面を参照しながら説明する。 (Third Modification of First Embodiment)
Hereinafter, a semiconductor device according to a third modification of the first embodiment of the present invention will be described with reference to the drawings.

図４は、本変形例に係る半導体装置の構成を示す断面図である。尚、図４において、図１に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。   FIG. 4 is a cross-sectional view showing a configuration of a semiconductor device according to this modification. In FIG. 4, the same components as those in the first embodiment shown in FIG.

図４に示すように、本変形例が第１の実施形態と異なっている点は、半導体チップ１及び２の積層体が、リードフレーム２１上に搭載されていることである。また、チップ拡張部５ａ上のワイヤボンディング用接続端子７は、ボンディングワイヤ１０を通じてリードフレーム２１に電気的に接続されている。また、リードフレーム２１におけるボンディングワイヤ１０の接続部分の下面（半導体チップ１及び２の搭載面の反対面）には、外部電極２２が形成されている。このように、本変形例では、半導体チップ１及び２は、配線６ａ、ワイヤボンディング用接続端子７、ボンディングワイヤ１０、及びリードフレーム２１を通じて、外部電極２２と電気的に接続されている。また、半導体チップ１及び２の積層体は、ボンディングワイヤ１０及びリードフレーム２１などと共に樹脂パッケージ１３により封止されている。但し、外部電極２２は樹脂パッケージ１３から露出している。   As shown in FIG. 4, this modified example is different from the first embodiment in that a stacked body of semiconductor chips 1 and 2 is mounted on a lead frame 21. Further, the wire bonding connection terminal 7 on the chip extension portion 5 a is electrically connected to the lead frame 21 through the bonding wire 10. An external electrode 22 is formed on the lower surface of the lead frame 21 where the bonding wire 10 is connected (the surface opposite to the mounting surface of the semiconductor chips 1 and 2). As described above, in this modification, the semiconductor chips 1 and 2 are electrically connected to the external electrode 22 through the wiring 6 a, the wire bonding connection terminal 7, the bonding wire 10, and the lead frame 21. The stacked body of the semiconductor chips 1 and 2 is sealed with the resin package 13 together with the bonding wires 10 and the lead frames 21. However, the external electrode 22 is exposed from the resin package 13.

以上に説明した本変形例によると、第１の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、半導体チップ１及び２のチップ積層体を実装するための基材として、パッケージ下面に外部電極２２を持つリードフレーム２１を用いているための、半導体装置（半導体パッケージ）の小型化が可能となる。   According to the modification described above, the following effects can be obtained in addition to the same effects as those of the first embodiment. That is, the semiconductor device (semiconductor package) can be downsized because the lead frame 21 having the external electrode 22 on the lower surface of the package is used as a base material for mounting the chip stack of the semiconductor chips 1 and 2. Become.

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。 (Second Embodiment)
Hereinafter, a semiconductor device according to a second embodiment of the present invention will be described with reference to the drawings.

図５は、本実施形態に係る半導体装置の構成を示す断面図である。尚、図５において、図１に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。   FIG. 5 is a cross-sectional view showing a configuration of the semiconductor device according to the present embodiment. In FIG. 5, the same components as those in the first embodiment shown in FIG.

図５に示すように、本実施形態においては、半導体チップ１の周縁部を取り囲むようにチップ拡張部５ｂが設けられており、半導体チップ１とチップ拡張部５ｂとから拡張型半導体チップが構成されている。チップ拡張部５ｂは、例えば樹脂から構成されており、半導体チップ１に対応する中央部がくり抜かれた矩形の平面形状を有している。具体的には、例えば打ち抜き加工やくり抜き加工等の加工方法を用いて樹脂基材を所定の形状に加工することにより、チップ拡張部５ｂを形成してもよい。また、複数の樹脂基材を組み合わせることにより、中央部に開口部を有するチップ拡張部５ｂを形成してもよい。   As shown in FIG. 5, in this embodiment, a chip extension portion 5b is provided so as to surround the peripheral portion of the semiconductor chip 1, and the semiconductor chip 1 and the chip extension portion 5b constitute an extended semiconductor chip. ing. The chip extension portion 5b is made of, for example, resin, and has a rectangular planar shape in which a central portion corresponding to the semiconductor chip 1 is cut out. Specifically, the chip extension portion 5b may be formed by processing the resin base material into a predetermined shape using a processing method such as punching or punching. Moreover, you may form the chip expansion part 5b which has an opening part in a center part by combining a some resin base material.

本実施形態の特徴として、チップ拡張部５ｂは、半導体チップ１の回路形成面よりも低い底面を持つ凹部を有しており、チップ拡張部５ｂにおける当該凹部以外の他の部分上にワイヤボンディング用接続端子７が設けられている。ここで、チップ拡張部５ｂにおいて、前記凹部は、前記他の部分よりも半導体チップ１の近くに設けられている。また、半導体チップ１上にはバンプ電極３と電気的に接続するように配線６ｂが形成されていると共に当該配線６ｂは前記凹部を含むチップ拡張部５ｂ上を延伸してワイヤボンディング用接続端子７と接続しており、これにより、バンプ電極３とワイヤボンディング用接続端子７とが電気的に接続されている。配線６ｂとしては、例えばめっき金属膜等の導電材料を用いてもよい。以上のようにして、半導体チップ１及び２は、配線６ｂ、ワイヤボンディング用接続端子７、ボンディングワイヤ１０及びボンディングパッド９を通じて、外部電極１２ａ及び１２ｂと電気的に接続されている。   As a feature of the present embodiment, the chip extension portion 5b has a recess having a bottom surface lower than the circuit formation surface of the semiconductor chip 1, and is used for wire bonding on a portion other than the recess in the chip extension portion 5b. A connection terminal 7 is provided. Here, in the chip extension portion 5b, the concave portion is provided closer to the semiconductor chip 1 than the other portions. Further, a wiring 6b is formed on the semiconductor chip 1 so as to be electrically connected to the bump electrode 3, and the wiring 6b extends on the chip extension portion 5b including the recess to connect the wire bonding connection terminal 7. Thereby, the bump electrode 3 and the wire bonding connection terminal 7 are electrically connected. As the wiring 6b, for example, a conductive material such as a plated metal film may be used. As described above, the semiconductor chips 1 and 2 are electrically connected to the external electrodes 12a and 12b through the wiring 6b, the wire bonding connection terminal 7, the bonding wire 10, and the bonding pad 9.

以上に説明したように、本実施形態によると、半導体チップ１の周縁を取り囲むチップ拡張部５ｂに凹部を設けている。このため、半導体チップ１と半導体チップ２との間に充填する充填材４の充填量が多い場合や、充填材４として低粘性のアンダーフィル樹脂を用いた場合にも、充填材４がチップ拡張部５ｂ上のワイヤボンディング用接続端子７まで流れ出してくることを前記凹部によって防止することができる。すなわち、前記凹部によって充填材４をせき止めることができる。また、前記凹部を半導体チップ１本体ではなくチップ拡張部５ｂに設けているため、チップサイズの増大及びそれに伴うコストの増大、並びにチップ上における配線配置に対する制約を招くことなく、充填材４の流れ出し防止効果を得ることができる。また、半導体チップ１の表面上での加工を伴うことなく、前記凹部を形成することができるので、半導体チップ１と半導体チップ２とのチップサイズの大小関係に関わらず、充填材４の流れ出し防止効果を得ることができる。さらに、前記凹部を深く形成する場合には、半導体チップ１の厚さを増大させることなくチップ拡張部５ｂの厚さを増大させれば良いので、チップ厚の増大に伴うコストの増大を伴うことなく、充填材４の流れ出し防止効果を得ることができる。   As described above, according to the present embodiment, the chip extension portion 5b surrounding the periphery of the semiconductor chip 1 is provided with a recess. For this reason, even when the filling amount of the filling material 4 filled between the semiconductor chip 1 and the semiconductor chip 2 is large, or when a low-viscosity underfill resin is used as the filling material 4, the filling material 4 expands the chip. It is possible to prevent the concave portion from flowing out to the wire bonding connection terminal 7 on the portion 5b. That is, the filler 4 can be blocked by the recess. Further, since the concave portion is provided not in the semiconductor chip 1 body but in the chip extension portion 5b, the flow of the filler 4 can be carried out without increasing the chip size and the accompanying cost, and without restricting the wiring arrangement on the chip. The prevention effect can be obtained. Further, since the concave portion can be formed without being processed on the surface of the semiconductor chip 1, the flow-out of the filler 4 is prevented regardless of the size relationship between the semiconductor chip 1 and the semiconductor chip 2. An effect can be obtained. Further, when the recess is formed deeply, it is only necessary to increase the thickness of the chip extension portion 5b without increasing the thickness of the semiconductor chip 1, which increases the cost accompanying the increase of the chip thickness. In addition, the effect of preventing the filler 4 from flowing out can be obtained.

また、本実施形態によると、半導体装置（半導体パッケージ）の高さに対する制限などの理由により、図１に示す第１の実施形態のような凸部を有するチップ拡張部５ａを用いることができない場合にも、凹部を有するチップ拡張部５ｂによって、半導体パッケージの高さを抑えながら、充填材４の流れ出し防止効果を得ることができる。   In addition, according to the present embodiment, when the chip extension portion 5a having the convex portion as in the first embodiment shown in FIG. 1 cannot be used due to a restriction on the height of the semiconductor device (semiconductor package) or the like. In addition, the chip expansion portion 5b having the recess can prevent the filler 4 from flowing out while suppressing the height of the semiconductor package.

尚、本実施形態においては、チップ拡張部５ｂに凹部を１つ設けたが、凹部を複数設けてもよい。また、ワイヤボンディング用接続端子７並びにそれに対応するボンディングパッド９及びボンディングワイヤ１０も複数設けてもよい。   In the present embodiment, one recess is provided in the chip extension portion 5b, but a plurality of recesses may be provided. Also, a plurality of wire bonding connection terminals 7 and bonding pads 9 and bonding wires 10 corresponding thereto may be provided.

また、本実施形態において、チップ拡張部５ｂの凹部は、半導体チップ１の回路形成面に対して垂直な側壁を有していた。しかし、これに代えて、チップ拡張部５ｂの凹部の側壁が、半導体チップ１の回路形成面の法線方向（つまり半導体チップ１及び２の積層方向）に対して傾斜を有していてもよい。また、チップ拡張部５ｂの凹部が丸みを帯びた形状を有していてもよい。   In the present embodiment, the concave portion of the chip extension portion 5 b has a side wall perpendicular to the circuit formation surface of the semiconductor chip 1. However, instead of this, the side wall of the recess of the chip extension portion 5b may have an inclination with respect to the normal direction of the circuit formation surface of the semiconductor chip 1 (that is, the stacking direction of the semiconductor chips 1 and 2). . Further, the concave portion of the chip extension portion 5b may have a rounded shape.

また、本実施形態のように、チップ拡張部５ｂの厚さ（凹部以外の他の部分の厚さ）を半導体チップ１の厚さと同じに設定する場合には、前記凹部の深さを最大、半導体チップ１の厚さと同じ深さまで設定可能である。但し、前記凹部の深さは、充填材４の流れ出し防止効果を確実に得るためには深いほどよいが、バンプ電極３とワイヤボンディング用接続端子７とを接続する配線６ｂの形成が可能な深さ（つまり、バンプ電極３とワイヤボンディング用接続端子７との電気的接続を確保可能な深さ）に設定する必要がある。また、前記凹部の幅（半導体チップ１とチップ拡張部５ｂとの接続方向の幅）も、充填材４の流れ出し防止効果を確実に得るためには大きいほどよいが、例えば半導体チップ１の側端部から半導体チップ２の側端部までの距離（半導体チップ１の回路形成面に沿った方向の距離）よりも前記凹部の幅を大きくしてもよい。   Further, as in the present embodiment, when the thickness of the chip extension portion 5b (the thickness of other portions other than the recess) is set to be the same as the thickness of the semiconductor chip 1, the depth of the recess is maximized, The depth can be set to the same depth as the thickness of the semiconductor chip 1. However, the depth of the concave portion is preferably as deep as possible in order to surely obtain the effect of preventing the filler 4 from flowing out, but the depth at which the wiring 6b for connecting the bump electrode 3 and the wire bonding connection terminal 7 can be formed. It is necessary to set the thickness (that is, the depth at which electrical connection between the bump electrode 3 and the wire bonding connection terminal 7 can be secured). Further, the width of the concave portion (the width in the connecting direction between the semiconductor chip 1 and the chip extension portion 5b) is preferably as large as possible in order to surely obtain the effect of preventing the filler 4 from flowing out. The width of the recess may be made larger than the distance from the portion to the side edge of the semiconductor chip 2 (the distance in the direction along the circuit formation surface of the semiconductor chip 1).

また、本実施形態において、半導体チップ１及び２の積層体を基板８上に搭載したが、これに代えて、例えばリードフレーム等の他の基材上に搭載してもよい。また、チップの積層数も特に限定されるものではなく、３つ以上の半導体チップを積層させてもよい。   In the present embodiment, the stacked body of the semiconductor chips 1 and 2 is mounted on the substrate 8, but instead, it may be mounted on another base material such as a lead frame. Further, the number of stacked chips is not particularly limited, and three or more semiconductor chips may be stacked.

（第２の実施形態の変形例）
以下、本発明の第２の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。 (Modification of the second embodiment)
Hereinafter, a semiconductor device according to a modification of the second embodiment of the present invention will be described with reference to the drawings.

図６は、本変形例に係る半導体装置の構成を示す断面図である。尚、図６において、図１に示す第１の実施形態及び図５に示す第２の実施形態と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。   FIG. 6 is a cross-sectional view showing a configuration of a semiconductor device according to this modification. In FIG. 6, the same components as those in the first embodiment shown in FIG. 1 and the second embodiment shown in FIG.

図６に示すように、本変形例が第２の実施形態と異なっている点は、チップ拡張部５ｂに複数（例えば２つ）の凹部が設けられていることである。ここで、チップ拡張部５ｂにおけるワイヤボンディング用接続端子７の形成箇所（非凹部）と比べて、前記各凹部は半導体チップ１の近くに設けられている。また、本変形例では、バンプ電極３とワイヤボンディング用接続端子７とを電気的に接続する配線６ｂを、前記各凹部を含むチップ拡張部５ｂ上を延伸させる際に、配線６ｂの形成後に前記各凹部に挟まれた部分（凸状の樹脂部分）をチップ拡張部５ｂに付加してもよい。   As shown in FIG. 6, this modification is different from the second embodiment in that a plurality of (for example, two) recesses are provided in the chip extension portion 5 b. Here, each of the recesses is provided near the semiconductor chip 1 as compared with the formation location (non-recess) of the wire bonding connection terminal 7 in the chip extension portion 5b. Further, in this modification, when the wiring 6b that electrically connects the bump electrode 3 and the wire bonding connection terminal 7 is extended on the chip extension portion 5b including the respective recesses, the wiring 6b is formed after the wiring 6b is formed. You may add the part (convex resin part) pinched | interposed into each recessed part to the chip | tip extension part 5b.

本変形例によると、第２の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、チップ拡張部５ｂに複数の凹部を設けているため、アンダーフィル樹脂等の充填材４が流れ出す量が多い場合であっても、前記各凹部によって充填材４の流れ出しを確実に防止することができる。このため、例えば、バンプ電極３として、より小径な半田ボールを使用して、半導体チップ１と半導体チップ２とを狭い積層間隔で実装した半導体装置（半導体パッケージ）においても、充填材４の流れ出し防止効果を確実に得ることができる。   According to this modification, in addition to the same effects as those of the second embodiment, the following effects can be obtained. That is, since the chip extension portion 5b is provided with a plurality of recesses, the respective recesses reliably prevent the filler 4 from flowing out even when the amount of the filler 4 such as underfill resin flowing out is large. Can do. For this reason, for example, even in a semiconductor device (semiconductor package) in which the semiconductor chip 1 and the semiconductor chip 2 are mounted with a narrow stacking interval by using a smaller-sized solder ball as the bump electrode 3, the filler 4 is prevented from flowing out. An effect can be obtained reliably.

尚、本変形例において、チップ拡張部５ｂの各凹部は、半導体チップ１の回路形成面に対して垂直な側壁を有していた。しかし、これに代えて、チップ拡張部５ｂの各凹部の側壁が、半導体チップ１の回路形成面の法線方向（つまり半導体チップ１及び２の積層方向）に対して傾斜を有していてもよい。また、チップ拡張部５ｂの各凹部が丸みを帯びた形状を有していてもよい。   In this modification, each concave portion of the chip extension portion 5 b has a side wall perpendicular to the circuit formation surface of the semiconductor chip 1. However, instead of this, even if the side wall of each recess of the chip extension portion 5b is inclined with respect to the normal direction of the circuit formation surface of the semiconductor chip 1 (that is, the stacking direction of the semiconductor chips 1 and 2). Good. Moreover, each recessed part of the chip extension part 5b may have a rounded shape.

また、本変形例のように、チップ拡張部５ｂの厚さ（凹部以外の他の部分の厚さ）を半導体チップ１の厚さと同じに設定する場合には、前記各凹部の深さを最大、半導体チップ１の厚さと同じ深さまで設定可能である。但し、前記各凹部の深さは、充填材４の流れ出し防止効果を確実に得るためには深いほどよいが、バンプ電極３とワイヤボンディング用接続端子７とを接続する配線６ｂの形成が可能な深さ（つまり、バンプ電極３とワイヤボンディング用接続端子７との電気的接続を確保可能な深さ）に設定する必要がある。また、前記各凹部の幅（半導体チップ１とチップ拡張部５ｂとの接続方向の幅）も、充填材４の流れ出し防止効果を確実に得るためには大きいほどよいが、例えば半導体チップ１の側端部から半導体チップ２の側端部までの距離（半導体チップ１の回路形成面に沿った方向の距離）と比較して、前記各凹部の合計幅を大きくしてもよい。   Further, when the thickness of the chip extension portion 5b (thickness of other portions other than the recesses) is set to be the same as the thickness of the semiconductor chip 1 as in the present modification, the depth of each recess is maximized. The depth can be set to the same depth as the thickness of the semiconductor chip 1. However, the depth of each of the recesses is preferably as deep as possible in order to reliably obtain the effect of preventing the filler 4 from flowing out, but it is possible to form the wiring 6b that connects the bump electrode 3 and the wire bonding connection terminal 7. It is necessary to set the depth (that is, the depth at which electrical connection between the bump electrode 3 and the wire bonding connection terminal 7 can be secured). Further, the width of each concave portion (the width in the connecting direction between the semiconductor chip 1 and the chip extension portion 5b) is preferably as large as possible in order to surely obtain the effect of preventing the filler 4 from flowing out. Compared to the distance from the end portion to the side end portion of the semiconductor chip 2 (the distance in the direction along the circuit formation surface of the semiconductor chip 1), the total width of the concave portions may be increased.

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。 (Third embodiment)
A semiconductor device according to the third embodiment of the present invention will be described below with reference to the drawings.

図７は、本実施形態に係る半導体装置の構成を示す断面図である。尚、図７において、図１に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。   FIG. 7 is a cross-sectional view showing the configuration of the semiconductor device according to the present embodiment. In FIG. 7, the same components as those in the first embodiment shown in FIG.

図７に示すように、本実施形態においては、半導体チップ１の周縁部を取り囲むようにチップ拡張部５ｃが設けられており、半導体チップ１とチップ拡張部５ｃとから拡張型半導体チップが構成されている。チップ拡張部５ｃは、例えば樹脂から構成されており、半導体チップ１に対応する中央部がくり抜かれた矩形の平面形状を有している。具体的には、例えば打ち抜き加工やくり抜き加工等の加工方法を用いて樹脂基材を所定の形状に加工することにより、チップ拡張部５ｃを形成してもよい。また、複数の樹脂基材を組み合わせることにより、中央部に開口部を有するチップ拡張部５ｃを形成してもよい。   As shown in FIG. 7, in this embodiment, a chip extension portion 5c is provided so as to surround the peripheral portion of the semiconductor chip 1, and the semiconductor chip 1 and the chip extension portion 5c constitute an extended semiconductor chip. ing. The chip extension portion 5 c is made of, for example, resin, and has a rectangular planar shape in which a central portion corresponding to the semiconductor chip 1 is cut out. Specifically, the chip extension portion 5c may be formed by processing the resin base material into a predetermined shape using a processing method such as punching or punching. Moreover, you may form the chip | tip extension part 5c which has an opening part in a center part by combining a some resin base material.

本実施形態の特徴として、チップ拡張部５ｃは、凸部及び凹部の両方を有している。ここで、凹部は、凸部よりも半導体チップ１の近くに設けられており、半導体チップ１の回路形成面よりも低い底面を持つ。また、チップ拡張部５ｂにおける凸部の上及び当該凸部から見て半導体チップ１の反対側に位置する部分の上には、ワイヤボンディング用接続端子７ａ及び７ｂが設けられている。また、半導体チップ１上にはバンプ電極３と電気的に接続するように配線６ｃが形成されていると共に当該配線６ｃは前記凹部を含むチップ拡張部５ｃ上を延伸してワイヤボンディング用接続端子７ａ及び７ｂと接続しており、これにより、バンプ電極３とワイヤボンディング用接続端子７ａ及び７ｂとが電気的に接続されている。配線６ｃとしては、例えばめっき金属膜等の導電材料を用いてもよい。ここで、配線６ｃをチップ拡張部５ｃ上を延伸させる際に、配線６ｃの形成後に、ワイヤボンディング用接続端子７ａと接続する配線部分を側壁上に持つ前記凸部をチップ拡張部５ｃに付加してもよい。或いは、チップ拡張部５ｃ上において前記凸部の両側壁及び上面を経由するように配線６ｃを形成してもよい。   As a feature of the present embodiment, the chip extension portion 5c has both a convex portion and a concave portion. Here, the recess is provided closer to the semiconductor chip 1 than the protrusion, and has a bottom surface lower than the circuit formation surface of the semiconductor chip 1. Also, wire bonding connection terminals 7a and 7b are provided on the convex portion of the chip extension portion 5b and on the portion located on the opposite side of the semiconductor chip 1 when viewed from the convex portion. A wiring 6c is formed on the semiconductor chip 1 so as to be electrically connected to the bump electrode 3, and the wiring 6c extends on the chip extension portion 5c including the concave portion to connect the wire bonding connection terminal 7a. Thus, the bump electrode 3 and the wire bonding connection terminals 7a and 7b are electrically connected to each other. As the wiring 6c, for example, a conductive material such as a plated metal film may be used. Here, when the wiring 6c is extended on the chip extension portion 5c, after the wiring 6c is formed, the convex portion having the wiring portion connected to the wire bonding connection terminal 7a on the side wall is added to the chip extension portion 5c. May be. Alternatively, the wiring 6c may be formed on the chip extension portion 5c so as to pass through both side walls and the upper surface of the convex portion.

尚、基板８における半導体チップ１及び２の搭載面にはボンディングパッド９ａ及び９ｂが設置されており、ボンディングパッド９ａとワイヤボンディング用接続端子７ａとはボンディングワイヤ１０ａを通じて電気的に接続されていると共にボンディングパッド９ｂとワイヤボンディング用接続端子７ｂとはボンディングワイヤ１０ｂを通じて電気的に接続されている。ボンディングワイヤ１０ａ及び１０ｂとしては、例えば金や銅などからなるワイヤを用いてもよい。また、基板８における半導体チップ１及び２の搭載面の反対面には、ボンディングパッド９ａ及び９ｂと電気的に接続する外部電極１２ａ及び１２ｂが形成されている。外部電極１２ａ及び１２ｂとしては、例えばボール電極を用いてもよい。以上のようにして、半導体チップ１及び２は、配線６ｃ、ワイヤボンディング用接続端子７ａ及び７ｂ、ボンディングワイヤ１０ａ及び１０ｂ、並びにボンディングパッド９ａ及び９ｂを通じて、外部電極１２ａ及び１２ｂと電気的に接続されている。   Bonding pads 9a and 9b are provided on the mounting surface of the semiconductor chips 1 and 2 on the substrate 8, and the bonding pads 9a and the wire bonding connection terminals 7a are electrically connected through the bonding wires 10a. The bonding pad 9b and the wire bonding connection terminal 7b are electrically connected through the bonding wire 10b. As the bonding wires 10a and 10b, for example, wires made of gold or copper may be used. Further, external electrodes 12a and 12b that are electrically connected to the bonding pads 9a and 9b are formed on the surface of the substrate 8 opposite to the mounting surface of the semiconductor chips 1 and 2. For example, ball electrodes may be used as the external electrodes 12a and 12b. As described above, the semiconductor chips 1 and 2 are electrically connected to the external electrodes 12a and 12b through the wiring 6c, the wire bonding connection terminals 7a and 7b, the bonding wires 10a and 10b, and the bonding pads 9a and 9b. ing.

以上に説明したように、本実施形態によると、半導体チップ１の周縁を取り囲むチップ拡張部５ｃに凸部及び凹部を設けているため、第１及び第２の実施形態と同様の効果を得ることができると共に、次のような効果を得ることができる。すなわち、チップ拡張部５ｃに凸部及び凹部を設けているため、ワイヤボンディング用接続端子７ａ及び７ｂの形成位置に高低差を生じさせることができる。このため、ボンディングワイヤ１０ａ及び１０ｂのそれぞれの配置高さに差を設けてボンディングワイヤ１０ａ及び１０ｂの間の干渉を低減することができる。従って、本実施形態のパッケージ構成によれば、ワイヤ本数が多い場合にも、対応するワイヤボンディング用接続端子を異なる複数の高さ位置に配列することができるので、ボンディングワイヤ間の干渉を回避するためにパッケージ高さを増大させる程度を抑制することができる。   As described above, according to the present embodiment, since the convex portion and the concave portion are provided in the chip extension portion 5c surrounding the periphery of the semiconductor chip 1, the same effects as those of the first and second embodiments can be obtained. In addition, the following effects can be obtained. That is, since the chip extended portion 5c is provided with the convex portion and the concave portion, it is possible to cause a difference in height in the formation positions of the wire bonding connection terminals 7a and 7b. Therefore, it is possible to reduce the interference between the bonding wires 10a and 10b by providing a difference in the arrangement height of the bonding wires 10a and 10b. Therefore, according to the package configuration of this embodiment, even when the number of wires is large, the corresponding wire bonding connection terminals can be arranged at a plurality of different height positions, so that interference between bonding wires is avoided. Therefore, the extent to which the package height is increased can be suppressed.

尚、本実施形態においては、チップ拡張部５ｃに凸部及び凹部を１つずつ設けたが、凸部及び凹部をそれぞれ複数設けてもよい。また、ワイヤボンディング用接続端子数並びにそれに対応するボンディングパッド数及びボンディングワイヤ数も特に限定されるものではない。   In the present embodiment, one protrusion and one recess are provided in the chip extension portion 5c, but a plurality of protrusions and recesses may be provided. Further, the number of wire bonding connection terminals, the number of bonding pads and the number of bonding wires corresponding thereto are not particularly limited.

また、本実施形態において、チップ拡張部５ｃの凸部及び凹部は、半導体チップ１の回路形成面に対して垂直な側壁を有していた。しかし、これに代えて、チップ拡張部５ｃの凸部及び凹部の側壁が、半導体チップ１の回路形成面の法線方向（つまり半導体チップ１及び２の積層方向）に対して傾斜を有していてもよい。また、チップ拡張部５ｃの凸部及び凹部が丸みを帯びた形状を有していてもよい。   In the present embodiment, the convex portion and the concave portion of the chip extension portion 5 c have side walls perpendicular to the circuit formation surface of the semiconductor chip 1. However, instead of this, the convex and concave side walls of the chip extension 5c are inclined with respect to the normal direction of the circuit formation surface of the semiconductor chip 1 (that is, the stacking direction of the semiconductor chips 1 and 2). May be. Moreover, the convex part and recessed part of the chip expansion part 5c may have a rounded shape.

また、本実施形態において、チップ拡張部５ｃの凸部の頂部は、樹脂パッケージ１３の内部に位置していた。しかし、これに代えて、チップ拡張部５ｃの凸部が半導体チップ２と干渉しない限り、チップ拡張部５ｃの凸部の頂部が樹脂パッケージ１３の表面に達していてもよい。   In the present embodiment, the top of the convex portion of the chip extension portion 5 c is located inside the resin package 13. However, instead of this, as long as the convex part of the chip extension part 5 c does not interfere with the semiconductor chip 2, the top part of the convex part of the chip extension part 5 c may reach the surface of the resin package 13.

また、本実施形態のように、チップ拡張部５ｃの凸部上にワイヤボンディング用接続端子７ａを設ける場合には、当該凸部は、ワイヤボンディング用接続端子７ａの形成が可能で且つワイヤボンディング用接続端子７ａに対してボンディングワイヤ１０ａの接続（つまりワイヤボンディングの実施）が可能な幅を有していることが好ましい。   Further, when the wire bonding connection terminal 7a is provided on the convex portion of the chip extension portion 5c as in this embodiment, the convex portion can form the wire bonding connection terminal 7a and can be used for wire bonding. It is preferable to have a width that allows the bonding wire 10a to be connected to the connection terminal 7a (that is, to perform wire bonding).

また、本実施形態のように、チップ拡張部５ｃの厚さを半導体チップ１の厚さと同程度に設定する場合には、前記凹部の深さを最大、半導体チップ１の厚さと同じ深さまで設定可能である。但し、前記凹部の深さは、充填材４の流れ出し防止効果を確実に得るためには深いほどよいが、バンプ電極３とワイヤボンディング用接続端子７ａ及び７ｂとを接続する配線６ｃの形成が可能な深さ（つまり、バンプ電極３とワイヤボンディング用接続端子７ａ及び７ｂとの電気的接続を確保可能な深さ）に設定する必要がある。また、前記凹部の幅（半導体チップ１とチップ拡張部５ｃとの接続方向の幅）も、充填材４の流れ出し防止効果を確実に得るためには大きいほどよいが、例えば半導体チップ１の側端部から半導体チップ２の側端部までの距離（半導体チップ１の回路形成面に沿った方向の距離）よりも前記凹部の幅を大きくしてもよい。   Further, when the thickness of the chip extension portion 5 c is set to be approximately the same as the thickness of the semiconductor chip 1 as in the present embodiment, the depth of the concave portion is set to the maximum and the same depth as the thickness of the semiconductor chip 1. Is possible. However, the depth of the concave portion is preferably as deep as possible to ensure the effect of preventing the filler 4 from flowing out, but it is possible to form the wiring 6c that connects the bump electrode 3 and the wire bonding connection terminals 7a and 7b. It is necessary to set it to a certain depth (that is, a depth that can ensure electrical connection between the bump electrode 3 and the wire bonding connection terminals 7a and 7b). Further, the width of the concave portion (the width in the connection direction between the semiconductor chip 1 and the chip extension portion 5c) is preferably as large as possible in order to ensure the effect of preventing the filler 4 from flowing out. The width of the recess may be made larger than the distance from the portion to the side edge of the semiconductor chip 2 (the distance in the direction along the circuit formation surface of the semiconductor chip 1).

また、本実施形態において、半導体チップ１及び２の積層体を基板８上に搭載したが、これに代えて、例えばリードフレーム等の他の基材上に搭載してもよい。また、チップの積層数も特に限定されるものではなく、３つ以上の半導体チップを積層させてもよい。   In the present embodiment, the stacked body of the semiconductor chips 1 and 2 is mounted on the substrate 8, but instead, it may be mounted on another base material such as a lead frame. Further, the number of stacked chips is not particularly limited, and three or more semiconductor chips may be stacked.

（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について、図面を参照しながら説明する。 (Fourth embodiment)
Hereinafter, a semiconductor device according to a fourth embodiment of the present invention will be described with reference to the drawings.

図８は、本実施形態に係る半導体装置の構成を示す断面図である。尚、図８において、図１に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。   FIG. 8 is a cross-sectional view showing the configuration of the semiconductor device according to the present embodiment. In FIG. 8, the same components as those in the first embodiment shown in FIG.

図８に示すように、本実施形態においては、半導体チップ１の周縁部を取り囲むようにチップ拡張部５ｄが設けられており、半導体チップ１とチップ拡張部５ｄとから拡張型半導体チップが構成されている。チップ拡張部５ｄは、例えば樹脂から構成されており、半導体チップ１に対応する中央部がくり抜かれた矩形の平面形状を有している。具体的には、例えば打ち抜き加工やくり抜き加工等の加工方法を用いて樹脂基材を所定の形状に加工することにより、チップ拡張部５ｄを形成してもよい。また、複数の樹脂基材を組み合わせることにより、中央部に開口部を有するチップ拡張部５ｄを形成してもよい。   As shown in FIG. 8, in the present embodiment, a chip extension portion 5d is provided so as to surround the peripheral portion of the semiconductor chip 1, and the semiconductor chip 1 and the chip extension portion 5d constitute an extended semiconductor chip. ing. The chip extension portion 5d is made of, for example, resin, and has a rectangular planar shape in which a central portion corresponding to the semiconductor chip 1 is cut out. Specifically, the chip extension portion 5d may be formed by processing the resin base material into a predetermined shape using a processing method such as punching or punching. Moreover, you may form the chip | tip extension part 5d which has an opening part in a center part by combining a some resin base material.

本実施形態の特徴として、チップ拡張部５ｄは、半導体チップ１の回路形成面よりも高く突き出た凸部を有している。また、チップ拡張部５ｄにおける凸部の上及び当該凸部から見て半導体チップ１の反対側に位置する部分の上には、ワイヤボンディング用接続端子７ａ及び７ｂが設けられている。また、半導体チップ１上にはバンプ電極３と電気的に接続するように配線６ｄが形成されていると共に当該配線６ｄは前記凹部を含むチップ拡張部５ｄ上を延伸してワイヤボンディング用接続端子７ａ及び７ｂと接続しており、これにより、バンプ電極３とワイヤボンディング用接続端子７ａ及び７ｂとが電気的に接続されている。配線６ｄとしては、例えばめっき金属膜等の導電材料を用いてもよい。ここで、配線６ｄをチップ拡張部５ｄ上を延伸させる際に、配線６ｄの形成後に、ワイヤボンディング用接続端子７ａと接続する配線部分を内部に持つ前記凸部をチップ拡張部５ｄに付加してもよい。   As a feature of the present embodiment, the chip extension portion 5 d has a protruding portion that protrudes higher than the circuit formation surface of the semiconductor chip 1. Also, wire bonding connection terminals 7a and 7b are provided on the convex portion of the chip extension portion 5d and on the portion located on the opposite side of the semiconductor chip 1 when viewed from the convex portion. Further, a wiring 6d is formed on the semiconductor chip 1 so as to be electrically connected to the bump electrode 3, and the wiring 6d extends on the chip extension portion 5d including the recess to connect the wire bonding connection terminal 7a. Thus, the bump electrode 3 and the wire bonding connection terminals 7a and 7b are electrically connected to each other. As the wiring 6d, for example, a conductive material such as a plated metal film may be used. Here, when the wiring 6d is extended on the chip extension portion 5d, after the wiring 6d is formed, the protrusion having the wiring portion connected to the wire bonding connection terminal 7a is added to the chip extension portion 5d. Also good.

尚、基板８における半導体チップ１及び２の搭載面にはボンディングパッド９ａ及び９ｂが設置されており、ボンディングパッド９ａとワイヤボンディング用接続端子７ａとはボンディングワイヤ１０ａを通じて電気的に接続されていると共にボンディングパッド９ｂとワイヤボンディング用接続端子７ｂとはボンディングワイヤ１０ｂを通じて電気的に接続されている。ボンディングワイヤ１０ａ及び１０ｂとしては、例えば金や銅などからなるワイヤを用いてもよい。また、基板８における半導体チップ１及び２の搭載面の反対面には、ボンディングパッド９ａ及び９ｂと電気的に接続する外部電極１２ａ及び１２ｂが形成されている。外部電極１２ａ及び１２ｂとしては、例えばボール電極を用いてもよい。以上のようにして、半導体チップ１及び２は、配線６ｄ、ワイヤボンディング用接続端子７ａ及び７ｂ、ボンディングワイヤ１０ａ及び１０ｂ、並びにボンディングパッド９ａ及び９ｂを通じて、外部電極１２ａ及び１２ｂと電気的に接続されている。   Bonding pads 9a and 9b are provided on the mounting surface of the semiconductor chips 1 and 2 on the substrate 8, and the bonding pads 9a and the wire bonding connection terminals 7a are electrically connected through the bonding wires 10a. The bonding pad 9b and the wire bonding connection terminal 7b are electrically connected through the bonding wire 10b. As the bonding wires 10a and 10b, for example, wires made of gold or copper may be used. Further, external electrodes 12a and 12b that are electrically connected to the bonding pads 9a and 9b are formed on the surface of the substrate 8 opposite to the mounting surface of the semiconductor chips 1 and 2. For example, ball electrodes may be used as the external electrodes 12a and 12b. As described above, the semiconductor chips 1 and 2 are electrically connected to the external electrodes 12a and 12b through the wiring 6d, the wire bonding connection terminals 7a and 7b, the bonding wires 10a and 10b, and the bonding pads 9a and 9b. ing.

以上に説明したように、本実施形態によると、半導体チップ１の周縁を取り囲むチップ拡張部５ｄに凸部を設けているため、第１の実施形態と同様の効果を得ることができると共に、次のような効果を得ることができる。   As described above, according to the present embodiment, since the convex portion is provided in the chip extension portion 5d surrounding the periphery of the semiconductor chip 1, the same effect as that of the first embodiment can be obtained, and the following The following effects can be obtained.

すなわち、チップ拡張部５ｄに凸部を設けているため、ワイヤボンディング用接続端子７ａ及び７ｂの形成位置に高低差を生じさせることができる。このため、ボンディングワイヤ１０ａ及び１０ｂのそれぞれの配置高さに差を設けてボンディングワイヤ１０ａ及び１０ｂの間の干渉を低減することができる。従って、本実施形態のパッケージ構成によれば、ワイヤ本数が多い場合にも、対応するワイヤボンディング用接続端子を異なる複数の高さ位置に配列することができるので、ボンディングワイヤ間の干渉を回避するためにパッケージ高さを増大させる程度を抑制することができる。   That is, since the convex portion is provided in the chip extension portion 5d, a difference in height can be caused in the formation positions of the wire bonding connection terminals 7a and 7b. Therefore, it is possible to reduce the interference between the bonding wires 10a and 10b by providing a difference in the arrangement height of the bonding wires 10a and 10b. Therefore, according to the package configuration of this embodiment, even when the number of wires is large, the corresponding wire bonding connection terminals can be arranged at a plurality of different height positions, so that interference between bonding wires is avoided. Therefore, the extent to which the package height is increased can be suppressed.

また、ワイヤボンディング用接続端子７ａと接続される配線６ｄをチップ拡張部５ｄの凸部の内部に形成しているため、ワイヤボンディング用接続端子７ａとの接続部分の配線６ｄを例えばアンダーフィル樹脂等の充填材４から離隔することが可能となる。従って、本実施形態のパッケージ構成によれば、ワイヤボンディング用接続端子数が多い場合にも、充填材４に起因する悪影響を防止することができる。   Further, since the wiring 6d connected to the wire bonding connection terminal 7a is formed inside the convex portion of the chip extension portion 5d, the wiring 6d at the connection portion with the wire bonding connection terminal 7a is, for example, an underfill resin or the like. It is possible to separate from the filler 4. Therefore, according to the package configuration of the present embodiment, it is possible to prevent adverse effects caused by the filler 4 even when the number of wire bonding connection terminals is large.

尚、本実施形態においては、チップ拡張部５ｄに凸部を１つ設けたが、凸部を複数設けてもよい。また、ワイヤボンディング用接続端子数並びにそれに対応するボンディングパッド数及びボンディングワイヤ数も特に限定されるものではない。   In the present embodiment, one convex portion is provided in the chip extension portion 5d, but a plurality of convex portions may be provided. Further, the number of wire bonding connection terminals, the number of bonding pads and the number of bonding wires corresponding thereto are not particularly limited.

また、本実施形態において、チップ拡張部５ｄの凸部は、半導体チップ１の回路形成面に対して垂直な側壁を有していた。しかし、これに代えて、チップ拡張部５ｄの凸部の側壁が、半導体チップ１の回路形成面の法線方向（つまり半導体チップ１及び２の積層方向）に対して傾斜を有していてもよい。また、チップ拡張部５ｄの凸部が丸みを帯びた形状を有していてもよい。   In the present embodiment, the convex portion of the chip extension portion 5 d has a side wall perpendicular to the circuit formation surface of the semiconductor chip 1. However, instead of this, the side wall of the convex portion of the chip extension portion 5d may be inclined with respect to the normal direction of the circuit formation surface of the semiconductor chip 1 (that is, the stacking direction of the semiconductor chips 1 and 2). Good. Moreover, the convex part of the chip extension part 5d may have a rounded shape.

また、本実施形態において、チップ拡張部５ｄの凸部の頂部は、樹脂パッケージ１３の内部に位置していた。しかし、これに代えて、チップ拡張部５ｄの凸部が半導体チップ２と干渉しない限り、チップ拡張部５ｄの凸部の頂部が樹脂パッケージ１３の表面に達していてもよい。   In the present embodiment, the top of the convex portion of the chip extension portion 5 d is located inside the resin package 13. However, instead of this, as long as the convex part of the chip extension part 5 d does not interfere with the semiconductor chip 2, the top part of the convex part of the chip extension part 5 d may reach the surface of the resin package 13.

また、本実施形態のように、チップ拡張部５ｄの凸部上にワイヤボンディング用接続端子７ａを設ける場合には、当該凸部は、ワイヤボンディング用接続端子７ａの形成が可能で且つワイヤボンディング用接続端子７ａに対してボンディングワイヤ１０ａの接続（つまりワイヤボンディングの実施）が可能な幅を有していることが好ましい。   Further, when the wire bonding connection terminal 7a is provided on the convex portion of the chip extension portion 5d as in this embodiment, the convex portion can form the wire bonding connection terminal 7a and can be used for wire bonding. It is preferable to have a width that allows the bonding wire 10a to be connected to the connection terminal 7a (that is, to perform wire bonding).

また、本実施形態において、半導体チップ１及び２の積層体を基板８上に搭載したが、これに代えて、例えばリードフレーム等の他の基材上に搭載してもよい。また、チップの積層数も特に限定されるものではなく、３つ以上の半導体チップを積層させてもよい。   In the present embodiment, the stacked body of the semiconductor chips 1 and 2 is mounted on the substrate 8, but instead, it may be mounted on another base material such as a lead frame. Further, the number of stacked chips is not particularly limited, and three or more semiconductor chips may be stacked.

（第４の実施形態の変形例）
以下、本発明の第４の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。 (Modification of the fourth embodiment)
Hereinafter, a semiconductor device according to a modification of the fourth embodiment of the present invention will be described with reference to the drawings.

図９は、本変形例に係る半導体装置の構成を示す断面図である。尚、図９において、図１に示す第１の実施形態及び図８に示す第４の実施形態と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。   FIG. 9 is a cross-sectional view showing a configuration of a semiconductor device according to this modification. In FIG. 9, the same components as those in the first embodiment shown in FIG. 1 and the fourth embodiment shown in FIG.

図９に示すように、本変形例が第４の実施形態と異なっている点は、チップ拡張部５ｄの凸部が半導体チップ２の側面に接していることである。   As shown in FIG. 9, this modification is different from the fourth embodiment in that the convex portion of the chip extension portion 5 d is in contact with the side surface of the semiconductor chip 2.

本変形例によると、第４の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、半導体チップ２のサイズに合わせてチップ拡張部５ｄの凸部を半導体チップ２と接するように形成することにより、半導体チップ１と半導体チップ２との間の空間を密閉することができるので、当該空間に例えばアンダーフィル樹脂等の充填材４を密封することが可能になる。従って、充填材４の流れ出しをより確実に防止することができると共に、半導体チップ１と半導体チップ２との間の空間への外部からの異物の浸入を確実に防止することができる。   According to this modification, in addition to the same effects as those of the fourth embodiment, the following effects can be obtained. That is, the space between the semiconductor chip 1 and the semiconductor chip 2 can be sealed by forming the convex portion of the chip extension portion 5d in contact with the semiconductor chip 2 according to the size of the semiconductor chip 2. For example, the filler 4 such as underfill resin can be sealed in the space. Accordingly, it is possible to more reliably prevent the filler 4 from flowing out, and to reliably prevent foreign matter from entering the space between the semiconductor chip 1 and the semiconductor chip 2.

尚、本変形例においては、例えば、予め半導体チップ１の回路形成面上に充填材４を塗布しておき、その後、半導体チップ１上に半導体チップ２を搭載することによって、半導体チップ１と半導体チップ２との間に充填材４を充填してもよい。   In this modification, for example, the filler 4 is applied on the circuit formation surface of the semiconductor chip 1 in advance, and then the semiconductor chip 2 is mounted on the semiconductor chip 1, so that the semiconductor chip 1 and the semiconductor are mounted. A filler 4 may be filled between the chips 2.

本発明は、チップサイズの増大や配線配置に対する制約を招くことなく、チップオンチップ構造において半導体チップ間に充填する充填剤の流れ出しを確実に防止できるので、半導体チップの積層体が実装された半導体装置に好適である。   The present invention can surely prevent the filler filled between the semiconductor chips from flowing out in the chip-on-chip structure without causing an increase in chip size or a restriction on the wiring arrangement, so that the semiconductor on which the stacked body of semiconductor chips is mounted Suitable for the device.

１ 半導体チップ
２ 半導体チップ
３ バンプ電極
４ 充填材
５ａ、５ｂ、５ｃ、５ｄ チップ拡張部
６ａ、６ｂ、６ｃ、６ｄ 配線
７、７ａ、７ｂ ワイヤボンディング用接続端子
８ 基板
９、９ａ、９ｂ ボンディングパッド
１０、１０ａ、１０ｂ ボンディングワイヤ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１
１１ 接合部材
１２ａ、１２ｂ 外部電極
１３ 樹脂パッケージ
２０ リードフレーム
２１ リードフレーム
２２ 外部電極 DESCRIPTION OF SYMBOLS 1 Semiconductor chip 2 Semiconductor chip 3 Bump electrode 4 Filler 5a, 5b, 5c, 5d Chip expansion part 6a, 6b, 6c, 6d Wiring 7, 7a, 7b Connection terminal for wire bonding 8 Substrate 9, 9a, 9b Bonding pad 10 10a, 10b Bonding wire, 10b, 10c, 10d, 10e, 1
DESCRIPTION OF SYMBOLS 11 Joining member 12a, 12b External electrode 13 Resin package 20 Lead frame 21 Lead frame 22 External electrode

Claims (16)

少なくとも１つ以上の電極を有する第１の半導体チップと、
前記第１の半導体チップ上に搭載され、且つ前記電極を通じて前記第１の半導体チップと電気的に接続された第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとの間に充填された充填材とを備え、
前記第１の半導体チップの周縁部を取り囲むようにチップ拡張部が設けられ、それにより、前記第１の半導体チップと前記チップ拡張部とから拡張型半導体チップが構成され、
前記チップ拡張部上には、前記電極と電気的に接続された少なくとも１つ以上の接続端子が設けられており、
前記チップ拡張部は、少なくとも１つ以上の凸部又は凹部を有していることを特徴とする半導体装置。 A first semiconductor chip having at least one or more electrodes;
A second semiconductor chip mounted on the first semiconductor chip and electrically connected to the first semiconductor chip through the electrodes;
A filler filled between the first semiconductor chip and the second semiconductor chip;
A chip extension part is provided so as to surround a peripheral part of the first semiconductor chip, whereby an extended semiconductor chip is constituted by the first semiconductor chip and the chip extension part,
On the chip extension portion, at least one connection terminal electrically connected to the electrode is provided,
The chip extension part has at least one convex part or concave part. 請求項１に記載の半導体装置において、
前記充填材は前記凸部又は前記凹部によってせき止められていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the filler is blocked by the convex portion or the concave portion. 請求項１又は２に記載の半導体装置において、
前記チップ拡張部は、凸部及び凹部の両方を有していることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The chip extension portion has both a convex portion and a concave portion. 請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の半導体チップと前記第２の半導体チップとのチップ積層体は、樹脂パッケージにより封止されており、
前記凸部の頂部は、前記樹脂パッケージの内部又は表面に配置されていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 3,
The chip stack of the first semiconductor chip and the second semiconductor chip is sealed with a resin package,
The top part of the said convex part is arrange | positioned at the inside or the surface of the said resin package, The semiconductor device characterized by the above-mentioned. 請求項１〜４のいずれか１項に記載の半導体装置において、
前記凹部の深さは、前記第１の半導体チップの厚さ以下であることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 4,
The depth of the concave portion is equal to or less than the thickness of the first semiconductor chip. 請求項１〜５のいずれか１項５に記載の半導体装置において、
前記接続端子は、前記チップ拡張部における前記凹部以外の他の部分上に設けられており、
前記凹部は、前記他の部分よりも前記第１の半導体チップの近くに設けられており、
前記凹部の深さは、前記電極と前記接続端子との電気的接続を確保可能な深さに設定されていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 5,
The connection terminal is provided on a portion other than the recess in the chip extension portion,
The recess is provided closer to the first semiconductor chip than the other part,
The depth of the concave portion is set to a depth that can ensure electrical connection between the electrode and the connection terminal. 請求項１〜６のいずれか１項５に記載の半導体装置において、
前記接続端子は、前記凸部上に設けられており、
前記凸部は、前記接続端子の形成が可能で且つ前記接続端子に対してワイヤボンディングの実施が可能な幅を有していることを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein:
The connection terminal is provided on the convex portion,
2. The semiconductor device according to claim 1, wherein the protrusion has a width that allows the connection terminal to be formed and allows wire bonding to be performed on the connection terminal. 請求項１〜７のいずれか１項に記載の半導体装置において、
前記凹部の幅は、前記第１の半導体チップの側端部から前記第２の半導体チップの側端部までの距離よりも大きいことを特徴とする半導体装置。 In the semiconductor device according to claim 1,
The width of the concave portion is larger than the distance from the side end portion of the first semiconductor chip to the side end portion of the second semiconductor chip. 請求項１〜８のいずれか１項に記載の半導体装置において、
前記凸部の内部に、前記電極と前記接続端子とを電気的に接続する配線が形成されていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 8,
A wiring for electrically connecting the electrode and the connection terminal is formed inside the convex portion. 請求項１〜９のいずれか１項に記載の半導体装置において、
前記凸部は、前記第２の半導体チップと接していることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 9,
The semiconductor device, wherein the convex portion is in contact with the second semiconductor chip. 請求項１〜１０のいずれか１項に記載の半導体装置において、
前記凸部又は前記凹部の側壁は、前記第１の半導体チップと前記第２の半導体チップとの積層方向に対して傾斜を有していることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A side wall of the convex portion or the concave portion is inclined with respect to a stacking direction of the first semiconductor chip and the second semiconductor chip. 請求項１〜１１のいずれか１項に記載の半導体装置において、
前記第１の半導体チップと前記第２の半導体チップとのチップ積層体を搭載する基材をさらに備えていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A semiconductor device further comprising a base material on which a chip stack of the first semiconductor chip and the second semiconductor chip is mounted. 請求項１２に記載の半導体装置において、
前記基材は基板であり、
前記基板における前記チップ積層体の搭載面には、少なくとも１つ以上のボンディングパッドが設けられており、
前記接続端子と前記ボンディングパッドとはボンディングワイヤによって電気的に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 12,
The substrate is a substrate;
At least one or more bonding pads are provided on the mounting surface of the chip stack in the substrate,
The semiconductor device, wherein the connection terminal and the bonding pad are electrically connected by a bonding wire. 請求項１３に記載の半導体装置において、
前記基板における前記チップ積層体の搭載面の反対面には、少なくとも１つ以上の外部電極が設けられていることを特徴とする半導体装置。 The semiconductor device according to claim 13,
At least one or more external electrodes are provided on a surface opposite to the mounting surface of the chip stack in the substrate. 請求項１２に記載の半導体装置において、
前記基材はリードフレームであり、
前記接続端子と前記リードフレームとはボンディングワイヤによって電気的に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 12,
The substrate is a lead frame;
The semiconductor device, wherein the connection terminal and the lead frame are electrically connected by a bonding wire. 請求項１５に記載の半導体装置において、
前記リードフレームにおける前記チップ積層体の搭載面の反対面には、少なくとも１つ以上の外部電極が設けられていることを特徴とする半導体装置。 The semiconductor device according to claim 15,
At least one or more external electrodes are provided on the surface opposite to the mounting surface of the chip stack in the lead frame.
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