JP2006080265A - 半導体装置の製造方法 - Google Patents
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Abstract
【目的】 ソース/ドレインを形成する際のイオン注入によって導入される不純物イオンのチャネリング抑制及び電気的特性の対称性を向上させることで、トランジスタ素子の歩留まり及び信頼性を向上させることができる半導体装置の製造方法を提供する。
【解決手段】第1イオン注入工程でのイオン注入により、ソース/ドレイン領域の半導体基板の表面にチャネリング抑制層10を形成し、次の第2イオン注入工程により、ソース/ドレイン領域を形成する。
【選択図】 図1
【解決手段】第1イオン注入工程でのイオン注入により、ソース/ドレイン領域の半導体基板の表面にチャネリング抑制層10を形成し、次の第2イオン注入工程により、ソース/ドレイン領域を形成する。
【選択図】 図1
Description
半導体装置の製造方法に関し、特にイオン注入法によるトランジスタ素子のソース/ドレイン領域形成方法に関する。
トランジスタ素子のソース/ドレイン領域の形成において、イオン注入するときにチャネリングが発生することがある。
チャネリングとは、イオン注入される不純物が、単結晶基板を構成する結晶格子の間をすり抜けて、単結晶に内部まで侵入する現象である。チャネリングが起こると、プロセス設計で定めた所望の不純物領域の深さ以上に、不純物領域が拡大するため、後にMISFET等の半導体素子を形成した場合に、電気的特性に問題が生じる場合がある。このチャネリングは、傾斜角をつけずにイオン注入した場合に生じる可能性が高くなる。
チャネリングを抑制するために、例えば、特許文献1〜5に記載されているように、半導体基板をイオン注入方向に対して約7°の傾斜角をつけてイオン注入することにより形成されている。
しかし、例えば、MISFET(Metal Insulator Semiconductor Field Effect Transistor)素子等の形成において、トランジスタ素子の微細化が進むと、ソース/ドレイン領域は小さくなるので、ゲート電極を形成した後に、傾斜角θでイオン注入したとき、イオン注入されない距離xの大きさは無視できなくなる。また、このイオン注入されない領域は、ゲート電極を中心として対称に形成されるソース/ドレイン領域において、電気的な対称性が崩れるという課題が生じる。なお、イオン注入されない距離xは、ゲート電極の高さをhとした場合に、x=h・tanθで表すことができる。
そこで、チャネリングを抑制し、かつ電気的な対称性を維持するために4ステップイオン注入法が用いられる。4ステップイオン注入法とは、上記のイオン注入されない領域が生じないように、半導体基板の基板面に水平な方向に90°ずつ回転させてイオン注入する。1ステップ毎のドーズ量、すなわち不純物イオンの注入量はソース/ドレイン領域に最終的に注入される量の1/4としている。
しかしながら、4ステップイオン注入でも、各ステップ毎にイオン注入されない領域が生じるため、各ステップのドーズ量を同じにしてイオン注入した場合であっても、ドーズ量の1/4のイオン濃度の差異が生じてしまう。したがって、ソース/ドレイン領域における濃度が薄い領域が寄生抵抗となる可能性があり、トランジスタ駆動時にしきい値電圧が変動する等の動作不良が生じる可能性がある。
本発明の目的は、ソース/ドレイン領域を形成する際のイオン注入によって導入される不純物イオンのチャネリングの抑制及び電気的特性の対称性を向上させることで、トランジスタ素子の歩留まり及び信頼性を向上させることができる半導体装置の製造方法を提供することにある。
上記課題を解決するために、本発明に係る半導体装置の製造方法は、ゲート電極を有する半導体基板にイオン注入することによって、ソース/ドレイン領域を形成する半導体装置の製造方法であって、前記半導体基板の表面に不純物の濃度分布の不良を引き起こすチャネリングを抑制するためのチャネリング抑制層を形成するようにイオン注入する第1イオン注入工程と、前記第1イオン注入工程の後に、ソース領域とドレイン領域とが略同一に不純物が導入されるようにイオン注入する第2イオン注入工程とを有することを要旨とする。
本発明に係る方法によれば、第1イオン注入工程でのイオン注入により、ソース/ドレイン領域の半導体基板の表面に不純物の濃度分布不良を引き起こすチャネリング抑制層を形成し、次の第2イオン注入工程により、ソース/ドレイン領域を形成する。これにより、ソース/ドレイン領域内にチャネリングによる不純物領域の不良を低減できる。また、ソース/ドレイン領域に電気的特性が対称となるように、ソース領域とドレイン領域に、略同一に不純物領域が形成されるので、電気特性不良を低減できる。
また、上記発明において、第1イオン注入工程は、前記半導体基板をイオン注入方向に対しての傾斜角を略7°にしてイオン注入するのが望ましい。半導体基板がシリコン基板であり、シリコン基板の主面が(100)面である場合には、傾斜角が7°としたときに最もチャネリングが起こりにくいためである。
また、上記発明において、前記第2イオン注入工程は、前記半導体基板をイオン注入方向に対しての傾斜角を略0°にしてイオン注入するのが望ましい。傾斜角が0°の場合には、イオン注入によるはソース領域及びドレイン領域への不純物導入は均等になるためである。
また、上記発明において、前記第1イオン注入工程は、0族元素または窒素をイオン注入してもよい。第1イオン注入工程では、チャネリング抑制層を形成できればよいからである。チャネリング抑制層を形成することにより、第2イオン注入工程で、ソース/ドレインを形成するための不純物領域を形成することができる。
また、上記発明において、第1イオン注入工程は、4ステップイオン注入法を用いてもよい。第1イオン注入工程でチャネリング抑制層を形成するために、傾斜角をつけてイオン注入する場合には、ゲート電極が注入されるイオンを遮蔽することにより、ソース/ドレイン領域にイオン注入されない領域が形成される。4ステップイオン注入法を用いれば、イオン注入されない領域が低減するので、ソース/ドレイン領域全体にチャネリング抑制層を形成することができる。
本発明に係る最良の実施形態を図1を用いて説明する。
図1(a)は、第1イオン注入工程を示す。
まず、第1イオン注入を行う半導体基板について説明する。半導体基板としてシリコン基板1には、素子分離領域2が形成されている。素子分離領域2は、STI(Shallow Trench Isolation)構造で形成されている。素子分離領域2は、シリコン基板1の内部に左右1つずつ形成されている。素子分離領域2に挟まれたシリコン基板1の領域は、半導体素子としてのMOSFET(Metal Oxide Semiconductor Field Effect Transistor)素子を形成するMOSFET形成領域3となっている。MOSFET形成領域3の中央付近のシリコン基板1の上にはゲート部4が形成されている。ゲート部4は、シリコン基板1上に形成されているゲート絶縁膜5、及びゲート絶縁膜5の上に形成されているゲート電極6を有している。ゲート部4が形成されていないMOSFET形成領域3は、ソース領域7あるいはドレイン領域8となる。ここで、MOSFETにおける、ソース領域7とドレイン領域8とは構造上、ほぼ対象に形成される。同図では、便宜上、ゲート部4の左側をソース領域7、右側をドレイン領域8として区別している。
まず、第1イオン注入を行う半導体基板について説明する。半導体基板としてシリコン基板1には、素子分離領域2が形成されている。素子分離領域2は、STI(Shallow Trench Isolation)構造で形成されている。素子分離領域2は、シリコン基板1の内部に左右1つずつ形成されている。素子分離領域2に挟まれたシリコン基板1の領域は、半導体素子としてのMOSFET(Metal Oxide Semiconductor Field Effect Transistor)素子を形成するMOSFET形成領域3となっている。MOSFET形成領域3の中央付近のシリコン基板1の上にはゲート部4が形成されている。ゲート部4は、シリコン基板1上に形成されているゲート絶縁膜5、及びゲート絶縁膜5の上に形成されているゲート電極6を有している。ゲート部4が形成されていないMOSFET形成領域3は、ソース領域7あるいはドレイン領域8となる。ここで、MOSFETにおける、ソース領域7とドレイン領域8とは構造上、ほぼ対象に形成される。同図では、便宜上、ゲート部4の左側をソース領域7、右側をドレイン領域8として区別している。
第1イオン注入工程では、上記のようなシリコン基板1に、イオン注入方向に対して約7°の傾斜角をつけてイオン注入する。注入する第1イオン9は、ソース領域7及びドレイン領域8をn型にする場合には、PやAs等の5族イオンを注入する。一方、p型にする場合には、B等の3族イオンを注入する。また、第1イオン注入のイオン注入条件は、注入するイオン濃度は低濃度で、かつ、ソース領域7及びドレイン領域8のシリコン基板1の表面近傍のみが擬似的なアモルファス状態になるような条件にする。
図1(b)は、第1イオン注入工程によって形成されたチャネリング抑制層を示す。
チャネリング抑制層10は、同図のようにソース領域7及びドレイン領域8のシリコン基板1の表面近傍に薄く形成されている。
注入するイオンの濃度を低くする理由は、注入するイオン濃度を高濃度とすると、従来のイオン注入の課題が発生する可能性が高くなるためである。すなわち、傾斜角をつけてイオン注入すると、ゲート部4からの距離xだけイオン注入されない領域が生じる。ここで、距離xは、ゲート部4が有する高さhとし、イオン注入を行う傾斜角θとした場合、
x=htanθ (1)
で表される。高濃度でイオン注入すると、この距離xで規定されるイオン注入されない領域とイオン注入されている領域との間に不均衡が生じる。このイオン注入されない領域は、電気的な特性として高抵抗になる可能性が高く、MOSFETの電気特性に悪影響を及ぼす可能性がある。したがって、注入されるイオンの濃度は低濃度としている。なお、第1イオン注入工程において、イオン注入が上記(1)式で遮蔽される領域13が形成されるが、当該領域13では後の第2イオン注入工程で上記の問題は解消される。
x=htanθ (1)
で表される。高濃度でイオン注入すると、この距離xで規定されるイオン注入されない領域とイオン注入されている領域との間に不均衡が生じる。このイオン注入されない領域は、電気的な特性として高抵抗になる可能性が高く、MOSFETの電気特性に悪影響を及ぼす可能性がある。したがって、注入されるイオンの濃度は低濃度としている。なお、第1イオン注入工程において、イオン注入が上記(1)式で遮蔽される領域13が形成されるが、当該領域13では後の第2イオン注入工程で上記の問題は解消される。
また、シリコン基板1の表面近傍を擬似的なアモルファス状態にする理由は、第1イオン注入条件の目的であるチャンリングを抑制するためである。単結晶であるシリコン基板1の表面の原子は、規則的に並列されているため、原子が存在しない領域が、トンネル上にシリコン基板1の内部まで続いている構造となっている。したがって、傾斜角をつけずにイオン注入すると、原子が存在しないトンネル上の領域にイオンが注入された場合に、シリコン基板1の奥深くまで達する。すなわち、不純物の濃度分布不良を引き起こすチャネリングが発生する。そこで、シリコン基板1の表面を第1イオン注入により、適度に荒らして擬似的なアモルファス状態にすることで、チャネリングの原因となるトンネル状の規則的に原子が存在しない領域が低減される。これにより、チャネリング抑制層10を形成されるので、チャネリングを抑制することができる。
図1(c)は、第2イオン注入工程を示す。
第2イオン注入工程では、傾斜角をつけずに、すなわち傾斜角を0°として第1イオン種9と同じイオン種である第2イオン11をイオン注入する。イオン注入条件は、ソース領域7及びドレイン領域8がMOSFETとして駆動するのに適正な条件とする。なお、p型またはn型の極性が同じになるイオン種であれば、違う第1イオン9と異なる第2イオン11を使用してもよい。これにより、不純物領域12が形成される。
第2イオン注入工程では、傾斜角をつけずに、すなわち傾斜角を0°として第1イオン種9と同じイオン種である第2イオン11をイオン注入する。イオン注入条件は、ソース領域7及びドレイン領域8がMOSFETとして駆動するのに適正な条件とする。なお、p型またはn型の極性が同じになるイオン種であれば、違う第1イオン9と異なる第2イオン11を使用してもよい。これにより、不純物領域12が形成される。
傾斜角をつけずにイオン注入しても、チャネリング抑制層10が形成されているので、チャネリングを抑制することができる。また、傾斜角をつけずにイオン注入するので、ゲート部4によるイオン注入が遮蔽される領域がほぼなくなる。したがって、ソース領域7とドレイン領域8の不純物領域12をほぼ対称に形成できる。なお、第1イオン注入工程では傾斜角をつけてイオン注入しているため、イオン注入されない領域が生じる。しかし、ここでのイオン注入工程は、ソース領域7及びドレイン領域8の電気的特性を決定づけるイオン注入ではなく、目的はチャネリング抑制層10の形成であるため、低濃度の不純物しか注入しない。第2イオン注入工程で注入されるイオン濃度を、第1イオン注入工程で注入されるイオン濃度を、例えば5倍以上にすれば、ソース領域7とドレイン領域8との不純物の濃度差は相対的に小さくなる。
図1(d)は、本実施形態で形成された不純物領域を示す。
不純物領域12は、後のアニール工程によって、不純物領域12のイオンを活性化させることにより、MOSFETのソース/ドレインとなる。なお、イオン注入する条件によっては、不純物領域12をそのままソース/ドレインとする場合もある。
第2イオン注入工程により、ソース領域7とドレイン領域8との不純物の濃度差は相対的に小さくなるので、電気的な特性としての対称性を向上させることができる。これにより、MOSFETの電気特性不良を低減することができる。
本実施形態の効果を以下に記載する。
(1)第1イオン注入工程でのイオン注入により、ソース領域7及びドレイン領域8のシリコン基板1の表面に不純物の濃度分布の不良を引き起こすチャネリングを抑制するためのチャネリング抑制層10を形成し、次の第2イオン注入工程により、ソース領域7及びドレイン領域8に不純物領域12を形成する。これにより、ソース領域7及びドレイン領域8におけるチャネリングによる不純物領域12の濃度分布不良を低減できる。また、ソース領域7及びドレイン領域8に電気的特性が対称となるように、ソース領域とドレイン領域に、略同一に不純物領域が形成されるので、電気特性不良を低減できる。
(変形例)
本発明の実施形態は上記に限らず、以下のように変形してもよい。
本発明の実施形態は上記に限らず、以下のように変形してもよい。
(変形例1)第1イオン注入工程は、アルゴン等の0族元素あるいは窒素などをイオン注入してもよい。シリコン基板の表面近傍にこれらのイオンを注入することにより、シリコン基板の表面が荒らされ、擬似的なアモルファス状態となる。この領域がチャネリング抑制層10となる。
その後、第2イオン注入工程でイオン注入することにより、チャネリング抑制層10があることにより、チャネリングを発生させることなくソース/ドレインを電気的な対象性を維持した状態に形成できる。
(変形例2)第1イオン注入工程で7°の傾斜角をつけてイオン注入している方法に代えて、4ステップイオン注入法を用いてもよい。シリコン基板の基板面に水平な方向に90°ずつ回転させてイオン注入するので、ゲート部4によって生じるイオン注入されない領域13を低減できる。したがって、ソース領域7及びドレイン領域8のシリコン基板1の表面全体にチャネリング抑制層10を形成することができる。
(変形例3)素子分離領域2でのSTI構造に代えて、LOCOS(Local Oxidation of Silicon)構造あるいは、プレーナLOCOS構造としてもよい。
(変形例4)ゲート部4は、ゲート絶縁膜5及びゲート電極6を有しているが、さらにゲート部4の側壁部にサイドウォールが形成されていてもよい。
1…半導体基板としてのシリコン基板、2…素子分離領域、3…トランジスタ形成領域、4…ゲート部、5…ゲート絶縁膜、6…ゲート電極、7…ソース領域、8…ドレイン領域、9…第1イオン、10…チャネリング抑制層、11…第2イオン、12…不純物領域。
Claims (5)
- ゲート電極を有する半導体基板にイオン注入することによって、ソース/ドレイン領域を形成する半導体装置の製造方法であって、
前記半導体基板の表面に不純物の濃度分布の不良を引き起こすチャネリングを抑制するためのチャネリング抑制層を形成するようにイオン注入する第1イオン注入工程と、
前記第1イオン注入工程の後に、ソース領域とドレイン領域とが略同一に不純物が導入されるようにイオン注入する第2イオン注入工程と、を有する半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法であって、
前記第1イオン注入工程は、前記半導体基板をイオン注入方向に対しての傾斜角を略7°にしてイオン注入する半導体装置の製造方法。 - 請求項1または2に記載の半導体装置の製造方法であって、
前記第2イオン注入工程は、前記半導体基板をイオン注入方向に対しての傾斜角を略0°にしてイオン注入する半導体装置の製造方法。 - 請求項1乃至3のいずれか一項に記載した半導体装置の製造方法であって、
前記第1イオン注入工程は、0族元素または窒素をイオン注入する半導体装置の製造方法。 - 請求項1乃至3のいずれか一項に記載した半導体装置の製造方法であって、
前記第1イオン注入工程は、4ステップイオン注入法を用いる半導体装置の製造方法。
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JP2004261996A JP2006080265A (ja) | 2004-09-09 | 2004-09-09 | 半導体装置の製造方法 |
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JP2013073950A (ja) * | 2011-09-26 | 2013-04-22 | Toshiba Corp | 半導体装置の製造方法 |
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2004
- 2004-09-09 JP JP2004261996A patent/JP2006080265A/ja not_active Withdrawn
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