JP2006080203A - Multilayer printed circuit board, semiconductor-chip loading substrate and semiconductor package and these manufacturing method - Google Patents

Multilayer printed circuit board, semiconductor-chip loading substrate and semiconductor package and these manufacturing method Download PDF

Info

Publication number
JP2006080203A
JP2006080203A JP2004260964A JP2004260964A JP2006080203A JP 2006080203 A JP2006080203 A JP 2006080203A JP 2004260964 A JP2004260964 A JP 2004260964A JP 2004260964 A JP2004260964 A JP 2004260964A JP 2006080203 A JP2006080203 A JP 2006080203A
Authority
JP
Japan
Prior art keywords
wiring board
multilayer wiring
semiconductor chip
coupling agent
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004260964A
Other languages
Japanese (ja)
Other versions
JP4605446B2 (en
Inventor
Yoshinori Ejiri
芳則 江尻
Fumio Inoue
文男 井上
Toyoki Ito
豊樹 伊藤
Masaharu Matsuura
雅晴 松浦
Akishi Nakaso
昭士 中祖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Showa Denko Materials Co Ltd
Original Assignee
Hitachi Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Chemical Co Ltd filed Critical Hitachi Chemical Co Ltd
Priority to JP2004260964A priority Critical patent/JP4605446B2/en
Publication of JP2006080203A publication Critical patent/JP2006080203A/en
Application granted granted Critical
Publication of JP4605446B2 publication Critical patent/JP4605446B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

<P>PROBLEM TO BE SOLVED: To provide a multilayer printed circuit board (a mother board and a semiconductor-chip loading substrate) ensuring the adhesive strength of an interlayer insulating layer and a wiring without forming irregularities (a surface roughness) in a micron order on the surface of the wiring, having an excellent reliability and efficiently transmitting a high-speed electric signal, and also to provide manufacturing methods for the multilayer printed circuit board and the semiconductor package. <P>SOLUTION: In the multilayer printed circuit board, a plurality of layers of the interlayer insulating layers and the wirings are formed. In the multilayer printed circuit board, the wiring is composed of copper, a compound having Si-O-Si bonds is formed on the surfaces of the wirings and treating films containing at least one kind or more of coupling agents or adhesive-property improving agents are formed on the compound. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、多層配線基板、半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法に関する。   The present invention relates to a multilayer wiring board, a semiconductor chip mounting board, a semiconductor package, and methods for manufacturing them.

近年の情報化社会の発展は目覚しく、民生機器ではパソコン、携帯電話などの小型化、軽量化、高性能化、高機能化が進められ、産業用機器としては無線基地局、光通信装置、サーバ、ルータなどのネットワーク関連機器など、大型、小型を問わず、同じように機能の向上が求められている。また、情報伝達量の増加に伴い、年々扱う信号の高周波化が進む傾向にあり、高速処理および高速伝送技術の開発が進められている。実装関係についてみると、CPU、DSPや各種のメモリなどのLSIの高速化、高機能化と共に、新たな高密度実装技術としてシステムオンチップ(SoC)、システムインパッケージ(SiP)などの開発が盛んに行われている。このために、半導体チップ搭載基板やマザーボードも、高周波化、高密度配線化、高機能化に対応するために、ビルドアップ方式の多層配線基板が使用されるようになってきた。   The development of the information society in recent years has been remarkable, and consumer devices have been reduced in size, weight, performance, and functionality, such as personal computers and mobile phones. Industrial equipment includes wireless base stations, optical communication devices, and servers. In addition, there is a demand for improvement in functions in the same way regardless of whether it is large or small, such as routers and other network-related devices. In addition, with the increase in the amount of information transmitted, the frequency of signals handled tends to increase year by year, and high-speed processing and high-speed transmission technology are being developed. With regard to mounting relationships, the development of system-on-chip (SoC), system-in-package (SiP), etc., as new high-density mounting technologies, along with higher speed and higher functionality of LSIs such as CPU, DSP and various memories Has been done. For this reason, build-up type multilayer wiring boards have come to be used for semiconductor chip mounting boards and motherboards in order to cope with high frequency, high density wiring, and high functionality.

ビルドアップ方式の多層配線基板は、層間絶縁層形成工程と配線形成工程を相互に繰り返して製造される。この製造方法では、層間絶縁層と配線間の接着強度と、微細な配線間の絶縁信頼性を確保することが重要である。これらを満足するため、従来の方法として、下記に示した方法が行われてきた。   A build-up multilayer wiring board is manufactured by repeating an interlayer insulating layer forming step and a wiring forming step. In this manufacturing method, it is important to ensure the adhesive strength between the interlayer insulating layer and the wiring and the insulation reliability between the fine wiring. In order to satisfy these, the following methods have been performed as conventional methods.

つまり、配線表面にミクロンオーダーの粗化形状を付与し、アンカー効果によって配線と絶縁樹脂との接着力を得る方法である。配線が銅である場合は、例えば無機酸および銅の酸化剤からなる主剤と、少なくとも一種のアゾール類および少なくとも一種のエッチング抑制剤からなる助剤とを含む水溶液を用いて銅表面にミクロンオーダーの粗化形状を付与する方法(特許文献1参照)、マイクロエッチングによって高さが1.5〜5.0μmの連続的な凹凸を形成した後、クロメート処理とカップリング剤処理を施す方法(特許文献2参照)などがある。   That is, this is a method in which a roughened shape on the order of microns is given to the surface of the wiring, and an adhesive force between the wiring and the insulating resin is obtained by the anchor effect. When the wiring is copper, for example, a micron order is formed on the copper surface using an aqueous solution containing a main agent composed of an inorganic acid and an oxidizing agent of copper and an auxiliary agent composed of at least one azole and at least one etching inhibitor. A method for imparting a roughened shape (see Patent Document 1), and a method for performing chromate treatment and a coupling agent treatment after forming continuous irregularities having a height of 1.5 to 5.0 μm by microetching (Patent Document) 2).

また、微細配線の形成においても、エッチングにより配線を形成するサブトラクト法で、歩留り良く形成できる配線は、配線幅/配線間隔(以下、L/Sという。)=50μm/50μmが限度である。更に微細なL/S=35μm/35μm程度の配線形成では、表面に比較的薄いめっき層を形成しておき、その上にめっきレジストを形成して、電気めっきで配線を必要な厚さに形成し、めっきレジストを剥離後に、比較的薄いめっき層をソフトエッチングで除去するというセミアディティブ法が使用され始めている。   In addition, in the formation of fine wiring, the maximum width of wiring that can be formed with good yield by the subtracting method in which wiring is formed by etching is wiring width / wiring interval (hereinafter referred to as L / S) = 50 μm / 50 μm. In the formation of finer L / S = 35 μm / 35 μm wiring, a relatively thin plating layer is formed on the surface, a plating resist is formed thereon, and wiring is formed to the required thickness by electroplating. However, after removing the plating resist, a semi-additive method of removing a relatively thin plating layer by soft etching has begun to be used.

特開2000−282265号公報JP 2000-282265 A 特開平9−246720号公報Japanese Patent Laid-Open No. 9-246720

前述の層間絶縁層と配線の接着強度を向上させる従来技術は、配線表面に1μmを超す凹凸を形成し、アンカー効果によって接着強度を確保していた。しかし、このように表面が1μmを超す凹凸形状の配線に高速の電気信号を流すと、表皮効果により電気信号は配線の表面付近に集中して流れるようになるため、伝送損失が大きくなるという問題がある。また、更に微細なL/S=25μm/25μm未満の配線になると、従来の方法で配線表面の粗化を行った場合、配線が細くなったり、配線幅のばらつきが大きくなったりするという問題がある。   In the conventional technique for improving the adhesive strength between the above-mentioned interlayer insulating layer and the wiring, irregularities exceeding 1 μm are formed on the wiring surface, and the adhesive strength is secured by the anchor effect. However, when a high-speed electrical signal is applied to the uneven wiring having a surface exceeding 1 μm in this way, the electrical signal is concentrated and flows near the surface of the wiring due to the skin effect, which increases transmission loss. There is. Further, when the wiring becomes smaller than L / S = 25 μm / 25 μm, when the wiring surface is roughened by the conventional method, the wiring becomes thin or the variation in the wiring width becomes large. is there.

本発明の目的は、上記従来技術の問題点を改善するためになされたものであり、配線の表面に1μmを超す凹凸(表面粗さ)を形成することなく層間絶縁層と配線の接着強度が確保でき、高速電気信号を効率よく伝送可能な多層配線基板(マザーボード、半導体チップ搭載基板)と半導体パッケージ、及びそれらの製造方法を提供することである。また、本発明の他の目的は、信頼性の高い多層配線基板、半導体チップ搭載基板と半導体パッケージ、及びそれらの製造方法を提供することである。   The object of the present invention is to improve the above-mentioned problems of the prior art, and the adhesive strength between the interlayer insulating layer and the wiring can be achieved without forming irregularities (surface roughness) exceeding 1 μm on the surface of the wiring. It is to provide a multilayer wiring board (motherboard, semiconductor chip mounting board) and a semiconductor package that can be ensured and can efficiently transmit a high-speed electrical signal, and a manufacturing method thereof. Another object of the present invention is to provide a highly reliable multilayer wiring board, a semiconductor chip mounting board and a semiconductor package, and methods for manufacturing them.

上記目的を達成するために、本発明は、銅配線の表面に、Si−O−Si結合を有する化合物が形成され、さらにその上にカップリング剤もしくは密着性改良剤を少なくとも一種以上含む処理膜を形成することを基本とし、次のように構成される。
1.層間絶縁層と配線が複数層形成された多層配線基板であって、前記配線は銅からなり、前記配線表面上にSi−O−Si結合を有する化合物が形成され、さらにその上にカップリング剤または密着性改良剤を少なくとも一種以上含む処理膜が形成されていることを特徴とする多層配線基板。
2.コア基板の片面または両面に、層間絶縁層と配線が複数層形成された多層配線基板であって、前記配線は銅からなり、前記配線表面上にSi−O−Si結合を有する化合物が形成され、さらにその上にカップリング剤または密着性改良剤を少なくとも一種以上含む処理膜が形成されていることを特徴とする多層配線基板。
3.コア基板の片面または両面に、層間絶縁層と配線が複数層形成された多層配線基板であって、前記配線は銅からなり、前記配線表面上に、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト、金、白金、銀、パラジウムから選択される金属を1種以上含む金属層が形成され、前記金属層が形成された表面にSi−O−Si結合を有する化合物が形成され、さらにその上にカップリング剤または密着性改良剤を少なくとも一種以上含む処理膜が形成されていることを特徴とする多層配線基板。
4.前記配線の表面粗さが、Raで0.01〜0.4μmである項1〜3いずれかに記載の多層配線基板。
5.前記金属層が、前記金属の酸化物又は、水酸化物である項3または4に記載の多層配線基板。
6.前記配線の表面粗さが、酸性溶液あるいはアルカリ性溶液による処理で形成された項4又は5に記載の多層配線基板。
7.前記配線の表面粗さが、酸化・還元処理で形成された項4又は5に記載の多層配線基板。
8.前記Si−O−Si結合を有する化合物が、シリカガラスまたは一般式(1)で表されるラダー構造を含む化合物である項1〜7いずれかに記載の多層配線基板。
In order to achieve the above object, the present invention provides a treatment film in which a compound having a Si—O—Si bond is formed on the surface of a copper wiring, and further includes at least one coupling agent or adhesion improver on the compound. The basic configuration is as follows.
1. A multilayer wiring board in which a plurality of interlayer insulating layers and wirings are formed, wherein the wirings are made of copper, a compound having a Si-O-Si bond is formed on the wiring surface, and a coupling agent is further formed thereon Alternatively, a multilayer wiring board characterized in that a treatment film containing at least one kind of adhesion improver is formed.
2. A multilayer wiring board in which a plurality of interlayer insulating layers and wirings are formed on one or both surfaces of a core substrate, wherein the wirings are made of copper, and a compound having a Si-O-Si bond is formed on the wiring surface. Further, a multilayer wiring board, further comprising a treatment film containing at least one coupling agent or adhesion improver formed thereon.
3. A multilayer wiring board in which a plurality of interlayer insulation layers and wirings are formed on one or both surfaces of a core substrate, wherein the wiring is made of copper, and on the wiring surface, copper, tin, chromium, nickel, zinc, aluminum A metal layer containing one or more metals selected from cobalt, gold, platinum, silver and palladium is formed, and a compound having a Si-O-Si bond is formed on the surface on which the metal layer is formed, and A multilayer wiring board, wherein a treatment film containing at least one coupling agent or adhesion improver is formed thereon.
4). Item 4. The multilayer wiring board according to any one of Items 1 to 3, wherein the wiring has a surface roughness Ra of 0.01 to 0.4 μm.
5. Item 5. The multilayer wiring board according to Item 3 or 4, wherein the metal layer is an oxide or a hydroxide of the metal.
6). Item 6. The multilayer wiring board according to Item 4 or 5, wherein the surface roughness of the wiring is formed by treatment with an acidic solution or an alkaline solution.
7). Item 6. The multilayer wiring board according to Item 4 or 5, wherein the surface roughness of the wiring is formed by oxidation / reduction treatment.
8). Item 8. The multilayer wiring board according to any one of Items 1 to 7, wherein the compound having a Si—O—Si bond is a compound containing a ladder structure represented by silica glass or the general formula (1).

Figure 2006080203

(式中、Rはそれぞれが単独に、水素原子、反応性基、親水性基または疎水性基から選択されたもの)
Figure 2006080203

(Wherein each R is independently selected from a hydrogen atom, a reactive group, a hydrophilic group or a hydrophobic group)

9.前記シリカガラスの厚みが、0.002〜5μmである項8に記載の多層配線基板。
10.前記カップリング剤が、シラン系カップリング剤、アルミニウム系カップリング剤、チタン系カップリング剤、ジルコニウム系カップリング剤から選択されるカップリング剤である項1〜9いずれかに記載の多層配線基板。
11.前記密着性改良剤が、熱硬化性の有機絶縁材料を含む密着性改良剤である項1〜10いずれかに記載の多層配線基板。
12.前記層間絶縁層が、熱硬化性の有機絶縁材料を含む層間絶縁層である項1〜11いずれかに記載の多層配線基板。
13.項1〜12いずれかに記載の多層配線基板を用いた半導体チップ搭載基板であって、前記多層配線基板の一方の表面には半導体チップ接続端子が、他方の表面には外部接続端子が形成されていることを特徴とする半導体チップ搭載基板。
14.コア基板の片面または両面に、層間絶縁層と配線を複数層形成する工程からなる多層配線基板の製造方法であって、コア基板の片面または両面に層間絶縁層を形成する工程、前記配線を銅で形成する配線形成工程、前記配線表面上にSi−O−Si結合を有する化合物を形成する工程、さらにその上にカップリング剤もしくは密着性改良剤を少なくとも一種以上含む処理膜を形成する工程を含むことを特徴とする多層配線基板の製造方法。
15.コア基板の片面または両面に、層間絶縁層と配線を複数層形成する工程からなる多層配線基板の製造方法であって、コア基板の片面または両面に層間絶縁層を形成する工程、前記配線を銅で形成する配線形成工程、前記配線表面に、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト、金、白金、銀、パラジウムから選択される金属を1種以上含む金属層を形成する工程、前記金属層が形成された表面にSi−O−Si結合を有する化合物を形成する工程、さらにその上にカップリング剤もしくは密着性改良剤を少なくとも一種以上含む処理膜を形成する工程を含むことを特徴とする多層配線基板の製造方法。
16.前記配線形成工程後、前記配線をRaで0.01〜0.4μmに粗化する工程を含む項14または15に記載の多層配線基板の製造方法。
17.前記金属層を形成する工程が、前記配線表面に前記金属の酸化物又は、水酸化物を含む金属層を形成する工程である項15または16に記載の多層配線基板の製造方法。
18.前記配線をRaで0.01〜0.4μmに粗化する工程が、酸性溶液あるいはアルカリ性溶液で処理する工程を含む項16または17に記載の多層配線基板の製造方法。
19.前記配線をRaで0.01〜0.4μmに粗化する工程が、酸化・還元処理する工程を含む項16〜18いずれかに記載の多層配線基板の製造方法。
20.前記Si−O−Si結合を有する化合物が、シリカガラスもしくは一般式(1)で表されるラダー構造を含む化合物である項14〜19のいずれかに記載の多層配線基板の製造方法。
9. Item 9. The multilayer wiring board according to Item 8, wherein the thickness of the silica glass is 0.002 to 5 μm.
10. Item 10. The multilayer wiring board according to any one of Items 1 to 9, wherein the coupling agent is a coupling agent selected from a silane coupling agent, an aluminum coupling agent, a titanium coupling agent, and a zirconium coupling agent. .
11. Item 11. The multilayer wiring board according to any one of Items 1 to 10, wherein the adhesion improver is an adhesion improver containing a thermosetting organic insulating material.
12 Item 12. The multilayer wiring board according to any one of Items 1 to 11, wherein the interlayer insulating layer is an interlayer insulating layer containing a thermosetting organic insulating material.
13. Item 13. A semiconductor chip mounting board using the multilayer wiring board according to any one of Items 1 to 12, wherein a semiconductor chip connection terminal is formed on one surface of the multilayer wiring board and an external connection terminal is formed on the other surface. A semiconductor chip mounting substrate characterized by the above.
14 A method of manufacturing a multilayer wiring board comprising a step of forming a plurality of layers of interlayer insulating layers and wirings on one or both sides of a core substrate, the step of forming an interlayer insulating layer on one side or both sides of the core substrate, Forming a wiring layer, forming a compound having a Si-O-Si bond on the surface of the wiring, and further forming a treatment film containing at least one coupling agent or adhesion improver thereon. A method for producing a multilayer wiring board, comprising:
15. A method of manufacturing a multilayer wiring board comprising a step of forming a plurality of layers of interlayer insulating layers and wirings on one or both sides of a core substrate, the step of forming an interlayer insulating layer on one side or both sides of the core substrate, Forming a metal layer containing at least one metal selected from copper, tin, chromium, nickel, zinc, aluminum, cobalt, gold, platinum, silver, and palladium on the wiring surface; Including a step of forming a compound having a Si-O-Si bond on the surface on which the metal layer is formed, and a step of forming a treatment film containing at least one coupling agent or adhesion improver thereon. A method for producing a multilayer wiring board, which is characterized.
16. Item 16. The method for producing a multilayer wiring board according to Item 14 or 15, comprising a step of roughening the wiring to 0.01 to 0.4 μm by Ra after the wiring forming step.
17. Item 17. The method for manufacturing a multilayer wiring board according to Item 15 or 16, wherein the step of forming the metal layer is a step of forming a metal layer containing an oxide or hydroxide of the metal on the surface of the wiring.
18. Item 18. The method for producing a multilayer wiring board according to Item 16 or 17, wherein the step of roughening the wiring with Ra to 0.01 to 0.4 μm includes a step of treating with an acidic solution or an alkaline solution.
19. Item 19. The method for manufacturing a multilayer wiring board according to any one of Items 16 to 18, wherein the step of roughening the wiring to 0.01 to 0.4 μm by Ra includes a step of oxidizing and reducing.
20. Item 20. The method for producing a multilayer wiring board according to any one of Items 14 to 19, wherein the compound having a Si—O—Si bond is silica glass or a compound including a ladder structure represented by the general formula (1).

Figure 2006080203

(式中、Rはそれぞれが単独に、水素原子、反応性基、親水性基または疎水性基から選択されたもの)
Figure 2006080203

(Wherein each R is independently selected from a hydrogen atom, a reactive group, a hydrophilic group or a hydrophobic group)

21.前記シリカガラスの厚みが0.002〜5μmである項20に記載の多層配線基板の製造方法。
22.前記カップリング剤が、シラン系カップリング剤、アルミニウム系カップリング剤、チタン系カップリング剤、ジルコニウム系カップリング剤から選択されるカップリング剤ある項14〜21のいずれかに記載の多層配線基板の製造方法。
23.前記密着性改良剤が、熱硬化性の有機絶縁材料を含む密着性改良剤である項14〜22のいずれかに記載の多層配線基板の製造方法。
24.前記層間絶縁層が、熱硬化性の有機絶縁材料を含む層間絶縁層である項14〜23のいずれかに記載の多層配線基板の製造方法。
25.項14〜24のいずれかに記載の多層配線基板の製造方法により製造された多層配線基板。
26.項1〜12、25のいずれかに記載の多層配線基板を用いた半導体チップ搭載基板の製造方法であって、前記多層配線基板の一方の表面に半導体チップ接続端子を形成する工程、前記多層配線基板の他方の表面に外部接続端子を形成する工程を含むことを特徴とする半導体チップ搭載基板の製造方法。
27.項26に記載の半導体チップ搭載基板の製造方法により製造された半導体チップ搭載基板。
28.項13又は27に記載の半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップを封止する樹脂から構成される半導体パッケージ。
29.項13又は27に記載の半導体チップ搭載基板を用いた半導体パッケージの製造方法であって、前記半導体チップ搭載基板に半導体チップを搭載する工程、前記半導体チップを樹脂で封止する工程を含むことを特徴とする半導体パッケージの製造方法。
21. Item 20. The method for producing a multilayer wiring board according to Item 20, wherein the silica glass has a thickness of 0.002 to 5 µm.
22. Item 22. The multilayer wiring board according to any one of Items 14 to 21, wherein the coupling agent is a coupling agent selected from a silane coupling agent, an aluminum coupling agent, a titanium coupling agent, and a zirconium coupling agent. Manufacturing method.
23. Item 23. The method for producing a multilayer wiring board according to any one of Items 14 to 22, wherein the adhesion improver is an adhesion improver containing a thermosetting organic insulating material.
24. Item 24. The method for producing a multilayer wiring board according to any one of Items 14 to 23, wherein the interlayer insulating layer is an interlayer insulating layer containing a thermosetting organic insulating material.
25. Item 25. A multilayer wiring board manufactured by the method for manufacturing a multilayer wiring board according to any one of Items 14 to 24.
26. 26. A method of manufacturing a semiconductor chip mounting board using the multilayer wiring board according to any one of Items 1 to 12, 25, wherein a step of forming a semiconductor chip connection terminal on one surface of the multilayer wiring board, the multilayer wiring A method of manufacturing a semiconductor chip mounting substrate, comprising a step of forming an external connection terminal on the other surface of the substrate.
27. Item 27. A semiconductor chip mounting substrate manufactured by the method for manufacturing a semiconductor chip mounting substrate according to Item 26.
28. Item 28. A semiconductor package comprising the semiconductor chip mounting substrate according to Item 13 or 27, a semiconductor chip mounted on the semiconductor chip mounting substrate, and a resin for sealing the semiconductor chip.
29. Item 28. A method of manufacturing a semiconductor package using a semiconductor chip mounting substrate according to Item 13 or 27, comprising a step of mounting a semiconductor chip on the semiconductor chip mounting substrate, and a step of sealing the semiconductor chip with a resin. A method of manufacturing a semiconductor package.

本発明により、配線の表面にミクロンオーダーの凹凸(表面粗さ)を形成することなく層間絶縁層と配線の接着強度が確保でき、信頼性が良好でかつ高速電気信号を効率よく伝送可能な多層配線基板(マザーボード、半導体チップ搭載基板)と半導体パッケージ及びその製造方法を得ることができる。   According to the present invention, the adhesion strength between the interlayer insulating layer and the wiring can be ensured without forming micron-order irregularities (surface roughness) on the surface of the wiring, and the multilayer is capable of transmitting high-speed electric signals efficiently with good reliability. A wiring board (motherboard, semiconductor chip mounting board), a semiconductor package, and a manufacturing method thereof can be obtained.

以下、本発明の実施の形態を説明する。ここでは、半導体チップ搭載基板について主に説明するが、配線表面処理方法や層間絶縁層(ビルドアップ層)形成方法等は多層配線基板でも同様に行うことができる。   Embodiments of the present invention will be described below. Here, the semiconductor chip mounting substrate will be mainly described. However, the wiring surface treatment method, the interlayer insulating layer (build-up layer) forming method, and the like can be similarly performed on the multilayer wiring substrate.

本発明の多層配線基板は、層間絶縁層と配線が複数層形成された多層配線基板であって、前記配線は銅からなり、前記配線表面上にSi−O−Si結合を有する化合物が形成され、さらにその上にカップリング剤または密着性改良剤を少なくとも一種以上含む処理膜が形成されていることを特徴としている。また、本発明の多層配線基板は、コア基板の片面または両面に、層間絶縁層と配線が複数層形成されていてもよい。なおコア基板としては、例えば、有機基材、セラミック基材、シリコン基材、ガラス基材などが例示できる。   The multilayer wiring board of the present invention is a multilayer wiring board in which a plurality of interlayer insulation layers and wirings are formed, wherein the wiring is made of copper, and a compound having a Si—O—Si bond is formed on the wiring surface. In addition, a treatment film containing at least one coupling agent or adhesion improver is formed thereon. In the multilayer wiring board of the present invention, a plurality of interlayer insulating layers and wirings may be formed on one side or both sides of the core substrate. Examples of the core substrate include an organic substrate, a ceramic substrate, a silicon substrate, and a glass substrate.

本発明の多層配線基板は、前記のコア基板を用いず層間絶縁層と配線のみで形成されていてもよく、例えば層間絶縁層となる有機絶縁材料に直接、一般的な手法であるめっきやエッチング等で配線を形成し、多層化してもよい。   The multilayer wiring board of the present invention may be formed only of an interlayer insulating layer and wiring without using the core substrate, for example, plating or etching which is a general technique directly on an organic insulating material to be an interlayer insulating layer. For example, the wiring may be formed in multiple layers.

本発明の多層配線基板の層間絶縁層としては、熱硬化性の有機絶縁材料、熱可塑性の有機絶縁材料、またはそれらの混合有機絶縁材料を含んでもよいが、熱硬化性の有機絶縁材料を主成分とするのが好ましい。熱硬化性の有機絶縁材料としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス(2−ヒドロキシエチル)イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、3量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性の有機絶縁材料、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性の有機絶縁材料としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。有機絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。   The interlayer insulating layer of the multilayer wiring board of the present invention may contain a thermosetting organic insulating material, a thermoplastic organic insulating material, or a mixed organic insulating material thereof, but the thermosetting organic insulating material is mainly used. It is preferable to use the component. Thermosetting organic insulating materials include phenol resin, urea resin, melamine resin, alkyd resin, acrylic resin, unsaturated polyester resin, diallyl phthalate resin, epoxy resin, polybenzimidazole resin, polyamide resin, polyamideimide resin, silicone Resin, resin synthesized from cyclopentadiene, resin containing tris (2-hydroxyethyl) isocyanurate, resin synthesized from aromatic nitrile, trimerized aromatic dicyanamide resin, resin containing triallyl trimetallate, furan resin, A ketone resin, a xylene resin, a thermosetting organic insulating material containing a condensed polycyclic aromatic, a benzocyclobutene resin, or the like can be used. Examples of the thermoplastic organic insulating material include polyimide resin, polyphenylene oxide resin, polyphenylene sulfide resin, aramid resin, and liquid crystal polymer. A filler may be added to the organic insulating material. Examples of the filler include silica, talc, aluminum hydroxide, aluminum borate, aluminum nitride, and alumina.

(熱膨張係数)
半導体チップの熱膨張係数と本発明の多層配線基板のコア基板の熱膨張係数とが近似していて、かつコア基板の熱膨張係数と層間絶縁層(ビルドアップ層)の熱膨張係数とが近似していることが好ましいが、これに限定したものではない。さらに、半導体チップ、コア基板、層間絶縁層(ビルドアップ層)の各々の熱膨張係数をα1、α2、α3(ppm/℃)としたとき、α1≦α2≦α3であることがより好ましい。
(Coefficient of thermal expansion)
The thermal expansion coefficient of the semiconductor chip and the thermal expansion coefficient of the core substrate of the multilayer wiring board of the present invention are approximated, and the thermal expansion coefficient of the core substrate and the thermal expansion coefficient of the interlayer insulating layer (build-up layer) are approximated However, the present invention is not limited to this. Furthermore, when the thermal expansion coefficients of the semiconductor chip, the core substrate, and the interlayer insulating layer (build-up layer) are α1, α2, and α3 (ppm / ° C.), it is more preferable that α1 ≦ α2 ≦ α3.

具体的には、コア基板の熱膨張係数α2は、7〜13ppm/℃が好ましく、更に好ましくは9〜11ppm/℃である。層間絶縁層(ビルドアップ層)の熱膨張係数α3は10〜40ppm/℃であるのが好ましく、更に好ましくは10〜20ppm/℃であり、11〜17ppm/℃が特に好ましい。   Specifically, the thermal expansion coefficient α2 of the core substrate is preferably 7 to 13 ppm / ° C, more preferably 9 to 11 ppm / ° C. The thermal expansion coefficient α3 of the interlayer insulating layer (build-up layer) is preferably 10 to 40 ppm / ° C, more preferably 10 to 20 ppm / ° C, and particularly preferably 11 to 17 ppm / ° C.

(ヤング率)
層間絶縁層(ビルドアップ層)のヤング率は、1〜5GPaであるのが熱ストレスに対する応力緩和の点で好ましい。層間絶縁層(ビルドアップ層)中の充填材は、層間絶縁層(ビルドアップ層)の熱膨張係数が10〜40ppm/℃、ヤング率が1〜5GPaになるように添加量を適宜調整して添加するのが好ましい。
(Young's modulus)
The Young's modulus of the interlayer insulating layer (build-up layer) is preferably 1 to 5 GPa from the viewpoint of stress relaxation against thermal stress. The filler in the interlayer insulating layer (build-up layer) is appropriately adjusted so that the thermal expansion coefficient of the interlayer insulating layer (build-up layer) is 10 to 40 ppm / ° C. and the Young's modulus is 1 to 5 GPa. It is preferable to add.

本発明の多層配線基板は、銅からなる配線表面上にSi−O−Si結合を有する化合物が形成されている。Si−O−Si結合を有する化合物としては、シリカガラス、または前記一般式(1)で表されるラダー構造を含む化合物などが好ましい。   In the multilayer wiring board of the present invention, a compound having a Si—O—Si bond is formed on a wiring surface made of copper. As the compound having a Si—O—Si bond, silica glass or a compound having a ladder structure represented by the general formula (1) is preferable.

(シリカガラス)
本発明で用いるシリカガラス(SiO)は、厚さが、好ましくは0.002μm〜5μm、より好ましくは0.005μm〜1μm、またさらに0.01μm〜0.2μmであることが特に好ましい。シリカガラスの厚みが5.0μmを超えると、バイアホール形成工程のレーザー等によるビア加工が困難であり、0.002μmより薄くなると、シリカガラスの形成が困難になる。なおシリカガラスは、例えば、パーヒドロポリシラザンを主成分とするアクアミカNL110A(クラリアントジャパン株式会社製、商品名)で形成できる。
(Silica glass)
The silica glass (SiO 2 ) used in the present invention preferably has a thickness of preferably 0.002 μm to 5 μm, more preferably 0.005 μm to 1 μm, and even more preferably 0.01 μm to 0.2 μm. If the thickness of the silica glass exceeds 5.0 μm, it is difficult to perform via processing using a laser or the like in the via hole forming step, and if it is thinner than 0.002 μm, it is difficult to form the silica glass. Silica glass can be formed of, for example, Aquamica NL110A (trade name, manufactured by Clariant Japan Co., Ltd.) whose main component is perhydropolysilazane.

(ラダー構造を含む化合物)
本発明で用いるラダー構造を含む化合物は、前記一般式(1)で表されるラダー構造を含む化合物であって、式中、Rはそれぞれが単独に、水素原子、反応性基、親水性基、疎水性基から選ばれるものでよい。反応性基としては、アミノ基、ヒドロキシル基、カルボキシル基、エポキシ基、メルカプト基、チオール基、オキサゾリン基、環状エステル基、環状エーテル基、イソシアネ−ト基、酸無水物基、エステル基、アミノ基、ホルミル基、カルボニル基、ビニル基、ヒドロキシ置換シリル基、アルコキシ置換シリル基、ハロゲン置換シリル基等があげられる。親水性基としては、多糖基、ポリエーテル基、ヒドロキシル基、カルボキシル基、硫酸基、スルホン酸基、リン酸基、ホスホニウム塩基、複素環基、アミノ基、これらの塩およびエステル等があげられる。疎水性基としては、炭素数が1〜60の脂肪族炭化水素基、炭素数が6〜60の芳香族炭化水素基、複素環基およびポリシロキサン残渣から選択された化合物等があげられる。これらの中で、反応性基であることが最も好ましい。なおラダー構造を含む化合物としては、ラダーシリコーン樹脂などが例示できる。そして、ラダー構造を含む化合物であるラダーシリコーン樹脂は、ラダーシリコーン樹脂SQ−1000(日立化成工業株式会社製、商品名)で形成される。また本発明で用いるラダー構造を含む化合物は、厚さが、好ましくは0.002μm〜5μm、より好ましくは0.005μm〜1μm、またさらに0.01μm〜0.2μmであることが特に好ましい。
(Compound containing ladder structure)
The compound containing a ladder structure used in the present invention is a compound containing a ladder structure represented by the general formula (1), wherein each R is independently a hydrogen atom, a reactive group, or a hydrophilic group. , May be selected from hydrophobic groups. As reactive groups, amino groups, hydroxyl groups, carboxyl groups, epoxy groups, mercapto groups, thiol groups, oxazoline groups, cyclic ester groups, cyclic ether groups, isocyanate groups, acid anhydride groups, ester groups, amino groups , Formyl group, carbonyl group, vinyl group, hydroxy-substituted silyl group, alkoxy-substituted silyl group, halogen-substituted silyl group and the like. Examples of hydrophilic groups include polysaccharide groups, polyether groups, hydroxyl groups, carboxyl groups, sulfuric acid groups, sulfonic acid groups, phosphoric acid groups, phosphonium bases, heterocyclic groups, amino groups, salts and esters thereof. Examples of the hydrophobic group include compounds selected from an aliphatic hydrocarbon group having 1 to 60 carbon atoms, an aromatic hydrocarbon group having 6 to 60 carbon atoms, a heterocyclic group, and a polysiloxane residue. Of these, a reactive group is most preferred. In addition, as a compound containing a ladder structure, a ladder silicone resin etc. can be illustrated. And the ladder silicone resin which is a compound containing a ladder structure is formed with ladder silicone resin SQ-1000 (made by Hitachi Chemical Co., Ltd., a brand name). In addition, the compound including a ladder structure used in the present invention has a thickness of preferably 0.002 μm to 5 μm, more preferably 0.005 μm to 1 μm, and even more preferably 0.01 μm to 0.2 μm.

(処理膜)
本発明の多層配線基板は、配線表面上にSi−O−Si結合を有する化合物が形成され、さらにその上にカップリング剤または密着性改良剤を少なくとも一種以上含む処理膜が形成されている。処理膜とは、配線と層間絶縁層との間に形成された極薄の膜であり、カップリング剤や密着性改良剤などの有機材料により形成されている。処理膜は、密着性改良剤、カップリング剤、それぞれ単独で形成してもよい。カップリング剤の処理膜を形成後、密着性改良剤の処理膜を形成してもよく、また処理膜形成の順番が逆でもよい。
(Treated film)
In the multilayer wiring board of the present invention, a compound having a Si—O—Si bond is formed on the wiring surface, and a treatment film containing at least one coupling agent or adhesion improving agent is further formed thereon. The treatment film is an extremely thin film formed between the wiring and the interlayer insulating layer, and is formed of an organic material such as a coupling agent or an adhesion improving agent. The treatment film may be formed of an adhesion improver and a coupling agent, respectively. After forming the treatment film of the coupling agent, the treatment film of the adhesion improving agent may be formed, or the order of the treatment film formation may be reversed.

(カップリング剤)
そして前記処理膜が、シラン系カップリング剤、アルミニウム系カップリング剤、チタン系カップリング剤、ジルコニウム系カップリング剤から選択されるカップリング剤を含むことが好ましい。カップリング剤を含む処理膜の形成方法としては、カップリング剤を含む溶液に多層配線基板を浸漬する方法、カップリング剤を含む溶液を多層配線基板にスプレー噴霧又は塗布等する方法が挙げられる。またこの場合カップリング剤の含有量は、溶液全体に対して、0.01重量%〜5重量%が好ましく、0.1重量%〜1.0重量%がさらに好ましい。カップリング剤を用い、処理膜を形成することによって、配線と層間絶縁層(ビルドアップ層)との密着強度が向上できる。
(Coupling agent)
The treatment film preferably contains a coupling agent selected from a silane coupling agent, an aluminum coupling agent, a titanium coupling agent, and a zirconium coupling agent. Examples of a method for forming a treatment film containing a coupling agent include a method of immersing a multilayer wiring board in a solution containing a coupling agent, and a method of spraying or applying a solution containing a coupling agent to the multilayer wiring board. In this case, the content of the coupling agent is preferably 0.01% by weight to 5% by weight and more preferably 0.1% by weight to 1.0% by weight with respect to the whole solution. By forming the treatment film using the coupling agent, the adhesion strength between the wiring and the interlayer insulating layer (build-up layer) can be improved.

使用するカップリング剤はシラン系カップリング剤、アルミニウム系カップリング剤、チタン系カップリング剤、ジルコニウム系カップリング剤が挙げられ、中でもシラン系カップリング剤が好ましく、例えば、シラン系カップリング剤は、エポキシ基、アミノ基、メルカプト基、イミダゾール基、ビニル基、またはメタクリル基等の官能基を分子中に有し、これらのシラン系カップリング剤の少なくとも1種もしくは2種以上の混合物を含有する溶液を使用することができる。カップリング剤溶液の調整に使用される溶媒は、水或いはアルコール、ケトン類等を用いることが可能である。また、カップリング剤の加水分解を促進するために、少量の酢酸や塩酸等の酸を添加することもできる。カップリング剤で処理した基板は、自然乾燥、加熱乾燥、または真空乾燥により乾燥を行うが、使用するカップリング剤の種類によって、乾燥前に水洗または超音波洗浄を行うことも可能である。   Examples of the coupling agent to be used include a silane coupling agent, an aluminum coupling agent, a titanium coupling agent, and a zirconium coupling agent. Among them, a silane coupling agent is preferable, for example, a silane coupling agent is , Having a functional group such as an epoxy group, amino group, mercapto group, imidazole group, vinyl group, or methacryl group in the molecule, and containing at least one of these silane coupling agents or a mixture of two or more thereof A solution can be used. As the solvent used for adjusting the coupling agent solution, water, alcohol, ketones or the like can be used. A small amount of acid such as acetic acid or hydrochloric acid can be added to promote hydrolysis of the coupling agent. The substrate treated with the coupling agent is dried by natural drying, heat drying, or vacuum drying, but may be washed with water or ultrasonically before drying depending on the type of coupling agent used.

(光触媒粒子)
前記記載のSi−O−Si結合を有する化合物が形成された後、TiO,ZnO,SrTiO,CdS,GaP,InP,GaAs,BaTiO,BaTi,KNbO,Nb,Fe,Ta,KTaSi,WO,SnO,Bi,BiVO,NiO,CuO,SiC,MoS,InPb,RuO,CeO等、さらにはTi,Nb,Ta,Vから選ばれた少なくとも一種類の元素を有する層状酸化物である光触媒粒子を塗布することも可能である。これらの触媒の中で、無害であり、なおかつ化学的安定性にも優れるTiOが最も好ましい。TiOとしては、アナタ−ゼ、ルチル、ブルッカイトのいずれも使用することが可能である。なお光触媒粒子であるTiOは、酸化チタンオルガノゾルTKS−251(テイカ株式会社製、商品名)などを用い形成してもよい。
(Photocatalyst particles)
After the compound having the Si—O—Si bond described above is formed, TiO 2 , ZnO, SrTiO 3 , CdS, GaP, InP, GaAs, BaTiO 3 , BaTi 4 O 9 , K 2 NbO 3 , Nb 2 O 5 , Fe 2 O 3 , Ta 2 O 5 , K 3 Ta 3 Si 2 O 3 , WO 3 , SnO 2 , Bi 2 O 3 , BiVO 4 , NiO, Cu 2 O, SiC, MoS 2 , InPb, RuO 2 , CeO 2 or the like, and further it is also possible to apply Ti, Nb, Ta, photocatalyst particles are layered oxide containing at least one kind of element selected from V. Of these catalysts, TiO 2 which is harmless and excellent in chemical stability is most preferable. As TiO 2 , any of anatase, rutile and brookite can be used. Note TiO 2 is a photocatalyst particles are titanium oxide organosol TKS-251 (Tayca Corporation, trade name) may be formed using a.

一般式(1)で表されるラダー構造を含む化合物においては、前記の光触媒粒子を混合して塗布することも可能である。例えばラダー構造を含む化合物で、あるラダーシリコーン樹脂と光触媒粒子を混合して、ベンゼン、トルエン等で希釈し、スプレー塗布してもよい。また、前記の光触媒粒子を前記シランカップリング剤による処理の前、後、若しくは前後、さらにはシランカップリング剤の溶液中に混合して用いることも可能である。また光触媒粒子を塗布し、乾燥した後、必要に応じて熱処理、さらには光照射することが可能である。光照射の種類としては、紫外光、可視光、赤外光が使用できるが、紫外光を用いるのが最も好ましい。   In the compound containing the ladder structure represented by the general formula (1), the photocatalyst particles can be mixed and applied. For example, with a compound containing a ladder structure, a certain ladder silicone resin and photocatalyst particles may be mixed, diluted with benzene, toluene or the like, and spray coated. Further, the photocatalyst particles can be used before, after, or before and after the treatment with the silane coupling agent, or further mixed in a solution of the silane coupling agent. Moreover, after apply | coating a photocatalyst particle and drying, it is possible to heat-process and also to light-irradiate as needed. As the type of light irradiation, ultraviolet light, visible light, and infrared light can be used, but it is most preferable to use ultraviolet light.

(密着性改良剤)
本発明の多層配線基板は、配線表面上にSi−O−Si結合を有する化合物が形成され、さらにその上に密着性改良剤を少なくとも一種以上含む処理膜が形成されている。密着性改良剤としては、熱硬化性の有機絶縁材料、熱可塑性の有機絶縁材料、またはそれらの混合有機絶縁材料を含んでもよいが、熱硬化性の有機絶縁材料を主成分とするのが好ましい。前記処理膜は、密着性改良剤がワニス状の材料(溶液)の場合、スプレー塗布、ディップ塗布、印刷、スピンコートなどの手法を用いて得ることができる。また密着性改良剤が熱硬化性の有機絶縁材料を含む場合は、さらに加熱硬化させることが望ましい。
(Adhesion improver)
In the multilayer wiring board of the present invention, a compound having a Si—O—Si bond is formed on a wiring surface, and a treatment film containing at least one adhesion improving agent is further formed thereon. The adhesion improver may include a thermosetting organic insulating material, a thermoplastic organic insulating material, or a mixed organic insulating material thereof, but preferably contains a thermosetting organic insulating material as a main component. . When the adhesion improving agent is a varnish-like material (solution), the treatment film can be obtained by using a technique such as spray coating, dip coating, printing, or spin coating. Further, when the adhesion improving agent contains a thermosetting organic insulating material, it is desirable to further heat cure.

密着性改良剤に用いられる有機絶縁材料としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス(2−ヒドロキシエチル)イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、3量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂、フッ素樹脂、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が例示できる。   Organic insulating materials used for adhesion improvers include phenolic resin, urea resin, melamine resin, alkyd resin, acrylic resin, unsaturated polyester resin, diallyl phthalate resin, epoxy resin, polybenzimidazole resin, polyamide resin, polyamideimide Resin, silicone resin, resin synthesized from cyclopentadiene, resin containing tris (2-hydroxyethyl) isocyanurate, resin synthesized from aromatic nitrile, trimerized aromatic dicyanamide resin, resin containing triallyl trimetallate, Furan resin, ketone resin, xylene resin, thermosetting resin containing condensed polycyclic aromatics, benzocyclobutene resin, fluorine resin, polyimide resin, polyphenylene oxide resin, polyphenylene sulfide resin, aramid resin, liquid crystal polymer, etc. It can be shown.

(金属層)
本発明の多層配線基板は、コア基板の片面または両面に、層間絶縁層と配線が複数層形成された多層配線基板であって、前記配線は銅からなり、前記配線表面上に、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト、金、白金、銀、パラジウムから選択される金属を1種以上含む金属層が形成されている。なお金属層が形成される配線表面の粗さは、Raで0.01〜0.4μmであることが好ましい。なおRaとは、平均表面粗さであり、例えば触針式表面粗さ計を用いて、測定できる。また金属層の膜厚は、0.005μm以上、1.5μm以下であることが好ましく、さらに0.4μm以下であることがより好ましく、これによって、表面粗さがRaで0.01〜0.4μmの配線を形成できる。より好ましい状態は、前記の金属またはその合金が、付与中または付与後、自然に若しくは故意に、酸化物、水酸化物またはこれらの組み合わせに変換させられることにより、配線上に上記金属の酸化物、水酸化物またはこれらを組み合わせた金属層が形成されていることである。特に銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト及び前記の金属またはその合金の酸化物、水酸化物またはこれらを組み合わせた金属層が好ましい。前記金属以外に、モリブデン、チタン、タングステン、鉛、鉄、インジウム、タリウム、ビスマス、ルテニウム、ロジウム、ガリウム、ゲルマニウム等の金属を使用することも可能で、これらを少なくとも一種類以上含む合金も用いることもできる。前記金属層を配線表面に形成させる方法としては、例えば無電解めっき、電気めっき、めっき置換反応、スプレー噴霧、塗布、スパッタリング法、蒸着法等がある。
(Metal layer)
The multilayer wiring board of the present invention is a multilayer wiring board in which a plurality of layers of interlayer insulating layers and wirings are formed on one or both sides of a core substrate, wherein the wiring is made of copper, and copper, tin are formed on the wiring surface. A metal layer containing at least one metal selected from chromium, nickel, zinc, aluminum, cobalt, gold, platinum, silver, and palladium is formed. In addition, it is preferable that the roughness of the wiring surface in which a metal layer is formed is 0.01-0.4 micrometer by Ra. Ra is an average surface roughness, and can be measured, for example, using a stylus type surface roughness meter. The film thickness of the metal layer is preferably 0.005 μm or more and 1.5 μm or less, more preferably 0.4 μm or less, and thereby the surface roughness is 0.01 to 0.00 in terms of Ra. A 4 μm wiring can be formed. A more preferable state is that the metal or the alloy thereof is converted into an oxide, a hydroxide, or a combination thereof naturally or intentionally during or after the application, whereby an oxide of the metal is formed on the wiring. In other words, a metal layer formed by combining hydroxides or hydroxides is formed. In particular, copper, tin, chromium, nickel, zinc, aluminum, cobalt, and an oxide, hydroxide, or a combination of these metals or their alloys are preferable. In addition to the above metals, it is also possible to use metals such as molybdenum, titanium, tungsten, lead, iron, indium, thallium, bismuth, ruthenium, rhodium, gallium, germanium, and use alloys containing at least one of these metals. You can also. Examples of the method for forming the metal layer on the wiring surface include electroless plating, electroplating, plating substitution reaction, spray spraying, coating, sputtering, and vapor deposition.

(配線表面の粗さ形成方法)
前記したように、本発明の多層配線基板の配線表面の粗さは、Raで0.01〜0.4μmであることが好ましい。0.01μm未満では、十分な接着強度が確保できず、また0.4μmを超えると高速電気信号を効率よく伝送することが難しくなるという問題がある。配線表面の粗さの形成方法としては、酸性溶液を用いる方法、アルカリ性溶液を用いる方法、酸化剤を有する処理液と還元剤を有する処理液を用いる方法が、好ましい。
(Wiring surface roughness forming method)
As described above, the roughness of the wiring surface of the multilayer wiring board of the present invention is preferably 0.01 to 0.4 μm in Ra. If it is less than 0.01 μm, sufficient adhesive strength cannot be secured, and if it exceeds 0.4 μm, it is difficult to efficiently transmit a high-speed electrical signal. As a method for forming the roughness of the wiring surface, a method using an acidic solution, a method using an alkaline solution, and a method using a treatment liquid having an oxidizing agent and a treatment liquid having a reducing agent are preferable.

(酸性溶液)
配線表面の粗さは、前記したように酸性溶液で処理し、形成することが好ましい。配線表面の粗さの形成方法に用いる酸性溶液としては、塩酸、硫酸、硝酸、リン酸、酢酸、蟻酸、塩化第二銅、硫酸第二鉄などの鉄化合物、アルカリ金属塩化物、過硫酸アンモニウムなどから選ばれる化合物、またはこれらを組み合わせた水溶液、または、クロム酸、クロム酸-硫酸、クロム酸−フッ酸、重クロム酸、重クロム酸−ホウフッ酸などの酸性の6価クロムを含む水溶液で処理してもよい。これらの酸性溶液の濃度および処理時間については、表面粗さがRaで0.01〜0.4μmとなるように適宜条件を選択して用いることが好ましい。
(Acid solution)
The roughness of the wiring surface is preferably formed by treating with an acidic solution as described above. Examples of the acidic solution used for the method of forming the roughness of the wiring surface include hydrochloric acid, sulfuric acid, nitric acid, phosphoric acid, acetic acid, formic acid, cupric chloride, ferric sulfate and other iron compounds, alkali metal chlorides, ammonium persulfate, etc. Or a combination thereof, or an aqueous solution containing acidic hexavalent chromium such as chromic acid, chromic acid-sulfuric acid, chromic acid-hydrofluoric acid, dichromic acid, dichromic acid-borofluoric acid, or the like May be. Regarding the concentration and treatment time of these acidic solutions, it is preferable to select and use conditions appropriately so that the surface roughness Ra is 0.01 to 0.4 μm.

(アルカリ性溶液)
配線表面の粗さは、前記したようにアルカリ性溶液で処理し、形成することが好ましい。配線表面の粗さの形成方法に用いるアルカリ性溶液としては、水酸化ナトリウム、水酸化カリウム、炭酸ナトリウム、等のアルカリ金属やアルカリ土類金属の水酸化物溶液が使用でき、また、これらの溶液は、有機酸、キレート剤等を加えて用いることも可能である。これらのアルカリ性溶液の濃度および処理時間については、表面粗さがRaで0.01〜0.4μmとなるように適宜条件を選択して用いることが好ましい。
(Alkaline solution)
The roughness of the wiring surface is preferably formed by treating with an alkaline solution as described above. As the alkaline solution used in the method for forming the roughness of the wiring surface, hydroxide solutions of alkali metals or alkaline earth metals such as sodium hydroxide, potassium hydroxide, sodium carbonate, etc. can be used. It is also possible to add organic acids, chelating agents and the like. Regarding the concentration and treatment time of these alkaline solutions, it is preferable to select and use conditions appropriately so that the surface roughness Ra is 0.01 to 0.4 μm.

(酸化・還元処理)
配線表面の粗さは、酸化・還元処理で、形成することが好ましい。酸化・還元処理としては、例えば酸化剤を含む水溶液に銅配線板を浸漬し、銅表面に酸化銅皮膜を形成し、次いで、還元剤を有する処理液に浸漬し、酸化銅皮膜を還元し、銅配線表面に微細な凹凸(粗さ)形状を形成する方法がある。なお、前記酸性溶液もしくはアルカリ性溶液を用いて処理を行った後に、酸化・還元処理を組み合わせて行なってもよく、その場合、表面粗さがRaで0.01〜0.4μmとなるように処理をすればよい。
(Oxidation / reduction treatment)
The roughness of the wiring surface is preferably formed by oxidation / reduction treatment. As the oxidation / reduction treatment, for example, a copper wiring board is immersed in an aqueous solution containing an oxidizing agent, a copper oxide film is formed on the copper surface, and then immersed in a treatment liquid having a reducing agent, to reduce the copper oxide film, There is a method of forming a fine unevenness (roughness) shape on the surface of a copper wiring. In addition, after processing using the said acidic solution or alkaline solution, you may carry out combining oxidation and a reduction process, and in that case, it is processed so that surface roughness may be 0.01-0.4 micrometer by Ra. Just do it.

前記酸化剤を含む水溶液としては、亜塩素酸ナトリウムなどの酸化剤が使用でき、更にOH陰イオン源およびリン酸三ナトリウムなどの緩衝剤を含むものが好ましい。また、還元処理を行う水溶液としては、pH9.0から13.5に調整した溶液中にホルムアルデヒド、パラホルムアルデヒド、芳香族アルデヒド化合物のいずれかを添加した水溶液、または次亜リン酸および次亜リン酸塩などを含んだ水溶液が使用できる。   As the aqueous solution containing the oxidizing agent, an oxidizing agent such as sodium chlorite can be used, and an aqueous solution containing an OH anion source and a buffering agent such as trisodium phosphate is preferable. In addition, as an aqueous solution for reduction treatment, an aqueous solution in which any one of formaldehyde, paraformaldehyde, and an aromatic aldehyde compound is added to a solution adjusted to pH 9.0 to 13.5, or hypophosphorous acid and hypophosphorous acid An aqueous solution containing salt or the like can be used.

また、これらの酸化・還元処理の前処理として、配線表面の清浄化を行う脱脂処理を行うことが好ましい。脱脂処理は、アルカリ性又は酸性の溶液を用いればよく、特に限定はしないが、前記の酸性溶液またはアルカリ性溶液であることが好ましい。さらに1〜5Nの硫酸水溶液で配線表面を洗浄することが好ましい。脱脂処理及び硫酸洗浄は適宜組み合わせて行っても良い。   Moreover, it is preferable to perform the degreasing process which cleans the wiring surface as pre-processing of these oxidation / reduction processes. The degreasing treatment may be performed using an alkaline or acidic solution, and is not particularly limited, but is preferably the above acidic solution or alkaline solution. Furthermore, it is preferable to clean the wiring surface with a 1-5 N sulfuric acid aqueous solution. The degreasing treatment and the sulfuric acid cleaning may be appropriately combined.

(腐食抑制剤)
本発明の多層配線基板の配線表面の一部又は全部に、腐食抑制剤を塗布してもよい。前記腐食抑制剤は、S含有有機化合物またはN含有有機化合物を少なくとも1種以上含んでいるものであればよい。ここでいう腐食抑制剤を具体的にあげると、メルカプト基、スルフィド基、又はジスルフィド基を含有する化合物もしくは、分子内に−N=またはN=Nまたは−NHを含むN含有有機化合物を少なくとも1種以上含む化合物などがある。
(Corrosion inhibitor)
You may apply | coat a corrosion inhibitor to a part or all of the wiring surface of the multilayer wiring board of this invention. The corrosion inhibitor only needs to contain at least one S-containing organic compound or N-containing organic compound. Specific examples of the corrosion inhibitor herein include at least a compound containing a mercapto group, a sulfide group, or a disulfide group, or an N-containing organic compound containing —N═ or N═N or —NH 2 in the molecule. There are compounds containing one or more.

(メルカプト基、スルフィド基、又はジスルフィド基を含有する化合物)
前記メルカプト基、スルフィド基、又はジスルフィド基を含有する化合物としては、
脂肪族チオール(HS−(CH)n−R(但し、式中、nは1から23までの整数、Rは一価の有機基、水素基またはハロゲン原子を表す)で表される構造を有し、Rまたは、R中にはアミノ基、アミド基、カルボキシル基、カルボニル基、ヒドロキシル基のいずれかであることが好ましいが、これに限定したものではなく、炭素数1〜18のアルキル基、炭素数1〜8のアルコキシ基、アシルオキシ基、ハロアルキル基、ハロゲン原子、水素基、チオアルキル基、チオール基、置換されていても良いフェニル基、ビフェニル基、ナフチル基、複素環などが挙げられる。また、R中のアミノ基、アミド基、カルボキシル基、ヒドロキシル基は、1個あればよく、好ましくは1個以上、他に上記のアルキル基等の置換基を有していても良い。式中、nが1から23までの整数で示される化合物を用いることが好ましく、さらに、nが4から15までの整数で示される化合物がより好ましく、またさらに6から12までの整数で示される化合物であることが特に好ましい。)、
チアゾール誘導体(チアゾール、2−アミノチアゾール、2−アミノチアゾール−4−カルボン酸、アミノチオフェン、ベンゾチアゾール、2−メルカプトベンゾチアゾール、2−アミノベンゾチアゾール、2−アミノ−4−メチルベンゾチアゾール、2−ベンゾチアゾロール、2,3−ジヒドロイミダゾ〔2,1−b〕ベンゾチアゾール−6−アミン、2−(2−アミノチアゾール−4−イル)−2−ヒドロキシイミノ酢酸エチル、2−メチルベンゾチアゾール、2−フェニルベンゾチアゾール、2−アミノ−4−メチルチアゾール等)、
チアジアゾール誘導体(1,2,3−チアジアゾール、1,2,4−チアジアゾール、1,2,5−チアジアゾール、1,3,4−チアジアゾール、2−アミノ−5−エチル−1,3,4−チアジアゾール、5−アミノ−1,3,4−チアジアゾール−2−チオール、2,5−メルカプト−1,3,4−チアジアゾール、3−メチルメルカプト−5−メルカプト−1,2,4−チアジアゾール、2−アミノ−1,3,4−チアジアゾール、2−(エチルアミノ)−1,3,4−チアジアゾール、2−アミノ−5−エチルチオ−1,3,4−チアジアゾール等)などが挙げられ、
更にメルカプト安息香酸、メルカプトナフトール、メルカプトフェノール、4−メルカプトビフェニル、メルカプト酢酸、メルカプトコハク酸、3−メルカプトプロピオン酸、チオウラシル、3−チオウラゾール、2−チオウラミル、4−チオウラミル、2−メルカプトキノリン、チオギ酸、1−チオクマリン、チオクモチアゾン、チオクレゾール、チオサリチル酸、チオチアヌル酸、チオナフトール、チオトレン、チオナフテン、チオナフテンカルボン酸、チオナフテンキノン、チオバルビツル酸、チオヒドロキノン、チオフェノール、チオフェン、チオフタリド、チオフテン、チオールチオン炭酸、チオルチドン、チオールヒスチジン、3−カルボキシプロピルジスルフィド、2−ヒドロキシエチルジスルフィド、2−アミノプロピオン酸、ジチオジグリコール酸、D−システイン、ジ−t−ブチルジスルフィド、チオシアン、チオシアン酸等が挙げられる。
(Compound containing a mercapto group, sulfide group, or disulfide group)
As the compound containing the mercapto group, sulfide group, or disulfide group,
Aliphatic thiol (HS- (CH 2) n- R ( In the formula, n is an integer from 1 to 23, the structure R is represented by an organic group, a hydrogen group or a halogen atom monovalent) And R or R is preferably an amino group, an amide group, a carboxyl group, a carbonyl group, or a hydroxyl group, but is not limited thereto, and is an alkyl group having 1 to 18 carbon atoms. And an alkoxy group having 1 to 8 carbon atoms, an acyloxy group, a haloalkyl group, a halogen atom, a hydrogen group, a thioalkyl group, a thiol group, an optionally substituted phenyl group, a biphenyl group, a naphthyl group, and a heterocyclic ring. The amino group, amide group, carboxyl group, and hydroxyl group in R may be one, preferably one or more, and may further have a substituent such as the above alkyl group. , It is preferable to use a compound in which n is an integer from 1 to 23, more preferably a compound in which n is an integer from 4 to 15, and further a compound from an integer from 6 to 12. Is particularly preferred).
Thiazole derivatives (thiazole, 2-aminothiazole, 2-aminothiazole-4-carboxylic acid, aminothiophene, benzothiazole, 2-mercaptobenzothiazole, 2-aminobenzothiazole, 2-amino-4-methylbenzothiazole, 2- Benzothiazolol, 2,3-dihydroimidazo [2,1-b] benzothiazol-6-amine, ethyl 2- (2-aminothiazol-4-yl) -2-hydroxyiminoacetate, 2-methylbenzothiazole 2-phenylbenzothiazole, 2-amino-4-methylthiazole, etc.),
Thiadiazole derivatives (1,2,3-thiadiazole, 1,2,4-thiadiazole, 1,2,5-thiadiazole, 1,3,4-thiadiazole, 2-amino-5-ethyl-1,3,4-thiadiazole 5-amino-1,3,4-thiadiazole-2-thiol, 2,5-mercapto-1,3,4-thiadiazole, 3-methylmercapto-5-mercapto-1,2,4-thiadiazole, 2- Amino-1,3,4-thiadiazole, 2- (ethylamino) -1,3,4-thiadiazole, 2-amino-5-ethylthio-1,3,4-thiadiazole, etc.)
Further mercaptobenzoic acid, mercaptonaphthol, mercaptophenol, 4-mercaptobiphenyl, mercaptoacetic acid, mercaptosuccinic acid, 3-mercaptopropionic acid, thiouracil, 3-thiourazol, 2-thiouramil, 4-thiouramil, 2-mercaptoquinoline, thioformic acid , 1-thiocoumarin, thiocouthiazone, thiocresol, thiosalicylic acid, thiothianuric acid, thionaphthol, thiotolene, thionaphthene, thionaphthenecarboxylic acid, thionaphthenequinone, thiobarbituric acid, thiohydroquinone, thiophenol, thiophene, thiophthalide, thiobutene, thiothione carbonic acid , Thiolutidone, thiol histidine, 3-carboxypropyl disulfide, 2-hydroxyethyl disulfide, 2-aminopropion , Dithiodiglycolic acid, D- cysteine, di -t- butyl disulfide, thiocyanate, etc. thiocyanate acid.

(分子内に−N=またはN=Nまたは−NHを含むN含有有機化合物を少なくとも1種以上含む化合物)
前記分子内に−N=またはN=Nまたは−NHを含むN含有有機化合物を少なくとも1種以上含む化合物としては、
トリアゾール誘導体(3−アミノ−5−メルカプト−1,2,4−トリアゾール、1H−1,2,3−トリアゾール、2H−1,2,3−トリアゾール、1H−1,2,4−トリアゾール、4H−1,2,4−トリアゾール、ベンゾトリアゾール、1−アミノベンゾトリアゾール、1,2,4−トリアゾール、3−アミノ−1H−1,2,4−トリアゾール、3,5−ジアミノ−1,2,4−トリアゾール、3−オキシ−1,2,4−トリアゾール、アミノウラゾール等)、
テトラゾール誘導体(テトラゾリル、テトラゾリルヒドラジン、1H−1,2,3,4−テトラゾール、2H−1,2,3,4−テトラゾール、5−アミノ−1H−テトラゾール、1−エチル−1,4−ジヒドロキシ−5H−テトラゾール−5−オン、5−メルカプト−1−メチルテトラゾール、テトラゾールメルカプタン等)、
オキサゾール誘導体(オキサゾール、オキサゾリル、オキサゾリン、ベンゾオキサゾール、3−アミノ−5−メチルイソオキサゾール、2−メルカプトベンゾオキサゾール、2−アミノオキサゾリン、2−アミノベンゾオキサゾール等)、
オキサジアゾール誘導体(1,2,3−オキサジアゾール、1,2,4−オキサジアゾール、1,2,5−オキサジアゾール、1,3,4−オキサジアゾール、1,2,4−オキサジアゾロン−5、1,3,4−オキサジアゾロン−5等)、
オキサトリアゾール誘導体(1,2,3,4−オキサトリアゾール、1,2,3,5−オキサトリアゾール等)、
プリン誘導体(プリン、2−アミノ−6−ヒドロキシ−8−メルカプトプリン、2−アミノ−6−メチルメルカプトプリン、2−メルカプトアデニン、メルカプトヒポキサンチン、メルカプトプリン、尿酸、グアニン、アデニン、キサンチン、テオフィリン、テオブロミン、カフェイン等)、
イミダゾール誘導体(イミダゾール、ベンゾイミダゾール、2−メルカプトベンゾイミダゾール、4−アミノ−5−イミダゾールカルボン酸アミド、ヒスチジン等)、
インダゾール誘導体(インダゾール、3−インダゾロン、インダゾロール等)、
ピリジン誘導体(2−メルカプトピリジン、アミノピリジン等)、
ピリミジン誘導体(2−メルカプトピリミジン、2−アミノピリミジン、4−アミノピリミジン、2−アミノ−4,6−ジヒドロキシピリミジン、4−アミノ−6−ヒドロキシ−2−メルカプトピリミジン、2−アミノ−4−ヒドロキシ−6−メチルピリミジン、4−アミノ−6−ヒドロキシ−2−メチルピリミジン、4−アミノ−6−ヒドロキシピラゾロ[3,4−d]ピリミジン、4−アミノ−6−メルカプトピラゾロ[3,4−d]ピリミジン、2−ヒドロキシピリミジン、4−メルカプト−1H−ピラゾロ[3,4−d]ピリミジン、4−アミノ−2,6−ジヒドロキシピリミジン、2,4−ジアミノ−6−ヒドロキシピリミジン、2,4,6−トリアミノピリミジン等)、
チオ尿素誘導体(チオ尿素、エチレンチオ尿素、2−チオバルビツール酸等)、
アミノ酸(グリシン、アラニン、トリプトファン、プロリン、オキシプロリン等)などが挙げられ、
更に1,3,4−チオオキサジアゾロン−5、チオクマゾン、2−チオクマリン、チオサッカリン、チオヒダントイン、チオピリン、γ-チオピリン、グアナジン、グアナゾール、グアナミン、オキサジン、オキサジアジン、メラミン、2,4,6−トリアミノフェノール、トリアミノベンゼン、アミノインドール、アミノキノリン、アミノチオフェノール、アミノピラゾール等が挙げられる。
(Compound containing at least one N-containing organic compound containing —N═ or N═N or —NH 2 in the molecule)
The compound containing at least one N-containing organic compound containing —N═ or N═N or —NH 2 in the molecule,
Triazole derivatives (3-amino-5-mercapto-1,2,4-triazole, 1H-1,2,3-triazole, 2H-1,2,3-triazole, 1H-1,2,4-triazole, 4H -1,2,4-triazole, benzotriazole, 1-aminobenzotriazole, 1,2,4-triazole, 3-amino-1H-1,2,4-triazole, 3,5-diamino-1,2, 4-triazole, 3-oxy-1,2,4-triazole, aminourazole, etc.),
Tetrazole derivatives (tetrazolyl, tetrazolylhydrazine, 1H-1,2,3,4-tetrazole, 2H-1,2,3,4-tetrazole, 5-amino-1H-tetrazole, 1-ethyl-1,4- Dihydroxy-5H-tetrazol-5-one, 5-mercapto-1-methyltetrazole, tetrazole mercaptan, etc.)
Oxazole derivatives (oxazole, oxazolyl, oxazoline, benzoxazole, 3-amino-5-methylisoxazole, 2-mercaptobenzoxazole, 2-aminooxazoline, 2-aminobenzoxazole, etc.)
Oxadiazole derivatives (1,2,3-oxadiazole, 1,2,4-oxadiazole, 1,2,5-oxadiazole, 1,3,4-oxadiazole, 1,2,4 -Oxadiazolone-5, 1,3,4-oxadiazolone-5 etc.),
Oxatriazole derivatives (1,2,3,4-oxatriazole, 1,2,3,5-oxatriazole, etc.),
Purine derivatives (purine, 2-amino-6-hydroxy-8-mercaptopurine, 2-amino-6-methylmercaptopurine, 2-mercaptoadenine, mercaptohypoxanthine, mercaptopurine, uric acid, guanine, adenine, xanthine, theophylline, Theobromine, caffeine, etc.),
Imidazole derivatives (imidazole, benzimidazole, 2-mercaptobenzimidazole, 4-amino-5-imidazolecarboxylic acid amide, histidine, etc.)
Indazole derivatives (indazole, 3-indazolone, indazolol, etc.),
Pyridine derivatives (2-mercaptopyridine, aminopyridine, etc.),
Pyrimidine derivatives (2-mercaptopyrimidine, 2-aminopyrimidine, 4-aminopyrimidine, 2-amino-4,6-dihydroxypyrimidine, 4-amino-6-hydroxy-2-mercaptopyrimidine, 2-amino-4-hydroxy- 6-methylpyrimidine, 4-amino-6-hydroxy-2-methylpyrimidine, 4-amino-6-hydroxypyrazolo [3,4-d] pyrimidine, 4-amino-6-mercaptopyrazolo [3,4 d] pyrimidine, 2-hydroxypyrimidine, 4-mercapto-1H-pyrazolo [3,4-d] pyrimidine, 4-amino-2,6-dihydroxypyrimidine, 2,4-diamino-6-hydroxypyrimidine, 2,4 , 6-triaminopyrimidine etc.),
Thiourea derivatives (thiourea, ethylenethiourea, 2-thiobarbituric acid, etc.),
Amino acids (glycine, alanine, tryptophan, proline, oxyproline, etc.)
Furthermore, 1,3,4-thiooxadiazolone-5, thiocoumazone, 2-thiocoumarin, thiosaccharin, thiohydantoin, thiopyrine, γ-thiopyrine, guanazine, guanazole, guanamine, oxazine, oxadiazine, melamine, 2,4,6- Examples include triaminophenol, triaminobenzene, aminoindole, aminoquinoline, aminothiophenol, and aminopyrazole.

腐食抑制剤の塗布は、腐食抑制剤を含む溶液を用いて行なってもよく、また前記記載の酸性溶液またはアルカリ性溶液またはカップリング剤溶液などに腐食抑制剤を加えて、行なってもよい。腐食抑制剤の塗布は、腐食抑制剤を含む溶液に多層配線基板を浸漬する方法、腐食抑制剤を含む溶液を多層配線基板にスプレー噴霧等する方法が挙げられる。なおカップリング剤を含む溶液による処理の前または後に、腐食抑制剤を含む溶液を用いて処理を行うことも可能である。また腐食抑制剤を含む溶液を用いる場合、配線表面の表面粗さがRaで0.01〜0.4μmとなる処理を施した後、行なうことが好ましい。   The application of the corrosion inhibitor may be performed using a solution containing the corrosion inhibitor, or may be performed by adding a corrosion inhibitor to the above-described acidic solution, alkaline solution or coupling agent solution. Application of the corrosion inhibitor includes a method of immersing the multilayer wiring board in a solution containing the corrosion inhibitor, and a method of spraying a solution containing the corrosion inhibitor on the multilayer wiring board. It is also possible to perform the treatment using a solution containing a corrosion inhibitor before or after the treatment with a solution containing a coupling agent. Moreover, when using the solution containing a corrosion inhibitor, it is preferable to perform after performing the process which the surface roughness of a wiring surface becomes 0.01-0.4 micrometer by Ra.

(腐食抑制剤を含む溶液)
本発明で使用する腐食抑制剤を含む溶液の調整には、水および有機溶媒を使用することができる。有機溶媒の種類は、特に限定はしないが、メタノール、エタノール、n-プロピルアルコール、n-ブチルアルコールなどのアルコール類、ジ-n-プロピルエーテル、ジ-n-ブチルエーテル、ジアリルエーテルなどのエーテル類、ヘキサン、ヘプタン、オクタン、ノナンなどの脂肪族炭化水素、ベンゼン、トルエン、フェノールなどの芳香族炭化水素などを用いることができ、これらの溶媒を1種類ないし2種類以上組み合わせて用いることもできる。
(Solution containing corrosion inhibitor)
Water and an organic solvent can be used for the preparation of the solution containing the corrosion inhibitor used in the present invention. The type of organic solvent is not particularly limited, but alcohols such as methanol, ethanol, n-propyl alcohol and n-butyl alcohol, ethers such as di-n-propyl ether, di-n-butyl ether and diallyl ether, Aliphatic hydrocarbons such as hexane, heptane, octane, and nonane, and aromatic hydrocarbons such as benzene, toluene, and phenol can be used. One or more of these solvents can be used in combination.

(腐食抑制剤を含む溶液の濃度および処理時間)
本発明で用いる腐食抑制剤を含む溶液の腐食抑制剤の濃度は、0.1〜5000ppmの濃度が好ましい。さらに、0.5〜3000ppmがより好ましく、またさらに1〜1000ppmであることが特に好ましい。腐食抑制剤の濃度が0.1ppm未満では、マイグレーション抑制効果が十分でなく、また配線と絶縁樹脂との十分な密着強度を得ることもできない。腐食抑制剤の濃度が5000ppmを超えると、マイグレーション抑制効果は得られるが、配線と絶縁樹脂層との十分な密着強度を得ることができない。配線表面を、腐食抑制剤を含んだ溶液により処理を行う時間については特に限定はせず、腐食抑制剤の種類および濃度に応じて適宜変化させることが好ましい。
(Concentration of solution containing corrosion inhibitor and treatment time)
The concentration of the corrosion inhibitor in the solution containing the corrosion inhibitor used in the present invention is preferably 0.1 to 5000 ppm. Furthermore, 0.5 to 3000 ppm is more preferable, and 1 to 1000 ppm is particularly preferable. When the concentration of the corrosion inhibitor is less than 0.1 ppm, the migration suppressing effect is not sufficient, and sufficient adhesion strength between the wiring and the insulating resin cannot be obtained. When the concentration of the corrosion inhibitor exceeds 5000 ppm, a migration suppressing effect can be obtained, but sufficient adhesion strength between the wiring and the insulating resin layer cannot be obtained. There is no particular limitation on the time during which the wiring surface is treated with the solution containing the corrosion inhibitor, and it is preferable that the wiring surface be appropriately changed according to the type and concentration of the corrosion inhibitor.

(多層配線基板の製造方法)
本発明の多層配線基板の製造方法は、コア基板の片面または両面に、層間絶縁層と配線を複数層形成する工程からなる多層配線基板の製造方法であって、コア基板の片面または両面に層間絶縁層を形成する工程、前記配線を銅で形成する配線形成工程を含んでいる。前述したようにコア基板の材質は特に問わないが、有機基材、セラミック基材、シリコン基材、ガラス基材などが使用できる。熱膨張係数や絶縁性を考慮すると、セラミック基材や、ガラス基材を用いることが好ましい。ガラスのうち非感光性ガラスとしては、ソーダ石灰ガラス(成分例:SiO:65〜75重量%、Al:0.5〜4重量%、CaO:5〜15重量%、MgO:0.5〜4重量%、NaO:10〜20重量%)、ホウ珪酸ガラス(成分例:SiO:65〜80重量%、B:5〜25重量%、Al:1〜5重量%、CaO:5〜8重量%、MgO:0.5〜2重量%、NaO:6〜14重量%、KO:1〜6重量%)等が挙げられる。また、感光性ガラスとしてはLiO−SiO系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。
(Manufacturing method of multilayer wiring board)
A method for manufacturing a multilayer wiring board according to the present invention is a method for manufacturing a multilayer wiring board comprising a step of forming a plurality of interlayer insulation layers and wirings on one side or both sides of a core substrate, A step of forming an insulating layer; and a step of forming a wiring in which the wiring is formed of copper. As described above, the material of the core substrate is not particularly limited, but an organic substrate, a ceramic substrate, a silicon substrate, a glass substrate, or the like can be used. In consideration of the thermal expansion coefficient and the insulating property, it is preferable to use a ceramic substrate or a glass substrate. Among the non-photosensitive glasses, soda-lime glass (component example: SiO 2 : 65 to 75 wt%, Al 2 O 3 : 0.5 to 4 wt%, CaO: 5 to 15 wt%, MgO: 0 .5~4 wt%, Na 2 O: 10 to 20 wt%), borosilicate glass (component example: SiO 2: 65-80 wt%, B 2 O 3: 5~25 wt%, Al 2 O 3: 1 to 5 wt%, CaO: 5 to 8 wt%, MgO: 0.5 to 2 wt%, Na 2 O: 6~14 wt%, K 2 O: 1~6 wt%) and the like. Also, it includes those containing gold ions and silver ions as a photosensitive agent into Li 2 O-SiO 2 based crystallized glass as photosensitive glass.

有機基板としては、ガラス布に樹脂を含浸させた材料を積層した基板や樹脂フィルムが使用できる。使用する樹脂としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できるが、熱硬化性の有機絶縁材料が好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス(2−ヒドロキシエチル)イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、3量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。これらの樹脂には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。コア基板の厚さは100〜800μmであるのが、IVH形成性の点で好ましく、更に150〜500μmであるのがより好ましい。   As the organic substrate, a substrate or a resin film obtained by laminating a material in which a glass cloth is impregnated with a resin can be used. As the resin to be used, a thermosetting resin, a thermoplastic resin, or a mixed resin thereof can be used, but a thermosetting organic insulating material is preferable. Thermosetting resins include phenolic resin, urea resin, melamine resin, alkyd resin, acrylic resin, unsaturated polyester resin, diallyl phthalate resin, epoxy resin, polybenzimidazole resin, polyamide resin, polyamideimide resin, silicone resin, cyclohexane Resin synthesized from pentadiene, resin containing tris (2-hydroxyethyl) isocyanurate, resin synthesized from aromatic nitrile, trimerized aromatic dicyanamide resin, resin containing triallyl trimetallate, furan resin, ketone resin, A xylene resin, a thermosetting resin containing a condensed polycyclic aromatic, a benzocyclobutene resin, or the like can be used. Examples of the thermoplastic resin include polyimide resin, polyphenylene oxide resin, polyphenylene sulfide resin, aramid resin, and liquid crystal polymer. A filler may be added to these resins. Examples of the filler include silica, talc, aluminum hydroxide, aluminum borate, aluminum nitride, and alumina. The thickness of the core substrate is preferably 100 to 800 μm from the viewpoint of IVH formation, and more preferably 150 to 500 μm.

(層間絶縁層を形成する工程)
本発明の多層配線基板の層間絶縁層は、前述したように熱硬化性の有機絶縁材料、熱可塑性の有機絶縁材料、またはそれらの混合有機絶縁材料を含んでもよいが、熱硬化性の有機絶縁材料を主成分とするのが好ましい。コア基板の片面または両面に層間絶縁層を形成する工程としては、有機絶縁材料がワニス状の材料の場合、印刷やスピンコートで、またフィルム状の有機絶縁材料の場合、ラミネートやプレスなどの手法が例示できる。なお有機絶縁材料が熱硬化性の材料を含む場合は、さらに加熱硬化させることが望ましい。
(Process for forming an interlayer insulating layer)
As described above, the interlayer insulating layer of the multilayer wiring board of the present invention may include a thermosetting organic insulating material, a thermoplastic organic insulating material, or a mixed organic insulating material thereof. The material is preferably the main component. For the process of forming an interlayer insulating layer on one or both sides of the core substrate, printing or spin coating is used when the organic insulating material is a varnish-like material, and lamination or pressing is used when the organic insulating material is a film-like organic insulating material. Can be illustrated. In the case where the organic insulating material includes a thermosetting material, it is desirable to further heat and cure.

(配線形成工程)
配線形成工程としては、コア基板表面または層間絶縁層表面に銅で配線が形成されれば特に限定しない。例えば配線の形成方法としては、コア基板表面または層間絶縁層上に金属箔を形成し、金属箔の不要な箇所をエッチングで除去する方法(サブトラクト法)、コア基板表面または層間絶縁層上の必要な箇所にのみめっきにより配線を形成する方法(アディティブ法)、コア基板表面または層間絶縁層上にシード層(薄い金属からなる層)を形成し、その後、電解めっきで必要な配線を形成した後、シード層をエッチングで除去する方法(セミアディティブ法)がある。セミアディティブ法により配線を形成する場合において、層間絶縁層表面のシード層(薄い金属からなる層)上に、めっきレジストを必要なパターンに形成し、シード層を介して電解銅めっきにより配線を形成し、さらにめっきレジストを剥離した状態における電気銅めっき層と電気銅めっき層の下層のシード層とを含んだ配線部分の断面積(S)と、シード層をエッチング等により除去し、または、配線表面に表面粗さがRaで0.01〜0.4μmとなる処理を施し、カップリング剤、密着性改良剤もしくは腐食抑制剤を少なくとも一種以上含む処理膜を形成した後の、電気銅めっき層と電気銅めっき層の下層のシード層とを含んだ配線部分の断面積(S´)との面積比(=S´/S)が、0.5〜1.0であることが好ましく、0.7〜1.0であることがより好ましい。
(Wiring formation process)
The wiring forming process is not particularly limited as long as the wiring is formed of copper on the core substrate surface or the interlayer insulating layer surface. For example, as a wiring formation method, a metal foil is formed on the core substrate surface or interlayer insulating layer, and unnecessary portions of the metal foil are removed by etching (subtract method), and the core substrate surface or interlayer insulating layer is required. After forming a seed layer (a layer made of a thin metal) on the core substrate surface or interlayer insulating layer, and then forming the required wiring by electrolytic plating There is a method of removing the seed layer by etching (semi-additive method). When wiring is formed by the semi-additive method, a plating resist is formed in the required pattern on the seed layer (thin metal layer) on the surface of the interlayer insulating layer, and the wiring is formed by electrolytic copper plating through the seed layer. Further, the cross-sectional area (S) of the wiring portion including the electrolytic copper plating layer and the seed layer under the electrolytic copper plating layer in the state where the plating resist is peeled off, and the seed layer are removed by etching or the like. The copper electroplating layer after the surface roughness Ra is 0.01 to 0.4 μm and a treatment film containing at least one coupling agent, adhesion improver or corrosion inhibitor is formed. And the area ratio (= S ′ / S) of the cross-sectional area (S ′) of the wiring portion including the seed layer under the electrolytic copper plating layer is preferably 0.5 to 1.0, .7 ~ And more preferably from 2.0.

(サブトラクト法による配線形成)
配線形成工程としては、前記したようにエッチングで除去する方法(サブトラクト法)がある。金属箔の配線となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属箔をエッチング除去し、配線を形成することができる。例えば、金属箔として銅箔を用いる場合、エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を使用できる。例えばレジストインクをシルクスクリーン印刷してエッチングレジストを形成したり、またエッチングレジスト用ネガ型感光性ドライフィルムを銅箔の上にラミネートして、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光し、露光しなかった箇所を現像液で除去してエッチングレジストを形成する。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常の配線板に用いる化学エッチング液を用いることができる。
(Wiring formation by subtract method)
As the wiring forming step, there is a method of removing by etching (subtract method) as described above. An etching resist is formed in a portion that becomes a wiring of the metal foil, and a chemical etching solution is sprayed and sprayed on a portion exposed from the etching resist, and unnecessary metal foil is removed by etching to form a wiring. For example, when a copper foil is used as the metal foil, an etching resist material that can be used for an ordinary wiring board can be used as the etching resist. For example, a resist ink is silk-screen printed to form an etching resist, or a negative photosensitive dry film for etching resist is laminated on a copper foil, and a photomask that transmits light is superimposed on the wiring shape. Then, an etching resist is formed by exposing with ultraviolet light and removing the unexposed portion with a developer. As the chemical etching solution, a chemical etching solution used for a normal wiring board, such as a solution of cupric chloride and hydrochloric acid, a ferric chloride solution, a solution of sulfuric acid and hydrogen peroxide, and an ammonium persulfate solution can be used.

(アディティブ法による配線形成)
また、配線は、コア基板または層間絶縁層(ビルドアップ層)上の必要な箇所にのみ、めっきを行うことで形成することも可能であり、通常のめっきによる配線形成技術(アディティブ法)を用いることができる。例えば、コア基板に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジストを形成して、無電解めっき液に浸漬し、めっきレジストに覆われていない箇所にのみ、無電解めっきを行い配線を形成する。
(Wiring formation by additive method)
In addition, the wiring can be formed by plating only at a necessary place on the core substrate or the interlayer insulating layer (build-up layer), and a wiring forming technique (additive method) by normal plating is used. be able to. For example, after depositing the electroless plating catalyst on the core substrate, forming a plating resist on the surface portion where plating is not performed, immersing in an electroless plating solution, and only in locations not covered by the plating resist, Electroless plating is performed to form wiring.

(セミアディティブ法による配線形成)
コア基板表面または層間絶縁層(ビルドアップ層)上に、セミアディティブ法のシード層を形成する方法は、蒸着またはめっきによる方法と、金属箔を貼り合わせる方法がある。また同様の方法で、サブトラクト法の金属箔を形成することもできる。
(Wiring formation by semi-additive method)
There are two methods for forming the seed layer of the semi-additive method on the surface of the core substrate or the interlayer insulating layer (build-up layer), a method by vapor deposition or plating, and a method of bonding a metal foil. Also, a subtractive metal foil can be formed by the same method.

(蒸着またはめっきによるシード層の形成)
コア基板表面または層間絶縁層(ビルドアップ層)上に蒸着またはめっきによってシード層を形成することができる。例えば、シード層として、スパッタリングにより下地金属と薄膜銅層を形成する場合、薄膜銅層を形成するために使用されるスパッタリング装置は、2極スパッタ、3極スパッタ、4極スパッタ、マグネトロンスパッタ、ミラートロンスパッタ等を用いることができる。スパッタに用いるターゲットは、密着を確保するために、例えばCr、Ni、Co、Pd、Zr、Ni/Cr、Ni/Cu等の金属を下地金属として用い、5〜50nmスパッタリングする。その後、銅をターゲットにして200〜500nmスパッタリングしてシード層を形成できる。また、コア基板表面またはビルドアップ層上にめっき銅を、0.5〜3μm無電解銅めっきし、形成することもできる。
(Formation of seed layer by vapor deposition or plating)
A seed layer can be formed on the surface of the core substrate or the interlayer insulating layer (build-up layer) by vapor deposition or plating. For example, when a base metal and a thin film copper layer are formed by sputtering as a seed layer, the sputtering apparatus used to form the thin film copper layer is a bipolar sputtering, a three-pole sputtering, a four-pole sputtering, a magnetron sputtering, a mirror. Tron sputtering or the like can be used. A target used for sputtering is sputtered 5 to 50 nm using, for example, a metal such as Cr, Ni, Co, Pd, Zr, Ni / Cr, or Ni / Cu as a base metal in order to ensure adhesion. Thereafter, a seed layer can be formed by sputtering 200 to 500 nm using copper as a target. Alternatively, the plated copper can be formed by electroless copper plating of 0.5 to 3 μm on the surface of the core substrate or the build-up layer.

(金属箔を貼り合わせる方法)
コア基板または層間絶縁層(ビルドアップ層)に接着機能がある場合は、金属箔をプレスやラミネートによって貼り合わせることによりシード層を形成することもできる。しかし、薄い金属層を直接貼り合わせるのは非常に困難であるため、厚い金属箔を張り合わせた後にエッチング等により薄くする方法や、キャリア付金属箔を貼り合わせた後にキャリア層を剥離する方法などがある。例えば前者としてはキャリア銅/ニッケル/薄膜銅の三層銅箔があり、キャリア銅をアルカリエッチング液で、ニッケルをニッケルエッチング液で除去し、後者としてはアルミ、銅、絶縁樹脂などをキャリアとしたピーラブル銅箔などが使用でき、5μm以下のシード層を形成できる。また、厚み9〜18μmの銅箔を貼り付け、5μm以下になるように、エッチングにより均一に薄くし、シード層を形成してもかまわない。
(Method of bonding metal foil)
When the core substrate or the interlayer insulating layer (build-up layer) has an adhesive function, the seed layer can also be formed by bonding metal foils together by pressing or laminating. However, since it is very difficult to directly bond a thin metal layer, there are methods such as a method of thinning a thick metal foil and then thinning it by etching or a method of peeling a carrier layer after bonding a metal foil with a carrier. is there. For example, the former has a three-layer copper foil of carrier copper / nickel / thin film copper, the carrier copper is removed with an alkaline etching solution, nickel is removed with a nickel etching solution, and the latter is made of aluminum, copper, insulating resin or the like as a carrier. A peelable copper foil or the like can be used, and a seed layer of 5 μm or less can be formed. Alternatively, a 9 to 18 μm thick copper foil may be attached, and the seed layer may be formed by etching so that the thickness is 5 μm or less.

前述の方法で形成されたシード層上に、めっきレジストを必要なパターンに形成し、シード層を介して電解銅めっきにより配線を形成する。その後、めっきレジストを剥離し、最後にシード層をエッチング等により除去し、配線が形成できる。   A plating resist is formed in a necessary pattern on the seed layer formed by the above-described method, and wiring is formed by electrolytic copper plating through the seed layer. Thereafter, the plating resist is peeled off, and finally the seed layer is removed by etching or the like to form a wiring.

(配線の形状)
本発明の多層配線基板の配線の形状は特に問わないが、多層配線基板が半導体チップ搭載基板の場合、図5に示したように半導体チップ搭載基板の少なくとも半導体チップが搭載される側には半導体チップ接続端子16(ワイヤボンド端子等)、その反対面にはマザーボードと電気的に接続される外部接続続端子(はんだボール等が搭載される箇所)及びそれらを繋ぐ展開配線、層間接続端子等から構成されることが望ましい。また、半導体チップ搭載基板の配線の配置も特に問わないが、図3に示したように(内層配線、層間接続端子等は省略)、半導体チップ接続端子より内側に外部接続端子を形成したファン−インタイプや、図4に示したような半導体チップ接続端子の外側に外部接続端子を形成したファン−アウトタイプ、またはこれらを組み合わせたタイプでもよい。図5に、ファン−インタイプ半導体チップ搭載基板の平面図を、図6にファン−アウトタイプ半導体チップ搭載基板の平面図を示した。なお、半導体チップ接続端子16の形状は、ワイヤボンド接続やフリップチップ接続などが、可能であれば、特に問わない。また、ファン−アウト、ファン−インどちらのタイプでも、ワイヤボンド接続やフリップチップ接続などは、可能である。さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン21(図6参照)を形成してもかまわない。ダミーパターン21の形状や配置も特には問わないが、半導体搭載領域に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなり、信頼性を向上できる。
(Wiring shape)
The wiring shape of the multilayer wiring board of the present invention is not particularly limited. However, when the multilayer wiring board is a semiconductor chip mounting substrate, as shown in FIG. 5, at least the semiconductor chip mounting side of the semiconductor chip mounting substrate is a semiconductor. Chip connection terminals 16 (wire bond terminals, etc.), on the opposite side from external connection connection terminals (locations where solder balls etc. are mounted) electrically connected to the mother board, development wirings connecting them, interlayer connection terminals, etc. Desirably configured. The wiring arrangement of the semiconductor chip mounting substrate is not particularly limited, but as shown in FIG. 3 (inner layer wiring, interlayer connection terminals, etc. are omitted), a fan in which external connection terminals are formed inside the semiconductor chip connection terminals. An in-type, a fan-out type in which external connection terminals are formed outside the semiconductor chip connection terminals as shown in FIG. 4, or a type in which these are combined may be used. FIG. 5 is a plan view of the fan-in type semiconductor chip mounting substrate, and FIG. 6 is a plan view of the fan-out type semiconductor chip mounting substrate. The shape of the semiconductor chip connection terminal 16 is not particularly limited as long as wire bond connection or flip chip connection is possible. Moreover, wire-bond connection and flip-chip connection are possible for both fan-out and fan-in types. Further, if necessary, a dummy pattern 21 (see FIG. 6) that is not electrically connected to the semiconductor chip may be formed. The shape and arrangement of the dummy pattern 21 are not particularly limited, but it is preferable to arrange the dummy pattern 21 uniformly in the semiconductor mounting region. As a result, voids are less likely to occur when a semiconductor chip is mounted with a die bond adhesive, and reliability can be improved.

(バイアホール)
本発明の多層配線基板は、複数の配線層を有するため、各層の配線を電気的に接続するためのバイアホールを設けることができる。バイアホールは、コア基板または層間絶縁層(ビルドアップ層)に接続用の穴を設け、この穴を導電性ペーストやめっき等で充填し形成できる。穴の加工方法としては、パンチやドリルなどの機械加工、レーザ加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがある。
(Bahia Hall)
Since the multilayer wiring board of the present invention has a plurality of wiring layers, a via hole for electrically connecting the wirings of each layer can be provided. The via hole can be formed by providing a hole for connection in the core substrate or the interlayer insulating layer (build-up layer) and filling the hole with a conductive paste, plating or the like. Examples of the hole processing method include mechanical processing such as punching and drilling, laser processing, chemical etching processing using a chemical solution, and dry etching using plasma.

また、層間絶縁層(ビルドアップ層)のバイアホール形成方法としては、予め層間絶縁層(ビルドアップ層)に導電性ペーストやめっきなどで導電層を形成し、これをコア基板にプレス等で積層する方法などもある。   In addition, as a method for forming a via hole in the interlayer insulating layer (build-up layer), a conductive layer is formed in advance on the interlayer insulating layer (build-up layer) with a conductive paste or plating, and this is laminated on the core substrate by pressing or the like. There is also a way to do it.

(絶縁被覆の形成)
本発明の多層配線基板や半導体チップ搭載基板の外部接続端子側には絶縁被覆109を形成することができる(図1〜4,図8参照)。パターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには、感光性のソルダレジスト、カバーレイフィルム、フィルム状レジストを用いるのが好ましい。材質としては、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の材料を用いることができる。
(Formation of insulation coating)
An insulating coating 109 can be formed on the external connection terminal side of the multilayer wiring board or semiconductor chip mounting board of the present invention (see FIGS. 1 to 4 and FIG. 8). The pattern can be formed by printing if it is a varnish-like material, but it is preferable to use a photosensitive solder resist, a coverlay film, or a film-like resist in order to ensure higher accuracy. As a material, an epoxy-based material, a polyimide-based material, an epoxy acrylate-based material, or a fluorene-based material can be used.

このような絶縁被覆109は硬化時の収縮があるため、片面だけに形成すると基板に大きな反りを生じやすい。そこで、必要に応じて半導体チップ搭載基板の両面に絶縁被覆109を形成することもできる。さらに、反りは絶縁被覆109の厚みによって変化するため、両面の絶縁被覆109の厚みは、反りが発生しないように調整することがより好ましい。その場合、予備検討を行い、両面の絶縁被覆109の厚みを決定することが好ましい。また、薄型の半導体パッケージとするには、絶縁被覆109の厚みが50μm以下であることが好ましく、30μm以下がより好ましい。   Since such an insulating coating 109 has shrinkage at the time of curing, if it is formed only on one side, a large warp is likely to occur in the substrate. Therefore, the insulating coating 109 can be formed on both surfaces of the semiconductor chip mounting substrate as necessary. Furthermore, since the warpage varies depending on the thickness of the insulating coating 109, it is more preferable to adjust the thicknesses of the insulating coatings 109 on both sides so that no warpage occurs. In that case, it is preferable to perform preliminary examination and determine the thickness of the insulating coating 109 on both sides. In order to obtain a thin semiconductor package, the thickness of the insulating coating 109 is preferably 50 μm or less, and more preferably 30 μm or less.

(配線のめっき)
配線の必要な部分にニッケル、金めっきを順次施すことが好ましい。さらに必要に応じてニッケル、パラジウム、金めっきとしても良い。これらのめっきは、配線の半導体チップ接続端子と、マザーボードまたは他の半導体パッケージと電気的に接続するための外部接続端子に施されるのが一般的である。このめっきは、無電解めっき、または電解めっきのどちらを用いてもよい。
(Plating of wiring)
It is preferable to sequentially apply nickel and gold plating to the necessary portions of the wiring. Furthermore, nickel, palladium, or gold plating may be used as necessary. These platings are generally applied to semiconductor chip connection terminals of wiring and external connection terminals for electrical connection with a mother board or other semiconductor package. For this plating, either electroless plating or electrolytic plating may be used.

(半導体チップ搭載基板)
図1及び図8に、本発明の半導体チップ搭載基板の一実施例(片面ビルドアップ層2層)の断面模式図を示した。ここでは、層間絶縁層(ビルドアップ層)を片面にのみ形成した実施形態で説明するが、必要に応じて図8に示すように層間絶縁層(ビルドアップ層)は両面に形成しても良い。
(Semiconductor chip mounting substrate)
FIG. 1 and FIG. 8 show schematic cross-sectional views of one example (two-sided one-side buildup layer) of the semiconductor chip mounting substrate of the present invention. Here, an embodiment in which an interlayer insulating layer (build-up layer) is formed only on one side will be described. However, an interlayer insulating layer (build-up layer) may be formed on both sides as shown in FIG. 8 if necessary. .

本発明の半導体チップ搭載基板は、図1に示すように、半導体チップが搭載される側の絶縁層であるコア基板100上に、半導体チップ接続端子及び第1の層間接続端子101を含む第1の配線106aが形成される。コア基板の他方の側には、第2の層間接続端子103を含む第2の配線106bが形成され、第1の層間接続端子と第2の層間接続端子は、コア基板の第1の層間接続用IVH(バイアホール)102を介して電気的に接続される。コア基板の第2の配線側には、層間絶縁層(ビルドアップ層)104が形成され、層間絶縁層(ビルドアップ層)104上には第3の層間接続端子を含む第3の配線106cが形成され、第2の層間接続端子と第3の層間接続端子は、第2の層間接続用IVH108を介して電気的に接続される。   As shown in FIG. 1, the semiconductor chip mounting substrate of the present invention includes a first chip including a semiconductor chip connection terminal and a first interlayer connection terminal 101 on a core substrate 100 which is an insulating layer on the side where the semiconductor chip is mounted. Wiring 106a is formed. A second wiring 106b including the second interlayer connection terminal 103 is formed on the other side of the core substrate, and the first interlayer connection terminal and the second interlayer connection terminal are connected to the first interlayer connection of the core substrate. It is electrically connected through an IVH (via hole) 102 for use. An interlayer insulating layer (build-up layer) 104 is formed on the second wiring side of the core substrate, and a third wiring 106 c including a third interlayer connection terminal is formed on the interlayer insulating layer (build-up layer) 104. The second interlayer connection terminal and the third interlayer connection terminal are electrically connected through the second interlayer connection IVH 108.

層間絶縁層(ビルドアップ層)が複数形成される場合は、同様の構造を積層し、最外層の層間絶縁層(ビルドアップ層)上には、マザーボードと接続される外部接続端子107が形成される。配線の形状や各々の接続端子の配置等は特に制限されず、搭載する半導体チップや目的とする半導体パッケージを製造するために、適宜設計可能である。また、半導体チップ接続端子と第1の層間接続端子等を共用することも可能である。更に、最外層の層間絶縁層(ビルドアップ層)上には、必要に応じてソルダレジスト等の絶縁被覆109を設けることもできる。   When a plurality of interlayer insulating layers (build-up layers) are formed, the same structure is laminated, and an external connection terminal 107 connected to the motherboard is formed on the outermost interlayer insulating layer (build-up layer). The The shape of the wiring, the arrangement of each connection terminal, and the like are not particularly limited, and can be appropriately designed for manufacturing a semiconductor chip to be mounted and a target semiconductor package. Further, the semiconductor chip connection terminal and the first interlayer connection terminal can be shared. Furthermore, an insulating coating 109 such as a solder resist can be provided on the outermost interlayer insulating layer (build-up layer) as necessary.

(半導体チップ搭載基板の製造方法)
このような半導体チップ搭載基板は、以下のような工程で製造することができる。図2の(a)〜(g)に、本発明の半導体チップ搭載基板の製造方法の実施形態の一例を断面模式図で示した。ただし、製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
(Manufacturing method of semiconductor chip mounting substrate)
Such a semiconductor chip mounting substrate can be manufactured by the following processes. An example of an embodiment of a method for manufacturing a semiconductor chip mounting substrate according to the present invention is shown in a schematic cross-sectional view in FIGS. However, the order of the manufacturing process is not particularly limited as long as it does not depart from the object of the present invention.

(工程a)
(工程a)は、図2(a)に示したようにコア基板100上に第1の配線106aを作製する工程である。例えば片面に銅層が形成されたコア基板に第1の配線形状にエッチングレジストを形成し、塩化銅や塩化鉄などのエッチング液を用いて配線を作製することができる。コア基板100上に銅層を作製するには、スパッタリング、蒸着、めっき等により薄膜を形成した後、電気銅めっきで膜厚を所望の厚みまでめっきすることにより、銅層を得ることができる。
(Process a)
(Step a) is a step of forming the first wiring 106a on the core substrate 100 as shown in FIG. For example, an etching resist can be formed in a first wiring shape on a core substrate having a copper layer formed on one side, and wiring can be produced using an etching solution such as copper chloride or iron chloride. In order to produce a copper layer on the core substrate 100, a copper layer can be obtained by forming a thin film by sputtering, vapor deposition, plating or the like and then plating the film to a desired thickness by electrolytic copper plating.

なお、第1の配線106aは、第1の層間接続端子101及び半導体チップ接続端子(半導体チップと電気的に接続される部分)を含んでおり、微細配線の形成方法としては、セミアディティブ法を用いても良い。   Note that the first wiring 106a includes a first interlayer connection terminal 101 and a semiconductor chip connection terminal (portion electrically connected to the semiconductor chip), and a semi-additive method is used as a method for forming the fine wiring. It may be used.

(工程b)
(工程b)は、図2(b)に示したように、前記第1の層間接続端子101と、後述する第2の配線とを接続するための第1の層間接続用IVH102(バイアホール)を形成する工程である。
(Process b)
In step (b), as shown in FIG. 2B, a first interlayer connection IVH 102 (via hole) for connecting the first interlayer connection terminal 101 and a second wiring to be described later is used. Is a step of forming.

バイアホールの形成は、コア基板100が非感光性基材の場合、レーザ光を用いることができる。非感光性基材としては、前述した非感光性ガラスなどが挙げられるが、これに限定したものではない。この場合、使用するレーザ光は限定されるものではなく、COレーザ、YAGレーザ、エキシマレーザ等を用いることができる。また、コア基板100が感光性基材の場合、バイアホール以外の領域をマスクし、バイアホール部に紫外光を照射する。なお感光性基材としては、前述した感光性ガラスなどが挙げられるが、これに限定したものではない。この場合、紫外光を照射後、熱処理とエッチングによりバイアホールを形成する。また、コア基板100が、有機溶剤等の薬液による化学エッチング加工が可能な基材の場合は、化学エッチングによってバイアホールを形成することもできる。形成されたバイアホールは層間を電気的に接続するために、導電性のペーストやめっきなどで充填して層間接続のための導電層を形成することができる。 The via hole can be formed by using laser light when the core substrate 100 is a non-photosensitive base material. Examples of the non-photosensitive substrate include the non-photosensitive glass described above, but are not limited thereto. In this case, the laser beam to be used is not limited, and a CO 2 laser, a YAG laser, an excimer laser, or the like can be used. Further, when the core substrate 100 is a photosensitive base material, a region other than the via hole is masked, and the via hole portion is irradiated with ultraviolet light. Examples of the photosensitive base material include the above-described photosensitive glass, but are not limited thereto. In this case, via holes are formed by heat treatment and etching after irradiation with ultraviolet light. Further, when the core substrate 100 is a base material that can be chemically etched by a chemical solution such as an organic solvent, a via hole can be formed by chemical etching. The formed via hole can be filled with a conductive paste or plating to form an electrically conductive layer for interlayer connection in order to electrically connect the interlayer.

(工程c)
(工程c)は、図2(c)に示したように、コア基板100の第1の配線106aと反対側の面に第2の配線106bを形成する工程である。コア基板100の第1の配線と反対の面に(工程a)と同様に銅層を形成し、その銅層を必要な配線形状にエッチングレジストを形成し、塩化銅や塩化鉄等のエッチング液を用いて第2の配線を形成する。銅層の形成方法としては、(工程a)と同様にスパッタリング、蒸着、無電解めっきなどで銅薄膜を形成した後、電気銅めっきを用いて所望の厚みまで銅めっきすることにより銅層が得られる。なお、第2の配線は第2の層間接続端子103を含んでおり、微細配線の形成方法としてはセミアディティブ法を用いても良い。
(Process c)
(Step c) is a step of forming the second wiring 106b on the surface of the core substrate 100 opposite to the first wiring 106a, as shown in FIG. A copper layer is formed on the surface opposite to the first wiring of the core substrate 100 in the same manner as in the step (a), an etching resist is formed on the copper layer in a necessary wiring shape, and an etching solution such as copper chloride or iron chloride. The second wiring is formed using As a method for forming a copper layer, a copper layer is obtained by forming a copper thin film by sputtering, vapor deposition, electroless plating, etc. in the same manner as in (Step a) and then copper plating to a desired thickness using electrolytic copper plating. It is done. Note that the second wiring includes the second interlayer connection terminal 103, and a semi-additive method may be used as a method for forming the fine wiring.

(工程d)
(工程d)は、図2(d)に示すように前記第2の配線106bを形成した面に層間絶縁層(ビルドアップ層)104を形成する工程である。まず、第2の配線表面を、前記脱脂処理または硫酸洗浄を行う。酸性あるいはアルカリ性あるいは酸化剤を含む水溶液に浸漬し、銅配線表面のRaが0.01〜0.4μmとなるように処理を行う。酸化剤を含む水溶液に浸漬した場合は、さらに、還元剤を含む水溶液に浸漬し、前記酸化銅皮膜を還元処理することによって、銅配線表面のRaが0.01〜0.4μmとなるように処理を行う。さらに、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト、金、白金、銀、パラジウムから選択される金属を1種以上含む金属層を無電解めっき、電気めっき、置換反応、スプレー噴霧、塗布する等の方法によって、配線表面に形成する。その表面上にSi−O−Si結合を有する化合物を形成し、続いてカップリング剤もしくは密着性改良剤を少なくとも一種以上含む溶液による処理を行い第2の配線表面に極薄の処理膜を形成する。
(Process d)
(Step d) is a step of forming an interlayer insulating layer (build-up layer) 104 on the surface on which the second wiring 106b is formed as shown in FIG. 2 (d). First, the degreasing treatment or sulfuric acid cleaning is performed on the second wiring surface. It is immersed in an aqueous solution containing an acid, an alkali or an oxidizing agent, and a treatment is performed so that Ra on the surface of the copper wiring becomes 0.01 to 0.4 μm. When immersed in an aqueous solution containing an oxidizing agent, the surface of the copper wiring surface is set to 0.01 to 0.4 μm by further immersion in an aqueous solution containing a reducing agent and reducing the copper oxide film. Process. Furthermore, electroless plating, electroplating, substitution reaction, spray spraying, application of a metal layer containing one or more metals selected from copper, tin, chromium, nickel, zinc, aluminum, cobalt, gold, platinum, silver, and palladium It is formed on the wiring surface by a method such as A compound having a Si—O—Si bond is formed on the surface, followed by treatment with a solution containing at least one coupling agent or adhesion improver to form a very thin treatment film on the second wiring surface. To do.

次に、コア基板100表面及び第2の配線106b表面に、層間絶縁層(ビルドアップ層)104を形成する。層間絶縁層(ビルドアップ層)104を形成する有機絶縁材料としては、前記したように熱硬化性の有機絶縁材料、熱可塑性の有機絶縁、またはそれらの混合有機絶縁樹脂が使用できるが、熱硬化性の有機絶縁材料を主成分とするのが好ましい。有機絶縁材料がワニス状の材料の場合、印刷やスピンコートで、またはフィルム状の絶縁材料の場合、ラミネートやプレスなどの手法を用いて層間絶縁層(ビルドアップ層)を得ることができる。有機絶縁材料が熱硬化性の有機絶縁材料を含む場合は、さらに加熱硬化させることが望ましい。   Next, an interlayer insulating layer (build-up layer) 104 is formed on the surface of the core substrate 100 and the surface of the second wiring 106b. As the organic insulating material for forming the interlayer insulating layer (build-up layer) 104, as described above, a thermosetting organic insulating material, a thermoplastic organic insulating material, or a mixed organic insulating resin thereof can be used. It is preferable that the main component is a conductive organic insulating material. When the organic insulating material is a varnish-like material, an interlayer insulating layer (build-up layer) can be obtained by printing or spin coating, or in the case of a film-like insulating material, using a technique such as laminating or pressing. When the organic insulating material includes a thermosetting organic insulating material, it is desirable to further heat and cure.

(工程e)
(工程e)は、図2(e)に示したように、前記層間絶縁層(ビルドアップ層)104に第2の層間接続用のIVH(バイアホール)108を形成する工程であり、バイアホールの形成手段としては、一般的なレーザ穴あけ装置を使用することができる。レーザ穴あけ機で用いられるレーザの種類はCO2レーザ、YAGレーザ、エキシマレーザ等を用いることができるが、CO2レーザが生産性及び穴品質の点で好ましい。また、IVH径が30μm未満の場合は、レーザ光を絞ることが可能なYAGレーザが適している。また、層間絶縁層(ビルドアップ層)が有機溶剤等の薬液による化学エッチング加工が可能な材料の場合は、化学エッチングによってバイアホールを形成することもできる。
(Process e)
(Step e) is a step of forming a second interlayer connection IVH (via hole) 108 in the interlayer insulating layer (build-up layer) 104 as shown in FIG. As a forming means, a general laser drilling apparatus can be used. A CO 2 laser, a YAG laser, an excimer laser, or the like can be used as the type of laser used in the laser drilling machine, but a CO 2 laser is preferable in terms of productivity and hole quality. Further, when the IVH diameter is less than 30 μm, a YAG laser capable of focusing the laser beam is suitable. Further, when the interlayer insulating layer (build-up layer) is a material that can be chemically etched with a chemical solution such as an organic solvent, a via hole can be formed by chemical etching.

(工程f)
(工程f)は、図2(f)に示したように、前記第2のバイアホール108が形成された層間絶縁層(ビルドアップ層)104上に、第3の配線106cを形成する工程である。またL/S=35μm/35μm以下の微細な配線を形成するプロセスとしては、前記したセミアディティブ法が好ましい。層間絶縁層(ビルドアップ層)上に、蒸着またはめっきによる方法や金属箔を貼り合わせる方法などにより、シード層を形成する。前述の方法で形成されたシード層上に、めっきレジストを必要なパターンに形成し、シード層を介して電解銅めっきにより配線を形成する。その後、めっきレジストを剥離し、最後にシード層をエッチング等により除去し、微細な配線が形成できる。
(Process f)
(Step f) is a step of forming the third wiring 106c on the interlayer insulating layer (build-up layer) 104 in which the second via hole 108 is formed, as shown in FIG. 2 (f). is there. Further, as a process for forming a fine wiring of L / S = 35 μm / 35 μm or less, the above-described semi-additive method is preferable. A seed layer is formed on the interlayer insulating layer (build-up layer) by a method such as vapor deposition or plating or a method of bonding a metal foil. A plating resist is formed in a necessary pattern on the seed layer formed by the above-described method, and wiring is formed by electrolytic copper plating through the seed layer. Thereafter, the plating resist is peeled off, and finally the seed layer is removed by etching or the like to form fine wiring.

(工程d)から(工程f)までを繰り返して、図2(g)に示すように層間絶縁層(ビルドアップ層)104を2層以上作製してもよい。この場合、最外の層間絶縁層(ビルドアップ層)に形成された層間接続端子が、外部接続端子107となる。   By repeating steps (d) to (f), two or more interlayer insulating layers (build-up layers) 104 may be formed as shown in FIG. In this case, the interlayer connection terminal formed in the outermost interlayer insulating layer (build-up layer) becomes the external connection terminal 107.

(工程g)
(工程g)は、図2(g)に示したように、外部接続端子107以外の配線等を保護するための絶縁被覆109を形成する工程である。絶縁被覆109の材料としては、ソルダレジストが一般的に用いられ、熱硬化型や紫外線硬化型のものが使用できるが、レジスト形状を精度良く仕上げることができる紫外線硬化型のものが好ましい。
(Process g)
(Step g) is a step of forming an insulating coating 109 for protecting the wiring and the like other than the external connection terminals 107 as shown in FIG. As a material for the insulating coating 109, a solder resist is generally used, and a thermosetting type or an ultraviolet curable type can be used, but an ultraviolet curable type capable of finishing the resist shape with high accuracy is preferable.

(半導体チップ搭載基板の形状)
半導体チップ搭載基板22の形状は、特に問わないが、図7に示したようなフレーム形状にすることが好ましい。半導体チップ搭載基板の形状をこのようにすることで、半導体パッケージの組立てを効率よく行うことができる。以下、好ましいフレーム形状について詳細に説明する。
(Shape of semiconductor chip mounting substrate)
The shape of the semiconductor chip mounting substrate 22 is not particularly limited, but is preferably a frame shape as shown in FIG. By making the shape of the semiconductor chip mounting substrate in this way, it is possible to efficiently assemble the semiconductor package. Hereinafter, a preferable frame shape will be described in detail.

図7に示したように、半導体パッケージ領域13(1個の半導体パッケージとなる部分)を行及び列に各々複数個等間隔で格子状に配置したブロック23を形成する。さらに、このようなブロックを複数個行及び列に形成する。図7では、2個のブロックしか記載していないが、必要に応じて、ブロックも格子状に配置してもよい。ここで、半導体パッケージ領域間のスペース部の幅は、50〜500μmが好ましく、100〜300μmがより好ましい。さらに、後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのが最も好ましい。   As shown in FIG. 7, a block 23 is formed in which a plurality of semiconductor package regions 13 (parts to be a single semiconductor package) are arranged in rows and columns at regular intervals. Further, such a block is formed in a plurality of rows and columns. Although only two blocks are shown in FIG. 7, the blocks may be arranged in a lattice shape as necessary. Here, the width of the space between the semiconductor package regions is preferably 50 to 500 μm, and more preferably 100 to 300 μm. Furthermore, it is most preferable that the blade width of the dicer used when the semiconductor package is cut later is made the same.

このように半導体パッケージ領域を配置することで、半導体チップ搭載基板の有効利用が可能になる。また、半導体チップ搭載基板の端部には、位置決めのマーク等11を形成することが好ましく、貫通穴によるピン穴であることがより好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。   By arranging the semiconductor package region in this way, the semiconductor chip mounting substrate can be effectively used. Further, a positioning mark 11 or the like is preferably formed at the end of the semiconductor chip mounting substrate, and more preferably a pin hole by a through hole. The shape and arrangement of the pin holes may be selected so as to match the forming method and the semiconductor package assembly apparatus.

さらに、前記半導体パッケージ領域間のスペース部や前記ブロックの外側には補強パターン24を形成することが好ましい。補強パターンは、別途作製し半導体チップ搭載基板と貼り合わせてもよいが、半導体パッケージ領域に形成される配線と同時に形成された金属パターンであることが好ましく、さらに、その表面には、配線と同様のニッケル、金などのめっきが施すか、絶縁被覆をすることがより好ましい。補強パターンが、このような金属の場合は、電解めっきの際のめっきリードとして利用することも可能である。また、ブロックの外側には、ダイサーで切断する際の切断位置合わせマーク25を形成することが好ましい。このようにして、フレーム形状の半導体チップ搭載基板を作製することができる。   Furthermore, it is preferable to form a reinforcing pattern 24 in the space between the semiconductor package regions or outside the block. The reinforcing pattern may be separately manufactured and bonded to the semiconductor chip mounting substrate, but is preferably a metal pattern formed at the same time as the wiring formed in the semiconductor package region, and the surface thereof is similar to the wiring. More preferably, nickel, gold, or the like is plated or an insulating coating is applied. When the reinforcing pattern is such a metal, it can also be used as a plating lead for electrolytic plating. Moreover, it is preferable to form the cutting position alignment mark 25 at the time of cutting with a dicer outside the block. In this way, a frame-shaped semiconductor chip mounting substrate can be manufactured.

(半導体パッケージ)
図3に、本発明のフリップチップタイプ半導体パッケージの実施形態の一例を断面模式図で示す。図3に示したように本発明の半導体パッケージは、上記本発明の半導体チップ搭載基板に、さらに半導体チップ111が搭載されているもので、半導体チップ111と半導体チップ接続端子とを接続バンプ112を用いてフリップチップ接続することによって電気的に接続して得ることができる。
(Semiconductor package)
FIG. 3 is a schematic cross-sectional view showing an example of an embodiment of the flip chip type semiconductor package of the present invention. As shown in FIG. 3, the semiconductor package of the present invention is such that the semiconductor chip 111 is further mounted on the semiconductor chip mounting substrate of the present invention, and the semiconductor chip 111 and the semiconductor chip connection terminals are connected to the connection bumps 112. It can be obtained by electrical connection by using flip chip connection.

さらに、これらの半導体パッケージには、図示するように、半導体チップと半導体チップ搭載基板の間をアンダーフィル材113で封止することが好ましい。アンダーフィル材の熱膨張係数は、半導体チップ111及びコア基板100の熱膨張係数と近似していることが好ましいがこれに限定したものではない。さらに好ましくは(半導体チップの熱膨張係数)≦(アンダーフィル材の熱膨張係数)≦(コア基板の熱膨張係数)である。さらに、半導体チップの搭載には異方導電性フィルム(ACF)や導電性粒子を含まない接着フィルム(NCF)を用いて行うこともできる。この場合は、アンダーフィル材で封止する必要がないため、より好ましい。さらに、半導体チップを搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行えるため特に好ましい。   Further, in these semiconductor packages, it is preferable to seal between the semiconductor chip and the semiconductor chip mounting substrate with an underfill material 113 as shown in the figure. The thermal expansion coefficient of the underfill material is preferably approximate to the thermal expansion coefficient of the semiconductor chip 111 and the core substrate 100, but is not limited thereto. More preferably, (thermal expansion coefficient of the semiconductor chip) ≦ (thermal expansion coefficient of the underfill material) ≦ (thermal expansion coefficient of the core substrate). Furthermore, the semiconductor chip can be mounted using an anisotropic conductive film (ACF) or an adhesive film (NCF) that does not contain conductive particles. In this case, since it is not necessary to seal with an underfill material, it is more preferable. Furthermore, it is particularly preferable to use ultrasonic waves together with the semiconductor chip because electrical connection can be made at a low temperature and in a short time.

また、図4には、ワイヤボンドタイプ半導体パッケージの実施形態の断面図を示す。半導体チップの搭載には、一般のダイボンドペーストも使用できるが、ダイボンドフィルム117を用いるのがより好ましい。半導体チップ111と半導体チップ接続端子との電気的な接続は金ワイヤ115を用いたワイヤボンドで行うのが一般的である。半導体チップ111の封止は、半導体用封止樹脂116をトランスファモールドで行うことができる。その場合、半導体チップ111の少なくともフェース面を半導体用封止樹脂116で封止するが、封止領域は、必要な部分だけを封止しても良いが、図4のように半導体パッケージ領域全体を封止するのが、より好ましい。これは、半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板において、基板と封止樹脂を同時にダイサー等で切断する場合、特に有効な方法である。   FIG. 4 shows a cross-sectional view of an embodiment of a wire bond type semiconductor package. Although a general die bond paste can be used for mounting the semiconductor chip, it is more preferable to use a die bond film 117. The electrical connection between the semiconductor chip 111 and the semiconductor chip connection terminal is generally performed by wire bonding using a gold wire 115. The semiconductor chip 111 can be sealed by transfer molding using a semiconductor sealing resin 116. In that case, at least the face surface of the semiconductor chip 111 is sealed with a semiconductor sealing resin 116, but only a necessary portion of the sealing region may be sealed, but the entire semiconductor package region as shown in FIG. It is more preferable to seal. This is a particularly effective method in the case where a plurality of semiconductor package regions are arranged in rows and columns and the substrate and the sealing resin are cut simultaneously with a dicer or the like.

また、マザーボードとの電気的な接続を行うために、外部接続端子には、例えば、はんだボール114を搭載することができる。はんだボール114には、共晶はんだやPbフリーはんだが用いられる。はんだボール114を外部接続端子に固着する方法としては、Nリフロー装置を用いるのが一般的であるがこれに限定したものではない。 For example, solder balls 114 can be mounted on the external connection terminals for electrical connection with the motherboard. For the solder balls 114, eutectic solder or Pb-free solder is used. As a method for fixing the solder ball 114 to the external connection terminal, an N 2 reflow device is generally used, but the method is not limited to this.

半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板においては、最後に、ダイサー等を用いて個々の半導体パッケージに切断する。   In a semiconductor chip mounting substrate in which a plurality of semiconductor package regions are arranged in rows and columns, the semiconductor package region is finally cut into individual semiconductor packages using a dicer or the like.

以下に、本発明を実施例に基づいて詳細に説明するが、本発明はこれに限定されるものではない。
(実施例1)
(工程a)
コア基板100として0.4mm厚のソーダガラス基板(熱膨張係数11ppm/℃)を用意し、片面にスパッタリングにより200nmの銅薄膜を形成した後、電気銅めっきで10μmの厚さまでめっきを行った。なおスパッタリングは、日本真空技術株式会社製装置型番MLH−6315を用いて、以下に示した条件1で行った。その後、第1の配線106aとなる部分にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第1の配線106a(第1の層間接続端子101及び半導体チップ接続端子を含む)を形成した。
条件1
電流:3.5A
電圧:500V
アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:5nm/秒
Hereinafter, the present invention will be described in detail based on examples, but the present invention is not limited thereto.
Example 1
(Process a)
A 0.4 mm thick soda glass substrate (thermal expansion coefficient: 11 ppm / ° C.) was prepared as the core substrate 100, a 200 nm copper thin film was formed on one side by sputtering, and then plated to a thickness of 10 μm by electrolytic copper plating. In addition, sputtering was performed on condition 1 shown below using the apparatus model number MLH-6315 by Nippon Vacuum Technology Co., Ltd. Thereafter, an etching resist is formed in a portion to be the first wiring 106a, and etching is performed using a ferric chloride etchant, thereby the first wiring 106a (including the first interlayer connection terminal 101 and the semiconductor chip connection terminal). Formed.
Condition 1
Current: 3.5A
Voltage: 500V
Argon flow rate: 35 SCCM
Pressure: 5 × 10 −3 Torr (4.9 × 10 −2 Pa)
Deposition rate: 5 nm / second

(工程b)
第1の配線が形成されたガラス基板の第1の配線と反対面から第1の層間接続端子に到達するまで、レーザで穴径50μmのIVH穴を形成した。レーザにはYAGレーザLAVIA−UV2000(住友重機械工業株式会社製、商品名)を使用し、周波数4kHz、ショット数50、マスク径0.4mmの条件でIVH穴の形成を行った。
(Process b)
An IVH hole having a hole diameter of 50 μm was formed with a laser until it reached the first interlayer connection terminal from the surface opposite to the first wiring of the glass substrate on which the first wiring was formed. YAG laser LAVIA-UV2000 (manufactured by Sumitomo Heavy Industries, Ltd., trade name) was used as the laser, and IVH holes were formed under the conditions of a frequency of 4 kHz, a shot number of 50, and a mask diameter of 0.4 mm.

得られたIVHの穴に導電性ペーストMP−200V(日立化成工業株式会社製、商品名)を充填して、160℃30分で硬化し、ガラス基板の第1の層間接続端子と電気的に接続し、第1の層間接続用IVH(バイアホール)102を形成した。   The obtained IVH hole was filled with conductive paste MP-200V (trade name, manufactured by Hitachi Chemical Co., Ltd.), cured at 160 ° C. for 30 minutes, and electrically connected to the first interlayer connection terminal of the glass substrate. The first interlayer connection IVH (via hole) 102 was formed.

(工程c)
(工程b)で形成された第1の層間接続用IVH(第1のバイアホール)102と電気的に接続するために、ガラス基板の、第1の配線と反対側の面にスパッタリングにより200nmの銅薄膜を形成した後、電気銅めっきで10μmの厚さまでめっきを行った。スパッタリングは、(工程a)と同様に行った。さらに、(工程a)と同様に第2の配線の形状にエッチングレジストを形成し、塩化第二鉄エッチング液を用い、エッチングして第2の配線106b(第2の層間接続端子103を含む)を形成した。
(Process c)
In order to electrically connect to the first interlayer connection IVH (first via hole) 102 formed in (Step b), sputtering is performed on the surface of the glass substrate opposite to the first wiring by sputtering. After forming the copper thin film, plating was performed to a thickness of 10 μm by electrolytic copper plating. Sputtering was performed in the same manner as in (Step a). Further, as in (Step a), an etching resist is formed in the shape of the second wiring, and etching is performed using a ferric chloride etchant to perform the second wiring 106b (including the second interlayer connection terminal 103). Formed.

(工程d)
配線の表面処理として以下の工程を行なった。(工程c)で形成した第2の配線106b側の面に、200ml/Lに調整した酸性脱脂液Z−200(ワールドメタル社製、商品名)に、液温50℃で2分間浸漬した後、液温50℃の水に2分間浸漬することにより湯洗し、さらに1分間水洗し、脱脂処理を行なった。次いで、酸性溶液として3.6Nの硫酸水溶液に1分間浸漬し、1分間水洗した。この前処理工程を経た後に、85℃で30分間乾燥し、表面粗さがRaで0.18μmの配線表面を形成した。3重量%に調整した、シリカガラスを形成するパーヒドロポリシラザンを主成分とするアクアミカNL110A(クラリアントジャパン株式会社製、商品名)を、スプレー塗布した。150℃で1時間焼成を行った後、90℃、80%RHで3時間処理を行ないSi−O−Si結合を有する化合物(厚さ1μmのシリカガラス)を第2の配線106b表面に形成した。これらの工程を経た後、酢酸によりpH5に調整した水溶液に、γ−アミノプロピルトリエトキシシランA−1100(日本ユニカー株式会社製、商品名)の濃度が0.5重量%となるように調整した溶液に、25℃で1分間浸漬した。さらに水洗することなく、120℃にて3分間乾燥を行いカップリング剤を含む処理膜を形成した。
(Process d)
The following processes were performed as the surface treatment of the wiring. After being immersed in the acid degreasing solution Z-200 (trade name, manufactured by World Metal Co., Ltd.) adjusted to 200 ml / L for 2 minutes on the surface of the second wiring 106b formed in (Step c) at a liquid temperature of 50 ° C. Then, it was washed with hot water by immersing it in water at a liquid temperature of 50 ° C. for 2 minutes, and further washed with water for 1 minute to perform a degreasing treatment. Subsequently, it was immersed in an aqueous solution of 3.6N sulfuric acid as an acidic solution for 1 minute and washed with water for 1 minute. After this pretreatment step, it was dried at 85 ° C. for 30 minutes to form a wiring surface having a surface roughness Ra of 0.18 μm. Aquamica NL110A (trade name, manufactured by Clariant Japan Co., Ltd.) mainly composed of perhydropolysilazane forming silica glass, which was adjusted to 3% by weight, was applied by spraying. After baking at 150 ° C. for 1 hour, treatment was performed at 90 ° C. and 80% RH for 3 hours to form a compound having a Si—O—Si bond (silica glass having a thickness of 1 μm) on the surface of the second wiring 106b. . After passing through these steps, the aqueous solution adjusted to pH 5 with acetic acid was adjusted so that the concentration of γ-aminopropyltriethoxysilane A-1100 (trade name, manufactured by Nihon Unicar Co., Ltd.) was 0.5% by weight. It was immersed in the solution at 25 ° C. for 1 minute. Furthermore, it dried for 3 minutes at 120 degreeC, without washing with water, and formed the process film | membrane containing a coupling agent.

配線の表面処理の次に、層間絶縁層(ビルドアップ層)104を以下のように形成した。すなわち、シアネートエステル系樹脂組成物の有機絶縁材料のワニスをスピンコート法により、条件1500rpmで、コア基板100であるガラス基板上に塗布し、厚み20μmの絶縁層を形成した後、常温(25℃)から6℃/minの昇温速度で230℃まで加熱し、230℃で80分間保持することにより熱硬化し、15μmの層間絶縁層(ビルドアップ層)104を形成した。   After the surface treatment of the wiring, an interlayer insulating layer (build-up layer) 104 was formed as follows. That is, an organic insulating material varnish of a cyanate ester resin composition was applied onto a glass substrate as the core substrate 100 under a condition of 1500 rpm by a spin coating method to form an insulating layer having a thickness of 20 μm, and then at room temperature (25 ° C. ) To a temperature of 6 ° C./min up to 230 ° C. and kept at 230 ° C. for 80 minutes for thermosetting to form a 15 μm interlayer insulating layer (build-up layer) 104.

(工程e)
層間絶縁層(ビルドアップ層)104の表面から第2の層間接続用端子103に到達するまで、レーザで穴径50μmの第2の層間接続用のIVH(バイアホール)108穴を形成した。レーザにはYAGレーザLAVIA−UV2000(住友重機械工業株式会社製、商品名)を使用し、周波数4kHz、ショット数20、マスク径0.4mmの条件でIVH穴の形成を行った。
(Process e)
From the surface of the interlayer insulating layer (build-up layer) 104, the second interlayer connection IVH (via hole) 108 having a hole diameter of 50 μm was formed with a laser until it reached the second interlayer connection terminal 103. YAG laser LAVIA-UV2000 (manufactured by Sumitomo Heavy Industries, Ltd., trade name) was used as the laser, and IVH holes were formed under the conditions of a frequency of 4 kHz, a shot number of 20 and a mask diameter of 0.4 mm.

(工程f)
第3の配線106c及び第2のバイアホールの形成のために、スパッタリングにより、シード層となる下地金属Ni層20nmを形成し、さらに薄膜銅層200nmを形成した。スパッタリングは、日本真空技術株式会社製MLH−6315を用いて以下に示した条件2で行った。
条件2
(ニッケル)
電流:5.0A
電流:350V
電圧アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:0.3nm/秒
(銅)
電流:3.5A
電圧:500V
アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:5nm/秒
(Process f)
In order to form the third wiring 106c and the second via hole, a base metal Ni layer 20 nm serving as a seed layer was formed by sputtering, and a thin film copper layer 200 nm was further formed. Sputtering was performed under the condition 2 shown below using MLH-6315 manufactured by Nippon Vacuum Technology Co., Ltd.
Condition 2
(nickel)
Current: 5.0A
Current: 350V
Voltage argon flow rate: 35 SCCM
Pressure: 5 × 10 −3 Torr (4.9 × 10 −2 Pa)
Deposition rate: 0.3 nm / second (copper)
Current: 3.5A
Voltage: 500V
Argon flow rate: 35 SCCM
Pressure: 5 × 10 −3 Torr (4.9 × 10 −2 Pa)
Deposition rate: 5 nm / second

次に、めっきレジストPMER P−LA900PM(東京応化工業株式会社製、商品名)を用いスピンコート法で、シード層上に、膜厚20μmのめっきレジスト層を形成した。1000mJ/cm2の条件で露光し、PMER現像液P−7Gを用いて23℃で6分間浸漬揺動し、L/S=10μm/10μmのレジストパターンを形成した。その後、硫酸銅めっき液を用いてパターン銅めっきを約5μm行った。めっきレジストの剥離は、メチルエチルケトンを用いて室温(25℃)で1分間浸漬し除去した。シード層のクイックエッチングには、CPE−700(三菱瓦斯化学株式会社製、商品名)の5倍希釈液を用いて、30℃で30秒間浸漬揺動することにより、これらをエッチング除去し、第3の配線106cを形成した。   Next, a plating resist layer having a thickness of 20 μm was formed on the seed layer by spin coating using a plating resist PMER P-LA900PM (trade name, manufactured by Tokyo Ohka Kogyo Co., Ltd.). Exposure was performed under the condition of 1000 mJ / cm 2, and immersion rocking was performed at 23 ° C. for 6 minutes using PMER developer P-7G to form a resist pattern of L / S = 10 μm / 10 μm. Then, pattern copper plating was performed about 5 micrometers using the copper sulfate plating solution. The plating resist was removed by dipping for 1 minute at room temperature (25 ° C.) using methyl ethyl ketone. For quick etching of the seed layer, a 5-fold diluted solution of CPE-700 (manufactured by Mitsubishi Gas Chemical Co., Ltd., trade name) is used for etching removal by immersing and shaking at 30 ° C. for 30 seconds. 3 wiring 106c was formed.

(工程g)
この後、(工程d)〜(工程f)までを再度繰り返し、層間絶縁層(ビルドアップ層)及び外部接続端子107を含む最外層の配線をさらに一層形成し、最後に絶縁被覆109であるソルダーレジストを形成して、図1(1パッケージ分の断面図)、図5(1パッケージ分の平面図)、及び図7(半導体チップ搭載基板全体図)に示すようなファン−インタイプBGA用半導体チップ搭載基板を作製した。
(Process g)
Thereafter, the steps (d) to (step f) are repeated again to further form the outermost layer wiring including the interlayer insulating layer (build-up layer) and the external connection terminal 107, and finally the solder which is the insulating coating 109. A resist is formed, and a fan-in type BGA semiconductor as shown in FIG. 1 (sectional view of one package), FIG. 5 (plan view of one package), and FIG. A chip mounting substrate was produced.

(半導体パッケージ作製工程)
以下の工程により図3に示した半導体パッケージを作製した。前記(工程a)〜(工程g)により作製された半導体チップ搭載基板の半導体チップ搭載領域に、接続バンプ112の形成された半導体チップ111を、フリップチップボンダを用いて超音波を印加しながら必要な数だけ搭載した。さらに、半導体チップ搭載基板と半導体チップの隙間に、半導体チップ端部からアンダーフィル材113を注入し、オーブンを用いて80℃で1時間の1次硬化及び150℃で4時間の2次硬化を行った。次に、外部接続端子に直径0.45mmの鉛・錫共晶はんだボール114をNリフロー装置で融着した。最後に、幅200μmのブレードを装着したダイサーで半導体チップ搭載基板を切断し、半導体パッケージを作製した。
(Semiconductor package manufacturing process)
The semiconductor package shown in FIG. 3 was manufactured through the following steps. The semiconductor chip 111 on which the connection bumps 112 are formed is applied to the semiconductor chip mounting region of the semiconductor chip mounting substrate manufactured by the above (steps a) to (step g) while applying ultrasonic waves using a flip chip bonder. A large number were installed. Furthermore, an underfill material 113 is injected from the end of the semiconductor chip into the gap between the semiconductor chip mounting substrate and the semiconductor chip, and primary curing is performed at 80 ° C. for 1 hour and secondary curing at 150 ° C. for 4 hours using an oven. went. Next, a lead / tin eutectic solder ball 114 having a diameter of 0.45 mm was fused to the external connection terminal using an N 2 reflow apparatus. Finally, the semiconductor chip mounting substrate was cut with a dicer equipped with a blade having a width of 200 μm to produce a semiconductor package.

(実施例2)
(工程a)〜(工程c)までは、実施例1と同様の工程であった。(工程d)で実施例1と同様に前処理工程を行った後、黒化処理液HIST−500(日立化成工業株式会社製、商品名)に85℃で2分40秒間浸漬した。この後、5分間水洗し、還元処理液HIST−100(日立化成工業株式会社製、商品名)に40℃で2分40秒間浸漬し、さらに10分間水洗を行った。この処理工程を経た後に、85℃で30分間乾燥させ、表面粗さがRaで0.18μmの配線表面を形成した。これらの工程を経た後に、実施例1と同様の方法で、Si−O−Si結合を有する化合物(厚さ1μmのシリカガラス)を形成し、さらにγ−アミノプロピルトリエトキシシランを含む処理膜を形成した。更に実施例1と同様の工程で、図6(1パッケージ分の平面図)に示すようなファン−アウトタイプBGA用半導体チップ搭載基板を作製した。
(Example 2)
The steps from (Step a) to (Step c) were the same as those in Example 1. After performing the pretreatment step in the same manner as in Example 1 in (Step d), it was immersed in a blackening treatment solution HIST-500 (trade name, manufactured by Hitachi Chemical Co., Ltd.) at 85 ° C. for 2 minutes and 40 seconds. Thereafter, it was washed with water for 5 minutes, immersed in a reduction treatment solution HIST-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.) at 40 ° C. for 2 minutes and 40 seconds, and further washed with water for 10 minutes. After this treatment step, the wiring surface was dried at 85 ° C. for 30 minutes to form a wiring surface having a surface roughness Ra of 0.18 μm. After passing through these steps, a compound having a Si—O—Si bond (silica glass having a thickness of 1 μm) is formed in the same manner as in Example 1, and a treatment film containing γ-aminopropyltriethoxysilane is further formed. Formed. Further, in the same process as in Example 1, a fan-out type BGA semiconductor chip mounting substrate as shown in FIG. 6 (plan view for one package) was produced.

(半導体パッケージ作製工程)
以下の工程により図4に示した半導体パッケージを作製した。前記(工程a)〜(工程g)により作製された半導体チップ搭載基板の半導体チップ搭載領域に、ダイボンドフィルムDF−100(日立化成工業株式会社製、商品名)117を用いて、半導体チップ111を必要な数だけ搭載した。次に、ワイヤボンダUTC230(株式会社新川製、商品名)で、半導体チップ上の端子と半導体チップ搭載基板の半導体チップ接続端子とを、直径25μmの金ワイヤ115で電気的に接続した。さらに、半導体チップを封止樹脂116であるCEL9200(日立化成工業株式会社製、商品名)を用いて、圧力10MPa、温度180℃、時間90秒で、図7に示した1ブロック23を一体にトランスファモールドした。次に、温度180℃のオーブンで5時間の熱処理を行い、封止樹脂及びダイボンドフィルムを完全硬化して、外部接続端子に直径0.45mmの鉛・錫共晶はんだボール114をNリフロー装置で融着した。最後に、幅200μmのブレードを装着したダイサーで封止樹脂と半導体チップ搭載基板を同時に切断し、半導体パッケージを作製した。
(Semiconductor package manufacturing process)
The semiconductor package shown in FIG. 4 was manufactured through the following steps. Using a die bond film DF-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.) 117 in the semiconductor chip mounting region of the semiconductor chip mounting substrate manufactured by the above (step a) to (step g), the semiconductor chip 111 is formed. Installed as many as needed. Next, using a wire bonder UTC230 (trade name, manufactured by Shinkawa Co., Ltd.), a terminal on the semiconductor chip and a semiconductor chip connection terminal of the semiconductor chip mounting substrate were electrically connected by a gold wire 115 having a diameter of 25 μm. Further, the CEL 9200 (trade name, manufactured by Hitachi Chemical Co., Ltd.), which is the sealing resin 116, is used to integrate the semiconductor chip into one block 23 shown in FIG. 7 at a pressure of 10 MPa, a temperature of 180 ° C. and a time of 90 seconds. Transfer molded. Next, heat treatment is performed in an oven at a temperature of 180 ° C. for 5 hours to completely cure the sealing resin and the die bond film, and a lead / tin eutectic solder ball 114 having a diameter of 0.45 mm is applied to the external connection terminal as an N 2 reflow apparatus. Fused. Finally, the sealing resin and the semiconductor chip mounting substrate were simultaneously cut with a dicer equipped with a blade having a width of 200 μm to produce a semiconductor package.

(実施例3)
(工程d)で実施例1と同様に前処理工程を行った後、黒化処理液HIST−500(日立化成工業株式会社製、商品名)に85℃で2分40秒間浸漬した。この後、5分間水洗し、還元処理液HIST−100(日立化成工業株式会社製、商品名)に40℃で2分40秒間浸漬し、さらに10分間水洗を行った。この処理を行った後に、85℃で30分間乾燥させ、表面粗さがRaで0.18μmの配線表面を形成した。これらの工程を経た後に、実施例1と同様の方法で、厚さ1μmのシリカガラス(Si−O−Si結合を有する化合物)を形成し、さらにγ−アミノプロピルトリエトキシシランを含む溶液により処理膜を形成した。それ以外の工程は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載基板(図5参照)及び半導体パッケージ(図3参照)を作製した。
(Example 3)
After performing the pretreatment step in the same manner as in Example 1 in (Step d), it was immersed in a blackening treatment solution HIST-500 (trade name, manufactured by Hitachi Chemical Co., Ltd.) at 85 ° C. for 2 minutes and 40 seconds. Thereafter, it was washed with water for 5 minutes, immersed in a reduction treatment solution HIST-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.) at 40 ° C. for 2 minutes and 40 seconds, and further washed with water for 10 minutes. After this treatment, it was dried at 85 ° C. for 30 minutes to form a wiring surface with a surface roughness Ra of 0.18 μm. After passing through these steps, a silica glass (compound having a Si—O—Si bond) having a thickness of 1 μm is formed in the same manner as in Example 1, and further treated with a solution containing γ-aminopropyltriethoxysilane. A film was formed. Other processes were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate (see FIG. 5) and a semiconductor package (see FIG. 3).

(実施例4)
(工程d)で実施例1と同様の前処理工程を行った後、置換スズめっき液サブスターSN−5(奥野製薬工業株式会社、製品名)に60℃で3分間浸漬して置換スズめっきを施した。この処理を行った後に、85℃で30分間乾燥させ、置換スズめっきにより、スズを含む厚さ0.3μmの金属層を形成した。これらの工程を経た後に、実施例1と同様の方法で、厚さ1μmのシリカガラス(Si−O−Si結合を有する化合物)を形成し、さらにγ−アミノプロピルトリエトキシシランを含む溶液により処理膜を形成した。それ以外の工程は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載基板(図5参照)及び半導体パッケージ(図3参照)を作製した。
Example 4
After performing the same pretreatment step as in Example 1 in (Step d), it was immersed in Substituted Tin Plating Solution Substar SN-5 (Okuno Pharmaceutical Co., Ltd., product name) at 60 ° C. for 3 minutes, and Substituted Tin Plating Was given. After performing this treatment, it was dried at 85 ° C. for 30 minutes, and a metal layer having a thickness of 0.3 μm containing tin was formed by displacement tin plating. After passing through these steps, a silica glass (compound having a Si—O—Si bond) having a thickness of 1 μm is formed in the same manner as in Example 1, and further treated with a solution containing γ-aminopropyltriethoxysilane. A film was formed. Other processes were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate (see FIG. 5) and a semiconductor package (see FIG. 3).

(実施例5)
(工程d)で実施例1と同様の前処理工程を行った後、置換パラジウムめっき液メルプレートアクチベータ350(メルテックス株式会社、製品名)に常温(25℃)で3分間浸漬して置換パラジウムめっきを施し、1分間水洗し、さらに無電解ニッケル-リンめっき液ICP−ニコロンU(奥野製薬株式会社、製品名)に90℃で4分間浸漬して無電解ニッケル-リンめっきを施した。この処理を行った後に、85℃で30分間乾燥させ、ニッケル、パラジウムを含む厚さ1.2μmの金属層を形成した。これらの工程を経た後に、実施例1と同様の方法で、厚さ1μmのシリカガラス(Si−O−Si結合を有する化合物)を形成し、さらにγ−アミノプロピルトリエトキシシランを含む溶液により処理膜を形成した。それ以外の工程は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載基板(図5参照)及び半導体パッケージ(図3参照)を作製した。
(Example 5)
After performing the same pretreatment step as in Example 1 in (Step d), the palladium solution was immersed in a substituted palladium plating solution Melplate Activator 350 (Meltex Co., Ltd., product name) at room temperature (25 ° C.) for 3 minutes. The plate was plated, washed with water for 1 minute, and further immersed in an electroless nickel-phosphorous plating solution ICP-Nicolon U (Okuno Pharmaceutical Co., Ltd., product name) at 90 ° C. for 4 minutes for electroless nickel-phosphorous plating. After this treatment, it was dried at 85 ° C. for 30 minutes to form a 1.2 μm thick metal layer containing nickel and palladium. After passing through these steps, a silica glass (compound having a Si—O—Si bond) having a thickness of 1 μm is formed in the same manner as in Example 1, and further treated with a solution containing γ-aminopropyltriethoxysilane. A film was formed. Other processes were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate (see FIG. 5) and a semiconductor package (see FIG. 3).

(実施例6)
(工程d)で実施例1と同様の前処理工程を行った後、置換パラジウムめっき液メルプレートアクチベータ350(メルテックス株式会社、製品名)に常温(25℃)で3分間浸漬して置換パラジウムめっきを施し、1分間水洗し、さらに無電解ニッケル−銅−リンめっき液トップニコロンCu−50A,B(奥野製薬株式会社、製品名)に80℃で4分間浸漬して無電解ニッケル−銅−リンめっきを施した。この処理を行った後に、85℃で30分間乾燥させ、ニッケル、銅、パラジウムを含む厚さ1.4μmの金属層を形成した。これらの工程を経た後に、実施例1と同様の方法で、厚さ1μmのシリカガラス(Si−O−Si結合を有する化合物)を形成し、さらにγ−アミノプロピルトリエトキシシランを含む溶液により処理膜を形成した。それ以外の工程は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載基板(図5参照)及び半導体パッケージ(図3参照)を作製した。
(Example 6)
After performing the same pretreatment step as in Example 1 in (Step d), the palladium solution was immersed in a substituted palladium plating solution Melplate Activator 350 (Meltex Co., Ltd., product name) at room temperature (25 ° C.) for 3 minutes. Plating, washing with water for 1 minute, and further immersed in electroless nickel-copper-phosphorus plating solution Top Nicolo Cu-50A, B (Okuno Pharmaceutical Co., Ltd., product name) at 80 ° C. for 4 minutes, electroless nickel-copper -Phosphorus plating was applied. After performing this treatment, it was dried at 85 ° C. for 30 minutes to form a metal layer having a thickness of 1.4 μm containing nickel, copper and palladium. After passing through these steps, a silica glass (compound having a Si—O—Si bond) having a thickness of 1 μm is formed in the same manner as in Example 1, and further treated with a solution containing γ-aminopropyltriethoxysilane. A film was formed. Other processes were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate (see FIG. 5) and a semiconductor package (see FIG. 3).

(実施例7)
実施例1と同様の前処理工程を行った後、腐食抑制剤である3−アミノ−5−メルカプト−1,2,4−トリアゾール(和光純薬工業株式会社製、商品名)の濃度が、10ppmであるエタノール溶液に25℃で、10分間浸漬した。この処理工程を経た後に、85℃で30分間乾燥させた。これらの工程を経た後に、実施例1と同様の方法で、厚さ1μmのシリカガラス(Si−O−Si結合を有する化合物)を形成し、さらにγ−アミノプロピルトリエトキシシランを含む溶液により処理膜を形成した。それ以外の工程は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載基板(図5参照)及び半導体パッケージ(図3参照)を作製した。
(Example 7)
After performing the same pretreatment process as in Example 1, the concentration of 3-amino-5-mercapto-1,2,4-triazole (trade name, manufactured by Wako Pure Chemical Industries, Ltd.), which is a corrosion inhibitor, It was immersed in an ethanol solution of 10 ppm at 25 ° C. for 10 minutes. After this treatment step, it was dried at 85 ° C. for 30 minutes. After passing through these steps, a silica glass (compound having a Si—O—Si bond) having a thickness of 1 μm is formed in the same manner as in Example 1, and further treated with a solution containing γ-aminopropyltriethoxysilane. A film was formed. Other processes were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate (see FIG. 5) and a semiconductor package (see FIG. 3).

(実施例8)
実施例1と同様の前処理工程を行った後、腐食抑制剤である2−アミノ−6−ヒドロキシ−8−メルカプトプリン(和光純薬工業株式会社製、商品名)の濃度が、10ppmであるエタノール溶液に25℃で、10分間浸漬した。この処理工程を経た後に、85℃で30分間乾燥させた。これらの工程を経た後に、実施例1と同様の方法で、厚さ1μmのシリカガラス(Si−O−Si結合を有する化合物)を形成し、さらにγ−アミノプロピルトリエトキシシランを含む溶液により処理膜を形成した。それ以外の工程は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載基板(図5参照)及び半導体パッケージ(図3参照)を作製した。
(Example 8)
After performing the same pretreatment process as in Example 1, the concentration of 2-amino-6-hydroxy-8-mercaptopurine (trade name, manufactured by Wako Pure Chemical Industries, Ltd.), which is a corrosion inhibitor, is 10 ppm. It was immersed in an ethanol solution at 25 ° C. for 10 minutes. After this treatment step, it was dried at 85 ° C. for 30 minutes. After passing through these steps, a silica glass (compound having a Si—O—Si bond) having a thickness of 1 μm is formed in the same manner as in Example 1, and further treated with a solution containing γ-aminopropyltriethoxysilane. A film was formed. Other processes were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate (see FIG. 5) and a semiconductor package (see FIG. 3).

(実施例9)
実施例1と同様の前処理工程を行った後、1重量%の重クロム酸ナトリム水溶液に30秒浸漬した。この処理工程を経た後に、85℃で30分間乾燥させ、表面粗さがRaで0.18μmの配線表面を形成した。これらの工程を経た後に、実施例1と同様の方法で、厚さ1μmのシリカガラス(Si−O−Si結合を有する化合物)を形成し、さらにγ−アミノプロピルトリエトキシシランを含む溶液により処理膜を形成した。それ以外の工程は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載基板(図5参照)及び半導体パッケージ(図3参照)を作製した。
Example 9
After performing the same pretreatment process as in Example 1, it was immersed in a 1% by weight aqueous sodium dichromate solution for 30 seconds. After this treatment step, the wiring surface was dried at 85 ° C. for 30 minutes to form a wiring surface having a surface roughness Ra of 0.18 μm. After passing through these steps, a silica glass (compound having a Si—O—Si bond) having a thickness of 1 μm is formed in the same manner as in Example 1, and further treated with a solution containing γ-aminopropyltriethoxysilane. A film was formed. Other processes were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate (see FIG. 5) and a semiconductor package (see FIG. 3).

(実施例10)
実施例1と同様の方法で、厚さ1μmのシリカガラス(Si−O−Si結合を有する化合物)を形成した後、密着性改良剤としてポリベンゾイミダゾール樹脂であるセラゾールMRS0810H(クラリアントジャパン株式会社製、商品名)を、スプレー塗布し、処理膜を形成した。それ以外の工程は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載基板(図5参照)及び半導体パッケージ(図3参照)を作製した。
(Example 10)
After forming silica glass (a compound having a Si—O—Si bond) having a thickness of 1 μm in the same manner as in Example 1, Cerazole MRS0810H (manufactured by Clariant Japan Co., Ltd.) which is a polybenzimidazole resin as an adhesion improver. , Trade name) was spray-coated to form a treated film. Other processes were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate (see FIG. 5) and a semiconductor package (see FIG. 3).

(実施例11)
実施例1と同様の方法で、厚さ1μmのシリカガラス(Si−O−Si結合を有する化合物)を形成した後、酸化チタンオルガノゾルTKS−251(テイカ株式会社製、商品名)をトルエンに10重量%分散させた溶液中に浸漬させた。常温(25℃)にて乾燥した後、実施例1と同様の方法で、γ−アミノプロピルトリエトキシシランを含む溶液により処理を施し、加熱による乾燥をすることなく、常温(25℃)において乾燥した後、ハンディーUVランプLUV−16(アズワン株式会社製、商品名)を用いて、365nmの紫外線を1時間照射し、光触媒粒子であるTiO(酸化チタン)とγ−アミノプロピルトリエトキシシランを含む処理層を配線表面に形成した。それ以外の工程は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載基板(図5参照)及び半導体パッケージ(図3参照)を作製した。
(Example 11)
In the same manner as in Example 1, after forming silica glass (a compound having a Si—O—Si bond) having a thickness of 1 μm, titanium oxide organosol TKS-251 (trade name, manufactured by Teika Co., Ltd.) was added to toluene. It was immersed in a 10% by weight dispersed solution. After drying at room temperature (25 ° C.), the solution is treated with a solution containing γ-aminopropyltriethoxysilane in the same manner as in Example 1, and dried at room temperature (25 ° C.) without drying by heating. After that, using a handy UV lamp LUV-16 (manufactured by ASONE Co., Ltd., trade name), irradiation with 365 nm ultraviolet rays for 1 hour was performed, and TiO 2 (titanium oxide) and γ-aminopropyltriethoxysilane as photocatalyst particles were irradiated. A treatment layer including the same was formed on the wiring surface. Other processes were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate (see FIG. 5) and a semiconductor package (see FIG. 3).

(実施例12)
実施例1と同様の前処理工程を行った後、85℃で30分間乾燥し、表面粗さがRaで0.18μmの配線表面を形成した。この工程後に、ベンゼンで10%に希釈したラダーシリコーン樹脂SQ−1000(日立化成工業株式会社製、商品名)をスプレー塗布し、150℃で30分間プリべークした後、さらに250℃で60分間硬化して、Si−O−Si結合を有する化合物である厚さ3μmのラダーシリコーン樹脂層を形成した。これらの工程を経た後に、実施例1と同様の方法で、γ−アミノプロピルトリエトキシシランを含む溶液により処理膜を形成した。それ以外の工程は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載基板(図5参照)及び半導体パッケージ(図3参照)を作製した。
(Example 12)
After performing the same pretreatment process as in Example 1, it was dried at 85 ° C. for 30 minutes to form a wiring surface having a surface roughness Ra of 0.18 μm. After this step, a ladder silicone resin SQ-1000 (trade name, manufactured by Hitachi Chemical Co., Ltd.) diluted to 10% with benzene is spray-coated, pre-baked at 150 ° C. for 30 minutes, and further heated at 250 ° C. for 60 minutes. Curing for minutes was performed to form a ladder silicone resin layer having a thickness of 3 μm, which is a compound having a Si—O—Si bond. After these steps, a treatment film was formed using a solution containing γ-aminopropyltriethoxysilane in the same manner as in Example 1. Other processes were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate (see FIG. 5) and a semiconductor package (see FIG. 3).

(実施例13)
防錆処理を施していない18μmの電解銅箔GTS−18(古河サーキットフォイル株式会社製、商品名)を5cm×8cmに切り出し、この電解銅箔を試験片として、これに実施例1の(工程d)に記載された表面処理を施した。
(Example 13)
18 μm electrolytic copper foil GTS-18 (trade name, manufactured by Furukawa Circuit Foil Co., Ltd.) not subjected to rust prevention treatment was cut into 5 cm × 8 cm, and this electrolytic copper foil was used as a test piece. The surface treatment described in d) was applied.

低誘電正接高耐熱多層材料として使用することが可能な、厚さ0.8mmのガラス布-シアネートエステル系樹脂組成物含浸両面銅張り積層板であるMCL−LX−67(日立化成工業株式会社製、商品名)の片面に、シアネートエステル系樹脂組成物をガラスクロスに含浸させたプリプレグのGXA−67N(日立化成工業株式会社製、商品名)を、さらに最外層に前記の電解銅箔と同様の表面処理を施した電解銅箔を積層し、3.0MPaの圧力で常温(25℃)から6℃/minの昇温速度で230℃まで加熱し、230℃において1時間保持することにより積層接着し、接着性試験用基板を作製した。なお、絶縁樹脂層(GXA−67N)と表面処理を施した電解銅箔との接着面は、シャイニー面(S面)側とした。   MCL-LX-67 (manufactured by Hitachi Chemical Co., Ltd.), a double-sided copper-clad laminate impregnated with a glass cloth-cyanate ester resin composition having a thickness of 0.8 mm, which can be used as a low dielectric loss tangent high heat resistant multilayer material , GXA-67N (trade name, manufactured by Hitachi Chemical Co., Ltd.) in which a glass cloth is impregnated with a cyanate ester resin composition on one side, and the outermost layer is the same as the above electrolytic copper foil. The surface-treated electrolytic copper foil was laminated, heated at a pressure of 3.0 MPa from room temperature (25 ° C.) to 230 ° C. at a rate of temperature increase of 6 ° C./min, and laminated at 230 ° C. for 1 hour. The substrates for adhesion test were prepared. The adhesive surface between the insulating resin layer (GXA-67N) and the surface-treated electrolytic copper foil was the shiny surface (S surface) side.

(実施例14)
電解銅箔に対する表面処理が、実施例2の(工程d)に記載された表面処理である以外は、実施例13と同様に行った。
(Example 14)
The surface treatment for the electrolytic copper foil was performed in the same manner as in Example 13 except that the surface treatment described in (Step d) of Example 2 was performed.

(実施例15)
電解銅箔に対する表面処理が、実施例4の(工程d)に記載された表面処理である以外は、実施例13と同様に行った。
(Example 15)
The surface treatment for the electrolytic copper foil was performed in the same manner as in Example 13 except that the surface treatment described in (Step d) of Example 4 was performed.

(実施例16)
電解銅箔に対する表面処理が、実施例5の(工程d)に記載された表面処理である以外は、実施例13同様に行った。
(Example 16)
The surface treatment for the electrolytic copper foil was performed in the same manner as in Example 13 except that the surface treatment described in (Step d) of Example 5 was performed.

(実施例17)
電解銅箔に対する表面処理が、実施例6の(工程d)に記載された表面処理である以外は、実施例13と同様に行った。
(Example 17)
The surface treatment for the electrolytic copper foil was performed in the same manner as in Example 13 except that the surface treatment described in (Step d) of Example 6 was performed.

(実施例18)
電解銅箔に対する表面処理が、実施例7の(工程d)に記載された表面処理である以外は、実施例13と同様に行った。
(Example 18)
The surface treatment for the electrolytic copper foil was performed in the same manner as in Example 13 except that the surface treatment described in (Step d) of Example 7 was performed.

(実施例19)
電解銅箔に対する表面処理が、実施例8の(工程d)に記載された表面処理である以外は、実施例13と同様に行った。
(Example 19)
The surface treatment for the electrolytic copper foil was performed in the same manner as in Example 13 except that the surface treatment described in (Step d) of Example 8 was performed.

(実施例20)
電解銅箔に対する表面処理が、実施例9の(工程d)に記載された表面処理である以外は、実施例13と同様に行った。
(Example 20)
The surface treatment for the electrolytic copper foil was performed in the same manner as in Example 13 except that the surface treatment described in (Step d) of Example 9 was performed.

(実施例21)
電解銅箔に対する表面処理が、実施例10の(工程d)に記載された表面処理である以外は、実施例13と同様に行った。
(Example 21)
The surface treatment for the electrolytic copper foil was performed in the same manner as in Example 13 except that the surface treatment described in (Step d) of Example 10 was performed.

(実施例22)
電解銅箔に対する表面処理が、実施例11の(工程d)に記載された表面処理である以外は、実施例13と同様に行った。
(Example 22)
The surface treatment for the electrolytic copper foil was performed in the same manner as in Example 13 except that the surface treatment described in (Step d) of Example 11 was performed.

(実施例23)
電解銅箔に対する表面処理が、実施例12の(工程d)に記載された表面処理である以外は、実施例13と同様に行った。
(Example 23)
The surface treatment for the electrolytic copper foil was performed in the same manner as in Example 13 except that the surface treatment described in (Step d) of Example 12 was performed.

(比較例1)
配線の表面処理として以下の工程のみ行なった。すなわち(工程d)で、200ml/Lに調整した酸性脱脂液Z−200(ワールドメタル社製、商品名)に、液温50℃で2分間浸漬した後、液温50℃の水に2分間浸漬することにより湯洗し、さらに1分間水洗し脱脂処理を行なった。次いで、酸性溶液として3.6Nの硫酸水溶液に1分間浸漬し、1分間水洗し、85℃で30分間乾燥し、表面粗さがRaで0.18μmの配線表面を形成した。それ以外の工程は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(Comparative Example 1)
Only the following steps were performed as the surface treatment of the wiring. That is, after immersing in acidic degreasing solution Z-200 (trade name, manufactured by World Metal Co., Ltd.) adjusted to 200 ml / L in (Step d) for 2 minutes at a liquid temperature of 50 ° C., it is immersed in water at a liquid temperature of 50 ° C. for 2 minutes. Washing with hot water by immersion was carried out, followed by washing with water for 1 minute to perform a degreasing treatment. Subsequently, it was immersed in an aqueous solution of 3.6 N sulfuric acid as an acidic solution for 1 minute, washed with water for 1 minute, and dried at 85 ° C. for 30 minutes to form a wiring surface with a surface roughness Ra of 0.18 μm. Other processes were the same as in Example 1 to produce a fan-in type BGA semiconductor chip mounting substrate and a semiconductor package.

(比較例2)
配線の表面処理として以下の工程のみ行なった。すなわち(工程d)で、200ml/Lに調整した酸性脱脂液Z−200(ワールドメタル社製、商品名)に、液温50℃で2分間浸漬した後、液温50℃の水に2分間浸漬することにより湯洗し、さらに1分間水洗し脱脂処理を行なった。次いでマイクロエッチング剤であるメックエッチボンドCZ8100(メック株式会社製、商品名)に40℃で1分30秒間浸漬し、水洗した後、常温(25℃)にて3.6Nの硫酸水溶液に60秒間浸漬し、更に水洗を1分間行い、85℃で30分間乾燥し、表面粗さがRaで0.9μmの配線表面を形成した。それ以外の工程は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した
(Comparative Example 2)
Only the following steps were performed as the surface treatment of the wiring. That is, after immersing in acidic degreasing solution Z-200 (trade name, manufactured by World Metal Co., Ltd.) adjusted to 200 ml / L in (Step d) for 2 minutes at a liquid temperature of 50 ° C., it is immersed in water at a liquid temperature of 50 ° C. for 2 minutes. Washing with hot water by immersion was carried out, followed by washing with water for 1 minute to perform a degreasing treatment. Next, it was immersed in MEC etch bond CZ8100 (trade name, manufactured by MEC Co., Ltd.), which is a microetching agent, at 40 ° C. for 1 minute and 30 seconds, washed with water, and then in a 3.6N sulfuric acid aqueous solution at room temperature (25 ° C.) for 60 seconds. It was immersed, further washed with water for 1 minute, and dried at 85 ° C. for 30 minutes to form a wiring surface with a surface roughness Ra of 0.9 μm. Other processes were the same as in Example 1, and a fan-in type BGA semiconductor chip mounting substrate and a semiconductor package were produced.

(比較例3)
電解銅箔に対する表面処理が、比較例1の(工程d)に記載された表面処理である以外は、実施例13同様に行った。
(Comparative Example 3)
The surface treatment for the electrolytic copper foil was performed in the same manner as in Example 13 except that the surface treatment described in (Step d) of Comparative Example 1 was performed.

(比較例4)
電解銅箔に対する表面処理が、比較例2の(工程d)に記載された表面処理である以外は、実施例13同様に行った。
(Comparative Example 4)
The surface treatment for the electrolytic copper foil was performed in the same manner as in Example 13 except that the surface treatment described in (Step d) of Comparative Example 2 was performed.

以上実施例1〜12及び比較例1〜2に記載の半導体パッケージに対し、以下の信頼性試験を行った。また、実施例13〜23及び比較例3〜4に記載の表面処理を施した電解銅箔と接着性試験用基板を用い、銅表面の平坦性評価試験及び接着性試験を行った。それらの結果を表1、2に示した。   The following reliability tests were performed on the semiconductor packages described in Examples 1-12 and Comparative Examples 1-2. Moreover, the flatness evaluation test and the adhesiveness test of the copper surface were done using the electrolytic copper foil and the substrate for adhesiveness test which performed the surface treatment as described in Examples 13-23 and Comparative Examples 3-4. The results are shown in Tables 1 and 2.

(半導体パッケージの信頼性試験)
各々の半導体パッケージを、吸湿処理を行った後、到達温度240℃、長さ2mのリフロー炉に0.5m/分の条件で流し、22個のサンプルをリフローし、クラックの発生を調べ、発生した場合をNGとした。結果を表1に示した。また、同様に22個のサンプルを厚さ0.8mmのマザーボードに実装し、−55℃、30分〜125℃、30分の条件で、温度サイクル試験を行い、試験後、ヒューレットパッカード社製マルチメータ3457Aを用い、導通抵抗値を測定し、はんだボールの接続信頼性を調べた。初期抵抗値より10%以上、抵抗値が変化した場合をNGとした。結果を表1に示した。
(Semiconductor package reliability test)
After each semiconductor package has been subjected to moisture absorption treatment, it was passed through a reflow oven with an ultimate temperature of 240 ° C. and a length of 2 m at a rate of 0.5 m / min, 22 samples were reflowed, and the occurrence of cracks was examined. The case where it did is NG. The results are shown in Table 1. Similarly, 22 samples were mounted on a 0.8 mm thick mother board and subjected to a temperature cycle test under the conditions of -55 ° C., 30 minutes to 125 ° C., 30 minutes. Using the meter 3457A, the conduction resistance value was measured, and the connection reliability of the solder balls was examined. The case where the resistance value changed by 10% or more from the initial resistance value was determined as NG. The results are shown in Table 1.

(銅表面の平滑性評価試験)
実施例13〜23及び比較例3〜4に記載された表面処理を施した電解銅箔の試験片(5cm×8cm)を用い、その電解銅箔のシャイニー面(S面)側の平均表面粗さ(Ra)を、触針式表面粗さ計サーフテストSV−400(株式会社ミツトヨ社製、商品名)を用いて、測定した。Raが0.01〜0.4μmのものを○、Raが0.01〜0.4μmの範囲外のものを×とした。結果を表2に示した。
(Copper surface smoothness evaluation test)
Using the test pieces (5 cm × 8 cm) of the electrolytic copper foil subjected to the surface treatment described in Examples 13 to 23 and Comparative Examples 3 to 4, the average surface roughness on the shiny surface (S surface) side of the electrolytic copper foil The thickness (Ra) was measured using a stylus type surface roughness meter Surf Test SV-400 (trade name, manufactured by Mitutoyo Corporation). A sample having Ra of 0.01 to 0.4 μm was marked as “◯”, and a sample having Ra outside the range of 0.01 to 0.4 μm was marked as “x”. The results are shown in Table 2.

(接着性試験)
実施例13〜23及び比較例3〜4に記載された接着性試験用基板を用いて、接着性(密着性)試験を行った。接着性(密着性)の指標となるピール強度(N/m)の測定には、レオメータNRM−3002D−H(不動工業株式会社製、商品名)を用い、電解銅箔を基板に対して角度を90度に常に維持し、基板と垂直方向に50mm/minの速度で引き剥がした。ピール強度の値が300N/m以上の値を示した場合を○、300N/m未満の値を示した場合を×とした。結果を表2に示した。
(Adhesion test)
Using the adhesion test substrates described in Examples 13 to 23 and Comparative Examples 3 to 4, adhesion (adhesion) tests were performed. Rheometer NRM-3002D-H (trade name, manufactured by Fudo Kogyo Co., Ltd.) is used to measure peel strength (N / m), which is an index of adhesiveness (adhesion), and the angle of the electrolytic copper foil relative to the substrate. Was always maintained at 90 degrees and peeled off at a speed of 50 mm / min in the direction perpendicular to the substrate. The case where the peel strength value was 300 N / m or more was indicated as ◯, and the case where the peel strength value was less than 300 N / m was indicated as ×. The results are shown in Table 2.

Figure 2006080203
Figure 2006080203

Figure 2006080203
Figure 2006080203

実施例1から23に示したように、本発明の場合、銅箔と絶縁樹脂との接着強度(ピール強度)は、300N/m以上あり、また作製した半導体パッケージの信頼性も極めて良好であった。それに対し、比較例1から4では、接着強度(ピール強度)は、300N/m未満であり、また作製した半導体パッケージの信頼性も不十分であった。したがって本発明により、配線の表面にミクロンオーダーの凹凸(表面粗さ)を形成することなく層間絶縁層と配線の接着強度が確保でき、信頼性が良好でかつ高速電気信号を効率よく伝送可能な多層配線基板(マザーボード、半導体チップ搭載基板)と半導体パッケージが製造できる。   As shown in Examples 1 to 23, in the case of the present invention, the adhesive strength (peel strength) between the copper foil and the insulating resin is 300 N / m or more, and the reliability of the manufactured semiconductor package is very good. It was. On the other hand, in Comparative Examples 1 to 4, the adhesive strength (peel strength) was less than 300 N / m, and the reliability of the manufactured semiconductor package was insufficient. Therefore, according to the present invention, the adhesive strength between the interlayer insulating layer and the wiring can be ensured without forming micron-order irregularities (surface roughness) on the surface of the wiring, the reliability is good, and high-speed electrical signals can be transmitted efficiently. Multilayer wiring boards (motherboards, semiconductor chip mounting boards) and semiconductor packages can be manufactured.

本発明の一実施形態が適用される半導体チップ搭載基板の断面図。1 is a cross-sectional view of a semiconductor chip mounting substrate to which an embodiment of the present invention is applied. (a)〜(g)は本発明の半導体チップ搭載基板の製造方法の一実施形態を示す工程図。(A)-(g) is process drawing which shows one Embodiment of the manufacturing method of the semiconductor chip mounting substrate of this invention. 本発明の一実施形態が適用されるフリップチップタイプ半導体パッケージの断面図。1 is a cross-sectional view of a flip chip type semiconductor package to which an embodiment of the present invention is applied. 本発明の一実施形態が適用されるワイヤボンドタイプ半導体パッケージの断面図。1 is a cross-sectional view of a wire bond type semiconductor package to which an embodiment of the present invention is applied. 本発明のファン−インタイプ半導体チップ搭載基板の平面図。The top view of the fan-in type semiconductor chip mounting board | substrate of this invention. 本発明のファン−アウトタイプ半導体チップ搭載基板の平面図。The top view of the fan-out type semiconductor chip mounting substrate of this invention. 本発明の半導体チップ搭載基板のフレーム形状を表す平面図。The top view showing the frame shape of the semiconductor chip mounting substrate of this invention. 本発明の一実施形態が適用される半導体チップ搭載基板の断面図。1 is a cross-sectional view of a semiconductor chip mounting substrate to which an embodiment of the present invention is applied.

符号の説明Explanation of symbols

11.位置決めマーク(位置合わせ用ガイド穴)
13.半導体パッケージ領域
14.ダイボンドフィルム接着領域(フリップチップタイプ)
15.半導体チップ搭載領域(フリップチップタイプ)
16.半導体チップ接続端子
17.ダイボンドフィルム接着領域(ワイヤボンドタイプ)
18.半導体チップ搭載領域(ワイヤボンドタイプ)
19.外部接続端子
20.展開配線
21.ダミーパターン
22.半導体チップ搭載基板
23.ブロック
24.補強パターン
25.切断位置合わせマーク
100 コア基板
101 第1の層間接続端子
102 第1の層間接続用IVH(バイアホール)
103 第2の層間接続端子
104 層間絶縁層(ビルドアップ層)
105 第3の層間接続用IVH(バイアホール)
106a 第1の配線
106b 第2の配線
106c 第3の配線
107 外部接続端子
108 第2の層間接続用IVH(バイアホール)
109 絶縁被覆
111 半導体チップ
112 接続バンプ
113 アンダーフィル材
114 はんだボール
115 金ワイヤ
116 半導体用封止樹脂
117 ダイボンドフィルム

11. Positioning mark (guide hole for alignment)
13. Semiconductor package region 14. Die bond film bonding area (flip chip type)
15. Semiconductor chip mounting area (flip chip type)
16. Semiconductor chip connection terminal 17. Die bond film bonding area (wire bond type)
18. Semiconductor chip mounting area (wire bond type)
19. External connection terminal 20. Expanded wiring 21. Dummy pattern 22. Semiconductor chip mounting substrate 23. Block 24. Reinforcing pattern 25. Cutting alignment mark 100 Core substrate 101 First interlayer connection terminal 102 IVH (via hole) for first interlayer connection
103 Second interlayer connection terminal 104 Interlayer insulating layer (build-up layer)
105 Third layer connection IVH (via hole)
106a 1st wiring 106b 2nd wiring 106c 3rd wiring 107 External connection terminal 108 IVH (via hole) for 2nd interlayer connection
109 Insulation coating 111 Semiconductor chip 112 Connection bump 113 Underfill material 114 Solder ball 115 Gold wire 116 Sealing resin for semiconductor 117 Die bond film

Claims (29)

層間絶縁層と配線が複数層形成された多層配線基板であって、前記配線は銅からなり、前記配線表面上にSi−O−Si結合を有する化合物が形成され、さらにその上にカップリング剤または密着性改良剤を少なくとも一種以上含む処理膜が形成されていることを特徴とする多層配線基板。   A multilayer wiring board in which a plurality of interlayer insulating layers and wirings are formed, wherein the wirings are made of copper, a compound having a Si-O-Si bond is formed on the wiring surface, and a coupling agent is further formed thereon Alternatively, a multilayer wiring board characterized in that a treatment film containing at least one kind of adhesion improver is formed. コア基板の片面または両面に、層間絶縁層と配線が複数層形成された多層配線基板であって、前記配線は銅からなり、前記配線表面上にSi−O−Si結合を有する化合物が形成され、さらにその上にカップリング剤または密着性改良剤を少なくとも一種以上含む処理膜が形成されていることを特徴とする多層配線基板。   A multilayer wiring board in which a plurality of interlayer insulating layers and wirings are formed on one or both surfaces of a core substrate, wherein the wirings are made of copper, and a compound having a Si-O-Si bond is formed on the wiring surface. Further, a multilayer wiring board, further comprising a treatment film containing at least one coupling agent or adhesion improver formed thereon. コア基板の片面または両面に、層間絶縁層と配線が複数層形成された多層配線基板であって、前記配線は銅からなり、前記配線表面上に、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト、金、白金、銀、パラジウムから選択される金属を1種以上含む金属層が形成され、前記金属層が形成された表面にSi−O−Si結合を有する化合物が形成され、さらにその上にカップリング剤または密着性改良剤を少なくとも一種以上含む処理膜が形成されていることを特徴とする多層配線基板。   A multilayer wiring board in which a plurality of interlayer insulation layers and wirings are formed on one or both surfaces of a core substrate, wherein the wiring is made of copper, and on the wiring surface, copper, tin, chromium, nickel, zinc, aluminum A metal layer containing one or more metals selected from cobalt, gold, platinum, silver and palladium is formed, and a compound having a Si-O-Si bond is formed on the surface on which the metal layer is formed, and A multilayer wiring board, wherein a treatment film containing at least one coupling agent or adhesion improver is formed thereon. 前記配線の表面粗さが、Raで0.01〜0.4μmである請求項1〜3いずれかに記載の多層配線基板。   The multilayer wiring board according to claim 1, wherein a surface roughness of the wiring is 0.01 to 0.4 μm in Ra. 前記金属層が、前記金属の酸化物又は、水酸化物である請求項3または4に記載の多層配線基板。   The multilayer wiring board according to claim 3 or 4, wherein the metal layer is an oxide or a hydroxide of the metal. 前記配線の表面粗さが、酸性溶液あるいはアルカリ性溶液による処理で形成された請求項4又は5に記載の多層配線基板。   The multilayer wiring board according to claim 4 or 5, wherein the surface roughness of the wiring is formed by treatment with an acidic solution or an alkaline solution. 前記配線の表面粗さが、酸化・還元処理で形成された請求項4又は5に記載の多層配線基板。   The multilayer wiring board according to claim 4 or 5, wherein the surface roughness of the wiring is formed by oxidation / reduction treatment. 前記Si−O−Si結合を有する化合物が、シリカガラスまたは一般式(1)で表されるラダー構造を含む化合物である請求項1〜7いずれかに記載の多層配線基板。
Figure 2006080203

(式中、Rはそれぞれが単独に、水素原子、反応性基、親水性基または疎水性基から選択されたもの)
The multilayer wiring board according to claim 1, wherein the compound having a Si—O—Si bond is silica glass or a compound including a ladder structure represented by the general formula (1).
Figure 2006080203

(Wherein each R is independently selected from a hydrogen atom, a reactive group, a hydrophilic group or a hydrophobic group)
前記シリカガラスの厚みが、0.002〜5μmである請求項8に記載の多層配線基板。   The multilayer wiring board according to claim 8, wherein the silica glass has a thickness of 0.002 to 5 μm. 前記カップリング剤が、シラン系カップリング剤、アルミニウム系カップリング剤、チタン系カップリング剤、ジルコニウム系カップリング剤から選択されるカップリング剤である請求項1〜9いずれかに記載の多層配線基板。   The multilayer wiring according to claim 1, wherein the coupling agent is a coupling agent selected from a silane coupling agent, an aluminum coupling agent, a titanium coupling agent, and a zirconium coupling agent. substrate. 前記密着性改良剤が、熱硬化性の有機絶縁材料を含む密着性改良剤である請求項1〜10いずれかに記載の多層配線基板。   The multilayer wiring board according to claim 1, wherein the adhesion improver is an adhesion improver containing a thermosetting organic insulating material. 前記層間絶縁層が、熱硬化性の有機絶縁材料を含む層間絶縁層である請求項1〜11いずれかに記載の多層配線基板。   The multilayer wiring board according to claim 1, wherein the interlayer insulating layer is an interlayer insulating layer containing a thermosetting organic insulating material. 請求項1〜12いずれかに記載の多層配線基板を用いた半導体チップ搭載基板であって、前記多層配線基板の一方の表面には半導体チップ接続端子が、他方の表面には外部接続端子が形成されていることを特徴とする半導体チップ搭載基板。   A semiconductor chip mounting board using the multilayer wiring board according to claim 1, wherein a semiconductor chip connection terminal is formed on one surface of the multilayer wiring board and an external connection terminal is formed on the other surface. A semiconductor chip mounting board characterized by being made. コア基板の片面または両面に、層間絶縁層と配線を複数層形成する工程からなる多層配線基板の製造方法であって、コア基板の片面または両面に層間絶縁層を形成する工程、前記配線を銅で形成する配線形成工程、前記配線表面上にSi−O−Si結合を有する化合物を形成する工程、さらにその上にカップリング剤もしくは密着性改良剤を少なくとも一種以上含む処理膜を形成する工程を含むことを特徴とする多層配線基板の製造方法。   A method of manufacturing a multilayer wiring board comprising a step of forming a plurality of layers of interlayer insulating layers and wirings on one or both sides of a core substrate, the step of forming an interlayer insulating layer on one side or both sides of the core substrate, Forming a wiring layer, forming a compound having a Si-O-Si bond on the surface of the wiring, and further forming a treatment film containing at least one coupling agent or adhesion improver thereon. A method for producing a multilayer wiring board, comprising: コア基板の片面または両面に、層間絶縁層と配線を複数層形成する工程からなる多層配線基板の製造方法であって、コア基板の片面または両面に層間絶縁層を形成する工程、前記配線を銅で形成する配線形成工程、前記配線表面に、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト、金、白金、銀、パラジウムから選択される金属を1種以上含む金属層を形成する工程、前記金属層が形成された表面にSi−O−Si結合を有する化合物を形成する工程、さらにその上にカップリング剤もしくは密着性改良剤を少なくとも一種以上含む処理膜を形成する工程を含むことを特徴とする多層配線基板の製造方法。   A method of manufacturing a multilayer wiring board comprising a step of forming a plurality of layers of interlayer insulating layers and wirings on one or both sides of a core substrate, the step of forming an interlayer insulating layer on one side or both sides of the core substrate, Forming a metal layer containing at least one metal selected from copper, tin, chromium, nickel, zinc, aluminum, cobalt, gold, platinum, silver, and palladium on the wiring surface; Including a step of forming a compound having a Si-O-Si bond on the surface on which the metal layer is formed, and a step of forming a treatment film containing at least one coupling agent or adhesion improver thereon. A method for producing a multilayer wiring board, which is characterized. 前記配線形成工程後、前記配線をRaで0.01〜0.4μmに粗化する工程を含む請求項14または15に記載の多層配線基板の製造方法。   The method of manufacturing a multilayer wiring board according to claim 14, further comprising a step of roughening the wiring to 0.01 to 0.4 μm by Ra after the wiring forming process. 前記金属層を形成する工程が、前記配線表面に前記金属の酸化物又は、水酸化物を含む金属層を形成する工程である請求項15または16に記載の多層配線基板の製造方法。   The method of manufacturing a multilayer wiring board according to claim 15 or 16, wherein the step of forming the metal layer is a step of forming a metal layer containing an oxide or hydroxide of the metal on the surface of the wiring. 前記配線をRaで0.01〜0.4μmに粗化する工程が、酸性溶液あるいはアルカリ性溶液で処理する工程を含む請求項16または17に記載の多層配線基板の製造方法。   The method for producing a multilayer wiring board according to claim 16 or 17, wherein the step of roughening the wiring with Ra to 0.01 to 0.4 µm includes a step of treating with an acidic solution or an alkaline solution. 前記配線をRaで0.01〜0.4μmに粗化する工程が、酸化・還元処理する工程を含む請求項16〜18いずれかに記載の多層配線基板の製造方法。   The method for manufacturing a multilayer wiring board according to claim 16, wherein the step of roughening the wiring to 0.01 to 0.4 μm by Ra includes a step of oxidizing and reducing. 前記Si−O−Si結合を有する化合物が、シリカガラスもしくは一般式(1)で表されるラダー構造を含む化合物である請求項14〜19のいずれかに記載の多層配線基板の製造方法。
Figure 2006080203

(式中、Rはそれぞれが単独に、水素原子、反応性基、親水性基または疎水性基から選択されたもの)
The method for producing a multilayer wiring board according to claim 14, wherein the compound having a Si—O—Si bond is silica glass or a compound including a ladder structure represented by the general formula (1).
Figure 2006080203

(Wherein each R is independently selected from a hydrogen atom, a reactive group, a hydrophilic group or a hydrophobic group)
前記シリカガラスの厚みが0.002〜5μmである請求項20に記載の多層配線基板の製造方法。   21. The method for manufacturing a multilayer wiring board according to claim 20, wherein the thickness of the silica glass is 0.002 to 5 [mu] m. 前記カップリング剤が、シラン系カップリング剤、アルミニウム系カップリング剤、チタン系カップリング剤、ジルコニウム系カップリング剤から選択されるカップリング剤ある請求項14〜21のいずれかに記載の多層配線基板の製造方法。   The multilayer wiring according to any one of claims 14 to 21, wherein the coupling agent is a coupling agent selected from a silane coupling agent, an aluminum coupling agent, a titanium coupling agent, and a zirconium coupling agent. A method for manufacturing a substrate. 前記密着性改良剤が、熱硬化性の有機絶縁材料を含む密着性改良剤である請求項14〜22のいずれかに記載の多層配線基板の製造方法。   The method for producing a multilayer wiring board according to any one of claims 14 to 22, wherein the adhesion improver is an adhesion improver containing a thermosetting organic insulating material. 前記層間絶縁層が、熱硬化性の有機絶縁材料を含む層間絶縁層である請求項14〜23のいずれかに記載の多層配線基板の製造方法。   The method for manufacturing a multilayer wiring board according to any one of claims 14 to 23, wherein the interlayer insulating layer is an interlayer insulating layer containing a thermosetting organic insulating material. 請求項14〜24のいずれかに記載の多層配線基板の製造方法により製造された多層配線基板。   The multilayer wiring board manufactured by the manufacturing method of the multilayer wiring board in any one of Claims 14-24. 請求項1〜12、25のいずれかに記載の多層配線基板を用いた半導体チップ搭載基板の製造方法であって、前記多層配線基板の一方の表面に半導体チップ接続端子を形成する工程、前記多層配線基板の他方の表面に外部接続端子を形成する工程を含むことを特徴とする半導体チップ搭載基板の製造方法。   26. A method of manufacturing a semiconductor chip mounting substrate using the multilayer wiring board according to claim 1, wherein a step of forming a semiconductor chip connection terminal on one surface of the multilayer wiring substrate, the multilayer A method of manufacturing a semiconductor chip mounting substrate comprising a step of forming an external connection terminal on the other surface of the wiring substrate. 請求項26に記載の半導体チップ搭載基板の製造方法により製造された半導体チップ搭載基板。   27. A semiconductor chip mounting substrate manufactured by the method for manufacturing a semiconductor chip mounting substrate according to claim 26. 請求項13又は27に記載の半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップを封止する樹脂から構成される半導体パッケージ。   A semiconductor package comprising: the semiconductor chip mounting substrate according to claim 13 or 27; a semiconductor chip mounted on the semiconductor chip mounting substrate; and a resin for sealing the semiconductor chip. 請求項13又は27に記載の半導体チップ搭載基板を用いた半導体パッケージの製造方法であって、前記半導体チップ搭載基板に半導体チップを搭載する工程、前記半導体チップを樹脂で封止する工程を含むことを特徴とする半導体パッケージの製造方法。


28. A method of manufacturing a semiconductor package using a semiconductor chip mounting substrate according to claim 13 or 27, comprising a step of mounting a semiconductor chip on the semiconductor chip mounting substrate and a step of sealing the semiconductor chip with a resin. A method for manufacturing a semiconductor package.


JP2004260964A 2004-09-08 2004-09-08 Multilayer wiring substrate, semiconductor chip mounting substrate, semiconductor package, and manufacturing method thereof Expired - Fee Related JP4605446B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004260964A JP4605446B2 (en) 2004-09-08 2004-09-08 Multilayer wiring substrate, semiconductor chip mounting substrate, semiconductor package, and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004260964A JP4605446B2 (en) 2004-09-08 2004-09-08 Multilayer wiring substrate, semiconductor chip mounting substrate, semiconductor package, and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2006080203A true JP2006080203A (en) 2006-03-23
JP4605446B2 JP4605446B2 (en) 2011-01-05

Family

ID=36159427

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004260964A Expired - Fee Related JP4605446B2 (en) 2004-09-08 2004-09-08 Multilayer wiring substrate, semiconductor chip mounting substrate, semiconductor package, and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP4605446B2 (en)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007291448A (en) * 2006-04-25 2007-11-08 Hitachi Chem Co Ltd Copper foil surface treatment method, and copper foil
EP2355140A1 (en) * 2010-01-29 2011-08-10 Asahi Glass Company, Limited Substrate for mounting element and process for its production
JP2013125797A (en) * 2011-12-13 2013-06-24 Fujifilm Corp Wiring board, method of manufacturing the same, and aqueous solution for silver ion diffusion suppression layer formation
JP2014120688A (en) * 2012-12-18 2014-06-30 Hitachi Chemical Co Ltd Laminated body, laminated plate, multilayer laminated plate, printed wiring board, multilayer printed wiring board, and method for manufacturing laminated plate
JP2014120689A (en) * 2012-12-18 2014-06-30 Hitachi Chemical Co Ltd Laminated body, laminated plate, multilayer laminated plate, printed wiring board, multilayer printed wiring board, and method for manufacturing laminated plate
JP2014227585A (en) * 2013-05-24 2014-12-08 住友金属鉱山株式会社 Surface treatment method and method for manufacturing metalized resin film using the same
JP2016535453A (en) * 2013-08-16 2016-11-10 エンソン インコーポレイテッド Promoting adhesion of printed circuit boards
JP2018029204A (en) * 2017-11-01 2018-02-22 日立化成株式会社 Laminated body, laminate, multilayer board, printed-wiring board, multilayer printed-wiring board, and laminate manufacturing method
EP2759400B1 (en) * 2011-09-22 2020-04-15 Hitachi Chemical Company, Ltd. Laminated body, laminated board, multi-layer laminated board, printed wiring board, and production method for laminated board
CN114975418A (en) * 2022-04-29 2022-08-30 盛合晶微半导体(江阴)有限公司 POP (package on package) structure of three-dimensional fan-out type memory and packaging method thereof

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345876A (en) * 1998-06-02 1999-12-14 Nec Corp Semiconductor device and manufacture thereof
JP2001291961A (en) * 2000-04-04 2001-10-19 Ibiden Co Ltd Multilayered printed wiring board and producing method therefor
JP2001313474A (en) * 2000-02-21 2001-11-09 Ngk Spark Plug Co Ltd Wiring board
JP2003309361A (en) * 2002-04-15 2003-10-31 Toppan Printing Co Ltd Multilayer circuit wiring board and manufacture method therefor
JP2003318356A (en) * 2002-04-26 2003-11-07 Sony Corp Semiconductor module and method of manufacturing the same
JP2003332735A (en) * 2002-05-14 2003-11-21 Fujitsu Ltd Wiring board, its manufacturing method, and conductor- laminated board
JP2004134724A (en) * 2002-08-09 2004-04-30 Ibiden Co Ltd Multilayer printed wiring board
JP2004152904A (en) * 2002-10-29 2004-05-27 Kyocera Corp Electrolytic copper foil, film and multilayer wiring substrate therewith, and method of manufacturing the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345876A (en) * 1998-06-02 1999-12-14 Nec Corp Semiconductor device and manufacture thereof
JP2001313474A (en) * 2000-02-21 2001-11-09 Ngk Spark Plug Co Ltd Wiring board
JP2001291961A (en) * 2000-04-04 2001-10-19 Ibiden Co Ltd Multilayered printed wiring board and producing method therefor
JP2003309361A (en) * 2002-04-15 2003-10-31 Toppan Printing Co Ltd Multilayer circuit wiring board and manufacture method therefor
JP2003318356A (en) * 2002-04-26 2003-11-07 Sony Corp Semiconductor module and method of manufacturing the same
JP2003332735A (en) * 2002-05-14 2003-11-21 Fujitsu Ltd Wiring board, its manufacturing method, and conductor- laminated board
JP2004134724A (en) * 2002-08-09 2004-04-30 Ibiden Co Ltd Multilayer printed wiring board
JP2004152904A (en) * 2002-10-29 2004-05-27 Kyocera Corp Electrolytic copper foil, film and multilayer wiring substrate therewith, and method of manufacturing the same

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007291448A (en) * 2006-04-25 2007-11-08 Hitachi Chem Co Ltd Copper foil surface treatment method, and copper foil
EP2355140A1 (en) * 2010-01-29 2011-08-10 Asahi Glass Company, Limited Substrate for mounting element and process for its production
US9504166B2 (en) 2010-01-29 2016-11-22 Asahi Glass Company, Limited Process for producing substrate for mounting element
EP2759400B1 (en) * 2011-09-22 2020-04-15 Hitachi Chemical Company, Ltd. Laminated body, laminated board, multi-layer laminated board, printed wiring board, and production method for laminated board
JP2013125797A (en) * 2011-12-13 2013-06-24 Fujifilm Corp Wiring board, method of manufacturing the same, and aqueous solution for silver ion diffusion suppression layer formation
JP2014120688A (en) * 2012-12-18 2014-06-30 Hitachi Chemical Co Ltd Laminated body, laminated plate, multilayer laminated plate, printed wiring board, multilayer printed wiring board, and method for manufacturing laminated plate
JP2014120689A (en) * 2012-12-18 2014-06-30 Hitachi Chemical Co Ltd Laminated body, laminated plate, multilayer laminated plate, printed wiring board, multilayer printed wiring board, and method for manufacturing laminated plate
JP2014227585A (en) * 2013-05-24 2014-12-08 住友金属鉱山株式会社 Surface treatment method and method for manufacturing metalized resin film using the same
JP2016535453A (en) * 2013-08-16 2016-11-10 エンソン インコーポレイテッド Promoting adhesion of printed circuit boards
JP2018029204A (en) * 2017-11-01 2018-02-22 日立化成株式会社 Laminated body, laminate, multilayer board, printed-wiring board, multilayer printed-wiring board, and laminate manufacturing method
CN114975418A (en) * 2022-04-29 2022-08-30 盛合晶微半导体(江阴)有限公司 POP (package on package) structure of three-dimensional fan-out type memory and packaging method thereof
CN114975418B (en) * 2022-04-29 2024-02-27 盛合晶微半导体(江阴)有限公司 POP (POP package) structure of three-dimensional fan-out type memory and packaging method thereof

Also Published As

Publication number Publication date
JP4605446B2 (en) 2011-01-05

Similar Documents

Publication Publication Date Title
JP5286893B2 (en) Connection terminal, semiconductor package using connection terminal, and method of manufacturing semiconductor package
JP4747770B2 (en) Method for manufacturing printed wiring board and method for manufacturing semiconductor chip mounting substrate
JP4033237B2 (en) Copper surface treatment method and copper
JP4872368B2 (en) Copper surface pretreatment method and wiring board using this method
JP2006249519A (en) Surface treatment method for copper and copper
JP2009155668A (en) Pretreatment liquid for promoting starting of electroless palladium plating reaction, electroless plating method using the pretreatment liquid, connection terminal formed by the electroless plating method, and semiconductor package using the connection terminal and its manufacturing method
JP5105137B2 (en) Manufacturing method of substrate having copper foil and substrate having copper foil
JP6201622B2 (en) Connection terminal and semiconductor chip mounting board using the same
JP4774844B2 (en) Copper surface treatment method and copper
JP5109399B2 (en) Copper surface treatment method
JP4605446B2 (en) Multilayer wiring substrate, semiconductor chip mounting substrate, semiconductor package, and manufacturing method thereof
JP2005086071A (en) Multi-layer wiring board, semiconductor chip mounting board, semiconductor package, and manufacturing method thereof
JP2008248269A (en) Copper surface treatment method, and wiring board using the method
JP2007262579A (en) Copper surface treatment method and copper
JP5109400B2 (en) Copper surface treatment liquid set, copper surface treatment method using the same, copper, wiring board, and semiconductor package
JP2007107080A (en) Copper surface treatment method, and copper surface
JP2006344920A (en) Printed circuit board, manufacturing method therefor, semiconductor chip mounting substrate, manufacturing method therefor, and semiconductor package
JP2006316300A (en) Method for surface-treating copper, and copper surface
JP2007142376A (en) Semiconductor chip mounting substrate and semiconductor package using the same
JP2010090402A (en) Plating deposited article
JP5194748B2 (en) Copper surface treatment method, copper and wiring board
JP5105162B2 (en) Copper surface treatment method
JP2009197304A (en) Surface treatment method for copper, treated copper and wiring board
JP2007134692A (en) Semiconductor chip mounted substrate, and semiconductor package using the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070816

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080401

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100624

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100820

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100909

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100922

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131015

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131015

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees