JP2006060436A - Synchronous digital filter - Google Patents
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Abstract
Description
本発明は、信号処理に使用されるフィルタで、特にディジタル信号処理に使用される同期式ディジタルフィルタに関するものである。 The present invention relates to a filter used for signal processing, and more particularly to a synchronous digital filter used for digital signal processing.
フィルタには、使用する機器等の用途に応じてアナログ信号処理を行なうものと、ディジタル信号処理を行なうものがある。 Filters include those that perform analog signal processing and those that perform digital signal processing depending on the application of the equipment used.
前者のアナログ信号処理を行うアナログフィルタは、抵抗とコンデンサを組み合せて信号を処理した後、ヒステリシス付きのレシーバで信号を遅延し、波形整形する回路構成のものが使用される。 The former analog filter that performs analog signal processing uses a circuit configuration in which a signal is processed by a combination of a resistor and a capacitor, and then the signal is delayed by a receiver with hysteresis to shape the waveform.
後者のディジタル信号処理を行なうディジタルフィルタは、例えば、ページング受信機等において、受信信号から復調したディジタル信号のノイズ成分を除去する回路構成のものが使用される(特許文献1参照。)。
近年、特定用途者向けICであるASIC(Application Specific IC)等の集積度が向上し、このASIC等の集積回路の中に出来るだけ多くの機能を詰め込む方が安価で小型化ができる関係上、ディジタルフィルタを組み込むことが考えられている。しかし、ASIC等の集積回路では、ディジタルフィルタを組み込むことが、次に述べるようなことからできない問題があった。 In recent years, the degree of integration of ASIC (Application Specific IC), which is an IC for specific users, has improved, and it is cheaper and more compact to pack as many functions as possible in an integrated circuit such as this ASIC. It is considered to incorporate a digital filter. However, in an integrated circuit such as an ASIC, there is a problem that it is impossible to incorporate a digital filter from the following.
(イ)ASIC等の集積回路は、クロック同期回路として動作させないと、フリップフロップの入力信号の変化がクロック信号のどの時点で起こるか定まっていないため、セットアップ時間やホールド時間が確保出来ない時にフリップフロップの出力が動作不安定になることがあるため、ASIC等の集積回路はクロック同期回路として動作させる必要がある。 (B) When an integrated circuit such as an ASIC is not operated as a clock synchronization circuit, it is not fixed at which point in the clock signal the change in the input signal of the flip-flop occurs. In some cases, the integrated circuit such as the ASIC operates as a clock synchronization circuit.
(ロ)従来のディジタルフィルタには、クロック信号に非同期のフィルタは存在したが、非同期信号をフリップフロップでクロック同期させようとすると、入力信号の変化がクロック信号のどの時点で起こるか定まっていないため、セットアップ時間やホールド時間が確保出来ない時にフリップフロップの出力が安定しない(不安定状態が生じてしまう)問題があった。 (B) In conventional digital filters, there is a filter that is asynchronous to the clock signal, but when the asynchronous signal is clock-synchronized with a flip-flop, it is not determined at what point in the clock signal the change in the input signal occurs. For this reason, there is a problem that the output of the flip-flop is not stable (an unstable state occurs) when the setup time and hold time cannot be secured.
従って、上記(イ)、(ロ)から回路を正確に安定した動作をさせるため、クロック同期回路を必要とするASIC等の集積回路では、ディジタルフィルタを構成すると、フィルタを構成するフリップフロップの出力が安定しなくなることがあるため、ディジタルフィルタを構成することができなかった。 Therefore, in an integrated circuit such as an ASIC that requires a clock synchronization circuit in order to make the circuit operate accurately and stably from the above (a) and (b), if a digital filter is configured, the output of the flip-flops that configure the filter However, the digital filter could not be constructed.
本発明は、上記の事情に鑑みてなされたもので、ASIC等の集積回路内にディジタルフィルタ回路が構成できるので、ASIC等の集積回路の外部にディジタルフィルタを構成する必要がないため、装置の小型化を図ることができ、しかも、入力信号に重畳されたノイズを除去することができる同期式ディジタルフィルタを提供することを課題とする。 The present invention has been made in view of the above circumstances, and since a digital filter circuit can be configured in an integrated circuit such as an ASIC, it is not necessary to configure a digital filter outside the integrated circuit such as an ASIC. It is an object of the present invention to provide a synchronous digital filter that can be reduced in size and that can remove noise superimposed on an input signal.
上記の課題を達成するために、第1発明は、入力信号が供給される第1フリップフロップ及び第1入力端と、前記第1フリップフロップの前記入力信号を内部クロック信号に同期させて第1の出力信号を送出し、この第1の出力信号が供給される第2入力端と、前記第1及び第2入力端に送出された信号の論理値が一致したときに出力信号を送出する正及び負入力論理積回路と、前記正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第3の出力信号あるいは“1”または“High”信号あるいは“0”または“Low”レベル信号を切り替え、これらの第2の出力信号を送出するマルチプレクサと、前記マルチプレクサが送出する第2の出力信号を内部クロック信号に同期させて第3の出力信号を送出する第2フリップフロップとからなることを特徴とする。 To achieve the above object, according to a first aspect of the present invention, a first flip-flop and a first input terminal to which an input signal is supplied, and the input signal of the first flip-flop are synchronized with an internal clock signal. The output signal is output when the second input terminal to which the first output signal is supplied matches the logical value of the signal transmitted to the first and second input terminals. And the negative input logical product circuit and the output signal of the positive and negative input logical product circuit are sent out as a selection signal, and a third output signal or “1” or “High” signal or “0” input by the selection signal. Alternatively, a “Low” level signal is switched, and a multiplexer that sends out these second output signals, and a second output signal that is sent out by the multiplexers are synchronized with an internal clock signal, and a third output signal is sent out. It is characterized by comprising a second flip-flop.
第2発明は、入力信号が供給される第1フリップフロップ及び第1入力端と、前記第1フリップフロップの前記入力信号を内部クロック信号に同期させて第1の出力信号を送出し、この第1の出力信号が供給される第2フリップフロップ及び第2入力端と、前記第2フリップフロップが入力した第1の出力信号を内部クロック信号に同期させて第2の出力信号を送出し、この第2の出力信号が供給される第3入力端と、第1、第2及び第3入力端に送出された信号の論理値が一致した時に出力信号を送出する正及び負入力論理積回路と、前記正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第4の出力信号あるいは“1”または“High”信号あるいは“0”または“Low”レベル信号を切り替え、これらの第3の出力信号を送出するマルチプレクサと、前記マルチプレクサが送出する第3の出力信号を内部クロック信号に同期させて第4の出力信号を送出する第3フリップフロップとからなることを特徴とする。 According to a second aspect of the present invention, the first flip-flop and the first input terminal to which an input signal is supplied and the input signal of the first flip-flop are synchronized with an internal clock signal to send a first output signal. The second flip-flop and the second input terminal to which the output signal of 1 is supplied, and the first output signal input by the second flip-flop are synchronized with the internal clock signal to send out the second output signal. A third input terminal to which a second output signal is supplied, and a positive and negative input logical product circuit for transmitting an output signal when the logical values of the signals sent to the first, second and third input terminals match. The output signal of the positive and negative input AND circuit is sent as a selection signal, and a fourth output signal or a “1” or “High” signal or a “0” or “Low” level signal input according to the selection signal is output. Switch this And a third flip-flop for sending a fourth output signal in synchronism with the internal clock signal of the third output signal sent by the multiplexer. To do.
第3発明は、入力信号が供給される第1フリップフロップ及び第1入力端と、前記第1フリップフロップの前記入力信号を内部クロック信号に同期させて第1の出力信号を送出し、この第1の出力信号が供給される第2フリップフロップ及び第2入力端と、前記第2フリップフロップの入力した第1の出力信号を内部クロック信号に同期させて第2の出力信号を送出し、この第2の出力信号が供給される第3入力端と、第1、第2及び第3入力端に送出された信号の論理値が一致した時に出力信号を送出する第1の正及び負入力論理積回路と、前記第1の正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第4の出力信号あるいは“1”または“High”信号あるいは“0”または“Low”レベル信号を切り替え、これらの第3の出力信号を送出する第1のマルチプレクサと、前記第1のマルチプレクサが送出する第3の出力信号を内部クロック信号に同期させて第4の出力信号を送出する第3フリップフロップからなる第1群のディジタルフィルタ回路と、前記第4の出力信号が供給される第1−2フリップフロップ及び第1入力端と、前記第1−2フリップフロップの前記入力信号を前記内部クロック信号を4分周したクロック信号に同期させて第5の出力信号を送出し、この第5の出力信号が供給される第2−2フリップフロップ及び第2入力端と、前記第2−2フリップフロップの入力した第5の出力信号を前記内部クロック信号を4分周したクロック信号に同期させて第6の出力信号を送出し、この第6の出力信号が供給される第3入力端と、第1、第2及び第3入力端に送出された信号の論理値が一致した時に出力信号を送出する第2の正及び負入力論理積回路と、前記第2の正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第8の出力信号あるいは“1”または“High”信号あるいは“0”または“Low”信号を切り替え、これらの第7の出力信号を送出する第2のマルチプレクサと、前記第2のマルチプレクサが送出する第7の出力信号を、内部クロック信号を4分周したクロック信号に同期させて第8の出力信号を送出する第3−2フリップフロップからなる第2群のディジタルフィルタとからなることを特徴とする。 According to a third aspect of the present invention, the first flip-flop and the first input terminal to which the input signal is supplied, and the input signal of the first flip-flop are synchronized with the internal clock signal to send out the first output signal. The second flip-flop and the second input terminal to which the output signal of 1 is supplied, and the first output signal input to the second flip-flop are synchronized with the internal clock signal to send out the second output signal. First positive and negative input logic for transmitting an output signal when the third input terminal to which the second output signal is supplied matches the logical value of the signal transmitted to the first, second and third input terminals The output signal of the product circuit and the first positive and negative input AND circuit is sent as a selection signal, and a fourth output signal or “1” or “High” signal or “0” or Turn off the “Low” level signal In other words, a first multiplexer that sends out these third output signals, and a third output signal that sends out a fourth output signal in synchronization with the internal clock signal of the third output signal that is sent out by the first multiplexer. A first group of digital filter circuits composed of flip-flops; first and second flip-flops and first input terminals to which the fourth output signal is supplied; and the input signals of the first to second flip-flops A fifth output signal is transmitted in synchronization with the clock signal obtained by dividing the clock signal by four, the 2-2 flip-flop and the second input terminal to which the fifth output signal is supplied, and the 2-2 A fifth output signal inputted to the flip-flop is synchronized with a clock signal obtained by dividing the internal clock signal by 4, and a sixth output signal is sent out. A second positive and negative input AND circuit for transmitting an output signal when the logical value of the signal transmitted to the first terminal, the second and third input terminals coincides, and the second positive and negative input The output signal of the AND circuit is sent as a selection signal, and the eighth output signal, “1” or “High” signal, or “0” or “Low” signal is switched according to the selection signal. A second multiplexer that sends out an output signal and a seventh output signal that the second multiplexer sends out are synchronized with a clock signal obtained by dividing the internal clock signal by four and send out an eighth output signal. -2 comprising a second group of digital filters comprising flip-flops.
第4発明は、入力信号が供給される第1フリップフロップ及び第1入力端と、前記第1フリップフロップの前記入力信号を内部クロック信号に同期させて第1の出力信号を送出し、この第1の出力信号が供給される第2入力端と、前記第1及び第2入力端に送出された信号の論理値が一致したときに出力信号を送出する第1群の正及び負入力論理積回路と、入力信号が供給される第1フリップフロップ及び第1入力端と、前記第1フリップフロップの前記入力信号を内部クロック信号に同期させて第1の出力信号を送出し、この第1の出力信号が供給される第2フリップフロップ及び第2入力端と、前記第2フリップフロップが入力した第1の出力信号を内部クロック信号に同期させて第2の出力信号を送出し、この第2の出力信号が供給される第3入力端と、第1、第2及び第3入力端に送出された信号の論理値が一致した時に出力信号を送出する第2群の正及び負入力論理積回路と、前記第1群と第2群の正入力論理積回路の出力信号と第1群と第2群の負入力論理積回路の出力信号は選択信号として送出され、その選択信号をフィルタ時間設定に応じて切り替え、それらの切り替えられた選択信号により入力する第4の出力信号あるいは“1”または“High”信号あるいは“0”または“Low”信号を切り替えこれらの第3の出力信号を送出するマルチプレクサと、前記マルチプレクサが送出する第3の出力信号を内部クロック信号に同期させて第4の出力信号を送出する第3フリップフロップとからなることを特徴とし、フリップフロップの段数とフィルタ時間設定の出力信号で動作するマルチプレクサの入力信号を増やすことで、フィルタ時間を増やすことができる。 According to a fourth aspect of the present invention, the first flip-flop and the first input terminal to which the input signal is supplied and the input signal of the first flip-flop are synchronized with the internal clock signal and the first output signal is transmitted. 1st group of positive and negative input logical products for transmitting an output signal when the logical values of the second input terminal to which one output signal is supplied and the signals transmitted to the first and second input terminals coincide with each other A circuit, a first flip-flop to which an input signal is supplied and a first input terminal, and the input signal of the first flip-flop is synchronized with an internal clock signal to send a first output signal. The second flip-flop and the second input terminal to which the output signal is supplied, and the first output signal input by the second flip-flop are synchronized with the internal clock signal to send out the second output signal. Output signal is supplied A third input terminal and a second group of positive and negative input logical product circuits for sending an output signal when the logical values of the signals sent to the first, second and third input terminals coincide with each other; The output signals of the group and second group positive input AND circuits and the output signals of the first group and second group negative input AND circuits are sent as selection signals, and the selection signals are switched according to the filter time setting, A multiplexer that switches between a fourth output signal, a “1” or “High” signal, or a “0” or “Low” signal that is input according to the switched selection signal, and sends out these third output signals; And a third flip-flop for sending a fourth output signal in synchronization with the internal clock signal, and an output signal for setting the number of stages of the flip-flop and the filter time Increasing the input signal of the operation to the multiplexer, it is possible to increase the filter time.
以上述べたように、本発明によれば、ASIC等の集積回路で、クロック同期による正確で安定した出力信号を得ることができ、且つ入力信号に重畳したノイズの除去やリレーのチャタリングの除去を可能とし、遅れ時間要素が増えることにより、フィルタの確度が向上し、また、効率良く遅れ時間要素を増やすことができ、しかも容易にフィルタ時間を可変することができるなどの効果が得られる。 As described above, according to the present invention, an integrated circuit such as an ASIC can obtain an accurate and stable output signal by clock synchronization, and can eliminate noise superimposed on the input signal and relay chattering. By increasing the delay time element, the accuracy of the filter can be improved, the delay time element can be efficiently increased, and the filter time can be easily varied.
以下本発明の実施の形態を図面に基づいて説明する。図1は本発明の第1実施の形態を示す構成説明図で、図示しないASIC等の集積回路内に組み込まれている場合も含むものである。入力信号は第1フリップフロップF/F1の入力端Dに供給されるとともに、正入力論理積回路AND1と負入力論理積回路AND2のそれぞれの第1入力端に供給される。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a configuration explanatory view showing a first embodiment of the present invention, including a case where it is incorporated in an integrated circuit such as an ASIC (not shown). The input signal is supplied to the input terminal D of the first flip-flop F / F1, and is also supplied to the first input terminals of the positive input AND circuit AND1 and the negative input AND circuit AND2.
第1フリップフロップF/F1の出力端Qからの第1の出力信号は、正入力論理積回路AND1と負入力論理積回路AND2のそれぞれの第2入力端に供給される。 The first output signal from the output terminal Q of the first flip-flop F / F1 is supplied to the second input terminals of the positive input AND circuit AND1 and the negative input AND circuit AND2.
そして、正入力論理積回路AND1、負入力論理積回路AND2のそれぞれの入力端の論理値が一致したとき、正負入力論理積回路AND1,AND2の出力から出力信号が送出され、その信号が、マルチプレクサMUXの選択信号端S1,S0に選択信号として入力される。 When the logical values at the input terminals of the positive input AND circuit AND1 and negative input AND circuit AND2 match, an output signal is sent from the outputs of the positive and negative input AND circuits AND1 and AND2, and the signal is sent to the multiplexer. The selection signal is input to the selection signal terminals S1 and S0 of the MUX.
マルチプレクサMUXのデータ入力端I0〜I3には、第2フリップフロップF/F2の第3の出力信号が供給され、マルチプレクサMUXの出力信号(第2の出力信号)は、第2フリップフロップF/F2の入力端Dに供給される。 The third output signal of the second flip-flop F / F2 is supplied to the data input terminals I0 to I3 of the multiplexer MUX, and the output signal (second output signal) of the multiplexer MUX is the second flip-flop F / F2. Is supplied to the input terminal D.
OSCは基準内部クロック信号発生部で、この内部クロック信号発生部OSCからの内部クロック信号は、第1、第2フリップフロップF/F1,F/F2のクロック信号入力端CLKに供給される。 OSC is a reference internal clock signal generator, and the internal clock signal from the internal clock signal generator OSC is supplied to the clock signal input terminals CLK of the first and second flip-flops F / F1, F / F2.
上記のように構成した第1実施の形態の動作を、図2のタイミングチャートを用いて述べる。図2に示すように、第1フリップフロップF/F1に入力される入力信号は、クロック信号入力端CLKに供給される内部クロック信号に同期されて、第1フリップフロップF/F1の出力端Qに第1の出力信号を送出する。 The operation of the first embodiment configured as described above will be described with reference to the timing chart of FIG. As shown in FIG. 2, the input signal input to the first flip-flop F / F1 is synchronized with the internal clock signal supplied to the clock signal input terminal CLK, and the output terminal Q of the first flip-flop F / F1. The first output signal is transmitted to
この第1の出力信号と入力信号が正入力論理積回路AND1に供給される際、図2に示す入力信号が「+s」、第1フリップフロップF/F1の第1の出力信号が「+q」のとき、論理値が一致し、マルチプレクサMUXの選択信号端S0に論理積回路出力信号が選択信号として供給される。 When the first output signal and the input signal are supplied to the positive input AND circuit AND1, the input signal shown in FIG. 2 is “+ s”, and the first output signal of the first flip-flop F / F1 is “+ q”. ", The logical values match, and the AND circuit output signal is supplied as a selection signal to the selection signal terminal S0 of the multiplexer MUX.
また、負入力論理積回路AND2は、図2に示す入力信号が「−s」、第1フリップフロップF/F1の第1の出力信号が「−q」のとき、論理値が一致し、マルチプレクサMUXの選択信号端S1に論理積回路出力信号が選択信号として供給される。 Further, the negative input AND circuit AND2 has the same logical value when the input signal shown in FIG. 2 is "-s" and the first output signal of the first flip-flop F / F1 is "-q", and the multiplexer An AND circuit output signal is supplied as a selection signal to the selection signal terminal S1 of the MUX.
マルチプレクサMUXは、選択信号端S0,S1に供給される選択信号によりデータ入力端I0及びI3に供給される第3の出力信号あるいはデータ入力端I1に供給される“1”または“High”信号あるいはデータ入力端I2に供給される“0”または“Low”信号を切り替えて第2の出力信号を送出する。 The multiplexer MUX has a third output signal supplied to the data input terminals I0 and I3 or a “1” or “High” signal supplied to the data input terminal I1 according to a selection signal supplied to the selection signal terminals S0 and S1. The second output signal is sent by switching the “0” or “Low” signal supplied to the data input terminal I2.
すなわち、正入力論理積回路AND1の出力が「1」で負入力論理積回路AND2の出力が「0」の時には、マルチプレクサMUXはデータ入力端I1を選択し「1」を出力して、第2フリップフロップF/F2の入力端Dに第2の出力信号が供給される。 That is, when the output of the positive input AND circuit AND1 is “1” and the output of the negative input AND circuit AND2 is “0”, the multiplexer MUX selects the data input terminal I1 and outputs “1”, and the second A second output signal is supplied to the input terminal D of the flip-flop F / F2.
また、正入力論理積回路AND1の出力が「0」で負入力論理積回路AND2の出力が「1」の時には、マルチプレクサMUXはデータ入力端I2を選択し「0」を出力して、第2フリップフロップF/F2の入力端Dに第2の出力信号が供給される。 Further, when the output of the positive input AND circuit AND1 is “0” and the output of the negative input AND circuit AND2 is “1”, the multiplexer MUX selects the data input terminal I2 and outputs “0”, and the second A second output signal is supplied to the input terminal D of the flip-flop F / F2.
さらに、正入力論理積回路AND1と負入力論理積回路AND2の出力が共に「0」または「1」の時には、マルチプレクサMUXはデータ入力端I0またはI3を選択し、第2フリップフロップF/F2の第3の出力信号を、そのまま維持(データ入力端I0またはI3に入力された信号を、第2フリップフロップF/F2にそのまま入力)する。 Further, when both the outputs of the positive input AND circuit AND1 and the negative input AND circuit AND2 are “0” or “1”, the multiplexer MUX selects the data input terminal I0 or I3, and the second flip-flop F / F2 The third output signal is maintained as it is (the signal input to the data input terminal I0 or I3 is input to the second flip-flop F / F2 as it is).
つまり、2つの論理積回路AND1,AND2が同じになる条件とは、入力信号(第1フリップフロップF/F1の入力端D)と第1フリップフロップF/F1の第1の出力信号が異なる時であり、内部クロック信号より速い周期のON-OFF(“1”-
“0”またはHigh-Low)の時に出力信号を不定にしている。
That is, the condition that the two AND circuits AND1 and AND2 are the same is when the input signal (the input terminal D of the first flip-flop F / F1) is different from the first output signal of the first flip-flop F / F1. ON-OFF (“1”-
When “0” or High-Low), the output signal is undefined.
図3は本発明の第2実施の形態を示す構成説明図で、第1実施の形態と同様に図示しないASIC等の集積回路内に組み込まれている場合も含むものである。この第2実施の形態は、上記実施の形態に、さらにフリップフロップを1段増やした構成である。すなわち、第2実施の形態では、第2フリップフロップF/F2-1を第1フリップフロップF/F1の後段に1段増やしてフィルタ時間を長くしたものである。このため、正入力、負入力論理積回路AND3,AND4は3入力端に構成した。 FIG. 3 is an explanatory diagram showing the configuration of the second embodiment of the present invention, and includes the case where it is incorporated in an integrated circuit such as an ASIC (not shown) as in the first embodiment. The second embodiment has a configuration in which one more flip-flop is added to the above embodiment. That is, in the second embodiment, the second flip-flop F / F2-1 is increased by one stage after the first flip-flop F / F1 to increase the filter time. For this reason, the positive input and negative input AND circuits AND3 and AND4 are configured at three input terminals.
OSCは基準内部クロック信号発生部で、この内部クロック信号発生部OSCからの内部クロック信号は、第1、第2、第3フリップフロップF/F1,F/F2-1,F/F3のクロック信号入力端CLKに供給される。 OSC is a reference internal clock signal generator, and the internal clock signal from the internal clock signal generator OSC is the clock signals of the first, second, and third flip-flops F / F1, F / F2-1, and F / F3. It is supplied to the input terminal CLK.
図3において、入力信号は第1フリップフロップF/F1の入力端D、正及び負入力論理積回路AND3,AND4の第1入力端に供給される。また、第1フリップフロップF/F1の入力端Dに供給される入力信号は、内部クロック信号に同期させて、その出力端Qから第1の出力信号を送出し、この第1の出力信号を第2フリップフロップF/F2-1の入力端Dに供給するとともに、正及び負入力論理積回路AND3,AND4の第2入力端にも供給する。 In FIG. 3, the input signal is supplied to the input terminal D of the first flip-flop F / F1 and the first input terminals of the positive and negative input AND circuits AND3 and AND4. Further, the input signal supplied to the input terminal D of the first flip-flop F / F1 sends out the first output signal from the output terminal Q in synchronization with the internal clock signal. This is supplied to the input terminal D of the second flip-flop F / F2-1 and also supplied to the second input terminals of the positive and negative input AND circuits AND3 and AND4.
さらに、第2フリップフロップF/F2-1の入力端Dに供給された第1の出力信号は、内部クロック信号に同期させて、その出力端Qから第2の出力信号を送出し、この第2の出力信号を正及び負入力論理積回路AND3,AND4の第3入力端に供給する。なお、正及び負入力論理積回路AND3,AND4の出力信号は、第1実施の形態と同様に、マルチプレクサMUXの選択信号端S0,S1に選択信号として供給される。 Further, the first output signal supplied to the input terminal D of the second flip-flop F / F2-1 sends a second output signal from the output terminal Q in synchronization with the internal clock signal. The two output signals are supplied to the third input terminals of the positive and negative input AND circuits AND3 and AND4. The output signals of the positive and negative input AND circuits AND3 and AND4 are supplied as selection signals to the selection signal terminals S0 and S1 of the multiplexer MUX, as in the first embodiment.
次に、第2実施の形態の動作を、図4に示すタイミングチャートにより述べる。図4において、入力信号が実線の場合では、第1実施の形態に示した第2フリップフロップF/F2の出力と第2実施の形態に示す第3フリップフロップF/F3の出力にパルス数の差はない。 Next, the operation of the second embodiment will be described with reference to the timing chart shown in FIG. In FIG. 4, when the input signal is a solid line, the number of pulses is applied to the output of the second flip-flop F / F2 shown in the first embodiment and the output of the third flip-flop F / F3 shown in the second embodiment. There is no difference.
しかし、入力信号が破線のようになる場合では、第2実施の形態に示す第2フリップフロップF/F2-1の第2の出力信号は、パルス数が1つ増えてしまう。ところが、第3フリップフロップF/F3の第4の出力信号あるいは入力端I1に供給される“1”または“High”信号あるいは入力端I2に供給される“0”または“Low”では、パルス数は増加しない。即ち、フィルタリングされたことになる。なお、マルチプレクサMUXは第3の出力信号を送出する。 However, when the input signal becomes a broken line, the number of pulses of the second output signal of the second flip-flop F / F2-1 shown in the second embodiment increases by one. However, in the fourth output signal of the third flip-flop F / F3, the “1” or “High” signal supplied to the input terminal I1, or “0” or “Low” supplied to the input terminal I2, the number of pulses Does not increase. That is, it is filtered. Note that the multiplexer MUX sends a third output signal.
この第3の出力信号は、第3フリップフロップF/F3の入力端Dに供給されと、その第3の出力信号は、内部クロック信号と同期させて第4フリップフロプF/F3の出力端Qに第4の出力信号を得る。 When the third output signal is supplied to the input terminal D of the third flip-flop F / F3, the third output signal is synchronized with the internal clock signal at the output terminal Q of the fourth flip-flop F / F3. A fourth output signal is obtained.
上記のように、第2実施の形態では、第1実施の形態よりもフィルタ時間を長くできるようになる。なお、図4において、破線で示すパルスは、第1実施の形態と第2実施の形態の差を明らかにするために入力信号波形の乱れ時間を長くしたものである。その他の動作は、第1実施の形態と同様である。 As described above, in the second embodiment, the filter time can be made longer than in the first embodiment. In FIG. 4, the pulse indicated by a broken line is obtained by extending the disturbance time of the input signal waveform in order to clarify the difference between the first embodiment and the second embodiment. Other operations are the same as those in the first embodiment.
図5は本発明の第3実施の形態を示す構成説明図で、第1実施の形態と同様に図示しないASIC等の集積回路内に組み込まれている場合も含むものである。この第3実施の形態は入力信号を受けるフリップフロップの段数をカスケードに増やす代わりに、並列にディジタルフィルタ回路を多重化したもので、第2群のディジタルフィルタ回路の構成は、第1群のディジタルフィルタ回路の構成の遅れ時間要素を、4倍持つように構成したものである。このように構成することにより、フィルタ時間を一気に大きくできる。なお、第2実施の形態と、同一部分には、同一符号を付して説明する。 FIG. 5 is a structural explanatory view showing a third embodiment of the present invention, and includes a case where it is incorporated in an integrated circuit such as an ASIC (not shown) as in the first embodiment. In this third embodiment, instead of increasing the number of flip-flop stages receiving an input signal in cascade, a digital filter circuit is multiplexed in parallel. The configuration of the second group of digital filter circuits is the same as that of the first group of digital filters. The delay time element of the filter circuit configuration is configured to have four times. With this configuration, the filter time can be increased at a stretch. Note that the same parts as those in the second embodiment are denoted by the same reference numerals.
その構成を、図5により述べる。図5において、第1群と第2群のディジタルフィルタ回路の各々の構成は、第2実施の形態と同一の構成であり、信号供給において、一部異なる。 The configuration will be described with reference to FIG. In FIG. 5, the configurations of the first group and the second group of digital filter circuits are the same as those of the second embodiment, and are partially different in signal supply.
例えば、第2群のディジタルフィルタ回路では、基準内部クロック信号発生部OSCの内部クロック信号を4分周したクロック信号として、第1-2〜3-2フリップフロップF/F1-2,F/F2-2,F/F3-2のクロック信号端CLKに供給される。また、フリップフロップF/F3-1の出力端Qから送出される第4の出力信号は、第1-2フリップフロップF/F1-2の入力端Dに供給されるとともに、正負入力論積回路AND3-1,AND4-1の第1入力端にも供給される。 For example, in the second group of digital filter circuits, the internal clock signal of the reference internal clock signal generation unit OSC is divided into four clock signals as the 1-2 to 3-2 flip-flops F / F1-2, F / F2 -2, F / F3-2 clock signal terminal CLK is supplied. The fourth output signal transmitted from the output terminal Q of the flip-flop F / F3-1 is supplied to the input terminal D of the first and second flip-flops F / F1-2, and the positive / negative input logical product circuit Also supplied to the first input terminals of AND3-1 and AND4-1.
第1-2フリップフロップF/F1-2の出力端Qからの第5の出力信号は、第2-2フリップフロップF/F2-2の入力端Dに供給されるとともに、正及び負入力論理積回路AND3-1,AND4-1の第2入力端に供給される。 The fifth output signal from the output terminal Q of the 1-2nd flip-flop F / F1-2 is supplied to the input terminal D of the 2-2 flip-flop F / F2-2, and the positive and negative input logics. It is supplied to the second input terminals of the product circuits AND3-1 and AND4-1.
そして、第2-2フリップフロップF/F2-2の出力端Qからの第6の出力信号は、正及び負入力論理積回路AND3-1,AND4-1の第3入力端に供給される。なお、正及び負入力論理積回路AND3-1,AND4-1の出力信号は、第2実施の形態と同様に、第2のマルチプレクサMUXの選択信号端S0,S1に選択信号として供給される。 The sixth output signal from the output terminal Q of the 2-2 flip-flop F / F2-2 is supplied to the third input terminals of the positive and negative input AND circuits AND3-1 and AND4-1. The output signals of the positive and negative input AND circuits AND3-1 and AND4-1 are supplied as selection signals to the selection signal terminals S0 and S1 of the second multiplexer MUX, as in the second embodiment.
第2のマルチプレクサMUXの出力端から送出される第7の出力信号は、第3-2フリップフロップF/F3-2の入力端Dに供給される。第2のマルチプレクサMUXのデータ入力端I0またはI3には、第3-2フリップフロップF/F3-2から送出される第8の出力信号が供給される。 The seventh output signal sent from the output terminal of the second multiplexer MUX is supplied to the input terminal D of the 3-2 flip-flop F / F3-2. The eighth output signal sent from the third-second flip-flop F / F3-2 is supplied to the data input terminal I0 or I3 of the second multiplexer MUX.
なお、第1-2〜第3-2フリップフロップF/F1-2〜F/F3-2の各入力端Dに供給される信号は、上記実施の形態と同様に、内部クロック信号を4分周したクロック信号に同期させて、各出力端Qに出力信号を送出する。 Note that the signals supplied to the input terminals D of the first to second to third-second flip-flops F / F1-2 to F / F3-2 are divided into four internal clock signals as in the above embodiment. An output signal is sent to each output terminal Q in synchronization with the clock signal that has been rotated.
図6は第3実施の形態の動作タイミングチャートで、図6において、内部クロック信号を4分周したクロック信号までのタイミングチャートは、前記第2実施の形態と同様である。 FIG. 6 is an operation timing chart of the third embodiment. In FIG. 6, the timing chart up to the clock signal obtained by dividing the internal clock signal by 4 is the same as that of the second embodiment.
第1群のディジタルフィルタ回路を構成する第3フリップフロップF/F3-1から送出される第4の出力信号が、第1-2フリップフロップF/F1-2に入力されると、4分周したクロック信号により、第1-2フリップフロップF/F1-2の第5の出力信号は、図示のようになる。このため、第2-2,第3-2フリップフロップF/F2-2,F/F3-2の第6、第8の出力信号も図示のようになって、フィルタ時間が一気に大きくなる。 When the fourth output signal sent from the third flip-flop F / F3-1 constituting the first group of digital filter circuits is inputted to the 1-2th flip-flop F / F1-2, the frequency is divided by 4 The fifth output signal of the first and second flip-flops F / F1-2 is as shown in FIG. For this reason, the sixth and eighth output signals of the 2-2 and 3-2 flip-flops F / F2-2 and F / F3-2 also become as shown in the figure, and the filter time increases at a stretch.
図7は本発明の第4実施の形態を示す構成説明図で、第1実施の形態と同様に図示しないASIC等の集積回路内に組み込まれている場合も含むものである。この第4実施の形態は、第1実施の形態と第2実施の形態とを組み合せ、第1群と第2群の正及び負入力論理積回路AND1〜AND4と、フィルタ時間設定データを切り替えるマルチプレクサMUX-1、MUX-2とを設けたものである。 FIG. 7 is an explanatory diagram showing the configuration of the fourth embodiment of the present invention, and includes the case where it is incorporated in an integrated circuit such as an ASIC (not shown) as in the first embodiment. In the fourth embodiment, the first embodiment and the second embodiment are combined, and first and second group positive and negative input AND circuits AND1 to AND4 and a multiplexer for switching filter time setting data. MUX-1 and MUX-2 are provided.
そして、第1群と第2群の正入力論理積回路AND1,AND3の出力信号は、マルチプレクサMUX-1のON-OFF信号とし、第1群と第2群の負入力論理積回路AND2,AND4の出力信号は、マルチプレクサMUX-2のON-OFF信号とする。 The output signals of the first group and second group positive input AND circuits AND1 and AND3 are the ON-OFF signals of the multiplexer MUX-1, and the first group and second group negative input AND circuits AND2, AND4. Is an ON-OFF signal of the multiplexer MUX-2.
これらON-OFF信号で、第1実施の形態によるディジタルフィルタを使用するか、第2実施の形態によるディジタルフィルタを使用するかを、自在に選択できるようにした。 With these ON-OFF signals, it is possible to freely select whether to use the digital filter according to the first embodiment or the digital filter according to the second embodiment.
選択されたディジタルフィルタは、マルチプレクサMUXの選択信号となり、その選択信号によりマルチプレクサMUXのデータ入力が切り替えられて、その出力信号は、第3フリップフロップF/F3に入力される。 The selected digital filter becomes a selection signal of the multiplexer MUX, the data input of the multiplexer MUX is switched by the selection signal, and the output signal is input to the third flip-flop F / F3.
上記のように構成することにより、フリップフロップの段数とフィルタ時間設定の出力信号で動作するマルチプレクサの入力信号数を増やすことで、無限にフィルタ時間を増加させることができる。なお、第4実施の形態のタイミングチャートはフィルタ時間設定に入力するON-OFF信号により、第1実施の形態と同じか、第2実施の形態と同じになる。 With the configuration described above, the filter time can be increased indefinitely by increasing the number of flip-flop stages and the number of input signals of the multiplexer operating with the output signal of the filter time setting. Note that the timing chart of the fourth embodiment is the same as that of the first embodiment or the same as that of the second embodiment, depending on the ON-OFF signal input to the filter time setting.
F/F1〜F/F3…第1〜第3フリップフロップ
F/F1-2〜F/F3-2…第1-2〜第3-2フリップフロップ
AND1,AND3,AND3-1…正入力論理積回路
AND2,AND4,AND4-1…負入力論理積回路
OSC…基準内部クロック信号発生部
MUX,MUX-1,MUX-2…マルチプレクサ
F / F1 to F / F3 ... 1st to 3rd flip-flops
F / F1-2 to F / F3-2 ... 1-2 to 3-2 flip-flop
AND1, AND3, AND3-1 ... Positive input AND circuit
AND2, AND4, AND4-1 ... negative input AND circuit
OSC: Reference internal clock signal generator
MUX, MUX-1, MUX-2 ... Multiplexer
Claims (4)
前記正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第3の出力信号あるいは“1”または“High”信号あるいは“0”または“Low”レベル信号を切り替え、これらの第2の出力信号を送出するマルチプレクサと、
前記マルチプレクサが送出する第2の出力信号を内部クロック信号に同期させて第3の出力信号を送出する第2フリップフロップと、
からなることを特徴とする同期式ディジタルフィルタ。 The first flip-flop and the first input terminal to which the input signal is supplied, and the input signal of the first flip-flop are synchronized with an internal clock signal to send a first output signal. A positive input circuit and a negative input logical product circuit for transmitting an output signal when a logical value of a signal sent to the first input terminal and the second input terminal supplied with the second input terminal matches;
The output signal of the positive and negative input AND circuit is sent as a selection signal, and the third output signal, “1” or “High” signal, or “0” or “Low” level signal to be input is switched according to the selection signal. A multiplexer for sending out these second output signals;
A second flip-flop for sending a third output signal in synchronization with an internal clock signal for a second output signal sent by the multiplexer;
A synchronous digital filter comprising:
前記正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第4の出力信号あるいは“1”または“High”信号あるいは“0”または“Low”レベル信号を切り替え、これらの第3の出力信号を送出するマルチプレクサと、
前記マルチプレクサが送出する第3の出力信号を内部クロック信号に同期させて第4の出力信号を送出する第3フリップフロップと、
からなることを特徴とする同期式ディジタルフィルタ。 The first flip-flop and the first input terminal to which the input signal is supplied, and the input signal of the first flip-flop are synchronized with an internal clock signal to send a first output signal. The second output signal is sent out by synchronizing the supplied second flip-flop and the second input terminal and the first output signal inputted by the second flip-flop with the internal clock signal. A positive and negative input logical product circuit that sends out an output signal when the logical values of the signals sent to the first, second and third input terminals match,
The output signal of the positive and negative input AND circuit is sent as a selection signal, and the fourth output signal, “1” or “High” signal, or “0” or “Low” level signal is switched according to the selection signal. A multiplexer for sending out these third output signals;
A third flip-flop for sending a fourth output signal in synchronization with an internal clock signal for a third output signal sent by the multiplexer;
A synchronous digital filter comprising:
前記第1の正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第4の出力信号あるいは“1”または“High”信号あるいは“0”または“Low”レベル信号を切り替え、これらの第3の出力信号を送出する第1のマルチプレクサと、
前記第1のマルチプレクサが送出する第3の出力信号を内部クロック信号に同期させて第4の出力信号を送出する第3フリップフロップからなる第1群のディジタルフィルタ回路と、
前記第4の出力信号が供給される第1−2フリップフロップ及び第1入力端と、前記第1−2フリップフロップの前記入力信号を前記内部クロック信号を4分周したクロック信号に同期させて第5の出力信号を送出し、この第5の出力信号が供給される第2−2フリップフロップ及び第2入力端と、前記第2−2フリップフロップの入力した第5の出力信号を前記内部クロック信号を4分周したクロック信号に同期させて第6の出力信号を送出し、この第6の出力信号が供給される第3入力端と、第1、第2及び第3入力端に送出された信号の論理値が一致した時に出力信号を送出する第2の正及び負入力論理積回路と、
前記第2の正及び負入力論理積回路の出力信号は選択信号として送出され、その選択信号により入力する第8の出力信号あるいは“1”または“High”信号あるいは“0”または“Low”信号を切り替え、これらの第7の出力信号を送出する第2のマルチプレクサと、
前記第2のマルチプレクサが送出する第7の出力信号を、内部クロック信号を4分周したクロック信号に同期させて第8の出力信号を送出する第3−2フリップフロップからなる第2群のディジタルフィルタと、
からなることを特徴とする同期式ディジタルフィルタ。 The first flip-flop and the first input terminal to which the input signal is supplied, and the input signal of the first flip-flop are synchronized with an internal clock signal to send a first output signal. The second output signal is sent out by synchronizing the supplied second flip-flop and the second input terminal and the first output signal inputted to the second flip-flop with the internal clock signal. A first input circuit that outputs an output signal when the logical values of the signals sent to the first, second, and third input terminals match, and
The output signal of the first positive and negative input logical product circuit is sent as a selection signal, and the fourth output signal or “1” or “High” signal or “0” or “Low” level input by the selection signal. A first multiplexer for switching signals and sending out these third output signals;
A first group of digital filter circuits comprising a third flip-flop for transmitting a fourth output signal in synchronization with an internal clock signal for a third output signal transmitted by the first multiplexer;
The 1-2 flip-flop and the first input terminal to which the fourth output signal is supplied, and the input signal of the 1-2 flip-flop are synchronized with a clock signal obtained by dividing the internal clock signal by four. A fifth output signal is sent out, and the second output terminal to which the fifth output signal is supplied is supplied with the second output flip-flop and the second input terminal. A sixth output signal is sent in synchronization with the clock signal obtained by dividing the clock signal by four, and sent to the third input terminal to which the sixth output signal is supplied, and to the first, second and third input terminals. A second positive and negative input AND circuit for sending an output signal when the logic values of the received signals match,
The output signal of the second positive and negative input AND circuit is sent out as a selection signal, and an eighth output signal, “1” or “High” signal, or “0” or “Low” signal is input by the selection signal. And a second multiplexer for sending out these seventh output signals;
A second group of digital signals composed of a third to second flip-flops for transmitting an eighth output signal in synchronization with a clock signal obtained by dividing the seventh output signal transmitted from the second multiplexer by an internal clock signal divided by four. Filters,
A synchronous digital filter comprising:
入力信号が供給される第1フリップフロップ及び第1入力端と、前記第1フリップフロップの前記入力信号を内部クロック信号に同期させて第1の出力信号を送出し、この第1の出力信号が供給される第2フリップフロップ及び第2入力端と、前記第2フリップフロップが入力した第1の出力信号を内部クロック信号に同期させて第2の出力信号を送出し、この第2の出力信号が供給される第3入力端と、第1、第2及び第3入力端に送出された信号の論理値が一致した時に出力信号を送出する第2群の正及び負入力論理積回路と、
前記第1群と第2群の正入力論理積回路の出力信号と第1群と第2群の負入力論理積回路の出力信号は選択信号として送出され、その選択信号をフィルタ時間設定に応じて切り替え、それらの切り替えられた選択信号により入力する第4の出力信号あるいは“1”または“High”信号あるいは“0”または“Low”信号を切り替えこれらの第3の出力信号を送出するマルチプレクサと、
前記マルチプレクサが送出する第3の出力信号を内部クロック信号に同期させて第4の出力信号を送出する第3フリップフロップと、
からなることを特徴とする同期式ディジタルフィルタ。
The first flip-flop and the first input terminal to which the input signal is supplied, and the input signal of the first flip-flop are synchronized with an internal clock signal to send a first output signal. A first group of positive and negative input AND circuits for sending an output signal when the supplied second input terminal and the logical values of the signals sent to the first and second input terminals match;
The first flip-flop and the first input terminal to which the input signal is supplied, and the input signal of the first flip-flop are synchronized with an internal clock signal to send a first output signal. The second output signal is sent out by synchronizing the supplied second flip-flop and the second input terminal and the first output signal inputted by the second flip-flop with the internal clock signal. And a second group of positive and negative input AND circuits for sending output signals when the logical values of the signals sent to the first, second and third input terminals match,
The output signals of the positive input AND circuits of the first group and the second group and the output signals of the negative input AND circuits of the first group and the second group are sent as selection signals, and the selection signals are sent according to the filter time setting. And a multiplexer that switches between the fourth output signal, the “1” or “High” signal, the “0” or “Low” signal, which is input according to the switched selection signal, and sends these third output signals. ,
A third flip-flop for sending a fourth output signal in synchronization with an internal clock signal for a third output signal sent by the multiplexer;
A synchronous digital filter comprising:
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