JP2006049668A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】電力用トランジスタと制御用半導体素子とを共通の基板上に備え、電力用トランジスタにおける電力損失が従来よりも大幅に低減された半導体装置を提供する。
【解決手段】半導体装置200は、トランジスタ2と、トランジスタ2のゲート電位を制御する半導体素子10、11とを備え、トランジスタ2および半導体素子10、11は共通の炭化珪素基板1の上に形成されており、トランジスタ2と半導体素子10、11とを電気的に分離する素子分離領域12をさらに含む。
【選択図】図1
【解決手段】半導体装置200は、トランジスタ2と、トランジスタ2のゲート電位を制御する半導体素子10、11とを備え、トランジスタ2および半導体素子10、11は共通の炭化珪素基板1の上に形成されており、トランジスタ2と半導体素子10、11とを電気的に分離する素子分離領域12をさらに含む。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関する。
近年、LSIの製造に必要な超微細加工プロセスで用いられるシリコンテクノロジーをパワーデバイスに適用することによって、数百Vの耐圧と数A程度の電流出力とを有する電力用トランジスタと、数V程度の電圧で動作して電力用トランジスタの駆動を制御する制御用半導体素子とを1つの基板上に形成して1チップ化されたパワーICの開発が行われている。
1チップ化されたパワーIC(以下、「1チップパワーIC」と呼ぶ)は、パワー素子部、制御素子部、保護素子部などから構成されている。パワー素子部は、絶縁ゲート型バイポーラトランジスタ(Insulated gate bipolar transistor:IGBT)などの電力用トランジスタ、および電力用トランジスタのスイッチングオフ時に電流を流すダイオード(Free Wheeling Diode:FWD)を有している。制御素子部は、パワー素子部のトランジスタのゲート電位を制御するための制御素子などを有している。また、保護素子部は、パワー素子部におけるトランジスタに流れる電流を検知し、過電流による破壊を防止するための過電流保護回路などを有している。このような1チップパワーICは、例えば特許文献1に開示されている。
このようにパワー素子部と制御素子部や保護素子部とを1チップ化すると、パワーデバイスに外付けする部品点数を大幅に削減することが可能となるので、従来よりも小型のパワーモジュールを構成できる。さらに、パワー素子部と同一基板上に保護素子部を設けることよって、高速かつ高精度にパワー素子部におけるスイッチング素子を保護できるので、パワーモジュールの信頼性を向上できる。
従来の1チップパワーICはシリコン基板上に形成され、パワー素子部におけるトランジスタにはシリコン半導体が用いられている。そのため、シリコン半導体の物性に起因して、以下のような課題を有している。
第1に、パワー素子部における電力損失がシリコンの物性限界によって制限されてしまうので、パワー素子部の低損失化に限界がある。
第2に、シリコン半導体の接合部における許容温度値は155℃程度と低いので、従来の1チップパワーICには、通常、シリコン半導体を用いたトランジスタの耐熱保護のために冷却フィンが設置される。パワーICに設置する冷却フィンのサイズは、パワーICの使用環境温度が高くなるほど大きくなり、これに伴ってパワーICの容積が大きくなってしまう。そのため、パワーIC自体やパワーICを用いたパワーモジュールの小型化に限界がある。
特開平9−223730号公報
従来のシリコン半導体を用いた1チップパワーICは上述したような課題を有しており、これらの課題を解決できる新規な半導体装置の実現が望まれている。
本発明は、上記従来の問題点に鑑みてなされたものであり、その目的は、共通の基板に形成された電力用トランジスタと制御用半導体素子とを備えた半導体装置において、電力用トランジスタにおける電力損失を従来よりも大幅に低減し、かつ、小型化を実現することにある。
本発明の半導体装置は、トランジスタと、前記トランジスタのゲート電位を制御する半導体素子とを備えた半導体装置であって、前記トランジスタおよび前記半導体素子は共通の炭化珪素基板上に形成されており、前記トランジスタと前記半導体素子とを電気的に分離する素子分離領域をさらに含む。
ある好ましい実施形態において、前記トランジスタのチャネル領域および前記半導体素子のチャネル領域は、前記炭化珪素基板上に形成された炭化珪素層内に形成されており、前記素子分離領域は、前記トランジスタと前記半導体素子との間に形成されたpn接合部から構成されている。
好ましくは、前記トランジスタは縦型MOSFETであり、前記pn接合部の接合深さは前記トランジスタのウェル領域の下面の深さよりも大きい。
ある好ましい実施形態において、前記トランジスタのチャネル領域は、前記炭化珪素基板上に形成された炭化珪素層内に形成されており、前記半導体素子のチャネル領域は、前記炭化珪素層上に絶縁層を介して形成された半導体層内に形成されており、前記素子分離領域は、前記絶縁層から構成されている。
前記半導体層はポリシリコンから形成されていてもよい。
前記トランジスタは蓄積チャネル構造を有する縦型MOSFETであってもよい。
本発明の半導体装置の製造方法は、(A)表面に炭化珪素エピタキシャル層が形成された炭化珪素基板を用意する工程と、(B)前記炭化珪素エピタキシャル層にpn接合を形成することにより、前記炭化珪素エピタキシャル層を、互いに電気的に分離された第1素子領域および第2素子領域に分離する工程と、(C)前記第1素子領域にトランジスタを形成し、前記第2素子領域に前記トランジスタのゲート電位を制御する半導体素子を形成する工程とを包含する。
前記工程(B)は、前記炭化珪素エピタキシャル層に、前記炭化珪素エピタキシャル層の導電型と異なる導電型の不純物イオンを注入する工程(B1)を含んでもよい。
前記工程(C)は、前記第1素子領域のうち選択された領域に前記不純物イオンを注入することにより、前記トランジスタのウェル領域を形成する工程(C1)を含んでおり、前記工程(C1)は前記工程(B1)と同時に行われることが好ましい。
ある好ましい実施形態において、前記工程(B1)および(C1)を行う前に、前記炭化珪素エピタキシャル層上に注入マスクを形成する工程を含み、前記工程(B1)は、前記注入マスクの開口部上から前記炭化珪素エピタキシャル層に前記不純物イオンを注入し、前記工程(C1)は、前記注入マスクを介して前記第1素子領域のうち前記選択された領域に前記不純物イオンを注入し、前記第1素子領域のうち前記選択された領域上の前記注入マスクの厚さは、前記第1素子領域のうち他の領域上の前記注入マスクの厚さよりも小さい。
本発明の他の半導体装置の製造方法は、(a)表面に炭化珪素エピタキシャル層が形成された炭化珪素基板を用意する工程と、(b)前記炭化珪素エピタキシャル層と接する絶縁層を形成することにより、前記炭化珪素エピタキシャル層を含む第1素子領域を形成する工程と、(c)前記絶縁層上に半導体層を形成することにより、前記第1素子領域と電気的に分離された第2素子領域を形成する工程と、(d)前記第1素子領域にトランジスタを形成し、前記第2素子領域に前記トランジスタのゲート電位を制御する半導体素子を形成する工程とを包含する。
ある好ましい実施形態において、前記工程(a)は、前記炭化珪素エピタキシャル層の一部を除去することにより、前記炭化珪素エピタキシャル層に凹部を形成する工程を含み、前記工程(b)は、前記凹部の表面上に前記絶縁層を堆積させる工程を含む。
本発明によると、共通の基板に形成された電力用トランジスタと制御用半導体素子とを備え、従来よりも低損失で、信頼性の高い半導体装置を提供できる。また、電力用トランジスタの耐熱性を大幅に向上できるので、冷却フィンなどの比較的大きなサイズの放熱手段を設ける必要がなくなり、従来よりも小型で設計自由度の高い半導体装置を実現できる。
本発明の半導体装置は、トランジスタと、トランジスタのゲート電位を制御する半導体素子とが共通の炭化珪素基板上に形成されており、トランジスタと半導体素子とは素子分離領域によって電気的に分離されていることを特徴としている。
本明細書において、「半導体装置」は、1チップパワーIC、1チップパワーICを用いて構成されたパワーモジュール、およびそのようなパワーモジュールを有する各種電子機器や電力機器などを広く含むものとする。また、「トランジスタと半導体素子とが共通の炭化珪素基板上に形成されている」とは、トランジスタと半導体素子とが共通の炭化珪素基板(支持体)によって支持されていることを意味する。
上述したように、従来の1チップパワーICにおける電力用トランジスタはシリコン半導体を用いて形成されており、シリコン半導体の物性値による性能限界を超えることができないという問題があった。
一方、本発明では、トランジスタの半導体材料として、シリコンに比べてバンドギャップの大きい炭化珪素を用いるため、シリコン半導体の性能限界を超えた高性能なパワーICを実現できる。具体的には、炭化珪素の絶縁破壊電界はシリコンに比べて一桁以上高いという優れた物性を有することから、炭化珪素を用いたトランジスタではシリコンを用いたトランジスタに比べて電力損失を一桁以上も低減させることが可能である。また、炭化珪素を用いたトランジスタは高温の環境下でも安定して動作できるので、シリコンのトランジスタに不可欠であった冷却フィンなどの放熱手段を小型化あるいは省略することが可能となる。従って、従来よりも小型で設計自由度の大きい半導体装置を実現できる。
(実施形態1)
以下、図面を参照しながら、本発明による半導体装置の実施形態1を説明する。図1(a)は本実施形態の半導体装置の構成を示す断面図であり、図1(b)は、図1(a)に示す半導体装置における電力用トランジスタの平面図である。
以下、図面を参照しながら、本発明による半導体装置の実施形態1を説明する。図1(a)は本実施形態の半導体装置の構成を示す断面図であり、図1(b)は、図1(a)に示す半導体装置における電力用トランジスタの平面図である。
半導体装置200は、n型の炭化珪素基板1にそれぞれ形成されたトランジスタ2と、第1および第2半導体素子10、11とを有している。トランジスタ2、第1半導体素子10および第2半導体素子11は、炭化珪素基板1の上にエピタキシャル成長させた炭化珪素層50を用いて形成されており、炭化珪素層50に形成された素子分離領域12によって互いに電気的に絶縁されている。本実施形態では、素子分離領域12はpn接合部から構成されている。
半導体装置200は、炭化珪素基板1の上に、少なくとも1つのトランジスタ2と、少なくとも1つの制御用半導体素子(第1または第2半導体素子10、11)とを備えていればよいが、典型的には、複数のトランジスタ2と、複数の第1および第2半導体素子10、11とを備える。
本実施形態におけるトランジスタ2は縦型MOSFETである。トランジスタ2は、炭化珪素基板1の主面上に形成された炭化珪素層50と、炭化珪素層50の上に形成されたソース電極8およびゲート電極7と、炭化珪素基板1の裏面に設けられたドレイン電極9とを有している。炭化珪素層50には、n型ドリフト層3、p型ウェル領域4およびn型のソース用コンタクト領域5が形成されており、ソース用コンタクト領域5はソース電極8と接続されている。n型ドリフト層3およびp型ウェル領域4の上には、ゲート絶縁膜6を介してゲート電極7が設けられている。
本実施形態における第1および第2半導体素子10、11は、それぞれCMOSFET(Complementary MOSFET)および横型MOSFETである。これらの半導体素子10、11は、半導体装置200において、入力信号を制御する制御回路、制御回路の出力信号を受けて昇圧する昇圧回路、制御回路の出力によりスイッチ制御されるゲート駆動回路などを構成する。
第1半導体素子10は、直列に接続されたpチャネルFETおよびnチャネルFETを備えている。pチャネルFETは、炭化珪素層50のそれぞれ選択された領域に形成されたn型領域13、p型ソース領域14およびp型ドレイン領域15と、p型ソース領域14に接続されたソース電極16と、p型ドレイン領域15に接続されたドレイン電極17と、n型領域13のうちチャネル層が形成される領域上にゲート絶縁膜6を介して設けられたゲート電極18とを有している。nチャネルFETは、炭化珪素層50のそれぞれ選択された領域に形成されたp型領域19、n型ソース領域20およびn型ドレイン領域21と、n型ソース領域20に接続されたソース電極22と、n型ドレイン領域21に接続されたドレイン電極23と、p型領域19のうちチャネル層が形成される領域上にゲート絶縁膜6を介して設けられたゲート電極24とを有している。
また、第2半導体素子11は、炭化珪素層50のそれぞれ選択された領域に形成されたn型領域25、p型ウェル領域26、n型ソース領域27およびn型ドレイン領域28と、n型ソース領域27に接続されたソース電極29と、n型ドレイン領域28に接続されたドレイン電極30と、pウェル領域26のうちチャネル層が形成される領域上にゲート絶縁膜6を介して設けられたゲート電極31とを有している。
本実施形態における素子分離領域12は、pn接合によって形成された空乏層12a、12bから構成されている。素子分離領域12について、以下に詳しく説明する。
本実施形態では、炭化珪素層50のうちトランジスタ2を形成する領域と、半導体素子10、11を形成する領域との間に、素子分離用p型領域40が形成されている。素子分離用p型領域40は、例えば炭化珪素層50にp型の不純物をドープすることによって形成されている。この素子分離用p型領域40は、トランジスタ2におけるn型ドリフト層3に接しており、図1に示すように、その接合面(pn接合)からn型ドリフト層3に向って空乏層12aが広がり、同様にpn接合から素子分離用p型領域40の内部にも空乏層12bが広がっている。ここでは、素子分離用p型領域40の不純物濃度はn型ドリフト領域3の不純物濃度よりも高いため、空乏層12bは空乏層12aよりも薄くなる。これらの空乏層12a、12bから構成されるpn接合部(素子分離領域12)によって、炭化珪素層50のうち上記pn接合のn型ドリフト層3の側にある領域と、他の側にある領域とを電気的に絶縁させることが可能になる。
半導体装置200では、炭化珪素層50を用いて、トランジスタ2だけでなく半導体素子10、11のような制御用半導体素子をも形成するので、炭化珪素基板1の上に制御回路などを容易に形成できる。従って、制御回路や保護回路などをパワーデバイスの外部に設ける必要がなくなり、パワーモジュールの小型化を実現できる。
本実施形態におけるトランジスタ2は炭化珪素を用いて形成されており、従来のシリコンを用いたトランジスタよりも電力損失を大幅に低減できる。また、半導体素子10、11は、炭化珪素を用いて形成されているので、従来のシリコン素子と同等の性能を保ちつつ、高温でも安定して動作できるようになり、半導体装置200の信頼性を向上できる。さらに、半導体装置200はシリコンパワーICでは動作不可能な高温環境下でも安定して動作できるため、1チップシリコンパワーICに不可欠であった冷却フィンなどの放熱手段を小型化あるいは省略でき、その結果、半導体装置200のサイズを従来よりも大幅に縮小できる。
また、半導体装置200では、炭化珪素層50を用いてトランジスタ2や半導体素子10、11を形成するので、pn接合を利用して高精度な素子分離が可能になるという利点もある。この利点について、以下に詳しく説明する。
従来のシリコンパワーICでは、Si基板に不純物をドープすることによってp型領域とn型領域とを形成すると、Si基板では不純物の拡散係数が大きいため、不純物が横方向に拡散しやすく、pn接合の位置を高精度に制御できないという問題がある。そのため、Si基板に、pn接合部によって電気的に分離された複数の領域を設計通りに形成することは困難である。
これに対し、炭化珪素層50では不純物の拡散係数は極めて小さいため、炭化珪素層50にドープされた不純物は横方向に拡散しにくい。従って、炭化珪素層50におけるpn接合を形成する位置を高精度に制御することが可能になり、高精度な素子分離を実現できる。また、不純物が拡散しにくいので、pn接合を形成するp型領域およびn型領域の不純物プロファイルを調整できるというメリットもある。例えば、pn接合部における不純物プロファイルの変化を急峻にするか、または緩やかにするかを、トランジスタ2の耐圧などを考慮して任意に設定できる。
本実施形態における素子分離用p型領域40とトランジスタ2におけるpウェル領域4との距離dは、10μm以上であることが好ましい。10μm以上であれば、空乏層12aによってトランジスタ2と半導体素子10、11とをより確実に電気的に分離できる。一方、半導体装置200のサイズが増大することを防止するためには、1000μm以下であることが好ましい。
本実施形態の半導体装置200の構成は図1に示す構成に限定されない。例えば、トランジスタ2や半導体素子10、11の素子構造は反転チャネル構造に限定されず、蓄積チャネル構造を有していてもよい。トランジスタ2および半導体素子10、11にそれぞれ蓄積チャネル層を設ける場合、それらの蓄積チャネル層は、同時に形成された同一の膜から形成されてもよい。
特に、トランジスタ2に蓄積チャネル層を設けると、トランジスタ2のチャネル抵抗が大幅に低減され、電力損失をより低減できるので好ましい。蓄積チャネル層の構造は特に限定されないが、n型の導電層を含む積層構造であってもよく、例えば出願人が特開平2002−222817号公報で開示しているように、アンドープSiC層とn型ドープ層(δドープ層)とを交互に積層させた構造(δドープ構造)であってもよい。δドープ構造を採用すると、電力損失をさらに低減させることが可能となる。
次に、図面を参照しながら、半導体装置200の作製方法を説明する。
まず、図2(a)に示すように、炭化珪素基板1の主面上にエピタキシャル成長により炭化珪素層50を形成する。炭化珪素基板1として、例えば、4H−SiCからなり、(0001)面から<11−20>方向に向かって8°(オフ角)傾けた主面を有する直径50mmのオフアングル基板を用いる。このような炭化珪素基板1の導電型はn型であり、n型不純物のドーピング濃度は1×1018cm-3である。炭化珪素層50は、CVD法を用いて、n型の不純物(例えばN2)をドープしながら、炭化珪素基板1の主面上に炭化珪素をエピタキシャル成長させることによって形成できる。炭化珪素層50の厚さは約10μmであり、キャリア濃度(N2濃度)は約5×1015cm-3である。
次いで、図2(b)に示すように、炭化珪素層50の選択された領域にp型の不純物をドープすることにより、p型不純物ドープ領域4’、40’を形成する。具体的には、まず、炭化珪素層50の表面に例えばシリコン酸化膜(SiO2)からなる第1の注入マスク(図示せず)を形成する。注入マスクは、縦型MOSFETのp型ウェル領域および素子分離領域とそれぞれ対応する領域に開口部を有している。この後、第1の注入マスクの上方から、不純物イオンとしてAlイオンを注入する。Alイオンの注入は多段階で行う。イオン注入後、第1の注入マスクを除去し、炭化珪素層50のうちAlイオンが注入された領域に対して活性化アニールを行う。これにより、p型不純物ドープ領域(厚さ:約1μm)4’、40’が得られる。p型不純物ドープ領域4’、40’のキャリア濃度(Al濃度)は何れも1×1017cm-3である。
続いて、図2(c)に示すように、p型不純物ドープ領域40’にn型不純物ドープ領域13’、25’を形成する。具体的には、炭化珪素層50の上に、pチャネルFETのn型領域および横型MOSFETのn型領域をそれぞれ規定する開口部を有する第2の注入マスク(図示せず)をSiO2膜から形成する。この後、第2の注入マスクの上方から、p型不純物ドープ領域40’にn型不純物のイオン(ここではNイオン)を多段階で注入する。イオン注入後、第2の注入マスクを除去し、活性化アニールを行う。これにより、p型不純物ドープ領域40’にn型不純物ドープ領域13’、25’が形成されるとともに、p型不純物ドープ領域40’のうちNイオンがドープされなかった領域が素子分離用p型領域(キャリア濃度:1×1017cm-3)40となる。n型不純物ドープ領域13’、25’のキャリア濃度は何れも1×1016cm-3である。
続いて、図2(d)に示すように、n型不純物ドープ領域13’、15’にp型不純物ドープ領域19’、26’を形成する。具体的には、n型不純物ドープ領域13’のうちp型領域を形成しようとする領域および、n型不純物ドープ領域25’のうちp型ウェル領域を形成しようとする領域にそれぞれ開口部を有する第3の注入マスク(図示せず)をSiO2膜から形成する。この後、第3の注入マスクの上方からn型不純物ドープ領域13’、25’に多段階でp型不純物のイオン(Alイオン)を注入する。イオン注入後、第3の注入マスクを除去し、活性化アニールを行う。これにより、n型不純物ドープ領域13’、15’に、p型不純物ドープ領域19’、26’が形成される。p型不純物ドープ領域19’、26’のキャリア濃度は1×1016cm-3である。
また、図2(e)に示すように、n型不純物ドープ領域13’にp型ソース領域14およびp型ドレイン領域15を形成する。具体的には、n型不純物ドープ領域13’のうちp型ソース領域およびp型ドレイン領域をそれぞれ規定する開口部を有する第4の注入マスク(図示せず)をSiO2膜から形成する。この後、第4の注入マスクの上方からp型不純物イオン(Alイオン)をn型不純物ドープ領域13’に多段階で注入する。イオン注入後、第4の注入マスクを除去して活性化アニールを行う。これにより、n型不純物ドープ領域13’にp型ソース領域14およびp型ドレイン領域15が形成される。p型ソース領域14およびp型ドレイン領域15のキャリア濃度は何れも1×1018cm-3である。また、n型不純物ドープ領域13’のうちp型不純物ドープ領域19’、p型ソース領域14およびp型ドレイン領域15が形成されずに残った領域は、CMOSFETにおけるpチャネルFETのn型領域(キャリア濃度:1×1016cm-3)13となる。
さらに、図2(f)に示すように、n型ソース用コンタクト領域5、n型ソース領域20、n型ドレイン領域21、n型ソース領域27およびn型ドレイン領域28を形成する。具体的には、炭化珪素層50の上に第5の注入マスクを形成した後、炭化珪素層50の選択された領域にn型不純物イオン(Nイオン)を注入する。イオン注入後、第5の注入マスクを除去して活性化アニールすることにより、p型不純物ドープ領域4’にn型ソース用コンタクト領域5、p型不純物ドープ領域19’にn型ソース領域20およびn型ドレイン領域21、p型不純物ドープ領域26’にn型ソース領域27、およびn型不純物ドープ領域25’にn型ドレイン領域28を同時に形成する。これらの領域におけるキャリア濃度(N濃度)は何れも1×1018cm-3である。p型不純物ドープ領域19’のうちn型ソース領域20およびn型ドレイン領域21が形成されなかった領域は、nチャネルFETのp型領域(キャリア濃度:1×1016cm-3)19となる。また、p型不純物ドープ領域26’のうちn型ソース領域27が形成されなかった領域は、横型MOSFETにおけるp型ウェル領域(キャリア濃度:1×1016cm-3)26となり、n型不純物ドープ領域25’のうちp型ウェル領域26、n型ソース領域27およびn型ドレイン領域28が形成されずに残った領域は、横型MOSFETのn型領域(キャリア濃度:1×1016cm-3)25となる。さらに、p型不純物ドープ領域4’のうちn型ソース用コンタクト領域5が形成されなかった領域は、縦型MOSFETのp型ウェル領域(キャリア濃度:1×1017cm-3)4となる。
続いて、図3(a)に示すように、炭化珪素層50の上にゲート絶縁膜6を形成する。ゲート絶縁膜6は、炭化珪素層50を1100℃で熱酸化して炭化珪素層50の表面に厚さが30nmの熱酸化膜を形成した後、この熱酸化膜のパターニングを行うことによって形成できる。得られたゲート絶縁膜6は、縦型MOSFET、CMOSFET、および横型MOSFETにおけるチャネル層が形成される領域をそれぞれ覆っている。
次に、図3(b)に示すように、縦型MOSFET、CMOSFETおよび横型MOSFETにおけるソースおよびドレイン電極を形成する。ここでは、蒸着装置を用いて、ソース用コンタクト領域5の表面および炭化珪素基板1の裏面にNi膜を堆積する。同様にして、CMOSFETにおけるp型ソース領域14、p型ドレイン領域15、n型ソース領域20およびn型ドレイン領域21のそれぞれの表面、および、第2半導体素子におけるn型ソース領域27およびn型ドレイン領域28のそれぞれの表面にもNi膜を堆積する。続いて、加熱炉を用いて1000℃の温度で加熱することにより、縦型MOSFETのソース電極8およびドレイン電極9、pチャネルFETのソース電極16およびドレイン電極17、nチャネルFETのソース電極22およびドレイン電極23、および、横型MOSFETのソース電極29およびドレイン電極30を形成する。
最後に、図3(c)に示すように、縦型MOSFETのゲート電極7、CMOSFETのゲート電極18、24、および横型MOSFETのゲート電極31をそれぞれ形成する。これらのゲート電極7、18、24、31は、ゲート絶縁膜6の上にポリシリコン膜を形成し、これをパターニングすることによって同時に形成できる。このようにして、縦型MOSFETであるトランジスタ2、CMOSFETである第1半導体素子10、横型MOSFETである第2半導体素子11を備えた半導体装置200が完成する。
上述した作製方法によると、図2(b)を参照しながら説明したように、素子分離用p型領域40となる領域に対するp型不純物イオンの注入を、トランジスタ2におけるp型ウェル領域4となる領域に対するp型不純物イオンの注入と同時に実行できるので、作製プロセスを簡易化できる。なお、これらのp型不純物イオンの注入は同時に行わなくてもよい。
上記p型不純物イオンの注入を同時に実行する場合、図2(b)を参照しながら説明した第1の注入マスクを用いると、素子分離用p型領域40の下面の深さ(すなわちpn接合部の接合深さ)とトランジスタ2のp型ウェル領域4の下面の深さとは同一となるが、第1の注入マスクの厚さを調整することによって、素子分離用p型領域40をp型ウェル領域4よりも深い位置、あるいは浅い位置に形成することも可能である。ただし、素子分離用p型領域40の下面がトランジスタ2のp型ウェル領域4の下面よりも深いと、炭化珪素層50のうち素子分離領域12におけるトランジスタ2の側と他の側とを効果的に絶縁できるので好ましい。この場合、第1の注入マスクとして、素子分離用p型領域40を規定する開口部を備え、かつ、第1の注入マスクのうちp型ウェル領域4となる領域(p型不純物ドープ領域4’)上に位置する部分が他の部分よりも薄くなるように調整されたマスクを用いることができる。このようなマスクを用いると、p型ウェル領域4となる領域にはマスクを介して不純物イオンが注入されるため、不純物イオンが注入される位置はマスクの厚さに起因して浅くなる。従って、図2(b)において、p型不純物ドープ領域40’よりも薄いp型不純物ドープ領域4’が形成され、その結果、素子分離用p型領域40の下面をp型ウェル領域4の下面よりも深くできる。
(実施形態2)
以下、図面を参照しながら、本発明による半導体装置の実施形態2を説明する。図4は本実施形態の半導体装置の構成を示す断面図である。本実施形態は、第1および第2半導体素子がシリコン半導体を用いて形成されている点で実施形態1の半導体装置200と異なっている。
以下、図面を参照しながら、本発明による半導体装置の実施形態2を説明する。図4は本実施形態の半導体装置の構成を示す断面図である。本実施形態は、第1および第2半導体素子がシリコン半導体を用いて形成されている点で実施形態1の半導体装置200と異なっている。
半導体装置300は、n型の炭化珪素基板1にそれぞれ形成されたトランジスタ2と、第1および第2半導体素子100、101とを有している。トランジスタ2は、炭化珪素基板1の上にエピタキシャル成長させた炭化珪素層50を用いて形成されており、第1および第2半導体素子100、101は、それぞれ第1および第2ポリシリコン層150、151を用いて形成されている。炭化珪素層50と第1ポリシリコン層150との間には第1素子分離領域102が設けられており、第1素子分離領域102によって第1半導体素子100はトランジスタ2から電気的に絶縁されている。同様に、炭化珪素層50と第2ポリシリコン層151との間には第2素子分離領域103が設けられており、第2素子分離領域103によって第2半導体素子101はトランジスタ2から電気的に絶縁されている。これらの素子分離領域102、103は、例えば二酸化珪素(SiO2)膜などの絶縁膜から形成されている。
本実施形態におけるトランジスタ2は、実施形態1におけるトランジスタ2と同様の構成を有する縦型MOSFETである。
本実施形態における第1および第2半導体素子100、101は、それぞれCMOSFETおよび横型MOSFETである。これらの半導体素子は、半導体装置300における制御回路、昇圧回路およびゲート駆動回路などを構成する。
第1半導体素子100は、直列に接続されたpチャネルFETおよびnチャネルFETを備えている。pチャネルFETは、第1ポリシリコン層150のそれぞれ選択された領域に形成されたn型領域104、p型ソース領域105およびp型ドレイン領域106と、p型ソース領域105に接続されたソース電極107と、p型ドレイン領域106に接続されたドレイン電極108と、n型領域104のうちチャネル層が形成される領域上にゲート絶縁膜109を介して設けられたゲート電極110とを有している。nチャネルFETは、第1ポリシリコン層150のそれぞれ選択された領域に形成されたp型領域111、n型ソース領域112およびn型ドレイン領域113と、n型ソース領域112に接続されたソース電極114と、n型ドレイン領域113に接続されたドレイン電極115と、p型領域111のうちチャネル層が形成される領域上にゲート絶縁膜109を介して設けられたゲート電極116とを有している。
また、第2半導体素子101は、第2ポリシリコン層151のそれぞれ選択された領域に形成されたn型領域117、p型ウェル領域118、n型ソース領域119およびn型ドレイン領域120と、n型ソース領域119に接続されたソース電極121と、n型ドレイン領域120に接続されたドレイン電極122と、p型ウェル領域118のうちチャネル層が形成される領域上にゲート絶縁膜109を介して設けられたゲート電極123とを有している。
なお、半導体装置300は、炭化珪素基板1の上に、少なくとも1つのトランジスタ2と、少なくとも1つの制御用半導体素子(第1または第2半導体素子100、101のうち何れか1つ)とを備えていればよいが、典型的には、複数のトランジスタ2と、複数の第1および第2半導体素子100、101とを備える。
半導体装置300では、炭化珪素層50を用いてトランジスタ2を形成しているので、従来のシリコンを用いたトランジスタを備えたシリコンパワーICよりも電力損失を大幅に低減できる。また、炭化珪素層50の上に第1および第2素子分離領域102、103を介して第1および第2ポリシリコン層150、151が設けられているので、ポリシリコンを用いた半導体素子100、101をトランジスタ2と共通の炭化珪素基板1の上に形成できる。さらに、半導体装置300はシリコンパワーICでは動作不可能な高温環境下でも安定して動作できるため、1チップシリコンパワーICに不可欠であった冷却フィンなどの放熱手段を小型化あるいは省略でき、その結果、半導体装置300のサイズを従来よりも大幅に縮小できる。
次に、図面を参照しながら、半導体装置300の作製方法を説明する。
まず、実施形態1と同様の方法で、炭化珪素基板1の主面上にエピタキシャル成長により、n型の不純物(N)がドープされた炭化珪素層(厚さ:約10μm、キャリア濃度:約5×1015cm-3)50を形成する。
次いで、図5(a)に示すように、炭化珪素層50の選択された領域にp型ウェル領域4およびn型ソース用コンタクト領域5を形成した後、炭化珪素層50のうち縦型MOSFETを構成する領域(縦型MOSFET形成領域)を覆うように熱酸化膜6’を形成する。
p型ウェル領域4およびn型ソース用コンタクト領域5の形成方法は、実施形態1における形成方法と基本的に同様である。具体的に説明すると、注入マスクを用いてAlイオンを炭化珪素層50に多段階に注入し、活性化アニールを行うことによりp型不純物ドープ領域(図示せず)を形成する。この後、上記注入マスクとは異なる注入マスクを用いてNイオンをp型不純物ドープ領域の一部に多段階に注入し、活性化アニールを行う。これにより、n型ソース用コンタクト領域5が形成されるとともに、p型不純物ドープ領域のうちn型ソース用コンタクト領域5が形成されなかった領域はp型ウェル領域4となる。p型ウェル領域4やn型ソース用コンタクト領域5の厚さやキャリア濃度は、実施形態1におけるp型ウェル領域4やn型ソース用コンタクト領域5の厚さやキャリア濃度と同じである。
熱酸化膜6’の形成は、炭化珪素層50を1100℃で熱酸化して炭化珪素層50の表面にSiO2膜(厚さ:30nm)を形成し、SiO2膜のうち縦型MOSFET形成領域上に位置する部分以外を除去することによって行う。
この後、図5(b)に示すように、炭化珪素層50のうちCMOSFETを構成する領域(CMOSFET形成領域)に第1トレンチ溝130、横型MOSFETを構成する領域(横型MOSFET形成領域)に第2トレンチ溝131をそれぞれ形成する。トレンチ溝130、131は、炭化珪素層50の上に、CMOSFET形成領域および横型MOSFET形成領域にそれぞれ開口部を有するエッチングマスク(図示せず)を形成した後、炭化珪素層50のうち上記開口部によって露出された領域をエッチングすることによって形成できる。エッチングは、例えば、エッチングガスとしてCF4とO2とを用いたプラズマエッチングである。
続いて、図5(c)に示すように、第1および第2トレンチ溝130、131の内部に、それぞれ、第1および第2素子分離領域102、103と、第1および第2ポリシリコン層150、151とをこの順で形成する。第1ポリシリコン層150は、第1素子分離領域102によって炭化珪素層50から電気的に絶縁され、同様に、第2ポリシリコン層151は、第2素子分離領域103によって炭化珪素層50から電気的に絶縁されている。第1および第2素子分離領域102、103は、例えば、原料ガスとしてTEOSガスを用いてプラズマCVD法で二酸化珪素を堆積することによって形成される二酸化珪素膜(厚さ:例えば1μm)である。第1および第2ポリシリコン層150、151は、原料ガスとしてSiH4ガスを、ドーパントガスとしてPH3ガスをそれぞれ用いて、減圧熱CVDで、n型の不純物をドープしながらポリシリコンを堆積することによって形成できる。形成された第1および第2ポリシリコン層150、151のキャリア濃度は例えば1×1016cm-3である。
次いで、図5(d)に示すように、第1ポリシリコン層150にCMOSFETを構成するn型領域111、n型ソース領域112、n型ドレイン領域113、p型ソース領域105およびp型ドレイン領域106を形成し、第2ポリシリコン層151に横型MOSFETを構成するp型ウェル領域118、n型ソース領域119、n型ドレイン領域120を形成する。これらの領域は、イオン注入および活性化アニールによって形成される。
具体的には、まず、第1および第2ポリシリコン層150、151の所定の領域に対して多段階でBイオンを注入した後、活性化アニールを行い、CMOSFETのp型領域及び横型MOSFETのp型ウェル領域を規定するp型不純物ドープ領域(図示せず)を形成する。これらの領域のキャリア濃度は1×1016cm-3とする。この後、第1ポリシリコン層150に多段階でBイオンを注入し、活性化アニールを行うことによって、CMOSFETのp型ソース領域105及びp型ドレイン領域106を形成する。これらの領域105、106のキャリア濃度は1×1018cm-3である。このとき、第1ポリシリコン層150のうちp型不純物ドープ領域、p型ソース領域105およびp型ドレイン領域106が形成されなかった領域はCMOSFETのn型領域(キャリア濃度:1×1016cm-3)104となる。さらに、第1および第2ポリシリコン層150、151の所定の領域に対してPイオンの注入および活性化アニールを行うことにより、第1ポリシリコン層150におけるp型不純物ドープ領域にn型ソース領域112及びn型ドレイン領域113を形成し、第2ポリシリコン層151におけるp型不純物ドープ領域にn型ソース領域119を形成し、さらに第2ポリシリコン層151のうちp型不純物ドープ領域が形成されなかった領域にはn型ドレイン領域120を形成する。これらの領域のキャリア濃度は何れも1×1018cm-3である。このとき、第1ポリシリコン層150において、p型不純物ドープ領域のうちn型ソース領域112及びn型ドレイン領域113が形成されなかった領域はCMOSFETのn型領域(キャリア濃度:1×1016cm-3)111となり、第2ポリシリコン層151において、p型不純物ドープ領域のうちn型ソース領域119が形成されなかった領域は横型MOSFETのp型ウェル領域(キャリア濃度:1×1016cm-3)118となる。また、第2ポリシリコン層151のうちp型ウェル領域118、n型ソース領域119およびn型ドレイン領域120が形成されずに残った領域は横型MOSFETのn型領域(キャリア濃度:1×1016cm-3)117となる。
次に、図5(e)に示すように、CMOSFETおよび横型MOSFETのゲート絶縁膜109と、縦型MOSFETのゲート絶縁膜6とを形成する。ここでは、第1および第2ポリシリコン層150、151を1000℃で熱酸化して、これらのポリシリコン層150、151の表面に熱酸化膜を形成し、得られた熱酸化膜のパターニングを行うことによって、少なくともCMOSFETおよび横型MOSFETにおけるチャネル層が形成される領域を覆うゲート絶縁膜(厚さ:例えば30nm)109を形成する。また、上記熱酸化膜のパターニングと同時に、熱酸化膜6’のパターニングを行い、少なくとも縦型MOSFETにおけるチャネル層が形成される領域をそれぞれ覆うゲート絶縁膜6を形成する。
この後、図5(f)に示すように、CMOSFET、横型MOSFETおよび縦型MOSFETの電極を形成する。縦型MOSFET、CMOSFETおよび横型MOSFETにおける電極は、図3を参照しながら説明した実施形態1における電極と同様の方法で形成できる。具体的には、蒸着装置を用いてNi膜を堆積した後、加熱処理を行うことにより、縦型MOSFETのソース電極8およびドレイン電極9と、CMOSFETにおけるpチャネルFETのソース電極107およびドレイン電極108と、nチャネルFETのソース電極114およびドレイン電極115と、横型MOSFETのソース電極121およびドレイン電極122とを形成する。また、ゲート絶縁膜6、109の上にポリシリコン膜を形成し、これをパターニングすることによって、縦型MOSFETのゲート電極7、CMOSFETのゲート電極116、110、および横型MOSFETのゲート電極123を同時に形成する。このようにして、縦型MOSFETであるトランジスタ2、CMOSFETである第1半導体素子100、横型MOSFETである第2半導体素子101を備えた半導体装置300が完成する。
本実施形態における半導体装置の構成や形成方法は、図4に示す構成や図5を参照しながら説明した作製方法に限定されない。
図4に示す半導体装置300では、トランジスタ2は反転チャネル構造を有しているが、反転チャネル構造の代わりに蓄積チャネル構造を有していてもよい。これにより、トランジスタ2のチャネル抵抗が大幅に低減され、電力損失をより低減できるので好ましい。このとき、トランジスタ2における蓄積チャネル層は、実施形態1で説明したようなδドープ構造を有していてもよい。
また、第1および第2トレンチ溝130、131の深さや第1および第2ポリシリコン層150、151の厚さも図5に示す構成に限定されない。ポリシリコン層150、151は、炭化珪素基板1の上に、炭化珪素層50と分離して形成されていればよく、トレンチ溝130、131を形成しなくても構わない。ただし、図5に示すように、適当な深さのトレンチ溝130、131を設け、その内部にポリシリコン層150、151を形成すると、半導体装置300における配線の段切れなどを低減できるので好ましい。
図5に示す構成では、半導体素子毎にトレンチ溝130、131を設けているが、複数の半導体素子を形成する領域に1つのトレンチ溝を設けてもよい。この場合、トレンチ溝内部に、素子分離領域によって炭化珪素層50と電気的に分離されたポリシリコン層を形成し、このポリシリコン層から複数の半導体素子を形成する。このとき、1つのトレンチ溝に形成される複数の半導体素子を、公知の素子分離法(例えばLOCOS:local oxidation of silicon)を用いて互いに電気的に分離してもよい。
上記作製方法では、炭化珪素層50におけるCMOSFETおよび横型MOSFET形成領域にエッチングによりトレンチ溝130、131を形成しているが、代わりにキャップ層を利用して、縦型MOSFET形成領域で厚く、CMOSFETおよび横型MOSFET形成領域で薄い炭化珪素層50を形成することもできる。
以下、キャップ層を用いた炭化珪素層50の形成方法を説明する。
まず、図6(a)に示すように、炭化珪素基板1の上にCVD法で所定の厚さまで炭化珪素膜50aを堆積した後、CMOSFETおよび横型MOSFET形成領域における炭化珪素膜50aの表面にキャップ層160を形成する。キャップ層160は、炭化珪素膜50aの表面からSiを昇華させる(グラファイト化)ことによって炭化珪素膜50aの表面にカーボン層を形成した後、カーボン層のうちトランジスタ形成領域に位置する部分を除去することによって得られる。炭化珪素膜50aのグラファイト化は、例えば炭化珪素膜50aに対して、約10-4Paの真空雰囲気中、1500℃の温度で60分間の熱処理を行うことによって行うことができる。
なお、キャップ層160の形成方法は上記方法に限定されず、例えば、炭化珪素膜50aの上にスパッタ法などによって形成されたグラファイト膜をパターニングしてキャップ層160を形成してもよい。
続いて、図6(b)に示すように、トランジスタ形成領域において、CVD法により、炭化珪素膜50aの上に引き続き炭化珪素を堆積させることにより、炭化珪素層50を形成する。
次いで、図6(c)に示すように、キャップ層160を除去した後、上記方法と同様の方法でCMOSFET形成領域および横型MOSFET形成領域に二酸化珪素からなる素子分離領域161と、ポリシリコン層163とをこの順で形成する。キャップ層160の除去は、例えば、酸素を供給しながら、キャップ層160を800℃で30分間加熱(熱酸化)することによって行うことができる。
この後、上記方法と同様の方法で、ポリシリコン層163を用いて半導体素子を形成するとともに、炭化珪素層50を用いてトランジスタを形成する。ポリシリコン層163に複数の半導体素子を形成する場合には、公知の素子分離法(例えばLOCOS)を用いて半導体素子を互いに電気的に分離できる。
上述した実施形態1、2では、半導体素子10、11、100、101は、制御回路、昇圧回路、ゲート駆動回路を構成しているが、これらに加えて、過電流保護、短絡保護、電源電圧低下保護などの各種保護機能を有する保護回路や、自己診断回路などを構成してもよい。保護回路や自己診断回路を共通の基板上に形成すると、半導体装置200、300の信頼性をさらに向上でき、かつ、半導体装置200、300をさらに小型化できる。
実施形態1、2におけるトランジスタ2は縦型MOSFETに限定されず、MESFET、JFET、IGBTなどの他のパワーFETであってもよい。また、半導体素子10、11、100、101もCMOSFETや横型MOSFETに限定されず、他のトランジスタであってもよい。
また、実施形態1、2では、炭化珪素基板1として4H−SiCからなる基板を用いているが、4H−SiC以外のポリタイプからなる基板を用いてもよい。
本発明によると、電力用トランジスタとそのゲート電位を制御する半導体素子とを共通の炭化珪素基板上に備え、電力用トランジスタにおける電力損失が従来よりも大幅に低減された信頼性の高い半導体装置を提供できる。このような半導体装置は耐熱性に優れており、冷却フィンなどの放熱手段を省略できるので、小型化を実現できる。
本発明は、家電製品や自動車、電力輸送・変換装置、産業用機器などの各種電子機器、電力機器、およびこれらの機器に使用可能なインテリジェントパワーモジュールに広く適用できる。
1 炭化珪素基板
2 トランジスタ(縦型MOSFET)
3 n型ドリフト層
4 p型ウェル領域
5 ソース用コンタクト領域
6 ゲート絶縁膜
7 ゲート電極
8 ソース電極
9 ドレイン電極
10、100 第1半導体素子(CMOSFET)
11、101 第2半導体素子(横型MOSFET)
12 素子分離領域
12a、12b 空乏層
50 炭化珪素層
200、300 半導体装置
2 トランジスタ(縦型MOSFET)
3 n型ドリフト層
4 p型ウェル領域
5 ソース用コンタクト領域
6 ゲート絶縁膜
7 ゲート電極
8 ソース電極
9 ドレイン電極
10、100 第1半導体素子(CMOSFET)
11、101 第2半導体素子(横型MOSFET)
12 素子分離領域
12a、12b 空乏層
50 炭化珪素層
200、300 半導体装置
Claims (12)
- トランジスタと、前記トランジスタのゲート電位を制御する半導体素子とを備えた半導体装置であって、
前記トランジスタおよび前記半導体素子は共通の炭化珪素基板上に形成されており、
前記トランジスタと前記半導体素子とを電気的に分離する素子分離領域をさらに含む半導体装置。 - 前記トランジスタのチャネル領域および前記半導体素子のチャネル領域は、前記炭化珪素基板上に形成された炭化珪素層内に形成されており、
前記素子分離領域は、前記トランジスタと前記半導体素子との間に形成されたpn接合部から構成されている請求項1に記載の半導体装置。 - 前記トランジスタは縦型MOSFETであり、前記pn接合部の接合深さは前記トランジスタのウェル領域の下面の深さよりも大きい請求項2に記載の半導体装置。
- 前記トランジスタのチャネル領域は、前記炭化珪素基板上に形成された炭化珪素層内に形成されており、
前記半導体素子のチャネル領域は、前記炭化珪素層上に絶縁層を介して形成された半導体層内に形成されており、
前記素子分離領域は、前記絶縁層から構成されている請求項1に記載の半導体装置。 - 前記半導体層はポリシリコンから形成されている請求項4に記載の半導体装置。
- 前記トランジスタは蓄積チャネル構造を有する縦型MOSFETである請求項1から5のいずれかに記載の半導体装置。
- (A)表面に炭化珪素エピタキシャル層が形成された炭化珪素基板を用意する工程と、
(B)前記炭化珪素エピタキシャル層にpn接合を形成することにより、前記炭化珪素エピタキシャル層を、互いに電気的に分離された第1素子領域および第2素子領域に分離する工程と、
(C)前記第1素子領域にトランジスタを形成し、前記第2素子領域に前記トランジスタのゲート電位を制御する半導体素子を形成する工程と
を包含する半導体装置の製造方法。 - 前記工程(B)は、前記炭化珪素エピタキシャル層に、前記炭化珪素エピタキシャル層の導電型と異なる導電型の不純物イオンを注入する工程(B1)を含む請求項7に記載の半導体装置の製造方法。
- 前記工程(C)は、前記第1素子領域のうち選択された領域に前記不純物イオンを注入することにより、前記トランジスタのウェル領域を形成する工程(C1)を含んでおり、前記工程(C1)は前記工程(B1)と同時に行われる請求項8に記載の半導体装置の製造方法。
- 前記工程(B1)および(C1)を行う前に、前記炭化珪素エピタキシャル層上に注入マスクを形成する工程を含み、
前記工程(B1)は、前記注入マスクの開口部上から前記炭化珪素エピタキシャル層に前記不純物イオンを注入し、
前記工程(C1)は、前記注入マスクを介して前記第1素子領域のうち前記選択された領域に前記不純物イオンを注入し、
前記第1素子領域のうち前記選択された領域上の前記注入マスクの厚さは、前記第1素子領域のうち他の領域上の前記注入マスクの厚さよりも小さい請求項9に記載の半導体装置の製造方法。 - (a)表面に炭化珪素エピタキシャル層が形成された炭化珪素基板を用意する工程と、
(b)前記炭化珪素エピタキシャル層と接する絶縁層を形成することにより、前記炭化珪素エピタキシャル層を含む第1素子領域を形成する工程と、
(c)前記絶縁層上に半導体層を形成することにより、前記第1素子領域と電気的に分離された第2素子領域を形成する工程と、
(d)前記第1素子領域にトランジスタを形成し、前記第2素子領域に前記トランジスタのゲート電位を制御する半導体素子を形成する工程と
を包含する半導体装置の製造方法。 - 前記工程(a)は、前記炭化珪素エピタキシャル層の一部を除去することにより、前記炭化珪素エピタキシャル層に凹部を形成する工程を含み、前記工程(b)は、前記凹部の表面上に前記絶縁層を堆積させる工程を含む請求項11に記載の半導体装置の製造方法。
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2004
- 2004-08-06 JP JP2004230267A patent/JP2006049668A/ja active Pending
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