JP2006020264A

JP2006020264A - 非同期回路設計に使用可能なプログラマブルロジックブロック

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Publication number: JP2006020264A
Application number: JP2004259440A
Authority: JP
Inventors: Fang-Jia Liang; 芳嘉梁; Fukukei Tei; 福烱鄭
Original assignee: Tatung Co Ltd
Current assignee: Tatung Co Ltd
Priority date: 2004-07-02
Filing date: 2004-09-07
Publication date: 2006-01-19
Anticipated expiration: 2024-09-07
Also published as: TW200602913A; US20060001445A1; JP3992702B2; TWI287727B; US7307450B2

Abstract

【課題】非同期回路設計に使用可能なプログラマブルロジックブロックの提供。
【解決手段】プログラミングの方式で、ロジックブロックに一般のデバイス処理の機能を具備させるのみならず、非同期プロトコルコミュニケーションを利用し、非同期デバイス設計の目的を達成する。こうして、非同期回路設計の便利性、正確さ、及び性能を増し、非同期回路の急速設計、検証の目的を達成する。
【選択図】図１

Description

本発明は一種のプログラマブルロジックブロックに係り、特に非同期回路設定に用いられ得るプログラマブルロジックブロックに関する。

近年、電子チップの大量需要と速やかな販売の要求下で、フィールドプログラマブルゲートアレイ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ；ＦＰＧＡ）はすでに回路設計時の極めて良好な選択となっている。ＦＰＧＡの構造は、ＳＲＡＭ
ＢａｓｅとＡｎｔｉ−ｆｕｓｅの二種類の設計様式があり、そのうち、ＳＲＡＭＢａｓｅの特徴は重複記録可能で、電力消耗率が低く、インサーキット構成可能（ｉｎ−ｃｉｒｃｕｉｔｃｏｎｆｉｇｕｒａｂｌｅ）なことにあるが、但しそれは外部電源維持データの助けを借りる必要があり、且つ操作上、外部よりデータダウンロードを行なうことで重複書き込みに適用される回路設計とされる。一方、Ａｎｔｉ−ｆｕｓｅは一次記録（ＯＴＰ）の特性を有し、秘密保持性上、良好な保護機能を提供するが、更新が行なえず、ゆえに一次書き込みに適用される回路設計とされる。しかし、現在業界では専門に非同期プロトコルのために設計されたＦＰＧＡシステムはない。なぜなら非同期回路は複雑で且つ設計しにくく、業界では完全な設計フローは未だなく、またエンジニアの使用に供される適当なソフトウエアツールもなく、同期ＦＰＧＡシステムを利用して設計された非同期回路システムは、内部に多くの無用な回路を有し得てチップ面積と機能上の浪費を形成する。これから分かるように、ＦＰＧＡシステムは非同期回路設計の過程中に、欠点を有しており、改善の必要がある。

本発明の主要な目的は、プログラマブル設定されたロジックブロックを提供し、急速な非同期回路システム設計の開発が行なえるようにすることにある。

上述の目的を達成するため、本発明は一種のプログラマブルロジックブロックを提供し、それは所定のロジック処理機能を提供し、並びに少なくとも一つの外部入力信号を入力し、所定のロジック処理を行ない並びに少なくとも一つの外部出力信号を出力する。このプログラマブルロジックブロックは、少なくとも一つの第１プログラマブルロジックブロック、第２プログラマブルロジックブロック、インバータ、少なくとも一つの第１ＡＮＤゲート、少なくとも一つの第１マルチプレクサ、第２マルチプレクサ、第２ＡＮＤゲートを具えている。該少なくとも一つ第１プログラマブルロジックブロックは、内部に第１ルックアップテーブルを保存し並びにその受信する少なくとも一つの第１入力信号に基づき第１出力信号を出力する。該第２プログラマブルロジックブロックは、内部に第２ルックアップテーブルを保存し並びにその受信する少なくとも一つ第２入力信号に基づき第２出力信号を出力する。インバータはそのうち一つの外部入力信号を入力し並びに逆方向外部入力信号を出力する。少なくとも一つの第１ＡＮＤゲートは、それぞれ逆方向外部入力信号と第１出力信号を入力し並びにそのうち一つの外部出力信号を出力する。少なくとも一つの第１マルチプレクサはそのうち一つの外部入力信号とそのうち一つの外部出力信号を入力し、並びに第１設定信号に基づきそのうち一つの第１入力信号を出力する。第２マルチプレクサはそのうち一つの外部入力信号とそのうち一つの外部出力信号を入力し、並びに第２設定信号に基づきそのうち一つの第２入力信号を出力する。及び第２ＡＮＤゲートは、逆方向外部入力信号と第２出力信号を入力し並びにそのうち一つの外部出力信号を出力する。そのうち一つの外部入力信号はそのうち一つの第１入力信号とされ、そのうち一つの外部出力信号はそのうち一つの第２入力信号とされる。

ロジックブロックの第１ルックアップテーブル、第２ルックアップテーブルの内容及び第１マルチプレクサ及び第２マルチプレクサの設定値の更新により、ロジックブロックは使用者が必要とする特定機能回路を提供でき、ゆえにロジックブロックが本発明の目的を達成することができる。

請求項１の発明は、所定のロジック処理機能を提供し並びに少なくとも一つの外部入力信号を入力して該所定のロジック処理を実行し並びに少なくとも一つの外部出力信号を出力するプログラマブルロジックブロックであり、該プログラマブルロジックブロックは、内部にそれぞれ第１ルックアップテーブルを保存し並びにその受信する少なくとも一つの第１入力信号に基づき第１出力信号を出力する少なくとも一つのプログラマブルブロックと、
内部に第２ルックアップテーブルを保存し、並びにその受信する少なくとも一つの第２入力信号に基づき第２出力信号を出力する第２プログラマブルブロックと、
そのうち一つの外部入力信号を入力し並びに逆方向外部入力信号を出力するインバータと、
それぞれ該逆方向外部入力信号と該第１出力信号を入力し並びにそのうち一つの外部出力信号を出力する少なくとも一つの第１ロジックＡＮＤゲートと、
そのうち一つの外部入力信号とそのうち一つの外部出力信号を入力し、並びに第１設定信号に基づきそのうち一つの第１入力信号を出力する少なくとも一つの第１マルチプレクサと、
そのうち一つの外部入力信号とそのうち一つの外部出力信号を入力し、並びに第２設定信号に基づきそのうち一つの第２入力信号を出力する第２マルチプレクサと、
該逆方向外部入力信号と該第２出力信号を入力し、並びにそのうち一つの外部出力信号を出力する第２ロジックＡＮＤゲートと、
を具え、そのうち一つの外部入力信号はそのうち一つの第１入力信号とされ、そのうち一つの外部出力信号はそのうち一つの第２入力信号とされることを特徴とする、プログラマブルロジックブロックとしている。
請求項２の発明は、請求項１記載のプログラマブルロジックブロックにおいて、ロジックブロックは第１ルックアップテーブル及び第２ルックアップテーブルの設定により所定のロジック処理機能を提供することを特徴とする、プログラマブルロジックブロックとしている。
請求項３の発明は、請求項２記載のプログラマブルロジックブロックにおいて、ロジックブロックが第１設定信号及び第２設定信号の設定により所定のロジック処理機能を提供することを特徴とする、プログラマブルロジックブロックとしている。
請求項４の発明は、請求項３記載のプログラマブルロジックブロックにおいて、ロジックブロックが内部配線の接続により所定のロジック処理機能を提供することを特徴とする、プログラマブルロジックブロックとしている。
請求項５の発明は、請求項１記載のプログラマブルロジックブロックにおいて、第１プログラマブルブロックがマルチプレクサを具え、このマルチプレクサが第１ルックアップテーブル中より少なくとも一つ第１入力信号に対応する第１出力信号を出力することを特徴とする、プログラマブルロジックブロックとしている。
請求項６の発明は、請求項５記載のプログラマブルロジックブロックにおいて、第１プログラマブルブロックが一つの３アドレスプログラマブルブロックとされたことを特徴とする、プログラマブルロジックブロックとしている。
請求項７の発明は、請求項１記載のプログラマブルロジックブロックにおいて、第２プログラマブルブロックがマルチプレクサを具え、このマルチプレクサが第２ルックアップテーブル中より少なくとも一つ第２入力信号に対応する第２出力信号を出力することを特徴とする、プログラマブルロジックブロックとしている。
請求項８の発明は、請求項７記載のプログラマブルロジックブロックにおいて、第２プログラマブルブロックが一つの２アドレスプログラマブルブロックとされたことを特徴とする、プログラマブルロジックブロックとしている。
請求項９の発明は、請求項１記載のプログラマブルロジックブロックにおいて、第１ルックアップテーブルと第２ルックアップテーブルがメモリに保存されたことを特徴とする、プログラマブルロジックブロックとしている。
請求項１０の発明は、請求項９記載のプログラマブルロジックブロックにおいて、メモリがＳＲＡＭとされたことを特徴とする、プログラマブルロジックブロックとしている。
請求項１１の発明は、請求項９記載のプログラマブルロジックブロックにおいて、メモリがフラッシュメモリとされたことを特徴とする、プログラマブルロジックブロックとしている。
請求項１２の発明は、請求項１記載のプログラマブルロジックブロックにおいて、ロジックブロックがトグル（Ｔｏｇｇｌｅ）機能を具えた装置とされたことを特徴とする、プログラマブルロジックブロックとしている。
請求項１３の発明は、請求項１記載のプログラマブルロジックブロックにおいて、ロジックブロックが二つの独立したミュラーＣ装置の機能を具えた装置とされたことを特徴とする、プログラマブルロジックブロックとしている。
請求項１４の発明は、請求項１記載のプログラマブルロジックブロックにおいて、ロジックブロックが２フェースツー４フェース変換装置（ｃｏｎｖｅｒｔｅｒ２ｐ−４ｐ）機能を具えた装置とされたことを特徴とする、プログラマブルロジックブロックとしている。
請求項１５の発明は、請求項１記載のプログラマブルロジックブロックにおいて、ロジックブロックが４フェースツー２フェース変換装置（ｃｏｎｖｅｒｔｅｒ４ｐ−２ｐ）機能を具えた装置とされたことを特徴とする、プログラマブルロジックブロックとしている。
請求項１６の発明は、請求項１記載のプログラマブルロジックブロックにおいて、二つのロジックブロックが接続されて条件変換機能を具えた装置とされたことを特徴とする、プログラマブルロジックブロックとしている。
請求項１７の発明は、請求項１記載のプログラマブルロジックブロックにおいて、該プログラマブルロジックブロックが非同期電子装置とされたことを特徴とする、プログラマブルロジックブロックとしている。

本発明の非同期回路設計に使用可能なプログラマブルロジックブロックは、プログラミングの方式で、ロジックブロックに一般のデバイス処理の機能を具備させるのみならず、非同期プロトコルコミュニケーションを利用し、非同期デバイス設計の目的を達成する。こうして、非同期回路設計の便利性、正確さ、及び性能を増し、非同期回路の急速設計、検証の目的を達成する。

図１は本発明のプログラマブルロジックブロック１０の表示図である。そのうち、ロジックブロック１０は、異なる設定により異なるロジック処理を提供し、ロジックブロック１０のロジック機能確定の後、ＳＲＡＭＢａｓｅ或いはＡｎｔｉ−ｆｕｓｅの方式を使用して実行される。このほか、そのロジック処理の過程は、非同期の方式を採用して実行し、こうして、ロジックブロック１０が非同期電子装置の設計或いは結合に使用可能であるだけでなく、非同期電子装置設計時に必要な回路と検証ステップを簡易化するのに使用可能となる。

ロジックブロック１０は以下の電子装置が組み合わされてなる。二つの３アドレスプログラマブルブロック１２、１４、一つの２アドレスプログラマブルブロック１６、一つのインバータ１８、複数のマルチプレクサ２０、２２、２６、２８、３２及びＡＮＤゲート２４、３０、３４を具えている。そのうち、該３アドレスプログラマブルブロック１２、１４及び２アドレスプログラマブルブロック１６の内部にはルックアップテーブルがそれぞれ保存され、ルックアップテーブルの内容を改修することで、ロジックブロック１０が異なるロジック機能を有する電子装置、例えば、ミュラーＣ（ＭｕｌｌｅｒＣ）装置、トグル（Ｔｏｇｇｌｅ）装置、２フェースツー４フェース変換装置（ｃｏｎｖｅｒｔｅｒ２ｐ−４ｐ）或いは４フェースツー４フェース変換装置（ｃｏｎｖｅｒｔｅｒ４ｐ−２ｐ）等非同期回路設計に常時使用される電子装置とされる。

異なるロジック機能の設定下で、ロジックブロック１０は異なる数の外部入力信号及び外部出力信号を入力可能で、それは実際の必要に応じて異なる。例えば、ロジックブロック１０がＴｏｇｇｌｅ装置とされる時、それは二つの外部入力信号と二つの外部出力信号を有する。２フェースツー４フェース変換装置（ｃｏｎｖｅｒｔｅｒ２ｐ−４ｐ）とされる時、それは三つの外部入力信号と二つの外部出力信号を有する。

ロジックブロック１０が異なる機能の電子装置とされる時、実際の必要に応じて組合せ可能である。例えば、一部の電子装置の機能が比較的単純な時は、単一ロジックブロック１０が二組の電子装置の機能を提供可能で、例えば単一のロジックブロック１０が二組の独立したＭｕｌｌｅｒＣ装置を提供できる。一部の電子装置の機能が複雑である時、ロジックブロック１０は組合せ可能で、例えば二つのロジックブロック１０が組み合わされて条件変換（ｃｏｎｄｉｔｉｏｎｃｏｎｖｅｒｔｅｒ）機能を有する電子装置とされうる。

図２は３アドレスプログラマブルブロック１２の構造例図であり、それはメモリユニット１２０及びマルチプレクサ１２２で組成されている。３アドレスプログラマブルブロック１２は三つの入力信号を有し、それは上から下に、それぞれＩｎ１、Ｉｎ２、Ｉｎ３とされ、ゆえにマルチプレクサ１２２は３ツー８マルチプレクサ（３ｔｏ８ｍｕｌｔｉｐｌｅｘｅｒ）とされ、メモリユニット１２０内部に８個のデータが保存され、それは上から下に順に、０、０、０、０、０、０、０、１とされ、並びに入力信号によりマルチプレクサ１２２が対応するデータＯｕｔを出力する。

入力信号の対応するアドレスが０から６の時、出力信号Ｏｕｔはいずれも０となり、入力信号の対応するアドレスが７の時、即ち三つの入力信号がいずれも１の時、出力信号Ｏｕｔは１となる。このロジック演算の結果と３入力ＡＮＤゲート（３−ｉｎｐｕｔＡＮＤｇａｔｅ）は同じである。これから分かるように、異なるデータのメモリユニット１２０に変更することにより、３アドレスプログラマブルブロック１２が異なるロジック演算機能を提供することができる。このほか、３アドレスプログラマブルブロック１４及び２アドレスプログラマブルブロック１６の内部構造と３アドレスプログラマブルブロック１２は相似であり、このため多くの説明は行なわないが、異なるところは、２アドレスプログラマブルブロック１６は僅かに二つの入力信号を有し、且つそのルックアップテーブルデータは僅かに四つである。マルチプレクサ２０、２２、２６、２８、３２は二つの入力信号を有し、上から下にそれぞれ第１入力信号及び第２入力信号とされ、並びに一つの設定値及び一つの入力信号を有する。もし設定値が０であれば、出力信号は第１入力信号となり、もし設定値が１であれば、出力信号は第２入力信号となる。

以上から分かるように、ロジックブロック１０はルックアップテーブルを改修することにより異なる機能の電子装置を提供し、以下の説明ではこの部分で常用される電子装置を例とするが、これに限定するものではない。

・トグル（Ｔｏｇｇｌｅ）装置
図３に示されるように、トグル装置の機能はその出力信号を入力信号の上昇縁に伴い変化させるか、或いは入力信号の下降縁に伴い変化させることにある。ロジックブロック１０の設計中では、出力信号Ｔａを入力信号Ｔの上昇縁に伴い変化させ、出力信号Ｔｂを入力信号Ｔの下降縁に伴い変化させる。

３アドレスプログラマブルブロック１２、３アドレスプログラマブルブロック１４及び２アドレスプログラマブルブロック１６内部にはそれぞれ第１ルックアップテーブル、第２ルックアップテーブル及び第３ルックアップテーブルが設置され、その内容は以下のとおりである。

このほか、マルチプレクサ２０、２２、２６、２８、３２の設定値はそれぞれ１、１、１、１、及びｘとされ、ｘは任意値を表示する。太線表示の電線は作用を有する配線、細線表示の電線は無作用の配線とされる。その順序図は図４の通りである。第１ミリ秒の時、初期化を実行し（信号ＣＬＲによる）、ゆえに入力信号Ｔは０、３アドレスプログラマブルブロック１２の出力は０、３アドレスプログラマブルブロック１４の出力は０、出力信号Ｔａは０、出力信号Ｔｂは０となる。第５ミリ秒の時、入力信号Ｔは１、３アドレスプログラマブルブロック１２の出力は１（ルックアップテーブルの対応するアドレスが１となる）、並びにフィードバック処理の後（ルックアップテーブルの対応するアドレスが３に変更される）、出力信号Ｔａが１とされ、３アドレスプログラマブルブロック１４の出力が０となり（ルックアップテーブルの対応するアドレスが１から３に変更される）、ゆえに出力信号Ｔｂは０となる。第１０ミリ秒の時、入力信号Ｔは０となり、３アドレスプログラマブルブロック１２の出力は１となり（ルックアップテーブルの対応するアドレスが２）、ゆえに出力信号Ｔａは１となり、３アドレスプログラマブルブロック１４の出力は１となり（ルックアップテーブルの対応するアドレスが２から６に変更される）、ゆえに出力信号Ｔｂは１となる。第１５ミリ秒の時、入力信号Ｔは１となり、３アドレスプログラマブルブロック１２の出力は０となり（ルックアップテーブルの対応するアドレスが７から５に変更される）、ゆえに出力信号Ｔａは０となり、３アドレスプログラマブルブロック１４の出力は１となり（ルックアップテーブルの対応するアドレスが７から５に変更される）、ゆえに出力信号Ｔｂは１となる。第２０ミリ秒の時、入力信号Ｔは０となり、３アドレスプログラマブルブロック１２の出力は０となり（ルックアップテーブルの対応するアドレスが４から０に変更される）、ゆえに出力信号Ｔａは０となり、３アドレスプログラマブルブロック１４の出力は０となり（ルックアップテーブルの対応するアドレスが４から０に変更される）、ゆえに出力信号Ｔｂは０となる。これから分かるように、ロジックブロック１０はルックアップテーブルを改修することによりトグル装置の機能を提供する。

・ミュラーＣ（ＭｕｌｌｅｒＣ）装置
図５に示されるように、ミュラーＣ装置の機能は信号同期を用い、そのロジック演算は、二つの入力信号がいずれも１の時、出力信号は１となり、入力信号がいずれも０の時、出力信号は９となり、二つの入力信号が異なる状況では、出力信号は保持され不変である。

３アドレスプログラマブルブロック１２、３アドレスプログラマブルブロック１４及び２アドレスプログラマブルブロック１６内部には第１ルックアップテーブル、第２ルックアップテーブル及び第３ルックアップテーブルが設置され、その内容値は以下のとおりである。

このほか、マルチプレクサ２０、２２、２６、２８、３２の設定値はそれぞれ１、０、０、１、及びｘとされる。Ｃ装置の構造は簡単であるため、単一ロジックブロック１０が二つのＣ装置を組成できる。太い配線は作用を有する電線を、細い配線は無作用の電線を示す。その順序図は図６に示されるとおりであり、第１ミリ秒の時、入力信号Ａ１は０で入力信号Ｂ１は０で、３アドレスプログラマブルブロック１２の出力は０となり、出力信号Ｃ１は０となる。第５ミリ秒の時、入力信号Ａ１は０で入力信号Ｂ１は１で、３アドレスプログラマブルブロック１２の出力は０（ルックアップテーブルの対応するアドレスが１となる）となり、出力信号Ｃ１は０となる。第９ミリ秒の時、入力信号Ａ１は１で入力信号Ｂ１は１で、３アドレスプログラマブルブロック１２の出力は０（ルックアップテーブルの対応するアドレスが５から７に変更される）となり、出力信号Ｃ１は１となる。第１３ミリ秒の時、入力信号Ａ１は１で入力信号Ｂ１は０で、３アドレスプログラマブルブロック１２の出力は１（ルックアップテーブルの対応するアドレスが６となる）となり、出力信号Ｃ１は１となる。第１７ミリ秒の時、入力信号Ａ１は０で入力信号Ｂ１は０で、３アドレスプログラマブルブロック１２の出力は１（ルックアップテーブルの対応するアドレスが２から０に変更される）となり、出力信号Ｃ１は０となる。もう一組の入力信号Ａ２、Ｂ２及び出力信号Ｃ２はこれにより類推されるとおりであり、説明は省略する。これから分かるように、ロジックブロック１０はルックアップテーブル改修により二組のミュラーＣ装置の機能を提供する。

・２フェースツー４フェース変換装置（ｃｏｎｖｅｒｔｅｒ２ｐ−４ｐ）
２フェース（２−ｐｈａｓｅ）から４フェース（４−ｐｈａｓｅ）の変換装置の目的は、２フェースプロトコルを４フェースプロトコルに変換して非同期信号伝送のプロトコルに符合させることにある。図７に示されるように、非同期のデータハンドシェーク（ｈａｎｄｓｈａｋｅ）過程中に、非同期のデータ経路伝送プロトコルに符合させる必要があるため、一般には４フェースプロトコルが使用され、例えば４フェースプロトコルの４フェースプロトコル装置４４では、要求ステップ（ＲＥＱｅｎａｂｌｅ）、確認高準位ステップ（ＡＣＫｅｎａｂｌｅ）、完成要求ステップ（ＲＥＱｄｉｓａｂｌｅ）、及び完成確認ステップ（ＡＣＫｄｉｓａｂｌｅ）を使用し、一般の２フェースプロトコルを使用する２フェースプロトコル装置４２が同期のデータハンドシェーク過程中に使用する２フェースプロトコルとは異なる。ゆえに、非同期の回路設計中、２フェースツー４フェース変換装置（ｃｏｎｖｅｒｔｅｒ２ｐ−４ｐ）の使用が必要となる。ロジックブロック１０が２フェースツー４フェース変換装置（ｃｏｎｖｅｒｔｅｒ２ｐ−４ｐ）とされる時、入力信号Ｒｅｑ２ｐ及び出力信号Ａｃｋ２ｐには２フェースプロトコルが使用され、入力信号Ｒｅｑ４ｐ及び出力信号Ａｃｋ４ｐには４フェースプロトコルが使用される。

図８に示されるように、ロジックブロック１０が２フェースツー４フェース変換装置（ｃｏｎｖｅｒｔｅｒ２ｐ−４ｐ）とされる時、第１ルックアップテーブル、第２ルックアップテーブル及び第３ルックアップテーブルの内容値は以下のとおりである。

このほか、マルチプレクサ２０、２２、２６、２８、３２の設定値はそれぞれ１、１、１、１、及び１とされ、太い電線は作用を有する配線、細い電線は無作用の配線を示す。

その順序図は図９に示されるようであり、第１ミリ秒の時、初期化の作用により、２フェースプロトコル装置４２の入力信号Ｒｅｑ２ｐが１となり、３アドレスプログラマブルブロック１２の出力が０（ルックアップテーブルの対応するアドレスが０となる）、３アドレスプログラマブルブロック１４の出力が０（ルックアップテーブルの対応するアドレスが２となる）、２アドレスプログラマブルブロック１６の出力が１（ルックアップテーブルの対応するアドレスが２となる）となり、ゆえに、１の出力信号Ｒｅｑ４ｐが４フェースプロトコル装置４４に出力され、０の出力信号Ａｃｋ２ｐが２フェースプロトコル装置４２に出力される。第２ミリ秒の時、４フェースプロトコル装置４４の入力信号Ａｃｋ４ｐが１となり、３アドレスプログラマブルブロック１２の出力は１となり（ルックアップテーブルの対応するアドレスが１から３に変更される）、３アドレスプログラマブルブロック１４の出力は０となり（ルックアップテーブルの対応するアドレスが１から３に変更される）、２アドレスプログラマブルブロック１６の出力が０となり（ルックアップテーブルの対応するアドレスが３）、ゆえに０の出力信号Ｒｅｑ４ｐが４フェースプロトコル装置４４に出力され、０の出力信号Ａｃｋ２ｐが２フェースプロトコル装置４２に出力される。第３ミリ秒の時、４フェースプロトコル装置４４の入力信号Ａｃｋ４ｐが０となり、３アドレスプログラマブルブロック１２の出力が１となり（ルックアップテーブルの対応するアドレスが２から６に変更される）、３アドレスプログラマブルブロック１４の出力が１となり（ルックアップテーブルの対応するアドレスが２から６に変更される）、２アドレスプログラマブルブロック１６の出力が０となり（ルックアップテーブルの対応するアドレスが３）、ゆえに０の出力信号Ｒｅｑ４ｐが４フェースプロトコル装置４４に出力され、１の出力信号Ａｃｋ２ｐが２フェースプロトコル装置４２に出力される。第４ミリ秒の時、２フェースプロトコル装置４２の入力信号Ｒｅｑ２ｐが０となり、２アドレスプログラマブルブロック１６の出力が１（ルックアップテーブルの対応するアドレスが１）となり、ゆえに、１の出力信号Ｒｅｑ４ｐが４フェースプロトコル装置４４に出力される。第５ミリ秒の時、４フェースプロトコル装置４４の入力信号Ａｃｋ４ｐが１となり、３アドレスプログラマブルブロック１２の出力が０となり（ルックアップテーブルの対応するアドレスが７から５に変更される）、３アドレスプログラマブルブロック１４の出力が１となり（ルックアップテーブルの対応するアドレスが７から４に変更される）、２アドレスプログラマブルブロック１６の出力が０となり（ルックアップテーブルの対応するアドレスが０）、ゆえに０の出力信号Ｒｅｑ４ｐが４フェースプロトコル装置４４に出力され、１の出力信号Ａｃｋ２ｐが２フェースプロトコル装置４２に出力される。第６ミリ秒の時、４フェースプロトコル装置４４の入力信号Ａｃｋ４ｐが０となり、３アドレスプログラマブルブロック１２の出力が０となり（ルックアップテーブルの対応するアドレスが４から０に変更される）、３アドレスプログラマブルブロック１４の出力が０となり（ルックアップテーブルの対応するアドレスが４から０に変更される）、２アドレスプログラマブルブロック１６の出力が０となり（ルックアップテーブルの対応するアドレスが０）、ゆえに０の出力信号Ｒｅｑ４ｐが４フェースプロトコル装置４４に出力され、０の出力信号Ａｃｋ２ｐが２フェースプロトコル装置４２に出力される。これから分かるように、ロジックブロック１０はルックアップテーブルの改修により２フェースツー４フェース変換装置（ｃｏｎｖｅｒｔｅｒ２ｐ−４ｐ）の機能を提供する。

・４フェースツー２フェース変換装置（ｃｏｎｖｅｒｔｅｒ４ｐ−２ｐ）
ロジックブロック１０が４フェースツー２フェース（４−ｐｈａｓｅｔｏ２−ｐｈａｓｅ）変換装置とされる時、第１ルックアップテーブル、第２ルックアップテーブル、第３ルックアップテーブルの内容値は以下のようになる。

このほか、マルチプレクサ２０、２２、２６、２８、３２の設定値はそれぞれ１、１、１、１、及び１とされ、太い電線は作用を有する配線、細い電線は無作用の配線を示し、これは図１０に示されるようであり、その順序図は図１１に示されるようであり、その運転方式は２フェースツー４フェース変換装置（ｃｏｎｖｅｒｔｅｒ２ｐ−４ｐ）の過程と相似であるため説明は省略する。

・条件変換装置（ｃｏｎｄｉｔｉｏｎｃｏｎｖｅｒｔｅｒ）
条件変換装置の機能は条件式、例えば、ＡがＢより大きいか否かの条件式（１ＦＡ＞Ｂ）の判断にあり、図１２に示されるように、条件判断の時、ホスト側装置５２（２フェースプロトコル使用）がｃｈｅｃｋ信号（高電圧準位信号）を複合ロジックブロック５０（ロジックブロック８とロジックブロック１０で構成）に出力し、複合ロジックブロック５０が出力信号Ｒｅｑ４ｐ（高電圧準位信号）をレジスタＡとレジスタＢ（４フェースプロトコル使用）に出力し、レジスタＡとレジスタＢの値は比較回路５４に送られる。比較回路５４はレジスタ５４１（保存値はＡ）、レジスタ５４２（保存値はＢ）、比較器５４３、及びＯＲゲート５４４を具えている。Ｒｅｑ４ｐが高電圧準位信号の時、比較回路５４はレジスタ５４１とレジスタ５４２の値を比較器５４３に送る。比較器５４３は三つの出力ポートを具え、それぞれＡ＞Ｂ、Ａ＝Ｂ、Ａ＜Ｂの三種類の結果を表示する。我々はＡ＞Ｂポートの出力信号より得られるＴ４ｐ信号を複合ロジックブロック５０に伝送し、複合ロジックブロック５０より更にＴ２ｐ信号をホスト装置５２に伝送し、Ａ＝ＢポートとＡ＜Ｂポートの信号をＯＲゲート５４４で演算後に得られるＦ４ｐ信号を複合ロジックブロック５０に送る。ゆえに、もし比較結果がＡ＞ＢであればＴ４ｐ信号（高電圧準位信号）を出力し、もし比較結果がＡ＝Ｂ又はＡ＜Ｂであれば、Ｆ４ｐ信号（高電圧準位信号）を出力する。

複合ロジックブロック５０がＴ４ｐ或いはＦ４ｐの高電圧準位信号を受け取る時、Ｒｅｑ４ｐの出力信号は調整されて低準位信号とされ、ゆえにレジスタＡとレジスタＢが比較回路５４に出力する値は出力値がない状態に結束変成する。比較回路５４は比較すべき入力値がなく、即ち比較結果はＡ＞Ｂ、Ａ＝Ｂ、Ａ＜Ｂポートを全てクリアし低準位信号出力となす。

この時、複合ロジックブロック５０がＴ４ｐが高準位から低準位入力信号に変成したことを検出すれば、Ｔ２ｐの信号準位を改変してホスト装置５２に出力する。もしＦ４ｐが高準位から低準位入力信号に変成したことを検出すれば、Ｆ２ｐ信号の信号準位を改変しホスト装置５２に出力する。

図１３に示されるように、複合ロジックブロック５０はロジックブロック８とロジックブロック１０で構成され、ロジックブロック８とロジックブロック１０は同じ装置とされ、異なるところは第１ルックアップテーブル、第２ルックアップテーブル及び第３ルックアップテーブルの内容及び配線である。そのうち、ロジックブロック８の第１ルックアップテーブル、第２ルックアップテーブル、及び第３ルックアップテーブルの内容値は以下のとおりである。

ロジックブロック１０の第１ルックアップテーブル、第２ルックアップテーブル、及び第３ルックアップテーブルの内容値は以下のとおりである。

その順序図は図１４に示されるとおりであり、第２０ミリ秒の時、ロジックブロック８の３アドレスプログラマブルブロック１２の出力は０（ルックアップテーブルの対応するアドレスは０）、３アドレスプログラマブルブロック１４の出力は０（ルックアップテーブルの対応するアドレスは０）、２アドレスプログラマブルブロック１６の出力は１（ルックアップテーブルの対応するアドレスは２）となる。ロジックブロック１０の３アドレスプログラマブルブロック１２の出力は０（ルックアップテーブルの対応するアドレスは０）、３アドレスプログラマブルブロック１４の出力は０（ルックアップテーブルの対応するアドレスは０）、２アドレスプログラマブルブロック１６の出力は１（ルックアップテーブルの対応するアドレスは２）とされ、ゆえにＲｅｑ４ｐ信号は１となる（第２１ミリ秒の時に反応）。

第２２ミリ秒の時、Ｔ４ｐ信号は１で、ゆえにロジックブロック８の３アドレスプログラマブルブロック１２の出力は１（ルックアップテーブルの対応するアドレスが１から３に変更される）、３アドレスプログラマブルブロック１４の出力は０（ルックアップテーブルの対応するアドレスが１から３に変更される）、２アドレスプログラマブルブロック１６の出力は０（ルックアップテーブルの対応するアドレスは３）となる。ロジックブロック１０の３アドレスプログラマブルブロック１２の出力は０（ルックアップテーブルの対応するアドレスは０）、３アドレスプログラマブルブロック１４の出力は０（ルックアップテーブルの対応するアドレスは０）、２アドレスプログラマブルブロック１６の出力は０（ルックアップテーブルの対応するアドレスは０）で、ゆえにＲｅｑ４ｐ信号は０となる（第２３ミリ秒の時に反応）。

第２６ミリ秒の時、Ｔ４ｐ信号は０で、ゆえに、ロジックブロック８の３アドレスプログラマブルブロック１２の出力は１（ルックアップテーブルの対応するアドレスが２から６に変更）、３アドレスプログラマブルブロック１４の出力は１（ルックアップテーブルの対応するアドレスが２から６に変更）で、ゆえにＴ４ｐ信号は１となり、２アドレスプログラマブルブロック１６の出力は０となる（ルックアップテーブルの対応するアドレスは３）。

第３０ミリ秒の時、ｃｈｅｃｋ信号は０で、ゆえにロジックブロック８の３アドレスプログラマブルブロック１２の出力は１（ルックアップテーブルの対応するアドレスは６）、３アドレスプログラマブルブロック１４の出力は１（ルックアップテーブルの対応するアドレスは６）となり、２アドレスプログラマブルブロック１６の出力は１（ルックアップテーブルの対応するアドレスは１）となる。ロジックブロック１０の３アドレスプログラマブルブロック１２の出力は０（ルックアップテーブルの対応するアドレスは０）、３アドレスプログラマブルブロック１４の出力は０（ルックアップテーブルの対応するアドレスは０）で、２アドレスプログラマブルブロック１６の出力は１（ルックアップテーブルの対応するアドレスは２）で、ゆえに、Ｒｅｑ４ｐ信号は１となる（第３１ミリ秒の時に反応）。

第３２ミリ秒の時、Ｔ４ｐ信号は１で、ゆえにロジックブロック８の３アドレスプログラマブルブロック１２の出力は０（ルックアップテーブルの対応するアドレスが７から５に変更される）、３アドレスプログラマブルブロック１４の出力が１（ルックアップテーブルの対応するアドレスが７から５に変更される）、２アドレスプログラマブルブロック１６の出力は０（ルックアップテーブルの対応するアドレスは０）となる。ロジックブロック１０の３アドレスプログラマブルブロック１２の出力は０（ルックアップテーブルの対応するアドレスは０）、３アドレスプログラマブルブロック１４の出力は０（ルックアップテーブルの対応するアドレスは０）、２アドレスプログラマブルブロック１６の出力は０（ルックアップテーブルの対応するアドレスは０）で、ゆえにＲｅｑ４ｐ信号は０となる（第２３ミリ秒の時に反応）。

第３６ミリ秒の時、Ｔ４ｐは０で、ゆえにロジックブロック８の３アドレスプログラマブルブロック１２の出力は０（ルックアップテーブルの対応するアドレスが４から０に変更）、３アドレスプログラマブルブロック１４の出力は０（ルックアップテーブルの対応するアドレスが４から０に変更）で、ゆえにＴ２ｐ信号は０となり、２アドレスプログラマブルブロック１６の出力は０（ルックアップテーブルの対応するアドレスは０）となる。以下もこれにより類推されるとおりであり、説明は省略する。これから分かるように、複合ロジックブロック５０はルックアップテーブルを改修することで条件変換装置の機能を提供する。

総合すると、ロジックブロック１０の第１ルックアップテーブル、第２ルックアップテーブル、第３ルックアップテーブルの内容、及び、マルチプレクサ２０、２２、２６、２８、３２の設定値を改変することで、ロジックブロック１０が使用者の必要な特定機能回路を提供する。当然、二つ以上のロジックブロック１０を結合して、例えば複合ロジックブロック５０とすることで、機能が比較的複雑な特定機能回路を提供でき、ゆえにロジックブロック１０が本発明の目的を達成する。

以上の実施例は本発明の説明のために例示したものに過ぎず、本発明の請求範囲を限定するものではない。

本発明のプログラマブルロジックブロックの表示図である。本発明の３アドレスプログラマブルブロックの表示図である。本発明のトグル（ｔｏｇｇｌｅ）装置機能を具えたロジックブロックの表示図である。図３のロジックブロックの順序図である。本発明の二つのミュラーＣ装置機能を具えたロジックブロックの表示図である。図５のロジックブロックの順序図である。本発明の２フェースプロトコル装置と４フェースプロトコル装置の連結関係表示図である。本発明の２フェースツー４フェース変換装置（ｃｏｎｖｅｒｔｅｒ２ｐ−４ｐ）装置機能を具えたロジックブロックの表示図である。図８のロジックブロックの順序図である。本発明の４フェースツー２フェース変換装置（ｃｏｎｖｅｒｔｅｒ４ｐ−２ｐ）装置機能を具えたロジックブロックの表示図である。図１０のロジックブロックの順序図である。本発明の複合ロジックブロックとホスト装置及び比較器の連結関係表示図である。本発明の条件変換機能を具えた複合ロジックブロックの表示図である。図１３の複合ロジックブロックの順序図である。

符号の説明

１０ロジックブロック
１２、１４３アドレスプログラマブルブロック
１６２アドレスプログラマブルブロック
１８インバータ
２０、２２、２６、２８、３２、１２２マルチプレクサ
２４、３０、３４ＡＮＤゲート
４２２フェースプロトコル装置
４４４フェースプロトコル装置
５０複合ロジックブロック
５２ホスト装置
５４比較器
１２０メモリユニット
５４１レジスタ
５４２レジスタ
５４３比較器
５４４ＯＲゲート

Claims

所定のロジック処理機能を提供し並びに少なくとも一つの外部入力信号を入力して該所定のロジック処理を実行し並びに少なくとも一つの外部出力信号を出力するプログラマブルロジックブロックであり、該プログラマブルロジックブロックは、
内部にそれぞれ第１ルックアップテーブルを保存し並びにその受信する少なくとも一つの第１入力信号に基づき第１出力信号を出力する少なくとも一つのプログラマブルブロックと、
内部に第２ルックアップテーブルを保存し、並びにその受信する少なくとも一つの第２入力信号に基づき第２出力信号を出力する第２プログラマブルブロックと、
そのうち一つの外部入力信号を入力し並びに逆方向外部入力信号を出力するインバータと、
それぞれ該逆方向外部入力信号と該第１出力信号を入力し並びにそのうち一つの外部出力信号を出力する少なくとも一つの第１ロジックＡＮＤゲートと、
そのうち一つの外部入力信号とそのうち一つの外部出力信号を入力し、並びに第１設定信号に基づきそのうち一つの第１入力信号を出力する少なくとも一つの第１マルチプレクサと、
そのうち一つの外部入力信号とそのうち一つの外部出力信号を入力し、並びに第２設定信号に基づきそのうち一つの第２入力信号を出力する第２マルチプレクサと、
該逆方向外部入力信号と該第２出力信号を入力し、並びにそのうち一つの外部出力信号を出力する第２ロジックＡＮＤゲートと、
を具え、そのうち一つの外部入力信号はそのうち一つの第１入力信号とされ、そのうち一つの外部出力信号はそのうち一つの第２入力信号とされることを特徴とする、プログラマブルロジックブロック。
請求項１記載のプログラマブルロジックブロックにおいて、ロジックブロックは第１ルックアップテーブル及び第２ルックアップテーブルの設定により所定のロジック処理機能を提供することを特徴とする、プログラマブルロジックブロック。
請求項２記載のプログラマブルロジックブロックにおいて、ロジックブロックが第１設定信号及び第２設定信号の設定により所定のロジック処理機能を提供することを特徴とする、プログラマブルロジックブロック。
請求項３記載のプログラマブルロジックブロックにおいて、ロジックブロックが内部配線の接続により所定のロジック処理機能を提供することを特徴とする、プログラマブルロジックブロック。
請求項１記載のプログラマブルロジックブロックにおいて、第１プログラマブルブロックがマルチプレクサを具え、このマルチプレクサが第１ルックアップテーブル中より少なくとも一つ第１入力信号に対応する第１出力信号を出力することを特徴とする、プログラマブルロジックブロック。
請求項５記載のプログラマブルロジックブロックにおいて、第１プログラマブルブロックが一つの３アドレスプログラマブルブロックとされたことを特徴とする、プログラマブルロジックブロック。
請求項１記載のプログラマブルロジックブロックにおいて、第２プログラマブルブロックがマルチプレクサを具え、このマルチプレクサが第２ルックアップテーブル中より少なくとも一つ第２入力信号に対応する第２出力信号を出力することを特徴とする、プログラマブルロジックブロック。
請求項７記載のプログラマブルロジックブロックにおいて、第２プログラマブルブロックが一つの２アドレスプログラマブルブロックとされたことを特徴とする、プログラマブルロジックブロック。
請求項１記載のプログラマブルロジックブロックにおいて、第１ルックアップテーブルと第２ルックアップテーブルがメモリに保存されたことを特徴とする、プログラマブルロジックブロック。
請求項９記載のプログラマブルロジックブロックにおいて、メモリがＳＲＡＭとされたことを特徴とする、プログラマブルロジックブロック。
請求項９記載のプログラマブルロジックブロックにおいて、メモリがフラッシュメモリとされたことを特徴とする、プログラマブルロジックブロック。
請求項１記載のプログラマブルロジックブロックにおいて、ロジックブロックがトグル（Ｔｏｇｇｌｅ）機能を具えた装置とされたことを特徴とする、プログラマブルロジックブロック。
請求項１記載のプログラマブルロジックブロックにおいて、ロジックブロックが二つの独立したミュラーＣ装置の機能を具えた装置とされたことを特徴とする、プログラマブルロジックブロック。
請求項１記載のプログラマブルロジックブロックにおいて、ロジックブロックが２フェースツー４フェース変換装置（ｃｏｎｖｅｒｔｅｒ２ｐ−４ｐ）機能を具えた装置とされたことを特徴とする、プログラマブルロジックブロック。
請求項１記載のプログラマブルロジックブロックにおいて、ロジックブロックが４フェースツー２フェース変換装置（ｃｏｎｖｅｒｔｅｒ４ｐ−２ｐ）機能を具えた装置とされたことを特徴とする、プログラマブルロジックブロック。
請求項１記載のプログラマブルロジックブロックにおいて、二つのロジックブロックが接続されて条件変換機能を具えた装置とされたことを特徴とする、プログラマブルロジックブロック。
請求項１記載のプログラマブルロジックブロックにおいて、該プログラマブルロジックブロックが非同期電子装置とされたことを特徴とする、プログラマブルロジックブロック。