JP2005529429A - イベント制御方法およびイベント制御システム - Google Patents

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Abstract

本発明は、マルチマスタ設定が可能なデータバス（５０）を介してメモリユニ
ット群および周辺機器群に連結された中枢ユニットを含む標準的な計算機システムにおけ
るイベント群制御方法であって、イベント群を受信するステップと、前記イベント群に時
刻を付与するとともに、当該イベント群を格納するステップと、受信したそれぞれのイベ
ントに少なくとも１つの適したアクションを割り当てるステップと、前記受信したイベン
トに応じたアクションを実行するステップとを含み、上述の制御ステップ群が、前記デー
タバス（５０）に連結されるとともに前記標準的な計算機システム内に組み込まれた独立
制御モジュール（６０）中の制御ユニット（７０）によって、前記中枢ユニットにアクセ
スすることなしに、リアルタイムに遂行されることを特徴とするイベント群制御方法に関
する。

Description

本発明は、マルチマスタ設定が可能なデータバスによってメモリユニットおよび周辺機
器に連結された中枢ユニットを含む標準的な計算機システムにおけるイベント群の制御に
関する。
特定のプロセスの制御では、リアルタイムで、あるいは１マイクロ秒（μｓ）オーダー
の非常に短いタイムスケールで、パラメータを検知したり適切な指示コマンドを送信した
りする必要がある。航空宇宙の分野や特定の産業のプロセス制御において、このような事
態に遭遇する。
リアルタイム制御システムとして、プログラム可能なロジックコントローラを用いたも
のがある。このようなロジックコントローラには、処理能力が限られているという欠点が
ある。また、より重大な欠点として、標準的な計算機ネットワークへの結合が想定されて
いないロジックコントローラを用いることを特徴としているので、標準的な計算機ネット
ワークとの間に互換性がないことがあげられる。
さらに、高速のデータバス群あるいはコミュニケーションチャネル群（例えばＰＣＩバ
ス）とともに用いられ、また、マルチタスクのオペレーティングシステム（例えばＷｉｎ
ｄｏｗｓ ＮＴ）によって制御される、例えばマイクロコンピュータのような標準的な計
算機システムの場合には、計算機システム内部の種々のユニットをリアルタイムに制御す
ることができない。
図１３は、１０ＭＨｚのクロック（図示せず）によって制御される中枢ユニット１０と
、例えば、メモリユニット２０と、周辺機器３０、４０と、情報の処理に必要なソフトウ
ェア環境（オペレーティングシステム）とを含んだ標準的な計算機システムを表す概念図
である。中枢ユニット１０は、制御作業を司っており、算術演算や論理演算を行う。メモ
リユニット２０は、ランダムアクセスメモリ２１とリードオンリーメモリ２３とを含んで
おり、周辺機器は、入力および出力インターフェイスを含んでいる。この計算機システム
の種々のユニット群間での、データ、アドレス群、制御シグナル群および同期シグナル群
のやりとりは、データバス５０を介して行われる。
上記のような“リアルタイム”のオペレーティングシステムを備えた標準的な計算機シ
ステムでは、データバス５０を介して送られてくる不連続なシグナル群あるいはデータを
、速く、かつ正確に処理することができない。このようなオペレーティングシステムは、
１ミリ秒（ｍｓ）のオーダーの反応時間で、中枢ユニットとその他のユニットとのダイア
ローグのみを司っているため、航空宇宙の分野で遭遇するような重要かつ非常に繊細なパ
ラメータを含んだ処理には適していない。
本発明は、上記の欠点を解決するとともに、マルチマスタ設定可能なデータバスを介し
てメモリユニット群と周辺機器群とに連結された中枢ユニットを含む標準的な計算機シス
テムにおける、イベント群制御方法を提供することを目的とする。
イベント群を受信するステップと、前記イベント群に時刻を付与するとともに、当該イ
ベント群を格納するステップと、受信したそれぞれのイベントに少なくとも１つの適した
アクションを割り当てるステップと、前記受信したイベントに応じたアクションを実行す
るステップとを含み、上述の制御ステップ群が、前記データバスに連結されるとともに前
記標準的な計算機システム内に組み込まれた独立制御モジュール中の制御ユニットによっ
て、前記中枢ユニットにアクセスすることなしに、リアルタイムに遂行されるイベント群
制御方法とする。
これにより、付加的な制御モジュールをただ１つ組み込むだけで、標準的な計算機シス
テムをリアルタイムシステムへと転換することができる。
受信されたそれぞれのイベントを、前記制御ユニットに関連付けられた第１メモリ内に
格納してもよく、また、前記リアルタイム制御のタイムスケールを１マイクロ秒オーダー
としてもよい。
前記独立制御モジュールは、ブリッジによって前記中枢ユニットから隔離されているこ
とが好ましい。
実行される前記アクションを、前記制御ユニットに関連付けられたアクションテーブル
から読み出してもよく、また、前記データバスを介してあらかじめプログラムしておいて
もよい。
前記制御ユニットによって受信されるイベント群に、さらに、１００ナノ秒のオーダー
の精度で時刻を付与するとともに、当該イベント群を格納およびモニタするための前記デ
ータバスを介した当該イベント群の読み出しが可能であるように、当該イベント群を前記
制御ユニットに関連付けられた第２メモリ内に格納してもよい。
前記制御モジュールの内部のクロックレジスタ、前記制御モジュールに近接して設けら
れたユニット、または、前記計算機システムの外部に設けられた装置によって、前記制御
ユニットによって受信されるイベント群を発生させてもよい。
前記制御ユニットによって受信されるイベント群を、前記計算機システムの内部クロッ
クの周波数に同期させてもよい。
本発明の実施形態の１つとして、外部装置から受信されるイベント群が、フィルターを
介して干渉が除去されていてもよい。
１つのイベントを１つのアクションに関連付けられない場合には、前記制御ユニットに
よって、割込みを発生させることが好ましい。
本発明の別の目的は、マルチマスタ設定が可能なデータバスを介してメモリユニット群
および周辺機器群に連結された中枢ユニットを含む標準的な計算機システムに組み込まれ
たイベント制御モジュールであって、インターフェイスおよび前記データバスを介して前
記中枢ユニットに連結され、前記中枢ユニットによる介入なしにリアルタイムでイベント
群を受信および処理する独立制御ユニットと、これらのイベント群が前記制御ユニットの
内部の第１メモリ内に格納される前に、それぞれに時刻を付与するスタンピングクロック
と、あらかじめプログラムされたアクションテーブルを有し、前記制御ユニットに関連付
けられているとともに、受信したイベントに適切なアクションを割り当てるランダムアク
セスメモリとを含むイベント制御モジュールを提供することにある。
前記データバスを、ＰＣＩバス、ＶＭＥバス、コンパクトＰＣＴバスおよびＵＳＢバス
からなる群から選択される１つの標準的なバスとしてもよい。
本発明の実施形態の１つとして、前記制御ユニットの内部に、前記データバスを介して
読み出すためのイベント群を格納する第２メモリをさらに設けた制御モジュールとしても
よい。
前記第１メモリおよび第２メモリをＦＩＦＯタイプとし、また、前記アクションテーブ
ルを含む前記ランダムアクセスメモリをダブルポートＲＡＭとすることが好ましい。
図１は、標準的な計算機システムに組み込まれた本発明のイベント制御モジュール６０
を示す概念図である。この制御モジュール６０は、マルチマスタ設定あるいはマルチプロ
セッサ設定が可能なデータバス５０を介して中枢ユニット１０に連結されており、中枢ユ
ニット１０から分離および独立した処理が可能である。ここにおいて、データバス５０と
しては、標準的なＰＣＩ、ＶＭＥ、コンパクトＰＣＩまたはＵＳＢバスを用いる。このよ
うな制御モジュール６０を組み込むことにより、標準的な計算機システムをリアルタイム
の計算機システムに転換することができる。
図２は、標準的な計算機システムにＰＣＩデータバス５０に基づくアーキテクチャーと
ともに組み込まれた、イベント制御モジュール６０の一例を示す図である。このＰＣＩバ
スは、データ、アドレスおよび信号の多重送信を補助するとともに、マルチマスタ設定が
可能な同期性バスである。さらに、このＰＣＩバスは、インターコネクション、および、
ゲートウェイあるいはブリッジの使用を認証することができる。この図は、それぞれブリ
ッジ５５、５６、５７を介してカスケード内に組み込まれた、メモリユニット２０、周辺
機器３０、４０、および制御モジュール６０を示している。これらのブリッジ群は、中枢
ユニットのダイアローグに関与しないユニット群へのフィルターとして作用する。これに
より、制御ユニット６０が他の電子ユニット群とダイアローグ中である場合に、ブリッジ
５７によって、中枢ユニット１０からの制御ユニット６０の隔離を改善することができる
。
図３は、図１および図２で示されるイベント制御モジュール６０について、さらに詳し
く示す図である。このモジュールは、例えば３３メガヘルツ（ＭＨｚ）の周波数の同期ク
ロックによってコントロールされる制御ユニット７０を含んでいる。制御ユニット７０は
イベント群８０を受信するとともに、これらに対応するアクション９０を、リアルタイム
に、かつ中枢ユニットを介入させずに実行する。それぞれの受信したイベントには、それ
ぞれ少なくとも１つの適切なアクションが割り当てられる。この目的のために、制御ユニ
ット７０は、読み出しモードおよび書き込みモードでのアクセスが可能なランダムアクセ
スメモリ６１、例えばダブルポートＲＡＭタイプへと連結されている。勿論、制御ユニッ
ト７０は、データバス５０とともにデータの交換を促進する標準的なインターフェイス６
３を介して、データバス５０に連結される。さらに、図では示していないが、この制御モ
ジュール６０は、複数のクロックレジスタあるいは内部カウンタを備えている。このクロ
ックレジスタあるいは内部カウンタは、制御ユニット７０あるいはインターフェイス６３
に組み込まれていてもよい。例えば、この制御モジュール６０は、１ミリ秒のタイムスケ
ールで動作する２０ビットのクロックレジスタを１６個備えていてもよい。
イベント８０は、通常、それぞれのイベントを同定するトリガー信号によって、また時
には、ベクトルあるいはポインターにより、対応するアクションまたは実行されるアクシ
ョン群のアドレスが制御ユニット７０へと提示されることにより定義される。
この制御ユニット７０は、さらに、例えば１０ＭＨｚの周波数で作動し、１００ナノ秒
の精度でイベント８０に時刻を付与することができる時刻付与クロック７１を備えている
。
この時刻付与クロック７１は、１６ビットの第１レジスタと３２ビットの第２レジスタ
とを含んでいてもよい。第１レジスタは、１ミリ秒のタイムスケールで中間のタイムベー
スを供するとともに、それを用いて、２32×１０-3秒（すなわち４．３×１０6秒）以内
にイベント８０に時刻を付与できるように、第２レジスタに刻時を施す。
さらに、この制御ユニット７０は、受信したイベント群８０を格納するために、第１メ
モリ７３および第２メモリ７４に関連付けられていてもよい。この第１メモリ７３および
第２メモリ７４は、制御ユニット７０の内部にあることが好ましい。
例えば、この第１メモリ７３を、発生順に処理できるようにしてイベント群を格納する
ため、１６ビット毎に２５６の単語が含まれる“ｆｉｒｓｔ ｉｎ ｆｉｒｓｔ ｏｕｔ
”（ＦＩＦＯ）タイプとしてもよい。
第２メモリ７４は、独立してアクセス可能な２つのＦＩＦＯメモリ領域を含んでいても
よい。第１のメモリ領域は、ミリ秒での付与時刻を格納するものであり、第２のメモリ領
域は、イベント群を格納するためのものである。
この第１のメモリ領域（ミリ秒）は、例えばイベントのミリ秒での到着時刻を表す、２
５６の単語を３２ビット毎に含んでいる。第２のメモリ領域（イベント群）は、２５６の
単語を３２ビット毎に含んでおり、例えば、８以上のビットがイベントの起源を表し、そ
の隣の８ビットがイベントを生み出すベクトルを表し、そして１６以下のビットが１００
〜９９９ナノ秒の時刻を表す。
本発明では、ランダムアクセスメモリ６２が、イベントの作用としてのアクションを定
義する単語を格納するためのアクションテーブルを有している。図４は、このアクション
テーブルにおける、３２ビットの単語６１０の種々の分割片を示す一例である。８以上の
ビットが、イベントに関連付けられた入力ベクトル６１１に対応し、その隣の３ビットが
アクション６１２に対応し、その隣の８ビットが、これに続く５ビットの補数６１４とし
てのアクションに関連付けられた出力ベクトル６１３に対応し、その隣の４ビットが出力
信号６１５に対応し、最後の４以下のビットがクロックレジスタナンバー６１６に対応し
ている。
なお、このアクションテーブルは、イベント群の処理が開始されるまでに、データバス
５０を介して認証されたり、書き込まれたりするとともに、当該データバスを介していつ
でも読み出すことができる。
次に、本発明のイベント制御方法について、図３に加えて、図５〜８を参照しながら説
明する。
図５は、イベント検出、処理および観測の各フェーズを備えた、一般的なイベント制御
処理を示すフローチャートである。
ステップ１００では、この計算機システムの外部から伝達されるトリガー信号によって
、あるいは、データバス５０を介して書き込まれる、制御ユニット７０に近接して設けら
れたユニット、または、制御モジュール６０の内部に設けられたクロックレジスタに由来
したデータによって、イベント８０が報告される。
ステップ２００では、制御ユニット７０によってイベントが検出されるとともに、時刻
付与クロック７１によって１００ナノ秒オーダーの精度で時刻が付与される。受信された
イベントは、第１メモリ７３に格納される（ステップ２６０）とともに、到着時刻が付与
されて第２メモリ７４に格納される（ステップ２７０）。
ステップ３００では、第１内部メモリ７３に格納されたイベントが同期的に処理される
。その後、ステップ３４０において、ランダムアクセスメモリ６１内のアクションテーブ
ルが読み込まれた上で、アクションが実行される。このアクションには、クロックレジス
タ、データバス、信号発信器、あるいは入出力インターフェイスに対するアドレスを付し
てもよい。
原則として、リアルタイムなイベント制御のタイムスケールは、約１マイクロ秒よりも
短いか、これに等しい。例えば、１０ＭＨｚの時刻付与クロックの２つのサイクル、すな
わち２００ナノ秒に対応したイベントへの時刻付与および格納の発生。ダブルポートのラ
ンダムアクセスメモリ６１から、３３ＭＨｚの同期クロックの１０サイクル、すなわち３
０３ナノ秒に対応するアクションの検索。３３ＭＨｚの同期クロックの２サイクル、すな
わち６０．６ナノ秒に対応した処理の準備。マスタモードＰＣＩバスアーキテクチャの場
合における、３３ＭＨｚの同期クロックの５サイクル、すなわち１５１．５ナノ秒に対応
したアクションの実行。これらをまとめると、この例では、全体の反応時間が７１５．１
ナノ秒、すなわち１マイクロ秒未満となる。
ステップ４００では、図中（ステップ４５０）で示すように、標準的な計算機システム
のソフトウェア環境により、イベント群が、データバス５０を介して第２内部メモリ７４
に格納される。これにより、これらのイベント群をモニタおよびトレースすることができ
る。
図６は、イベント検出処理についてさらに詳しく示す図である。受信されたイベントは
、独立的に、内部トリガー信号（ステップ１１０）、外部トリガー信号（ステップ１２０
）、データバスからもたらされる関連付けられたベクトルに伴うトリガー信号（ステップ
１３０）、あるいは、関連付けられたベクトルに伴う外部トリガー信号（ステップ１４０
）となる。なお、同時に発生した異なるイベント間におけるいかなる競合も、例えばラン
ダム方式によって消滅することになる。
内部トリガー信号（ステップ１１０）は、制御モジュール６０の内部のクロックレジス
タに由来させてもよく、また、あらかじめプログラムされた時間間隔で信号をトリガーさ
せてもよい。周期的かつ決定論的にデータを伝送するコマンドを制御ユニット７０から送
信させるには、これらの時間間隔を規則的にすればよい。クロックレジスタの動き出しあ
るいは停止は、この制御ユニットに決定させてもよい。また、クロックレジスタを自動制
御式としてもよい。
なお、内部クロックレジスタからの信号は同期しているため、この処理によって、信号
受信後のステップ２５０が直接的に促進される。
さらに、ステップ２５０の前にあるステップ２２１、２３１および２４１のそれぞれで
は、ステップ１２０、１３０および１４０で受信されたイベント群が、計算機システムの
内部クロックの周波数に再同期される。この再同期の周波数としては、例えば１０ＭＨｚ
のオーダーがあげられる。
その次のステップ２５０では、時刻付与クロック７１によって受信されたそれぞれのイ
ベントに、１００ナノ秒の精度で到着時刻が割り当てられる。
ステップ２５５では、制御ユニット７０によってイベント群が同定されるとともに、ま
ず、ベクトルを含まない外部信号に関連付けを施し、次に内部クロックレジスタからの信
号に関連付けるために、ベクトルが確保されることを意味する自動的なベクトル化が施さ
れる。その後、イベント群がステップ２６０および２７０に格納される。
ステップ２６０では、トリガー信号あるいは同定信号２６１に対応したデータと、関連
付けられたベクトル２６２に対応したデータとを含んだイベントが、第１内部メモリ７３
に格納される。
ステップ２７０では、トリガー信号あるいは同定信号２７１に対応したデータと、関連
付けられたベクトル２７２に対応したデータと、到着時刻２７３に対応したデータとを含
んだイベントが、第２内部メモリ７４に格納される。
なお、第１メモリ７３および／または第２メモリ７４に空きが無くなった場合には、制
御ユニット７０による割込が発生するとともに、検出された１以上のイベントについて起
こり得るロスを報告するために、データバス５０を介して中枢ユニット１０にこの割込が
送信される。ただし、中枢ユニットとリアルタイムにリンクするもののみが、割込の対象
となる。
図６で示されたものと異なる別の検出処理を図７で示す。ここでは、再同期ステップ２
２１および２４１の後であってステップ２５０に移行する前に、ステップ２２２および２
４２のそれぞれにおいて外部イベント群がフィルター処理される。その結果、図中で示す
ように近接して設けられている、周辺機器群からの干渉を除去するためのフィルター群に
よって、外部イベント群がフィルター処理され、セキュリティーが向上する。ただし、フ
ィルター処理をすることで、２〜３マイクロ秒のロスが生じて、全体の処理時間が長くな
ってしまうことはある。
図８は、イベント処理について、さらに詳しく示す図である。
第１内部メモリ７３に１以上のイベントが存在することによって、ステップ３１０にて
処理が開始される。
ステップ３２０では、第１内部メモリ７３に格納されたイベントに関連付けられたベク
トル群あるいは自動ベクトル群が順番に読み出される。
続いて、ステップ３３０において、最初に受信されたイベントに関連付けられたベクト
ルが、アクションテーブル中で照会される。実行すべきアクションがないことをベクトル
が示す場合には、処理が開始ステップ３１０に差し戻される。ベクトルがアクションテー
ブル中に発見されない場合には、割込が発生するとともに、処理が開始ステップ３１０に
差し戻される。他方、ベクトルが発見された場合は、関連付けられたアクションあるいは
アクション群がステップ３４０において実行される。
これにより、通常の動作状態、すなわち割込のない状態において、中枢ユニットを介入
させずにイベントを検出および処理することができる。この結果、イベントに対応するア
クションが、１マイクロ秒オーダーの非常に短い反応時間で実行される。
さらに、中枢ユニットによって、例えば、クロックレジスタを認証させたり、制御ユニ
ットを駆動させたりすることができる。ひとたび認証が完了すると、イベント制御に中枢
ユニットを介入させる必要がなくなるため、その他のタスクの処理に中枢ユニットを振り
向けることができる。
図９および１０は、内部クロックレジスタからのイベント制御の一例を示す図である。
図９は、データバス５０を介して、制御モジュール６０と、外部装置８７にデジタル接
続された、例えば１５５３型カードなどのデジタルインターフェイスユニット８５とに連
結された中枢ユニット１０を含む本発明の計算機システムの概念図である。この制御モジ
ュール６０は、さらに、“０”および“１”と番号付けされた２つのクロックレジスタ６
４および６５を含んでいる。勿論、クロックレジスタの個数を２つに限るものではない。
最初に、データバス５０を介して、中枢ユニット１０がクロックレジスタ６４および６
５（“０”および“１”）を１００ミリ秒で認証し、制御モジュール６０の制御ユニット
７０を駆動するとともに、デジタルインターフェイスユニット８５を認証する。
“０”と番号付けされたクロックレジスタ６４のカウントが最後まで進むと、イベント
“Ｅ０”が発生して、まずレジスタ“０”が停止し、その後、“１”と番号付けされた第
２のクロックレジスタ６５が駆動する。続いて、制御ユニット７０が、例えばデータ“５
５”を、データバス５０を介してデジタルインターフェイスユニット８５へと書き込み、
外部装置８７にデータが送信される。
上述した処理は、図１０で示すようなアクションテーブルによって暗号化されていても
よい。
その第１行目は、“０”と番号付けされたクロックレジスタ６４を停止させる、入力ベ
クトル６１１“Ｅ０＝１１１０００００”とアクション６１２“０１０”を示している。
第２行目は、“１”と番号付けされたクロックレジスタ６５を駆動させる、アクション
６１２“０１１”を示している。
第３行目は、出力信号６１５“００００”によって示されるデジタルインターフェイス
ユニット８５のレジスタ“アドレス１”が有するアドレスで、出力ベクトル６１２“５５
”が補数６１４“０００００”とともに書き込まれることによって実行される、データバ
ス５０を介した書き込み処理を示すアクション６１２“０００”である。
その次の行は、入力ベクトル６１１“Ｅ０”に対して実行されるアクションがもうない
ことを制御ユニット７０に提示する、入力ベクトル６１１“ＦＦ＝１１１１１１１１”を
含んでいる。
図１１および１２は、外部イベントの処理の一例を示す図である。この例は、あらかじ
め設定された外部装置の閾値電圧をモニタすることに関するものである。
図１１は、中枢ユニット１０と、制御システム６０と、アナログ捕捉ユニット８９と、
例えば１５５３型カードのようなデジタルインターフェイスユニット８５とを含む、本発
明の計算機モジュールの概念図である。それぞれのユニット群は、データバス５０を介し
て相互に連結されている。アナログ捕捉ユニット８９およびデジタルインターフェイスユ
ニット８５は、外部装置８７と導通する。デジタルインターフェイスユニット８５を介し
たデジタル結合は外部装置８７から制御モジュール６０への結合のみであり、外部装置８
７の電圧はアナログ捕捉ユニット８９によってモニタされる。
中枢ユニット１０は、制御モジュール６０の制御ユニット７０を駆動し、装置８７を駆
動させるメッセージの送信をデジタルインターフェイスユニット８５に要求し、最終的に
、外部装置８７の電圧モニタの開始をアナログ捕捉ユニット８９に要求する（矢印８８）
。このような時間進行により、中枢ユニット１０を介入させずにイベントを制御すること
ができる。
装置８７の電圧が所定の閾値に達すると、アナログ捕捉ユニット８９によって、トリガ
ー信号、および、例えばベクトル“１１”のような制御ユニット７０に送信される関連付
けられたベクトル（矢印８２）が生み出される。他方、制御ユニット７０によって、アク
ションテーブルをスキャンするとともにデジタルインターフェイスユニット８５に、例え
ばデータ“２２”のようなデータが書き込まれる。ベクトル“２２”を受信すると、デジ
タルインターフェイスユニット８５によって、電圧を安定させるためのコマンドが外部装
置８７に送信される（矢印９２）。
上述した処理は、図１２で示すようなアクションテーブルによって暗号化されていても
よい。
データバス５０を介した書き込み処理を示す入力ベクトル６１１“１１”とアクション
６１２“０００”とに伴うイベントの受信は、出力信号６１５“００００”で示されるデ
ジタルインターフェイスユニット８５のレジスタ“アドレス１”が有するアドレスで、出
力ベクトル６１３“２２”が補数６１４“０００００”とともに書き込まれることによっ
て実行される。
その次の行は、入力ベクトル“Ｅ０”に対して実行されるアクションがもうないことを
制御ユニット７０に対して示す、入力ベクトル６１１“ＦＦ”を含んでいる。
本発明のイベント制御方法およびイベント制御システムにおける、その他の特徴および
利点について、以下の図面を参照しつつ、具体的にかつ非限定的な例示をしながら説明す
る。
図１は、標準的な計算機システムに組み込まれた本発明のイベント制御モジュールを示す概念図である。 図２は、ＰＣＩベースのアーキテクチャーを有する標準的な計算機システムに組み込まれた本発明のイベント制御モジュールを示す概念図である。 図３は、図１および２に示すイベント制御モジュールの詳細な構成を示す図である。 図４は、本発明のアクションテーブルに格納されている単語の種々の分割片を示す図である。 図５は、本発明のイベント制御方法における一般的な実行方法を示すフローチャートである。 図６は、図５のフローチャートと同様の検出方法を示すフローチャートである。 図７は、図６の変形例である。 図８は、図５のフローチャートと同様のイベント処理の過程を示すフローチャートである。 図９は、内部クロックレジスタに由来するイベントの制御の一例を示す図である。 図１０は、図９で示された例に対応するアクションテーブルに格納された単語群を示す図である。 図１１は、外部装置に由来するイベントの制御の一例を示す図である。 図１２は、図１１で示された例に対応するアクションテーブルに格納された単語群を示す図である。 図１３は、従来の技術にかかる計算機システムを示す概念図である。

Claims (17)

  1. マルチマスタ設定が可能なデータバス（５０）を介してメモリユニット群（２０）およ
    び周辺機器群（３０、４０）に連結された中枢ユニット（１０）を含む標準的な計算機シ
    ステムにおけるイベント群制御方法であって、
    イベント群を受信するステップと、前記イベント群に時刻を付与するとともに、当該イ
    ベント群を格納するステップと、受信したそれぞれのイベントに少なくとも１つの適した
    アクションを割り当てるステップと、前記受信したイベントに応じたアクションを実行す
    るステップとを含み、
    上述の制御ステップ群が、前記データバス（５０）に連結されるとともに前記標準的な
    計算機システム内に組み込まれた独立制御モジュール（６０）中の制御ユニット（７０）
    によって、前記中枢ユニット（１０）にアクセスすることなしに、リアルタイムに遂行さ
    れることを特徴とするイベント群制御方法。
  2. 受信したそれぞれのイベントを、前記制御ユニット（７０）に関連付けられた第１メモ
    リ（７３）内に格納することを特徴とする請求項１に記載のイベント群制御方法。
  3. リアルタイム制御のタイムスケールが１マイクロ秒オーダーであることを特徴とする請
    求項１または２に記載のイベント群制御方法。
  4. 前記独立制御モジュール（６０）が、ブリッジ（５７）によって前記中枢ユニット（１
    ０）から隔離されていることを特徴とする請求項１〜３のいずれか１項に記載のイベント
    群制御方法。
  5. 前記アクションが、前記制御ユニット（７０）に関連付けられたアクションテーブルか
    ら読み出されるとともに、前記データバス（５０）を介してあらかじめプログラムされて
    いることを特徴とする請求項１〜４のいずれか１項に記載のイベント群制御方法。
  6. 前記制御ユニット（７０）によって受信されるイベント群に１００ナノ秒のオーダーの
    精度で時刻を付与するとともに、当該イベント群を格納およびモニタするための前記デー
    タバス（５０）を介した当該イベント群の読み出しが可能であるように、当該イベント群
    を前記制御ユニット（７０）に関連付けられた第２メモリ（７４）内に格納することを特
    徴とする請求項１〜５のいずれか１項に記載のイベント群制御方法。
  7. 前記制御モジュール（６０）の内部のクロックレジスタ（６４、６５）により、前記制
    御ユニット（７０）が受信するイベント群を発生させることを特徴とする請求項１〜６の
    いずれか１項に記載のイベント群制御方法。
  8. 前記制御ユニット（７０）によって受信されるイベント群が、前記制御モジュール（６
    ０）に近接するユニット（８９）に由来することを特徴とする請求項１〜６のいずれか１
    項に記載のイベント群制御方法。
  9. 前記制御ユニット（７０）によって受信されるイベント群が、前記計算機システムの外
    部の装置（８７）に由来することを特徴とする請求項１〜６のいずれか１項に記載のイベ
    ント群制御方法。
  10. 前記制御ユニット（７０）によって受信されるイベント群が、前記計算機システムの内
    部クロックの周波数と同期していることを特徴とする請求項８または９のいずれか１項に
    記載のイベント群制御方法。
  11. 前記外部装置（８７）から受信されるイベント群が、フィルターを介して干渉が除去さ
    れていることを特徴とする請求項１〜９のいずれか１項に記載のイベント群制御方法。
  12. １つのイベントを１つのアクションに関連付けられない場合には、前記制御ユニット（
    ７０）が割込みを発生させることを特徴とする請求項１〜１１のいずれか１項に記載のイ
    ベント群制御方法。
  13. マルチマスタ設定が可能なデータバス（５０）を介してメモリユニット群（２０）およ
    び周辺機器群（３０、４０）に連結された中枢ユニット（１０）を含む標準的な計算機シ
    ステムに組み込まれたイベント制御モジュールであって、
    インターフェイス（６３）および前記データバス（５０）を介して前記中枢ユニット（
    １０）に連結され、前記中枢ユニット（１０）による介入なしにリアルタイムでイベント
    群を受信および処理する独立制御ユニット（７０）と、
    前記制御ユニット（７０）の内部の第１メモリ（７３）内に当該イベント群が格納され
    る前に、当該イベント群に時刻を付与する時刻付与クロック（７１）と、
    あらかじめプログラムされたアクションテーブルを有し、前記制御ユニット（７０）に
    関連付けられているとともに、受信したイベントに適切なアクションを割り当てるランダ
    ムアクセスメモリ（６１）とを含むことを特徴とするイベント制御モジュール。
  14. 前記データバス（５０）が、ＰＣＩバス、ＶＭＥバス、コンパクトＰＣＴバスおよびＵ
    ＳＢバスからなる群から選択される１つの標準的なバスであることを特徴とする請求項１
    ３に記載のイベント制御モジュール。
  15. 前記制御ユニット（７０）の内部に、さらに、前記データバス（５０）を介して読み出
    すためのイベント群を格納する第２メモリ（７４）が設けられていることを特徴とする請
    求項１３または１４のいずれか１項に記載のイベント制御モジュール。
  16. 前記第１メモリ（７３）および第２メモリ（７４）がＦＩＦＯタイプであることを特徴
    とする請求項１３〜１５のいずれか１項に記載のイベント制御モジュール。
  17. 前記アクションテーブルを有した前記ランダムアクセスメモリ（６１）が、ダブルポー
    トＲＡＭであることを特徴とする請求項１３に記載のイベント制御モジュール。
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