JP2005524325A - 送受信機用ディジタル自動利得制御 - Google Patents

Abstract

送受信機用の自動利得制御装置であって、効率的で迅速な利得の安定化を実現するために、可変利得部（１１０）の出力信号が所定の範囲内であるようにディジタルトポロジーを用いた自動利得制御装置である。可変利得部（１１０）の過剰利得を表すように入力信号が定期的に抽出されて記憶される。飽和特性を有する加算器（１５５）とラッチ（１５６）とをフィードバック素子として備える制御部（１５０）が、可変利得部が新たな利得設定に１クロック周期内に適合するように、新たな利得設定のための数値を生成させる。例えば、８４ｄＢの利得幅にわたる制御が可能で、最大３クロック周期の内で利得が安定する。

Description

本発明は、無線通信システムに用いられる方法および装置に関し、特に、無線ＬＡＮ（ＷＬＡＮ：Wireless Local Area Network）、携帯電話などによる無線データ伝送に用いる送受信機用の自動利得制御に関するものである。

近年、高い信頼性を安価に実現できる送受信機の開発に多大の努力が注がれている。これに関しては、送受信機をいかに高い集積度で製造できるかが重要な課題となる。直接放送衛星（ＤＢＳ）用の受信装置、ＷＬＡＮ装置といった多くの適用分野では、製造コストの理由から、集積度を高めることが非常に重要であるが、携帯電話や移動無線受信機といった適用分野では、消費電力を低減することが重要である。

送受信機のアーキテクチャとしては、現在、主要な２つの方式が市場を争っており、いわゆる直接変換方式が、集積度が高いことと消費電力を低減する可能性が高いことから、いわゆるスーパーヘテロダイン方式よりも好まれる傾向にある。スーパーヘテロダイン方式の受信機は、受信した無線周波数（ＲＦ）信号を、濾波、増幅などの処理により適した中間周波数（ＩＦ）信号へダウンコンバートする。スーパーヘテロダイン方式は既に確立された技術であり、信頼性の高い受信機の製造が可能である。しかし、スーパーヘテロダイン方式の機器の適切な動作に必要な高選択性のＩＦフィルタは、高品質のコンデンサやインダクタを必要とする。高品質のインダクタを半導体基板に実装するのは容易でないために、スーパーヘテロダイン方式で可能な集積度には限度がある。更に、比較的高い中間周波数で動作する増幅器では、所要の利得係数を得るために比較的高い駆動電流を必要とし、その結果、この種の増幅器の電力消費を、比較的低い中間周波数で動作する増幅器のレベルにまで低減することはできない。

直接変換方式の受信機では、ＲＦ信号が直流レベルへ、即ちＩＦ＝０へ、直接ダウンコンバートされるので、低ノイズ増幅器及び入力フィルタを除く必要なフィルタと増幅器とは、ベースバンド周波数で動作することになる。従って、必要なフィルタは、その他の回路のすべてあるいは殆どすべてを備えたチップに一体化され、同時に、実装された増幅器の電力消費はスーパーヘテロダイン方式のものよりも大幅に低減する。これらの利点にもかかわらず、直接変換式の機器には、例えば、局部発振器が着信したＲＦ信号と僅かにずれるといった原因で生じるオフセットドリフトが簡単に分離できず、ベースバンド信号の一部となってしまうという重大な欠点がある。

ベースバンド信号を得るために用いるアーキテクチャにかかわらず、受信機が適切に動作するには、環境条件や、携帯電話や携帯型コンピュータのように受信機の位置が頻繁に変化することによるＲＦ信号の強度の変化を考慮する必要がある。更に、多くの用途では、データ伝送の始まりを認識するためにＲＦ信号のバーストを検知することが必要となるが、一般に、ＲＦ信号のバーストを探索する間は受信機の感度が最大とする。しかし、ＲＦ信号のバーストが検知されたらすぐに、適切なレベルのベースバンド信号を生成して確実にデータを受信するように、ＲＦ信号に合せて受信機の利得を調整する必要がある。

Peter M. Stroetが２００１年IEEE国際半導体回路評議会（2001 ISSCC）で発表した「A Zero-IF Single Chip Transceiver for up to 22 Mb/s QPSK 802.11B Wireless LAN」には、IEEE802.11b標準で直接変換方式の高集積化された２．４５ＧＨｚ無線ＬＡＮ用送受信機が開示されている。これは、外部フロントエンドフィルタ、電力増幅器、ベースバンドチップ、水晶発振器、及びバッテリを各１個ずつ用いて、その他の部品はシングルチップに内蔵して実現される。原則としてこのチップは、低ノイズ増幅器（ＬＡＮ）を有し、これに続いてミキサと調整可能なフィルタとを備える。これらに続いて、信号は２ｄＢ間隔で４０ｄＢの利得を持つ可変利得増幅器へ送られ、次いで１ｄＢ間隔で２つの利得が設定されたＡＣ結合駆動回路へ送られる。状態機械が信号強度を測定できるよう、信号は駆動回路の入力部から更にリミッタ、受信信号強度表示回路、ローパスフィルタ、及びＡＤＣへ送られる。QPSK信号は一定の包絡線（envelope）を持たないので、受信信号強度表示レベルを正確に測定することは困難である。そこで、高次で低オーバーシュートのローパスフィルタを用いて受信信号強度表示装置へ２つのベースバンド信号を取り込み、リミッタ／受信信号強度表示装置の範囲を約３０ｄＢへ縮小すれば、信号強度をより正確に測定できるようになる。受信信号強度表示装置の範囲が狭いので、利得が安定するには少なくとも３ステップが必要となる。状態機械で自動利得制御をリセットした後に、正確な利得設定を測定するには約９μｓを要し、ＤＣオフセットの減衰に更に約５μｓを要する。その結果、可変利得増幅器の中程度のダイナミックレンジでも、利得が安定するには比較的長い設定時間が必要となる。

Arun Jayaramanらが２０００年IEEE国際半導体回路評議会（2000 ISSCC）で発表した「A Fully Integrated BroaｄＢand Direct-Conversion Receiver for ｄＢS Applications」では、受信チップが開示されているが、この受信機の前段は低ノイズ可変利得減衰器から成り、その後段にＩ−Ｑミキサが設けられている。ミキサの出力部から、利得と帯域幅とが動的に制御可能なベースバンド部へ信号が送られる。ベースバンド部は、可変利得増幅器と調整可能なフィルタ素子とを内蔵し、電流操作型の可変利得増幅器の最大ベースバンド利得は６５ｄＢで、その利得制御幅は５５ｄＢを超える。可変利得増幅器は、利得設定及びオフセットのためのディジタル制御を有しており、ベースバンド利得を再配分して、異なったデータ転送速度に対応できるようになっている。局部発振器の漏れ及び機器の不適合に起因するＤＣオフセットの伝播を防止するために、第１段の周辺には、連続ＤＣ無効化閉回路が必要となる。しかしながら、受信チップの利得制御幅は比較的限られており、可変利得増幅器が安定するまでの時間が明確ではない。

上述のように、ＲＦ信号の広いダイナミックレンジに送受信機を迅速に適応させるために用いる可変利得増幅器の広いダイナミックレンジとともに、自動利得制御の閉回路で小信号の安定度を改善することが重要である。

本発明は、広いダイナミックレンジ内のＩＦ信号の利得をディジタル制御する装置と方法を提供するものであり、可変利得増幅器が安定するまでの時間が短く、そのために、特に、受信機と送信機とを同期させるためのデータパケットのプリアンブル内に可変利得増幅器を安定させることができ、実質的にデータの損失をなくす。
本発明は、加算器やラッチなどのディジタル部品の数を最小限とし、チップの設計を過度に複雑化させることなく、自動利得制御装置を直接変換方式のシングルチップ送受信機に容易に組み込むことによって、少ないクロックサイクルで効果的な利得制御を可能とする。

本発明の１つの態様の送受信機用の自動利得制御装置は、増幅した中間周波数信号を出力し、制御信号に応じて複数の異なる利得設定値に従って段階的に利得を変化させるように構成された可変利得増幅部を備える。この装置は、増幅した中間周波数信号を示す出力信号をクロック信号に同期して出力するベースバンド整流部を備える。クロック信号に同期して出力信号を複数の異なる基準電圧値と比較する比較部を備える。更に、比較部から出力される比較部出力信号に応じて制御信号を出力する制御部を備える。

比較部は、比較結果を一時記憶し、当該結果を前記クロック信号に同期して出力するための記憶素子を備えるようにしてもよい。各利得設定値は、例えば約３ｄＢの間隔で設定される。前記可変利得増幅部は、例えばベースバンド信号を出力するように構成される。前記可変利得増幅部は、無線周波数信号を受信するために可変利得とした低ノイズ増幅器及び利得を可変としたフィルタ部を備えるようにしてもよい。前記フィルタ部は、例えば、少なくとも１つのバイカッド型フィルタを備える。中間周波数整流部は、出力を所定の基準電圧へ周期的に合わせるように構成される。前記制御部は、例えば、可変利得増幅部へ送られる無線周波数信号の強度を示す信号を送るための出力部を有する。

本発明の別の態様のＲＦ受信機用の自動利得制御装置は、可変利得増幅器から中間周波数信号を受信し、中間周波数信号を示すサンプル信号を供給する信号入力部を備える。制御装置は、更に、前記可変利得増幅器へ利得設定信号を出力する制御出力部を備える。サンプル信号の比較結果を複数の閾値電圧で供給する比較部を備える。送られてくるクロック信号に同期して、比較結果から異なる利得設定値の最初の値を用いて利得設定信号を生成する利得設定制御部を備える。この利得設定制御部は、加算器と、クロック信号によって起動し加算器の出力部と入力部との間に接続されるラッチとを有して、累算器が形成される。

前記加算器の数値範囲は、例えば異なる利得設定値の数と対応する。複数の閾値電圧の幾つかは、例えば所定のダイナミックレンジを約３ｄＢのステップ幅でカバーする。前記所定のダイナミックレンジは、例えば約１２ｄＢである。

本発明の入力信号の利得を自動的に制御する方法は、クロック信号を送って、クロック信号と同期した入力信号から、入力信号の振幅を表すサンプル信号を生成する。この方法は更に、サンプル信号を複数の異なる閾値電圧と比較し、その比較によって、クロック信号と同期したビットパターンを生成する。更に、ビットパターンを表す値が順次加算され、クロック信号と同期され、異なる利得設定値を表す出力信号が生成される。

この方法では、前記入力信号を検知して、その上で第２クロック信号の所定のクロック周期数を前記クロック信号として送るようにしてもよい。サンプル信号の生成は、前記クロック信号の半分の周期中に前記入力信号を測定することを含むようにしてもよい。前記加算器は、例えば所定の数の利得設定値に対応する計数範囲を有する。前記サンプル信号の比較は、例えば前記クロック信号の立上り、立下りのいずれか一方で行われる。この方法は更に、前記サンプル信号を複数の閾値電圧と比較した後に、前記サンプル信号を基準電圧値へ変えるようにしてもよい。前記加算器の出力値は、出力部と加算器の第２入力部の間に接続されたラッチに一時的に記憶されるようにしてもよい。このラッチは、例えば前記クロック信号に同期して動作する。

本発明の別の態様の複数の利得設定値から１つを選択するための利得設定信号を供給する自動利得制御装置は、入力信号を受け取ってこの入力信号の振幅を表すサンプル信号を出力する整流部を備えている。サンプル信号をディジタル値に変換するためのディジタル化部を備える。出力部、ディジタル値を受け取る第１入力部、及び第２入力部を有し、複数の利得設定値に対応した計数範囲を有した加算器を備える。入力部が前記加算器の出力部に接続され、出力部が加算器の第２入力部に接続されるラッチを備える。更に、自動利得制御装置は、加算器の出力部に接続された入力部と、利得設定信号を供給する出力部とを有するデコーダを備えており、ディジタル化部とラッチとはクロック信号に同期して動作するように構成される。

前記ディジタル化部は、例えば整流部と、複数の異なる閾値電圧に接続された比較部とを備えて構成される。前記比較部は、当該比較部の出力信号を表すビットパターンを一時的に記憶するためのラッチを内蔵するようにしてもよい。ディジタル化部は、更に、前記ビットパターンを前記ディジタル値へ変換するためのコーダを含んで構成されてもよい。前記整流部は、その出力を所定の基準電圧値へ変えるように構成されてもよい。前記整流部の出力は、前記クロック信号に同期して基準電圧値へ変えられるように構成されてもよい。自動利得制御装置は、例えば、前記クロック信号のクロック周期を所定の数だけ受け入れるように構成されている。

本発明は、以下の詳細な説明及び図面を用いて、実施例に関連して説明されているが、詳細な説明も図面も、本発明をそこで開示した特定の実施例に限定することを意図したものではなく、そこで記載した実施例は本発明の様々な態様の単なる例示であり、本発明の範囲は添付の請求項に定義するものである。

図１ａを参照して、一実施例を以下に説明する。送受信機１００は、可変利得増幅器及びフィルタ部から成る可変利得部１１０を備えている。この可変利得部１１０は、ＲＦ信号を受信する入力部１０２、利得設定信号を受信する入力部１０３、及び直接変換方式のベースバンド信号などのＩＦ信号を出力する出力部１０４を有する。可変利得部１１０の後段には、可変利得部１１０からのＩＦ信号を受信する入力部１２１及び受信したＩＦ信号の振幅を表す信号を出力する出力部１２２を備えた整流部１２０が設けられる。また整流部１２０は、整流部１２０を起動するためのクロック信号を受信するクロック入力部１２３を有する。

比較部１３０は、整流部１２０とラッチ１４０との間で動作するよう接続される。比較部１３０は、整流部１２０の出力を受信する入力部１３１、及び入力部１３１が受信した信号の振幅を表すビットパターンを出力する出力部１３２を備える。更に、複数の異なる基準電圧値を受信する入力部１３３を備えており、これは比較部１３０内の個々の比較器要素に接続されている。ラッチ１４０は、入力部１４１を通じて比較部１３０に接続され、出力部１４２を通じて制御部１５０の入力部１５１に接続される。更に、ラッチ１４０は、図１ａに図示されていないクロック発振器が生成するクロック信号を受信するためのクロック信号入力部１４３を備える。制御部１５０の出力部１５２は、可変利得部１１０の入力部１０３に接続されている。

送受信機１００の動作を図１ａ及び図２を参照して説明する。
先ず、ＷＬＡＮ、テレビ用放送衛星などの無線装置が送信したＲＦ信号が入力部１０２で受信されて、ＩＦ信号が出力部１０４から出力されるように可変利得部１１０で処理される。可変利得部１１０が直接変換方式の場合、ＩＦ信号は同相の直交ベースバンド信号として送られる。ベースバンド信号は更なる処理のために出力部１０４から出力されるとともに、整流部１２０の入力部１２１へ送られる（ステップ２０１）。

整流部１２０は、入力部１２１で受信された信号を、整流し、また場合により平滑化することで、入力部１２１で受信したベースバンド信号の振幅を表す出力部１２２の信号を生成する（ステップ２０２）。

整流部１２０は、クロック信号が入力部１２３で受信される場合に、例えばその内部のキャパシタを放電するなどの目的で、定期的に特定の状態に切替えられる。これを行わない場合には、入力部１２１における信号の大きな変動によって整流部１２０のＲＣ時定数に起因する出力部１２２での応答の遅れが発生することになる。出力部１２２から出力される信号は、ベースバンド信号の振幅を表しており、比較部１３０に供給されて、入力部１３３から与えられる複数の基準電圧値と比較される。

基準電圧値は、例えば出力部１３２を通じて与えられるビットパターンが所望の電圧値に対する過剰利得を対数で表すように、対数尺上で互いに異なるようにしてもよい。比較部１３０は、信号が対応する基準電圧値と交差した場合に、論理「１」及びビットパターンを供給するようにしてもよい。当然のことながら、比較部１３０は他の論理を用いて適切なビットパターンを形成するようにしてもよい。クロック信号の立上りまたは立下りを受信した時点で、ラッチ１４０の入力部１４１のビットパターンは、一旦記憶されて、出力部１４２で取り出せるようになる（ステップ２０５）。

ラッチ１４０に記憶されたビットパターンは、制御部１５０へ送られ、その時点で有効な過剰利得を表すディジタル値に変換される。このディジタル値は、可変利得部１１０が所望の利得設定を達成、または近づくようにされるために、各利得設定に変換される。ディジタル値の対応する利得設定への変換は、直近のクロックサイクルで得た数値にその時点の過剰利得値を加算することで行われる（ステップ２０６）。

次いで、利得設定を表す信号が可変利得部１１０へ送られる。精細な分解能を得るために、比較部１３０へ送られる基準電圧値の幾つかは、可変利得部１１０の最小利得ステップ分ずつ互いに相違する。微調整されたこれらの基準電圧値が比較部１３０の入力部１３３へ送られるが、整流部１２０の出力部１２２の信号で表される過剰利得がこれら基準電圧値の範囲内ならば、可変利得部１１０の利得設定が１クロック周期内に迅速に行われる。一方、出力部１２２で与えられる信号の振幅が基準電圧の最高値を上回る場合には、可変利得部１１０の利得設定が所定の値だけ下げられる。少なくとも１つの基準電圧値が、例えば３６ｄＢといった大きな過剰利得を表すように選択されると、大きな信号の変化に対する利得の低減を早めるために、利得設定はこの過剰利得分だけ下げられる。

図１ｂは、図１ａの実施例をより詳細に示したものである。図１ｂにおいて図１ａと同じ構成部品には、同じ参照符号が用いられる。
送受信機１００は可変利得部１１０を備えており、この可変利得部１１０は、入力段に低ノイズ増幅器（ＬＮＡ）１０５を有し、その後段に局部発振器（図示しない）からのＩＦ信号を受信して同相信号及び直交信号を供給するためのミキサ１０６を有する。本図ではバイカッド型フィルタ（Bi-quad filter）により実現されている２つのベースバンドフィルタ１０７、１０８が、可変利得部１１０の最終段を形成する。図１ｂでは、ＬＮＡ１０５、１段目のフィルタ１０７、２段目のフィルタ１０８はすべて、対応する段の利得を調整する利得設定信号を受信するようになっている。そのために可変利得部１１０の合計利得は、個々の利得設定の積で決まる。このような部品構成のために、利得の調整は、構成部品１０５、１０７、１０８それぞれの利得設定を、デシベルの対数領域で加算するように２進加重レジスタを切替えることで可能となる。例えば、可変利得部１１０の利得は３ｄＢ間隔の２８の利得段階に調整でき、従って、計２９段階の異なる利得設定が可能である。この場合、使用可能なダイナミックレンジは８４ｄＢになる。

図１ｂで制御部１５０は、比較・ラッチ部１３０、１４０に接続されたコーダ１５４と、コーダ１５４の後段に接続された加算機１５５とを有し、加算器１５５は入力部と出力部との間にラッチ１５６が接続されている。加算器１５５の出力部はデコーダ１５７にも接続されており、デコーダ１５７の出力部は可変利得部１１０の入力部１０３へ接続されている。加算器１５５には、リセット信号を受信して特定状態を成立させるための、リセット入力部１５９が設けられる。更に加算器１５５は、「０」未満或いは「２８」を超えてカウントしないように構成されており、飽和特性を示すように調整されるている。上記とは異なる数の利得設定が用いられる場合にも、加算器１５５は可変利得部１１０のそれに対応した利得設定の数に適切に対応できる。

動作時に可変利得部１１０は、入力部１０２でＲＦ入力信号を受信し、受信した信号が、その時点で有効な利得設定値に従ってＬＮＡ１０５で増幅される。説明の便宜のために、可変利得部１１０はＲＦ信号を探索しており、合計利得は最大利得、この実施例では８４ｄＢに調節されているものとする。最初の増幅段であるＬＮＡ１０５で増幅されたＲＦ信号は、局部発振器からの位相変調された２個の周波数信号で駆動されるミキサ１０６へ送られる。局部発振器はＲＦ信号の搬送周波数に合わせられており、結果として得られたベースバンド信号はバイカッド型フィルタ１０７、１０８により濾波、増幅される。最終的に得られたベースバンド信号は、出力部１０４に出力されるとともに整流部１２０へ送られる。整流部１２０は、クロック信号に同期してベースバンド信号を整流して、ベースバンド信号の振幅を表す整流信号またはサンプル信号を生成する。例えば、図１ａに示すように、クロック信号のハイレベルで整流部１２０の出力が「０」にされ、クロック信号のローレベルで整流されたベースバンド信号が比較・ラッチ部１３０、１４０により測定される。整流部１２０の出力を周期的に「０」にすることで、ＤＣステップ応答が整流部１２０で整流されてしまうことが実質的に防止でき、また、利得の大きな減少があった後、ＲＣ時定数の平均化に起因する整流出力信号の減少が低速すぎることも実質的に回避できる。クロック信号の立上りまたは立下りでは、整流された出力信号が比較器のラッチへ送られて一時記憶され、比較・ラッチ部１３０、１４０の出力部で取り出せるようになる。

上述したように、８４ｄＢのダイナミックレンジを有するこの実施例では、比較器とラッチＬ０〜Ｌ７とは、整流されたベースバンド信号を８つの異なる基準電圧値と比較して、ベースバンド信号の振幅を表すビットパターンを生成する。ビットパターンは、可変利得部１１０のその時点で有効な過剰利得を表す。例えば、比較器／ラッチＬ２に送られた基準電圧値は、可変利得部１１０の所望の出力電圧を表し、０ｄＢビットとして表示される。例えば、所望の出力電圧が約１２５ｍＶならば、Ｌ２の基準電圧値は１２５ｍＶの約２．５ｄＢ上、即ち約１６７ｍＶに設定される。比較器／ラッチＬ３〜Ｌ５は、互いに３ｄＢずつ離れた基準電圧値を受信する。比較器／ラッチＬ７は、０ｄＢ信号レベルの３６ｄＢ上の振幅を表す基準電圧値を受信し、比較器／ラッチＬ６は、２４ｄＢ上の振幅を表す基準電圧値を受信する。３６ｄＢのレベルは、可変利得部１１０の飽和レベルまたはその下に設定されることが望ましい。ＲＦ入力信号の強度が比較的大きい場合に、合計利得を３６ｄＢ下げるのに適した利得のステップを表すディジタル値をコーダ１５４が生成するように、整流部１２０は、ラッチＬ７の基準電圧値を超える出力信号を比較・ラッチ部１３０、１４０へ送る。コーダ１５４のディジタル値出力は加算器１５５に送られ、クロック信号の立上りでラッチ１５６から送られたディジタル値に加算される。この時有効な利得設定は最大８４ｄＢと仮定しているので、ラッチ１５６に一時記憶されクロック信号の立上りで加算器の入力部へ送られる加算器１５５の出力は０となる。その結果、クロック信号の立上りの後で、加算器は３６ｄＢ下げた新たな利得設定を示す数値をデコーダ１５７へ送る。デコーダ１５７は、直近の設定より３６ｄＢ低く、即ち８４ｄＢ〜３６ｄＢへ合計利得を調節するのに適した利得設定信号を可変利得部１１０へ供給する。

整流部１２０の次の測定サイクルにおいて、新たに設定された可変利得部１１０が受信した信号は、再度ラッチＬ２〜Ｌ７の基準電圧値と比較される。当該信号がラッチＬ２〜Ｌ５の１２ｄＢの範囲内にある場合、このステップで、可変利得部１１０の合計利得は０ｄＢ信号に対応したラッチＬ２の所望の基準電圧値に近いベースバンド出力が作られるように設定される。
新たに設定した可変利得部１１０が受信した信号がラッチＬ７の閾値を再度超える場合には、利得は再度３６ｄＢ下げられ、その結果、次の利得低減ステップの後では、８４ｄＢのダイナミックレンジに従って、ラッチＬ２〜Ｌ５の１２ｄＢの範囲内に収まる。

しかし、新たに設定された可変利得部１１０が受信した信号がラッチＬ６の閾値を超えていても、ラッチＬ７の閾値より下であれば、利得は再度２４ｄＢ下げられる。その結果、次の利得低減ステップの後ではラッチＬ２〜Ｌ５の１２ｄＢの範囲内に収まるようになる。

この実施例では、利得低減により受信機の残存過剰利得が０以上となるように設計されており、その結果、可変利得部１１０の利得調節が単調に安定化する挙動を示すようになり、合計利得の過不足を実質的に回避できるようになる。更に、利得は最大３ステップで安定することになる。利得調節が主としてＲＦ信号のバーストに応答するように設計されている場合には、比較器ラッチＬ６、Ｌ７に代わって、ラッチＬ０、Ｌ１をこの目的に用いてもよい。これ以外の場合には、以下に更に詳細に説明するとおり、ラッチＬ０、Ｌ１は利得を上げるために用いてもよい。

図３のタイムチャートを参照して、自動利得制御の動作を説明する。このタイムチャートは、ＷＬＡＮで周辺機器がデータ伝送を待っている場合のように、送受信機１００がＲＦ信号を探索して特定のＲＦ帯を監視している場合に対応する。この状態を説明する実施例は図１ｂに示すように構成され、２２ＭＨｚ／２６で選択されるクロック周波数は８４６．１５３ｋＨｚに等しく、これは１．１８１８μｓのクロック周期に相当する。周波数２２ＭＨｚは、IEEE802.11b標準の毎秒１１メガビットのクロック速度である。自動利得制御装置は、IEEE802.11b標準に準拠したＲＦバーストの導入部である最初の１２８ビットのうちに利得が安定するように、利得設定を最大３ステップで調節するように設計されている。

図３の横軸はクロック信号ｃｌｋのクロック周期に応じて分割されている。上述のとおり、クロック信号のハイレベルで整流部１２０の出力は「０」とされ、測定は行わない。時刻ｔ１にＲＦ信号が入力部１０２で受信されるが、信号を待って特定のＲＦ帯を監視する間は送受信機１００が通常最大利得に設定されているので、受信した信号は利得係数８４ｄＢで増幅される。それに続くクロック信号のローレベルで、可変利得部１１０のベースバンド信号出力の振幅を表すサンプル信号が生成される。

クロック信号の立上り、即ちクロック周期２の開始時に、整流部１２０の出力部の信号が基準電圧値と比較され、ＲＦ信号が相対的に大きい場合は、比較部／ラッチＬ７が過剰利得が３６ｄＢを超える旨を表示し、それに従ってデコーダ１５７が可変利得部１１０の利得を３６ｄＢだけ下げさせる利得設定信号を送る。それに続くクロック信号のハイレベルで整流部１２０の出力は「０」とされ、可変利得部１１０は新たな利得設定４８ｄＢで安定する。それに続くクロック信号のローレベルで、新たに調節した利得設定に従って増幅したベースバンド信号が整流され、比較・ラッチ部１３０、１４０へ送られる。
それに続くクロック信号の立上り部、即ちクロック周期３の開始時に、比較部の結果が記憶されるが、この結果は新たな利得設定のための利得設定信号を生成する制御部１５０にも送られる。

ここで、比較部へ送られた信号がまだラッチＬ２〜Ｌ５の１２ｄＢの範囲を超えており、且つラッチＬ６の基準電圧値よりも高いがラッチＬ７の基準電圧値よりも低い、即ち過剰利得が２４ｄＢを超えるが３６ｄＢよりは低い場合、新たに得られた利得設定信号に従って、利得は２４ｄＢだけ下げられる。それに続くクロック信号のハイレベルで、整流部１２０の出力は０とされ、可変利得部１１０は２４ｄＢの利得で安定する。

このように、第３回目の測定サイクルの後に得られる信号レベルが０〜１２ｄＢの範囲に十分収まることになり、利得の最終調整がＲＦ信号のバーストから３番目のクロック周期で達成されることとなる。更に、ラッチＬ０、Ｌ１はそれぞれ約−３ｄＢと−１２ｄＢとに設定することができ、ＲＦ信号のバーストに利得を合せてからは信号がゆっくりとしか変化しない場合には、利得の増加が可能となる。このように、これまで述べた実施例は、与えられる基準電圧値の数と利得設定が安定するまでに要するクロック周期の数との妥協を表している。この実施例では８つの基準電圧値があるので、利得設定は８４ｄＢのダイナミックレンジ全体にわたって３クロック周期以内で且つIEEE802.11b標準による導入部のうちに十分収まる。従って、０ｄＢに対応する利得設定では、送られてくるかもしれないどんなＲＦ信号も０ｄＢという基準電圧値を超えないように、０ｄＢの基準電圧値が選択されるものとする。これは、ベースバンド信号の所望の振幅が増幅なしに得られることを意味する。

また、整流部１２０の出力が「０」とされる前にラッチが比較の結果を記憶するように、整流部１２０及びラッチ１５６へ送るクロック信号を、ラッチ１４０へ送るクロック信号に対して遅らせてもよい。

また、ＲＦ帯で信号のバーストが来るかを探す方法として、ラッチ１４０へ送るクロック周期の数を「３」に限るように、ラッチ１４０へ送るクロック信号をゲートすることも可能である。これによって測定の何らかの間違いによるフィルタの切り替わりの危険を大幅に減少できる。これを行わない場合、このような原因によるフィルタの切り替わりによって受信した信号が不適切に変形してしまうことがある。図３では、ゲートしたクロック信号をｃｌｋ１と表示している。また、例えばコーダ１５４へ送る有効化信号によって自動利得制御を保持することも可能である。先に述べたとおり、入力部１５９へリセット信号を送ることで加算器を「０」状態などの特定の状態にリセットすることができる。更に、加算器の出力は受信信号強度の表示にも用いることができる。

図１ｂに示した実施例の動作を図４ａ及び図４ｂを参照して説明するが、ここでは比較的ゆっくりと増減する入力信号に対して自動利得制御を行う。
図４ａの横軸は時間、縦軸は入力されるＲＦ信号の振幅を示す。ここでは、送受信機の位置が変わる場合のように、入力されるＲＦ信号の振幅は、時刻ｔ２まで単調に増加し、時刻ｔ２からは連続的に減少する。

図４ｂでは、これに対応する整流した信号の振幅をクロック信号がローレベルにある間に計測して整流部１２０の出力部で出力したものをｄＢ（左座標）で表し、また、これに対応する電圧値をｍＶ（右座標）で表す。ここで、時間軸の原点に対応する時刻ｔ０以前では、整流した信号の振幅がほぼ所望の信号振幅０ｄＢ、即ち１２５ｍＶであるとする。時刻ｔ０では、ＲＦ信号及び整流した信号の振幅が増大し、時刻ｔ１でラッチＬ２の基準電圧値である２．５ｄＢ、即ち１６７ｍＶに達する。それに応じて、自動利得制御部は、整流した信号の振幅が時刻ｔ１の後で約−０．５ｄＢとなるように、１クロック周期の内に利得を３ｄＢだけ下げる。時刻ｔ１〜ｔ２までの間にＲＦ信号の振幅は増大を続け、−０．５ｄＢから始まって時刻ｔ２では再び比較器Ｌ２の基準電圧値である２．５ｄＢに達し、整流した信号の振幅も増大する。その結果、利得は再度１クロック周期の内に３ｄＢだけ下げられ、整流した信号の振幅は再び−０．５ｄＢとなる。

時刻ｔ２でＲＦ信号の振幅は、環境の影響等の理由で減少を始め、そのために可変利得部１１０の利得を上げる必要がでてくる。図１ｂに示す実施例では、ラッチＬ１の基準電圧値は−２．５ｄＢに調節され、ラッチＬ０の基準電圧値は−１２ｄＢに調節される。なお、基準電圧値は必要に応じて違う値でもよい。

時刻ｔ３でＲＦ信号の振幅は、比較器Ｌ１の基準電圧値−２．５ｄＢに達し、その結果、可変利得部１１０は１クロック周期内に利得を３ｄＢだけ上げる。この結果、整流した信号の振幅は新たな利得設定に応じて０．５ｄＢへ増大する。従って、この例では、整流した信号の振幅及びベースバンド信号の変化は共に±２．５ｄＢの範囲内である。但し、基準電圧値と利得のステップを適切に選択すれば、この他にも適度な細かさの信号の変動をどのようにでも実現できる。加えて、この例では図４ｂに示すような２ｄＢのヒステリシスも得られる。一般に、出力信号の変化は利得のステップ幅とヒステリシスとを用いて次式で計算される。
（出力信号の変化）＝±１／２×（利得のステップ幅＋ヒステリシス）

例えばラッチＬ０の基準電圧値を下回る整流信号振幅で示されるような、急速に減少するＲＦ信号に対しては、自動利得制御装置が利得を１２ｄＢ増加させる。所望の出力電圧約１２５ｍＶに対して、代表的には約±１０ｍＶのＤＣオフセットが許容されることになっているが、１０ｍＶでも既に公称出力電圧より約２８ｄＢ低い信号レベルなので、これより低いレベルの整流信号振幅を感知することは困難であると思われる。

以上のように、IEEE802.11b標準でコード化したデータパケットの導入部で急速に利得を安定させることができる自動利得制御装置が提供される。この自動利得制御装置では、ベースバンド信号を表すビットパターンを一時的に記憶するためのラッチだけで中断されるディジタル閉回路が形成される。ラッチの内容を更新した後には、複数のディジタル信号をコーダ、加算器、デコーダへ同時に通過させることができ、その結果、新たな利得設定が行われる。加算器は、飽和動作を行う累算器を形成するように、フィードバック素子として１つのラッチを備える。最大利得に対しては、この累算器の状態は「０」である。自動利得制御装置の定常状態では、コーダの出力は「０」で、加算器の出力は一定に保たれる。

この実施例では、３ｄＢずつ離れた２９段階の利得設定によって８４ｄＢのダイナミックレンジに亘る完全な制御が可能であり、自動利得制御装置の最大安定化時間を所定のクロック周期数に設定することが可能である。

この実施例では８４ｄＢのダイナミックレンジについて説明したが、その他のどのようなレンジ幅も選択可能である。ダイナミックレンジを狭くすれば、利得が安定するまでの時間を短縮、またはステップの幅を小さくすることが可能である。更に、クロック周期の１／２の間に利得が安定して、ベースバンド信号の測定が完了する限りにおいて、クロック周波数は設計上の要求に応じて選ぶことが出来る。

本発明が産業上有効に利用可能であることは明白である。

本発明の自動利得制御装置の一実施例を概念的に示したブロック図である。 図１ａに示した本発明の実施例の一変形を概念的に示したブロック図である。 送受信機の利得を自動的に制御する本発明による方法の実施例の一例を示すフローチャートである。 入力信号のバーストが自動利得制御装置に受信された際の、自動利得制御装置の各構成要素間の時間的関係を示す概念図である。 ゆっくりと増加または減少する信号が受信された際の、本発明の一実施例の効果を概念的に示すタイムチャートである。

Claims (10)

1. 増幅した中間周波数信号を出力するとともに、制御信号（１０３）に応じて利得を複数の異なる利得設定に従って段階的に変化させる可変利得部（１１０）と、
   増幅した中間周波数信号を表すサンプル信号を、クロック信号に同期して供給する中間周波数整流部（１２０）と、
   前記クロック信号に同期して、前記サンプル信号を複数の異なる基準電圧値と比較する比較部（１３０、１４０）と、
   前記比較部（１３０、１４０）から供給される比較部出力信号に応じて、前記制御信号を出力する制御部（１５０）と、
   を備える送受信機用の自動利得制御装置。
2. 前記制御部（１５０）は、入力部及び出力部を有する加算器（１５５）と、前記入力部と前記出力部との間に接続され、前記加算器の出力を、前記クロック信号に同期して一時的に記憶する記憶装置（１５６）と、を含んで構成される、
   自動利得制御装置。
3. 前記累算器は、前記複数の異なる利得設定に関して飽和特性を有するように構成される、
   請求項２記載の自動利得制御装置。
4. 前記制御部は、前記比較部出力信号をディジタル値へ変換するコーダ（１５４）を更に含んで構成される、
   請求項３記載の自動利得制御装置。
5. 前記制御部は、前記加算器（１５５）の出力を前記制御信号へ変換するデコーダ（１５７）を更に含んで構成される、
   請求項４記載の自動利得制御装置。
6. 利得を所定の数のクロック周期内で安定させるように構成されている、
   請求項１記載の自動利得制御装置。
7. 中間周波数信号を受信して、中間周波数信号の振幅を表すサンプル信号を供給するための信号入力部（１１０、１２０）と、
   利得設定信号を出力する制御出力部（１０３）と、
   前記サンプル信号と複数の異なる閾値電圧との比較結果を供給する比較部（１３０、１４０）と、
   前記比較部による比較結果から得た前記利得設定信号に、異なる利得設定の最初の値をクロック信号に同期して供給する利得設定制御部（１５０）と、を備えており、
   利得設定制御部（１５０）は、加算器（１５５）と、前記クロック信号で起動されて、前記加算器（１５５）の出力部と入力部との間に接続されるラッチ（１５６）とを有して、累算器が形成される、
   無線周波数受信機用の自動利得制御装置。
8. 前記信号入力部は、前記クロック信号に同期して動作する整流部（１２０）を備えている、
   請求項７記載の自動利得制御装置。
9. 前記比較部は、前記比較結果を表すビットパターンを一時的に記憶するためのラッチを更に備える、
   請求項７記載の自動利得制御装置。
10. 入力信号の利得を自動制御する方法であって、
    クロック信号を供給する段階と、
    前記クロック信号に同期して、前記入力信号からその振幅を表すサンプル信号を生成する段階と（２０２）、
    前記サンプル信号を複数の異なる閾値電圧と比較する段階と（２０４）、
    前記クロック信号に同期して、前記比較結果からビットパターンを生成する段階と（２０４）、
    前記ビットパターンを表す値を加算器の第１入力部へ送る段階と、
    直近に得たサンプル信号のビットパターンを表す数値を、前記クロック信号に同期して、前記加算器の第２入力部へ送る段階と（２０６）、
    可変利得増幅部の利得を制御するための利得設定信号を前記加算器の出力から生成する段階と（２０７）、を含む
    方法。

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