JP2005521320A - 非同期サンプリング速度変換 - Google Patents

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Abstract

適応比例積分制御ループ(209,210)は、非同期サンプリング速度変換に使用のため出力サンプリング速度で入力の正確な測定を行う。入力カウンタ(200)は、入力サンプルを計数し、そしてその出力は、ラッチ(201)により出力サンプリング速度でサンプリングされる。ラッチ(201)の出力は、可変利得セクション(203,205)及び積分器セクション(208)を備える閉ループ回路(210)に通される。積分器の出力を用いて、多相フィルタの係数を操作することができる。本発明は、速い設定時間及び良好な雑音減衰の利点を有する。

Description

本発明は、非同期サンプリング速度変換に関し、詳細には入力サンプリング速度と出力サンプリング速度との比を測定する装置に関する。
ディジタル信号処理のある応用においては、信号のサンプリング速度を変えて、それをある量だけ低減又は増大する必要が有る。例えば、異なる種類の信号(例えば、ファクシミリ、音声、ビデオ)を送信及び受信する通信システムにおいては、様々な信号を対応する帯域幅に応じて異なる速度で処理する必要がある。信号を所与の速度から異なる速度へ変換するプロセスは、サンプリング速度変換と呼ばれる。入力サンプルと出力サンプルとが独立のクロックにより制御される応用においては、そのプロセスは、非同期サンプリング速度変換と呼ばれる。サンプリング速度変換技術の概要は、J.Proakis及びD.Manolakisによる「ディジタル信号処理(Digital Signal Processing)」(第3版、Prentice Hall発行、1996年)に見いだすことができる。
任意のサンプリング係数を用いて信号のサンプリング速度を変換するため、元のアナログ信号は、再構成され、次いで所望のサンプリング速度で再サンプリングされねばならない。ディジタル領域で、アナログ信号の代わりに、非常に高くオーバサンプリングされた信号を用いることができる。全ての出力サンプルのタイミングがオーバサンプリングされた信号の対応サンプルと正確に一致する場合、誤りは生じないであろう。
非同期サンプリング速度変換においては、これは、入力及び出力の信号と関連付けられたクロックが非同期であるので当てはまらない。従って、出力サンプリングのタイミングは、如何にオーバサンプリング係数が高くても、オーバサンプリングされた信号の対応サンプルと決して正確に一致し得ない。そこで、出力サンプルの値が、オーバサンプリングされた信号の最も近いサンプルから取られる。このケースにおける出力サンプルの値は、それらが取られた正確な時間を表さず、それは、雑音を出力信号に導入することと等価である。オーバサンプリング係数が高ければ高いほど、雑音は出力信号により少なく導入される。この雑音を所与の雑音フロアより下に減衰させる(スプリアス阻止(spurious rejection))オーバサンプリング係数を見つけることができる。この方法の欠点は、極端に高いオーバサンプリング係数を用いる場合のみ良好なスプリアス阻止を達成することができることである。
幾らかのスプリアス阻止はまた、オーバサンプリングされた信号の2つの隣接サンプルの全てが線形に補間されて、再サンプリングをいずれの任意の時点に可能にする場合、はるかに一層低いオーバサンプリング係数を用いて、達成されることができる。
全く等価なアプローチは、その係数が線形に補間される補間(多相)フィルタを入力信号に適用することである。この種の補間フィルタは、概念的に、区分的に連続の線形インパルス応答を有する。
非同期サンプリング速度変換を実行する最も直接的な方法は、ディジタル/アナログ(D/A)変換器100を用いてディジタル信号をアナログ信号に変換し、次いでアナログ/ディジタル(A/D)変換器101を用いてこのアナログ信号を新しいサンプリング速度で再サンプリングする方法である(図1参照)。
図2は、時間領域及び周波数領域の両方におけるアナログ非同期サンプリング速度変換段階を示す。時間領域において、アナログ非同期サンプリング速度変換は次のように説明し得る。入力ディジタル信号102のサンプリング速度はFSinである。入力ディジタル信号102は、アナログ・ロー・パス・フィルタ・インパルス応答103と畳み込み処理(convolve)され、元のアナログ信号104を再構成する。次いで、そのアナログ信号104は、インパルス列105により乗算され、結果としてFSoutでサンプリングされた出力ディジタル信号106を生じる。
周波数領域において、アナログ非同期サンプリング速度変換は次のように説明し得る。入力ディジタル信号107のスペクトルは、アナログ・ロー・パス・フィルタ108の周波数応答により乗算され、結果としてアナログ信号109のスペクトルを生じる。次いで、そのアナログ信号109のスペクトルは、インパルス列110と畳み込み処理され、結果として出力ディジタル信号111のスペクトルを生じる。
ディジタル非同期サンプリング速度変換理論は、幾らかの変更を伴ったアナログ・サンプリング速度変換の概念に基づいている。アナログ非同期サンプリング速度変換をディジタル領域へ投影しようと試みるとき、次の問題が生じる。
1.アナログ・ロー・パス・フィルタのインパルス応答103は、時間的に連続であり、従って無限の係数記憶を必要とする。
2.再構成されたアナログ信号104がまた連続であり、従って無限個の信号値の計算を必要とする。
第1の問題は、その係数が補間されるディジタル有限インパルス応答(FIR)フィルタである疑似アナログ・フィルタを用いることにより解決することができる。第2の問題は、出力ディジタル信号を直接計算することにより解決される。こうして、再サンプリング段階中で省かれた全ての信号値は最初には計算されない。
図3は、時間領域及び周波数領域の両方における疑似アナログ・フィルタの設計プロセスを示す。アナログ・フィルタのインパルス応答112(103と同じ)は、インパルス列113により乗算され、それをR×FSinでサンプリングする。ここで、Rはオーバサンプリング係数として定義される。乗算の積は、離散インパルス応答114である。離散インパルス応答114のサンプルは、読み出し専用メモリ(ROM)に格納される。疑似アナログ・インパルス応答116は、離散インパルス応答の線形補間である。疑似アナログ・インパルス応答116はまた、2サンプル幅の三角波115との離散インパルス応答114の畳み込みとして見ることができる。
3次ラグランジュ、エルミート、2次接触及びBスプラインのような様々な他の補間方法を用いることができる。他の補間方法は、アナログ・インパルス応答のより良好な評価を生成し得るが、しかしより高度の計算の複雑さの代償を伴う。
周波数領域において、疑似アナログ・フィルタ設計は、次のように見ることができる。アナログ・フィルタの周波数応答117(108と同じ)は、インパルス応答118と畳み込み処理されて、離散周波数応答119のスペクトルを生成する。三角波115のスペクトルは、sinc2関数120の形式を有する。疑似アナログ・フィルタの周波数応答121は、離散周波数応答119とsinc2関数120との積である。
時間領域及び周波数領域の両方において、疑似アナログ・フィルタはアナログ・フィルタの正確な再生物でないことが分かることができる。疑似アナログ・フィルタの周波数応答121は、次の2つの主要な歪みを含む。即ち、
1.ゼロを中心にしたスペクトルがsinc2主ローブのロールオフを有する。
2.スペクトルのイメージ(images)が完全には減衰されない。
オーバサンプリング係数Rを増大することにより、三角波のスペクトル120を「引き伸ばす(stretched)」ことができる。その引き伸ばしは、sinc2ロールオフを低減し、そしてそのノッチを広げる。ノッチが広くなればなるほど、疑似アナログ周波数応答121におけるイメージの減衰がより強くなる(より高いスプリアス阻止)。線形補間により起きた歪みは、単純にオーバサンプリング比Rを増大することによりいずれの所望のレベルより下に低減されることができる。大きいオーバサンプリング比の不利益は、フィルタ係数114を格納するため大きいROMが必要とされることである。
図4は、典型的なディジタル・サンプリング速度変換アルゴリズムを示す。入力ディジタル信号121は信号102と同一であり、疑似アナログ・フィルタのインパルス応答122は信号116と同一であり、そして出力ディジタル信号123は信号106と同一である。
1つの出力サンプルy[m0]を計算するため、例えば、次のステップを実行する必要がある。
1.最後の入力サンプルの指標である整数n0、及び入力信号の指標に関してm0とn0との間の位相である端数fを特定する。下記の式1.1の左辺の表現は、出力信号の指標に関して、所望の出力サンプルの時点である。式1.1の右辺の表現は、入力信号の指標に関して、所望の出力サンプルの時点である。
Figure 2005521320
2.疑似アナログ・フィルタの最後の係数をm0とそろえ、そしてインパルス応答122と入力ディジタル信号121との間の相対位相を計算する。相対位相は、f.Rの端数部分である。
3.入力ディジタル信号121の各サンプルに対して、それは、そろえられたインパルス応答122の境界内に落ち、線形補間を用いてインパルス応答122の値を計算する。相対位相は、当該補間の重み付け係数である。
4.どの入力ディジタル信号121もインパルス応答122の対応する補間値を乗算し、そしてその積を加算して、y[m0]を獲得する。
上記式1及び2に見られるように、ディジタル非同期サンプリング速度変換は、入力サンプリング速度と出力サンプリング速度との間の実際の比を測定することを組み込む。比の測定は、次の要件に準拠することが好ましい。
・非常に高い精度(スプリアス阻止劣化を回避するため)
・ジッタ阻止(jitter rejection)
・速い設定時間
・入力サンプリング速度と出力サンプリング速度との変動を遅くするための自己調整
ディジタル非同期サンプリング速度変換の第1段階(即ち、上記ステップ1)は、それが入力サンプリング速度と出力サンプリング速度との間の一時的比の測定を伴うので、いずれの速度変換アルゴリズムの最も重要且つ困難な部分である。このステップを高精度且つ非常に速い設定時間でもって実行する機構は、特に有利であろう。
上でリストした残りのステップ2−4は、遙かにより直接的であり、そしてそのステップは、ディジタル信号プロセッサ(DSP)で又は専用のコプロセッサのソフトウエアで容易に実行することができる。
本発明の第1の局面に従って、入力サンプリング速度対出力サンプリング速度の比(FSin/FSout)を決定するためのサンプリング速度変換装置であって、
勾配の第1のランプ信号FSinを発生する手段と、
第1のランプ信号を速度FSoutでサンプリングして、第2のランプ信号を生成する手段と、
第2のランプ信号と閉ループ制御システムにより発生されたフィードバック信号との差から成る入力を有し、それにより定常状態で当該閉ループ制御システムの出力がFSin/FSoutに等しい、前記閉ループ制御システムと
を備えるサンプリング速度変換装置が提供される。
本発明は、速い設定時間及び良好な量子化雑音減衰の利点を有する。
閉ループ制御システムは、固定の利得を有する単純な利得回路として実行され得る。代替として、利得回路は2つの分岐に分割され得て、各分岐は時間と共に変化可能な利得を有する。
好適な実施形態においては、閉ループ制御システムは、最後の入力サンプルの指標である整数(n0)と、入力サンプルと出力サンプルとの間の位相差に関連する端数(f)とを有する出力を生成する出力積分器を含む。出力積分器の出力が、非同期サンプリング速度変換器の一部を構成する多相フィルタの係数を操作(steer)するため用いられ得る。
本発明の第2の局面に従って、サンプリング速度変換に使用のための、入力サンプリング速度対出力サンプリング速度の比(FSin/FSout)を決定する方法であって、
勾配の第1のランプ信号FSinを発生するステップと、
第1のランプ信号を速度FSoutでサンプリングして、第2のランプ信号を生成するステップと、
第2のランプ信号を閉ループ制御システムに通すことによりFSin/FSoutに等しい定常状態出力を発生するステップと
を備える方法が提供される。
本発明の幾つかの実施形態が、ここで、例示としてのみ、図面を参照して説明されるであろう。
図5及び図6を参照して、本発明の特定の実施形態は、ハードウエアで実現される第1セクション209を有する適応比例積分制御ループ(APICL)と、DSP又は専用コプロセッサ上で動作することができるソフトウエアで実現される第2セクション210とから成る。
図5に示されるAPICLシステムは、2つのクロック入力、即ち、入力クロック(FSin)及び出力クロック(FSout)を有する。APICL出力は、整数部がn0であり端数部(fraction part)がfである実数である。
入力カウンタ200は、到来サンプルを計数し、そしてその出力は、FSinでサンプリングされたランプ信号211として見られ得て、その勾配はFSinに等しい。このランプ信号211は、ラッチ201によりFSoutでサンプリングされて、この点以降の全ての処理をFSoutで行うのを可能にする。ラッチ201の出力は、平均勾配がまたFSinであるランプ信号212であるが、しかし当該信号は、幾らかの量子化雑音213を含む。量子化雑音値は、ラッチ201への入力が常に整数であるがしかし連続のランプでないので、0と−1との間の任意の値を取りうる。そのランプの量子化雑音を低減するため、ラッチ201の出力は、閉ループに制御信号として供給される。
APICLの出力は、減算器202にフィードバックされ、そこで、その出力は、制御信号から減算される。減算器202の出力は、誤差信号として定義される。この誤差信号は、2つの分岐、即ち、比例分岐及び積分分岐に供給される。比例分岐において、誤差信号は、減衰器203により減衰される。減衰器203の利得Kpは、時間と共に変化可能であり、そしてそれは、利得制御部204により制御される。積分分岐においては、誤差信号は、減衰器205により減衰される。減衰器205の利得Kiがまた、時間と共に変化可能であり、そしてそれは、利得制御部204により制御される。積分分岐における減衰された誤差信号は、積分器206により出力クロックのサイクル毎に1回積分される。比例分岐及び積分分岐からの信号は、加算器207で加算される。その和は積分器208に供給され、当該積分器208は出力クロックのサイクル毎に1回積分する。
定常状態において、加算器207の出力は、FSin/FSoutの正確な測定値である。m0出力クロック・サイクル後に、積分器208の出力は、式1.2の右辺の表現により表され得る。従って、定常状態では、積分器208の出力は、整数部がn0で端数部がfである実数である。
次の状況を考える。
1.積分器208の入力での値がFSin/FSoutより小さい
2.積分器208の入力での値がFSin/FSoutより大きい
3.積分器208の入力での値がFSin/FSoutに等しい。
第1のケースにおいては、積分器208の出力の勾配は、制御信号の勾配より小さい。或る時点で、制御信号の値は、積分器208の出力の値を超えるであろう。この時点で、誤差信号が正となり、そして積分器208の入力での値が増大し始めるであろう。
第2のケースにおいては、積分器208の出力の勾配は、制御信号の勾配より大きい。或る時点で、積分器208の出力の値は、制御信号の値を超えるであろう。この時点で、誤差信号が負となり、そして積分器208の入力での値が低減し始めるであろう。
第3のケースにおいては、積分器208の出力の勾配が制御信号の勾配と等しい。これは、一定の誤差信号を示す。当該誤差がゼロでない場合、ループは、誤差信号がゼロへ減衰するまで、上記の2つの状態のうちの1つへ直ちに戻るであろう。
上記の3つのケースは、定常状態において、積分器208の入力での値がFSin/FSoutに等しく、そして誤差信号がゼロに等しいことを示す。
p及びKiに対して適切な値を選定することは、次の設計の考慮を伴う。
・精度−制御信号の量子化雑音を減衰させるため小さいKpを必要とする。
・ジッタ阻止−ループをゆっくり応答させるため小さいKp及びKiを必要とする。
・速い設定時間−ループを迅速に応答させるため大きいKp及びKiを必要とする。
・自己調整−ループを迅速に応答させるため大きいKp及びKiを必要とする。
利得制御部204機構を用いて、最小のトレードオフを有するこれらの矛盾する設計考慮事項をうまく処理する。一定のKp及びKiを用いる代わりに、APICLは、可変利得を組み込む。スタートアップ(開始)の際に、Kp及びKiは大きくて、速い設定時間を可能にする。当該ループが落ち着き(settle)始めるとき、Kp及びKiは、徐々に或る一定の値まで低減される。シミュレーションは、利得制御部204が図7に示されるように、Kp及びKiを指数関数的に低減する。Kp及びKiの指数関数的減分は、出力クロックのサイクル毎に1回Kp及びKiに一定の係数を乗算することにより達成される。
乗算を回避する必要がある場合、Kp及びKiの両方が2jの値(jは整数)のみを取り得る。そのようなケースにおいては、減衰器203及び205は、それらの入力信号のビットをシフトさせるだけである(図8参照)。
シミュレーションは、ループが5ms(ミリ秒)以下で静かに(gracefully)落ち着くことを示し、それは数百ミリ秒で落ち着く既知の非同期サンプリング速度変換と比較すると優秀な結果である。
図9は、APICLの第1の部分の機能を実行するステップのフロー・チャートを示す。出力クロックの立ち上がり端毎に、ステップ216で開始するルーチンが実行される。
ステップ217において、Kiが最小値(Kimin)以下であるか、又はそれより上かについて決定が行われる。KiがKimin以下でない場合、Ki及びKpの両方に係数bを乗算することによりKi及びKpの両方に対して調整を行う(ステップ218及び219)。
ステップ220において、Nに対する現在値が、ラッチ201の出力から読み出され、そしてそれが減算器202に供給される。
ステップ221において、誤差信号Eが、減算器202により、積分器208の出力I2をNから減算することにより生成される。
ステップ222において、積分器206の出力が、値E・Kiを前のI1値に加えることにより計算される。
ステップ223において、値Rが、値I1を値E・Kpに加えることにより計算される。
ステップ224において、新しいI2値が、RをI2の前の値に加えることにより決定される。
最後に、ステップ225において、積分器208における積分プロセスが、出力n0及びfをもたらす。
図10を参照すると、非同期サンプリング速度変換器228に統合化されたAPICLが示されている。非同期サンプリング速度変換器228の第1の部分229は、データを入力サンプリング速度FSinで処理し、そしてその第2の部分230は、データを出力サンプリング速度FSoutで処理する。
第1の部分229は、入力バッファ231及び×2アップサンプリング・モジュール232を備え、その×2アップサンプリング・モジュール232の出力は、ロー・パス・プリフィルタ233に供給される。ロー・パス・プリフィルタ233の出力は、多相フィルタ234の入力に供給され、その多相フィルタ234は、係数補間モジュール235及びAPICL236と共に、上記第2の部分を構成する。
APICL236が入力サンプリング速度と出力サンプリング速度との(一時的)比を測定するので、この測定は、非同期サンプリング速度変換器228が入力データと出力データとの間の位相関係の経過を追い、それに応じて多相フィルタ係数を操作するのを可能にする。
特に、APICL出力の整数部分n0を用いて、入力データ・バッファ231に対するポインタを計算し、そして係数補間モジュール235が端数部分fを用いて多相フィルタ係数を計算する。
プリフィルタ・タスクは、入力クロック・サイクル毎に1回実行される。多相フィルタ・タスク、係数補間及びAPICLタスクは、出力クロック・サイクル毎に実行される。
図1は、サンプリング速度変換のための既知の技術を説明する概略ブロック図である。 図2は、典型的なアナログ・サンプリング速度変換プロセスにおけるサンプリング速度変換段階を説明するグラフを示す。 図3は、既知の疑似アナログ・フィルタの設計プロセスを説明するグラフである。 図4は、典型的なディジタル・サンプリング速度変換アルゴリズムを説明するグラフを示す。 図5は、本発明に従ったサンプリング速度変換装置のブロック図である。 図6は、図5のサンプリング速度変換装置の動作を説明するグラフを示す。 図7は、図5のサンプリング速度変換装置の利得制御を示すグラフである。 図8は、図5のサンプリング速度変換装置の利得制御を示す別のグラフである。 図9は、図5のサンプリング速度変換装置の動作を説明するフロー・チャートである。 図10は、非同期のサンプリング速度変換器における図5のサンプリング速度変換装置の積分を示すブロック図である。

Claims (12)

  1. 入力サンプリング速度対出力サンプリング速度の比(FSin/FSout)を決定するためのサンプリング速度変換装置であって、
    勾配の第1のランプ信号FSinを発生する手段と、
    第1のランプ信号を速度FSoutでサンプリングして、第2のランプ信号を生成する手段と、
    第2のランプ信号と閉ループ制御システムにより発生されたフィードバック信号との差から成る入力を有し、それにより定常状態で当該閉ループ制御システムの出力がFSin/FSoutに等しい、前記閉ループ制御システムと
    を備えるサンプリング速度変換装置。
  2. 前記閉ループ制御システムが固定の利得回路を含む請求項1記載のサンプリング速度変換装置。
  3. 前記閉ループ制御システムが2つの分岐を含み、各分岐が時間と共に変化可能な利得を有する請求項1記載のサンプリング速度変換装置。
  4. 前記閉ループ制御システムが出力積分器を含む請求項1から3のいずれか一項に記載のサンプリング速度変換装置。
  5. 前記2つの分岐のうちの第1の分岐が、積分器を含み、
    前記サンプリング速度変換装置が更に、各分岐の出力を加算する加算器を含む
    請求項3又は4記載のサンプリング速度変換装置。
  6. 第1のランプ信号を発生する前記手段が、クロック入力信号FSinを有するカウンタを備える請求項1から5のいずれか一項に記載のサンプリング速度変換装置。
  7. 第2のランプ信号を与える前記の手段が、速度FSoutでクロックされるラッチを備える請求項1から6のいずれか一項に記載のサンプリング速度変換装置。
  8. サンプリング速度変換に使用のための、入力サンプリング速度対出力サンプリング速度の比(FSin/FSout)を決定する方法において、
    勾配の第1のランプ信号FSinを発生するステップと、
    第1のランプ信号を速度FSoutでサンプリングして、第2のランプ信号を生成するステップと、
    第2のランプ信号を閉ループ制御システムに通すことによりFSin/FSoutに等しい定常状態出力を発生するステップと
    を備える方法。
  9. 第2のランプ信号を利得回路に通すステップと、
    前記利得回路により発生されたフィードバック信号を第2のランプ信号から減算するステップと
    を更に含む請求項8記載の方法。
  10. 第2のランプ信号を利得回路の第1及び第2の分岐に通すステップと、
    第1の分岐の積分された出力を第2の分岐の出力と加算して、加算された出力を生成するステップと、
    前記加算された出力を積分して、積分された出力を生成するステップと、
    当該積分された出力を第2のランプ信号から減算するステップと
    を更に含む請求項9記載の方法。
  11. 前記利得回路の各分岐の利得を、出力サンプリング速度に等しい速度で調整するステップを更に含む請求項10記載の方法。
  12. 請求項1から7のいずれか一項に記載のサンプリング速度変換装置を含むサンプリング速度変換器。

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