JP2005518733A - 制御可能なインピーダンスおよび遷移時間を有する単一端シグナリングおよび差動シグナリングを選択的に提供する方法および装置 - Google Patents
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Abstract
Description
Claims (35)
- 単一端シグナリングおよび差動シグナリングを選択的に提供する方法であって、
単一端送信モードにおける動作のための、
差動駆動回路を不能にし、データ信号を第1単一端駆動回路の第1高側および第1低側に加える前記ステップと、
差動送信モードにおける動作のための、
前記データ信号を前記差動駆動回路に加える前記ステップと、
前記第1単一端駆動回路の前記第1高側の第1終端、および第2単一端駆動回路の第2高側の第2終端を可能にする前記ステップと、
前記第1単一端駆動回路の前記第1低側、および前記第2単一端駆動回路の第2低側を不能にする前記ステップとを含む、方法。 - 単一端受信モードにおける動作のための、
前記差動駆動回路を不能にする前記ステップと、
前記第1単一端駆動回路の前記第1高側の前記第1終端、および前記第1単一端駆動回路の前記第1低側の第3終端を可能にする前記ステップと、
差動受信モードにおける動作のための、
前記差動駆動回路、前記第1単一端駆動回路の前記第1低側、および前記第2単一端駆動回路の前記第2低側を不能にする前記ステップと、
前記第1単一端駆動回路の前記第1高側の前記第1終端、および前記第2単一端駆動回路の前記第2高側の前記第2終端を可能にする前記ステップとをさらに含む、請求項1に記載の前記方法。 - 高インピーダンスモードにおける動作のための、
前記差動駆動回路、前記第1単一端駆動回路の前記第1高側ならびに前記第1低側、および前記第2単一端駆動回路の前記第2高側ならびに前記第2低側を不能にする前記ステップをさらに含む、請求項2に記載の前記方法。 - 複数の抵抗素子に結合された複数の切替え素子を使用して、前記第1単一端駆動回路の前記高側の前記第1終端のインピーダンスを制御する前記ステップをさらに含む、請求項1に記載の前記方法。
- 前記複数の抵抗素子の少なくとも一部が、互いに指数関数的関係を担う、請求項4に記載の前記方法。
- 前記複数の切替え素子への制御入力をシフトさせることによって、前記第1単一端駆動回路の前記第1高側の前記第1終端のインピーダンスを制御する前記ステップをさらに含む、請求項5に記載の前記方法。
- 前記複数の切替え素子の前記制御入力をシフトさせることが、前記インピーダンスを指数関数的に変化させる、請求項6に記載の前記方法。
- 前記複数の切替え素子の前記制御入力をシフトさせることが、前記インピーダンスを2倍にする、請求項6に記載の前記方法。
- 前記複数の切替え素子の前記制御入力をシフトさせることが、前記インピーダンスを2分の1にする、請求項6に記載の前記方法。
- 前記差動駆動回路によって生成される差動信号の遷移時間を制御するために、前記差動駆動回路に組み込まれた分布増幅器を使用する前記ステップをさらに含む、請求項1に記載の前記方法。
- 単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、
差動送信モードにおいて活動する差動駆動回路と、
前記差動駆動回路に結合された第1単一端駆動回路であって、前記第1単一端駆動回路が、第1高側および第1低側を有し、前記第1低側が、単一端送信モードにおいて活動する、第1単一端駆動回路と、
前記差動駆動回路に結合された第2単一端駆動回路であって、前記第2単一端駆動回路が、第2高側および第2低側を有する、第2単一端駆動回路とを備える、装置。 - 前記第1高側が、前記差動送信モードおよび前記単一端送信モードの両方において活動する、請求項11に記載の前記装置。
- 前記差動駆動回路が、差動モード電流シンキング能力を提供し、前記第1低側が、単一端モード電流シンキング能力を提供する、請求項11に記載の前記装置。
- 前記差動駆動回路が、NMOSトランジスタを備える、請求項11に記載の前記装置。
- 前記NMOSトランジスタが、
前記第1単一端駆動回路に結合された第1NMOSトランジスタと、
前記第2単一端駆動回路に結合された第2NMOSトランジスタと、
前記第1NMOSトランジスタ、前記第2NMOSトランジスタ、および接地電圧に結合された第3NMOSトランジスタとを備える、請求項14に記載の前記装置。 - 前記第1単一端駆動回路が、
第1PMOSトランジスタと、
前記第1PMOSトランジスタおよび前記差動駆動回路に結合された第1抵抗素子と、
第4NMOSトランジスタと、
前記第4NMOSトランジスタおよび前記差動駆動回路に結合された第2抵抗素子とを備える、請求項15に記載の前記装置。 - 前記第2単一端駆動回路が、
第2PMOSトランジスタと、
前記第2PMOSトランジスタおよび前記差動駆動回路に結合された第3抵抗素子と、
第5NMOSトランジスタと、
前記第5NMOSトランジスタおよび前記差動駆動回路に結合された第4抵抗素子とを備える、請求項16に記載の前記装置。 - 前記装置が差動送信モードにあるとき、負の制御電圧が、前記第1PMOSトランジスタならびに前記第2PMOSトランジスタ、および前記第4NMOSトランジスタならびに前記第5NMOSトランジスタのゲートに印加され、差動データ信号が、前記第1NMOSトランジスタおよび前記第2NMOSトランジスタに加えられ、
前記装置が差動受信モードにあるとき、前記負の制御電圧が、前記第1PMOSトランジスタならびに前記第2PMOSトランジスタ、および前記第4NMOSトランジスタならびに前記第5NMOSトランジスタの前記ゲートと、前記第1NMOSトランジスタ、前記第2NMOSトランジスタ、および前記第3NMOSトランジスタの少なくとも1つとに加えられる、請求項17に記載の前記装置。 - 前記装置が単一端送信モードにあるとき、負の制御電圧が、前記第1NMOSトランジスタ、前記第2NMOSトランジスタ、および前記第3NMOSトランジスタの少なくとも1つに加えられ、データ信号が、前記第1PMOSトランジスタおよび前記第4NMOSトランジスタに加えられ、
前記装置が単一端受信モードにあるとき、負の制御電圧が、前記第1PMOSトランジスタと、前記第1NMOSトランジスタ、前記第2NMOSトランジスタ、および前記第3NMOSトランジスタの少なくとも1つとに加えられ、正の制御電圧が、前記第4NMOSトランジスタに加えられる、請求項18に記載の前記装置。 - 前記装置が高インピーダンスモードにあるとき、負の制御電圧が、前記第4NMOSトランジスタと、前記第1NMOSトランジスタ、前記第2NMOSトランジスタ、および前記第3NMOSトランジスタの少なくとも1つとに加えられ、正の制御電圧が、前記第1PMOSトランジスタに加えられる、請求項19に記載の前記装置。
- 前記差動駆動回路、前記第1単一端駆動回路、および前記第2単一端駆動回路が、高インピーダンスモードにおいて活動しない、請求項11に記載の前記装置。
- 前記第1単一端駆動回路に結合された制御回路であって、前記第1単一端駆動回路が、入り信号を受信していないとき、前記制御回路が、前記第1単一端駆動回路を前記高インピーダンスモードに置くように構成されることをさらに備える、請求項21に記載の前記装置。
- 前記第1単一端駆動回路が、
複数の切替え素子と、
前記複数の切替え素子に結合された複数の抵抗素子であって、前記複数の切替え素子および前記複数の抵抗素子が、前記第1単一端駆動回路の制御可能インピーダンスを共動して提供するように構成される、複数の抵抗素子とを備える、請求項11に記載の前記装置。 - 前記複数の抵抗素子の少なくとも一部が、互いに指数関数的関係を担う、請求項23に記載の前記装置。
- 前記複数の切替え素子に結合された制御回路であって、前記制御回路が、前記第1単一端駆動回路の前記制御可能インピーダンスを制御するように、前記複数の切替え素子への複数の制御信号をシフトさせるように構成される、制御回路をさらに備える、請求項23に記載の前記装置。
- 前記制御回路が、単一基準終端モードおよび中心終端モードの両方においてインピーダンス整合を提供するように、前記第1単一端駆動回路の前記制御可能インピーダンスを制御する、請求項25に記載の前記装置。
- 前記差動駆動回路および前記第1単一端駆動回路の少なくとも一方が、制御可能遷移時間を提供するために分布増幅器を使用する、請求項11に記載の前記装置。
- 伝送線を終端させる方法であって、
前記伝送線と第1基準電圧との間に第1インピーダンスを提供するように、第1組の指数関数的関係インピーダンス要素から第1の2進組合わせを選択する前記ステップと、
前記伝送線と第2基準電圧との間に第2インピーダンスを提供するように、第2組の前記指数関数的関係インピーダンス要素から、第2の2進組合わせを選択する前記ステップと、
前記第2組の指数関数的関係インピーダンス要素が選択解除されたとき、前記第1インピーダンスを低減するように、前記第1の2進組合わせをシフトさせる前記ステップとを含む、方法。 - 前記第1の2進組合わせをシフトさせる前記ステップが、前記第1の2進組合わせを1ビットだけシフトさせる前記ステップをさらに含む、請求項28に記載の前記方法。
- 前記第1の2進組合わせをシフトさせる前記ステップが、
前記第1組の指数関数的関係インピーダンス要素によって提供される前記伝送線の終端インピーダンスが、シフトさせる前記ステップの前に、前記第1組の指数関数的関係インピーダンス要素および前記第2組の指数関数的関係インピーダンス要素によって提供される前記終端インピーダンスにより近くなるように、前記第1の2進組合わせをシフトさせる前記ステップをさらに含む、請求項28に記載の前記方法。 - 伝送線を終端させる装置であって、
前記伝送線と第1基準電圧との間に結合された第1組の指数関数的関係インピーダンス要素と、
前記伝送線と第2基準電圧との間に結合された第2組の指数関数的関係インピーダンス要素であって、前記第1組の指数関数的関係インピーダンス要素および前記第2組の指数関数的関係インピーダンス要素が、中心終端モードにおいて前記伝送線の終端インピーダンスを提供するように選択的に構成可能である、第2組の指数関数的関係インピーダンス要素と、
前記第1組の指数関数的関係インピーダンス要素および前記第2組の指数関数的インピーダンス要素に結合された制御回路であって、前記制御回路が、前記伝送線と前記第1基準電圧との間に第1インピーダンスを提供するように、前記第1組の指数関数的関係インピーダンス要素の第1の2進組合わせを選択し、前記制御回路が、単一基準送信モードにおいて、前記伝送線の前記終端インピーダンスのより近い値を提供するように、前記第1の2進組合わせをシフトさせ、かつ前記第2組の指数関数的関係インピーダンス要素を選択解除する、制御回路とを備える、装置。 - 前記第1組の指数関数的関係インピーダンス要素が、
複数のトランジスタと、
複数の抵抗素子であって、前記抵抗素子のそれぞれが、前記複数のトランジスタのそれぞれの1つに結合される、複数の抵抗素子とを備える、請求項31に記載の前記装置。 - 前記制御装置が、単一端シグナリングの前記伝送線を終端させるために、前記第1組の指数関数的関係インピーダンス要素を構成するように適合される、請求項31に記載の前記装置。
- 前記制御回路が、差動シグナリングの前記伝送線を終端させるために、前記第1組の指数関数的関係インピーダンス要素を構成するように適合される、請求項31に記載の前記装置。
- 前記制御装置が、高インピーダンスモードを提供するために、前記第1組の指数関数的関係インピーダンス要素および前記第2組の指数関数的関係インピーダンス要素を選択解除するように適合される、請求項31に記載の前記装置。
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