JP4417112B2 - 制御可能なインピーダンスおよび遷移時間を有する単一端シグナリングおよび差動シグナリングを選択的に提供する方法および装置 - Google Patents

制御可能なインピーダンスおよび遷移時間を有する単一端シグナリングおよび差動シグナリングを選択的に提供する方法および装置 Download PDF

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Description

本発明は、一般に、電気シグナリング技法に関し、より具体的には、単一端シグナリングおよび差動シグナリングと共存可能なシグナリング技法に関する。
データの記憶、データの処理、およびデータの伝達など、様々な機能を実施するために、電子構成要素が使用される。しかし、そのような電子構成要素が共動して機能するために、互いの間において通信することができることが必要である。そのような通信を容易にするために、様々なシグナリング技法が開発されてきた。１つのそのようなシグナリング技法は、単一端シグナリングと呼ばれる。単一端シグナリングでは、任意のタイプの導電路とすることが可能である単一ワイヤを使用して、地面などの基準電圧に対するそのワイヤの電圧など、パラメータを変化させることによって、信号を伝達することが可能である。そのような基準電圧は、いくつかの単一端信号の共通基準電圧として使用することが可能である。他のタイプのシグナリング技法は、差動シグナリングと呼ばれる。差動シグナリングでは、任意のタイプの導電路とすることが可能である２つのワイヤを使用して、２つのワイヤの一方のパラメータを他のワイヤのパラメータに対して変化させることによって、信号を伝達することが可能である。そのようなシグナリングは、差動シグナリングと呼ばれる。差動シグナリングシステムを使用して伝達される信号の意味および値は、通常、共通基準電圧に対してではなく、互いに関するワイヤのパラメータの比較によって決定される。
電子構成要素間で伝達される信号を生成するために使用されるドライバ回路は、一般に、単一端シグナリングまたは差動シグナリングを提供するように設計されてきたが、両方のシグナリングのタイプを選択的に提供することは、一般的にはできなかった。したがって、単一端ドライバ回路は、一般に、差動シグナリングシステムと共存可能ではなく、差動ドライバ回路は、一般に、単一端シグナリングシステムと共存可能ではなかった。
信号の反射および他の望ましくない歪みを低減するために、信号が加えられるワイヤは、適切な終端インピーダンスで終端されることがある。単一端シグナリングおよび差動シグナリングに関する追加の難点は、異なるタイプの終端が、単一端シグナリングおよび差動シグナリングと共に使用されることがあることである。たとえば、単一端シグナリングでは、シグナリングに使用されるワイヤが、中心終端されることが好ましい（たとえば、１つの終端要素が、ワイヤから第１基準電圧に結合され、他の終端要素が、ワイヤから第２基準電圧に結合される）。反例として、差動シグナリングでは、シグナリングに使用される各ワイヤは、単一基準電圧に結合された単一終端要素で終端されることが好ましい。したがって、両方のタイプのシグナリングシステムの性能を最適化する１つの終端方式を適用するのは困難である。
図１は、従来の技術による単一基準終端および中心終端の概略図を含む図面である。図１に示された単一基準終端の第１例では、ワイヤ１０３が、終端要素１０２に結合され、終端要素１０２は、第１基準電圧１０１に結合される。図１に示された単一基準終端の第２例では、ワイヤ１０４が、終端要素１０５に結合され、終端要素１０５は、第２基準電圧１０６に結合される。図１に示された中心終端の例では、ワイヤ１０９が、終端要素１０８および１１０に結合される。終端要素１０８は、第１基準電圧１０７に結合され、一方、終端要素１１０は、第２基準電圧１１１に結合される。
単一端シグナリングシステムのドライバは、差動シグナリングシステムとの共存可能性を提供してこず、差動シグナリングシステムのドライバは、単一端シグナリングシステムとの共存可能性を提供してこず、それにより、製造コストおよび在庫要件が増大した。したがって、これまでの単一端シグナリング技法および差動シグナリング技法のどちらも、これらの難点および限定を克服する適応性を提供しなかった。したがって、上記で記述した欠点を克服する方法および装置が必要である。
制御可能なインピーダンスおよび遷移時間を有する単一端シグナリングおよび差動シグナリングを選択的に提供する方法および装置を提供する。方法および装置の少なくともいくつかの実施形態によれば、差動信号を２つのワイヤ上で伝送することができ、または、２つの単一端信号を２つのワイヤ上で伝送することができる。これらのワイヤは、任意のタイプの導体、任意のタイプの伝送線、または任意のタイプの電気的インタフェースなど、任意のタイプの導電路とすることが可能である。本発明の様々な実施形態によれば、終端は、単一基準終端、中心終端、または高インピーダンス終端の中から選択することが可能である。選択される終端は、特性インピーダンスと整合する、特性インピーダンスと比較して大きく終端する、または特性インピーダンスと比較して小さく終端するように選択することが可能である。選択される終端のタイプに関係なく、終端インピーダンスを動的制御する能力が提供される。さらに、少なくともいくつかの実施形態では、ビットをシフトさせることによって、単一基準終端モードおよび中心終端モードの両方について、整合していることが好ましい所望の終端インピーダンスを維持するように、終端要素のインピーダンスを変化させる能力が提供される。終端を提供する構成要素を有する集積回路も提供され、それにより、インピーダンス整合が改善される。また、信号の遷移時間を動的制御する能力も提供される。単一端シグナリングシステムおよび差動シグナリングシステムを駆動し、終端させる能力を提供することによって、共存可能性および適応性の増強が提供され、製造コストおよび在庫要件が低減される。本発明の様々な実施形態によれば、本明細書において記述されるこれらの特徴および他の特徴の１つ、いくつか、またはすべてを提供することが可能である。
本発明の実施形態は、様々な状況において有用に適用することが可能である。たとえば、実施形態は、任意の電気的インタフェースと共に実施することが可能である。そのような電気的インタフェースの一例は、１つまたは複数の集積回路と１つまたは複数の他の集積回路との間の任意の接続である。他の例として、実施形態は、単一端シグナリングと共存可能な１つまたは複数の集積回路を、差動シグナリングと共存可能な１つまたは複数の集積回路に接続することを可能にするように実施することが可能である。本発明は、たとえば、メモリシステムにおいて有用に適用することが可能である。これまで、メモリシステムは、中心終端を有する単一端シグナリングなど、単一端シグナリングをしばしば使用してきた。しかし、現在では、メモリシステムは、単一基準終端を有する差動シグナリングなど、差動シグナリングを使用している。したがって、本発明の実施形態を使用して、より古い世代およびより新しい世代のメモリシステムとの共存可能性を単一部品において提供することが可能であり、それにより、複数の部品の生産および在庫の難点が回避され、単一部品が両方のタイプのメモリシステム構成要素と相互作用することを可能にする。一例として、本発明の実施形態は、メモリ素子に結合することが可能であるメモリ制御装置において実施することが可能である。他の例として、本発明の実施形態は、メモリ制御装置に結合することが可能であるメモリ素子において実施することが可能である。さらに他の例として、本発明の実施形態は、１つまたは複数のメモリ素子に結合することが可能である１つまたは複数のメモリ制御装置において実施することが可能である。
図２は、本発明の実施形態による装置を示すブロック図である。該装置は、第１単一端駆動回路２１０、第２単一端駆動回路２１１、および差動駆動回路２０５を含む。第１単一端駆動回路２１０は、第１高側２０１および第１低側２０２を備える。第２単一端駆動回路２１１は、第２高側２０３および第２低側２０４を備える。ＶＲ１と呼ぶことが可能である第１基準電圧２０６が、第１高側２０１および第２高側２０３に結合される。第１高側２０１は、第１低側２０２および第１ワイヤ２０８に結合される。第２高側２０３は、第２低側２０４および第２ワイヤ２０９に結合される。第１低側２０２および第２低側２０４は、ＶＲ２と呼ぶことが可能である第２基準電圧２０７に結合される。差動駆動回路２０５は、第１ワイヤ２０８、第２ワイヤ２０９、およびＶＲ３と呼ぶことが可能である第３基準電圧２１３に結合される。ＶＲ３は、ＶＲ１またはＶＲ２と同じ電圧とすることが可能であり、または、異なる電圧とすることが可能である。第１ワイヤ２０８および第２ワイヤ２０９は、単一端モードまたは差動モードにおいて一方向シグナリングまたは双方向シグナリングに使用することが可能である２つのポートを提供する。たとえば、ワイヤ２０８および２０９が単一端モードにおいて使用されるとき、異なる情報を伝達する２つの異なる信号を、ワイヤ２０８および２０９で伝達することが可能である。ワイヤ２０８および２０９の両方を使用して、ワイヤ２０８および２０９が差動モードにある任意の所与の時間に、同じ情報を伝達することができる。情報を送信または受信することが可能であり、この場合、送信したモードまたは送信モードは、遠隔構成要素による受信のためにワイヤ（たとえば、ワイヤ２０８および２０９）上の信号を駆動する局所構成要素（たとえば、図２の装置によって示す構成要素）を基準にし、受信したモードまたは受信モードは、遠隔構成要素を源とする信号を検出する局所構成要素を基準とする。
第１単一端駆動回路２１０および第２単一端駆動回路２１１は、第１基準電圧２０６および／または第２基準電圧２０７によって提供される起電力によって、単一端信号をそれぞれワイヤ２０８および２０９の上に駆動する能力を提供する。さらに、第１単一端駆動回路２１０および第２単一端駆動回路２１１は、第１基準電圧２０６および／または第２基準電圧２０７のどちらかまたは両方に関して、ワイヤ２０８および２０９の終端を提供する能力を提供する。さらに、第１単一端駆動回路２１０および第２単一端駆動回路２１１は、高インピーダンスモードを提供することによってワイヤ２０８および２０９に負荷をかけることを回避する能力を提供する。この場合、高インピーダンス関係は、第１基準電圧２０６および／または第２基準電圧２０７のどちらかまたは両方とワイヤ２０８および２０９との間に存在する。第１高側２０１、第１低側２０２、第２高側２０３、および／または第２低側２０４と同様の追加の構成要素を、同様または追加の基準電圧に関して提供することが可能である。一例として、そのような追加の構成要素を、多重レベルシグナリングシステムの追加の基準電圧に関して実施することができる。
第１高側２０１は、ワイヤ２０８を第１基準電圧２０６により近く駆動する能力を提供する。第１高側２０１は、高論理レベルの信号をワイヤ２０８の上に駆動する能力を提供する。高論理レベルは、上限基準電圧により近い電圧レベルに対応する論理レベルであることが好ましい。第１高側２０１は、第１基準電圧２０６に関してワイヤ２０８の終端を提供する能力をさらに提供する。さらに、第１高側２０１は、第１基準電圧２０６からワイヤ２０８を隔離し、高インピーダンスモードを提供することによってワイヤ２０８に負荷をかけることを回避する能力を提供する。高インピーダンス関係は、第１基準電圧２０６とワイヤ２０８との間に存在する。
第１低側２０２は、ワイヤ２０８を第２基準電圧２０７により近く駆動する能力を提供する。第１低側２０２は、低論理レベルの信号をワイヤ２０８の上に駆動する能力を提供する。低論理レベルは、下限基準電圧により近い電圧レベルに対応する論理レベルであることが好ましい。第１低側２０２は、第２基準電圧２０７に関してワイヤ２０８の終端を提供する能力をさらに提供する。さらに、第１低側２０２は、ワイヤ２０８を第２基準電圧２０７から隔離して、高インピーダンスを提供することによってワイヤ２０８に負荷をかけることを回避する能力を提供する。この場合、高インピーダンス関係は、第２基準電圧２０７とワイヤ２０８との間に存在する。
第２高側２０３は、ワイヤ２０９を第１基準電圧２０６により近く駆動する能力を提供する。第２高側２０３は、高論理レベルの信号をワイヤ２０９の上に駆動する能力を提供する。第２高側２０３は、第１基準電圧２０６に関してワイヤ２０９の終端を提供する能力をさらに提供する。さらに、第２高側２０３は、ワイヤ２０９を第１基準電圧２０６から隔離して、高インピーダンスモードを提供することによってワイヤ２０９に負荷をかけるのを回避する能力を提供する。この場合、高インピーダンス関係は、第１基準電圧２０６とワイヤ２０９との間に存在する。
第２低側２０４は、ワイヤ２０９を第２基準電圧２０７により近く駆動する能力を提供する。第２低側２０４は、低論理レベルの信号をワイヤ２０９の上に駆動する能力を提供する。第２低側２０４は、第２基準電圧２０７に関してワイヤ２０９の終端を提供する能力をさらに提供する。さらに、第２低側２０４は、ワイヤ２０９を第２基準電圧２０７から隔離して、高インピーダンスモードを提供することによってワイヤ２０９に負荷をかけることを回避する能力を提供する。この場合、高インピーダンス関係は、第２基準電圧２０７とワイヤ２０９との間に存在する。
差動駆動回路２０５は、ワイヤ２０８と２０９との間に電位差を創出する能力を提供する。そのような電位差を創出する際に、ワイヤ２０８および２０９の一方は、第３基準電圧２１３により近い電圧レベルに駆動され、一方、ワイヤ２０８および２０９の他方は、第３基準電圧２１３から遠い電圧レベルに移動することが可能になる。
図３は、本発明の実施形態による装置を示す概略図である。該装置は、第１高側２０１、第１低側２０２、第２高側２０３、第２低側２０４、および差動駆動回路２０５を備える。第１高側２０１は、たとえばトランジスタ（たとえば、ＰＭＯＳトランジスタ）とすることが可能である切替え素子３０１と、たとえば抵抗、または抵抗を有効に模倣する方式で電流を通過させるように構成された素子（たとえば、トランジスタ）とすることが可能である抵抗素子３０２とを備える。例として、トランジスタは、トランジスタの製造中に、寸法、幾何形状、および処理パラメータを慎重に制御することによって抵抗を模倣するように構成することが可能である。第１基準電圧２０６は、たとえば正または負の電圧もしくは接地電圧（たとえば、ＶＤＤ）とすることが可能であり、切替え素子３０１に結合される。切替え素子３０１は、抵抗素子３０２に結合される。抵抗素子は、第１ワイヤ２０８に結合される。第１低側２０２は、たとえばトランジスタ（たとえば、ＮＭＯＳトランジスタ）とすることが可能である切替え素子３０３と、たとえば抵抗または、抵抗を有効に模倣するような方式で電流を通過させるように構成された素子（たとえば、トランジスタ）とすることが可能である抵抗素子３０４とを備える。第２基準電圧２０７は、たとえば正または負の電圧もしくは接地電圧（たとえば、地面）とすることが可能であり、切替え素子３０３に結合される。切替え素子３０３は、抵抗素子３０４に結合される。抵抗素子３０４は、第１ワイヤ２０８に結合される。
第２高側２０３は、たとえばトランジスタ（たとえば、ＰＭＯＳトランジスタ）とすることが可能である切替え素子３０５、および抵抗素子３０６を備える。第１基準電圧は、切替え素子３０５に結合される。切替え素子３０５は、抵抗素子３０６に結合される。抵抗素子３０６は、第２ワイヤ２０９に結合される。第２低側２０４は、たとえばトランジスタ（たとえば、ＮＭＯＳトランジスタ）とすることが可能である切替え素子３０７、および抵抗素子３０８を備える。第２基準電圧は、切替え素子３０７に結合される。切替え素子３０７は、抵抗素子３０８に結合される。抵抗素子３０８は、第２ワイヤ２０９に結合される。
差動駆動回路２０５は、たとえばトランジスタ（たとえば、ＮＭＯＳトランジスタ）とすることが可能である切替え素子３０９および３１０と、たとえばトランジスタ（たとえば、ＮＭＯＳトランジスタ）とすることが可能であるバイアス制御素子３１１とを備える。第２基準電圧２０７は、バイアス制御素子３１１に結合され、バイアス制御素子３１１は、切替え素子３０９および３１０に結合される。切替え素子３０９は、ワイヤ２０８に結合され、切替え素子３１０は、ワイヤ２０９に結合される。
入力３１２が、切替え素子３０１を制御するために提供される。入力３１３が、切替え素子３０３を制御するために提供される。入力３１４が、切替え素子３０５を制御するために提供される。入力３１５が、切替え素子３０７を制御するために提供される。入力３１６が、切替え素子３０９を制御するために提供される。入力３１７が、切替え素子３１０を制御するために提供される。入力３１８が、バイアス制御素子３１１を制御するために提供される。制御回路が、該装置の動作を制御するために、これらの入力の１つまたは複数に結合される。たとえば、該装置を単一端送信モードにおいて動作するために、制御回路は、制御信号（たとえば、接地電圧）を入力３１６、３１７、および３１８に加え、たとえば第１データ信号またはその逆とすることが可能である第１データ信号を入力３１２および３１３に加え、随意選択で、第２データ信号またはその逆とすることが可能である第２データ信号を入力３１４および３１５に加える。そのような例では、差動駆動回路は、不能になり、信号が、第１データ信号および第２データ信号に従って、第１単一端駆動回路および第２単一端駆動回路によって第１ワイヤおよび第２ワイヤの上で駆動される。
他の例として、該装置を単一端受信モードにおいて動作するために、制御回路は、第１制御信号（たとえば、ＶＤＤ電圧）を入力３１３および３１５に加え、第２制御信号（たとえば、接地電圧）を入力３１２、３１４、および３１６〜３１８に加える。そのような例では、差動駆動回路は、不能になり、第１単一端駆動回路および第２単一端駆動回路の高側および低側の切替え素子は、第１単一端駆動回路および第２単一端駆動回路の高側および低側の抵抗素子を通る電流経路を完成するように差動され、それにより、第１ワイヤ２０８および第２ワイヤ２０９の両方について、中心終端構成が得られる。
他の例として、該装置を差動送信モードにおいて動作するために、制御回路は、第１制御信号（たとえば、接地電圧）を入力３１２〜３１５に加え、第２制御信号（たとえば、バイアス制御電圧）を入力３１８に加え、データ信号を入力３１６に加え、データ信号の逆を入力３１７に加える。そのような例では、第１単一端駆動回路および第２単一端駆動回路の高側の切替え素子は、第１単一端駆動回路および第２単一端駆動回路の高側の抵抗素子を通る電流経路を完成するように作動される。第１単一端駆動回路および第２単一端駆動回路の低側は、不能になる。差動出力信号が、データ信号の影響下にある切替え素子３０９および３１０の動作によって、ワイヤ２０８および２０９を横断して提供される。
さらに他の例では、該装置を差動受信モードにおいて動作するために、制御回路は、第１制御信号（たとえば、接地電圧）を入力３１２〜３１８に加える。そのような例では、差動駆動回路および第１単一端駆動回路ならびに第２単一端駆動回路の低側は、不能になる。第１単一端駆動回路および第２単一端駆動回路の高側の切替え素子は、第１単一端駆動回路および第２単一端駆動回路の高側の抵抗素子を通る電流経路を完成するように差動され、それにより、第１ワイヤ２０８および第２ワイヤ２０９の両方について単一基準終端が提供される。
もう１つの例として、該装置は、高インピーダンスモードにおいて動作することができる。高インピーダンスモードでは、該装置は、第１基準電圧２０６、第２電圧基準２０７、および第３電圧基準２１３のいずれかの影響からワイヤ２０８および２０９を有効に隔離する。したがって、該装置は、ワイヤ２０８および２０９に結合された遠隔構成要素の動作に影響を与える電気的作用をワイヤ２０８または２０９に付与することを回避する。該装置を高インピーダンスモードで動作するために、制御回路は、第１制御信号（たとえば、接地電圧）を入力３１３および３１５〜３１８に加え、第２制御信号（たとえば、ＶＤＤ電圧）を入力３１２および３１４に加える。そのような例では、差動駆動回路および第１単一端駆動回路ならびに第２単一端駆動回路の両方の高側ならびに低側は、不能になり、それにより、ワイヤ２０８および２０９と任意の基準電圧（たとえば、第１基準電圧２０６および第２基準電圧２０７）との間の高インピーダンス（たとえば、本質的に開放的な回路）が提供される。
図４は、本発明の実施形態による、選択的終端インピーダンス制御を可能にする装置を示す詳細な概略図である。そのような装置は、図２および３に示されたような装置を実施するために使用することが可能であり、または、図２および３に示されたような装置とは無関係に使用することが可能である。たとえば、図４の装置は、図２および３の第１単一端駆動回路および第２単一端駆動回路を実施するために使用することが可能である。他の例として、図４の装置は、他のタイプの回路（たとえば、受信回路または送信回路）の選択的終端インピーダンスを提供するために使用することが可能である。図４の装置は、複数の切替え素子および複数の抵抗素子を備える。これらの切替え素子および抵抗素子は、別々の素子、またはそれ自体によって切替え特性および抵抗特性の両方を提供する素子とすることが可能である。例として、切替え特性および抵抗特定の両方を提供するように、トランジスタを構成することが可能である。切替え素子および抵抗素子は、切替え素子が抵抗素子を選択的に可能および不能にすることができるように、直列の対として結合される。これらの対のいくつかは、ワイヤと第１基準電圧（たとえば、ＶＤＤ電圧）との間に結合することが可能であり、一方、これらの対の他は、ワイヤと第２基準電圧（たとえば、接地電圧）との間に結合することが可能である。代替として、すべての対を、ワイヤと単一基準電圧（たとえば、第１基準電圧または第２基準電圧）との間に結合することが可能である。抵抗素子は、純粋に抵抗性とすることが可能であり（存在する可能性のある小さい寄生リアクタンスを除く）、または、複素インピーダンスを提供することが可能である。
共通基準電圧に結合された対の中で、これらの対のいくつかを可能にすることにより、終端インピーダンスが、対のそれぞれのインピーダンス値の並列組合わせの関数として得られる。したがって、広範な可能性のある終端インピーダンス値を提供することができる。一例として、抵抗素子が、互いに指数関数的に関係付けられるインピーダンス値を有して選択される場合、数個の抵抗素子を使用して、多数の可能な終端インピーダンス値を提供することができる。１つのそのような指数関数的関係の例として、第１抵抗素子が、抵抗Ｒを提示することが可能であり、第２抵抗素子が、抵抗２Ｒを提示することが可能であり、第３抵抗素子が、抵抗４Ｒを提示することが可能であり、第４抵抗素子が、抵抗８Ｒを提示することが可能である、などである。そのような指数関数的関係は、数学的に精確である必要はないことを理解されたい。たとえば、切替え素子は、それが作動されているときでも、ある有限の抵抗を提示する可能性があるので、抵抗素子の値は、そのような抵抗を補償するように選択することが可能であり、または、代替として、そのような抵抗は、無視できると見なすことが可能であり、補償は必要ない可能性がある。
２の累乗（たとえば、Ｒ、２Ｒ、４Ｒ、８Ｒなど）に基づく指数関数的関係を有する抵抗素子の１つの刷新的な特徴は、制御入力を１ビットだけシフトさせることによって、抵抗素子の群によって提供されるインピーダンスを容易に２倍または２分の１にすることができることである。この特徴は、装置が結合されるワイヤの特性インピーダンスと整合することを意図した終端インピーダンスなど、特定の終端インピーダンスを維持しながら、単一基準終端と中心終端とを切り替えるのに特に有用である。
他の例として、図４の装置は、１つのインピーダンス値の２つ以上の抵抗素子を使用して実施することが可能である。したがって、たとえば、値２Ｒを有する２つ以上の抵抗素子が提供される場合、抵抗素子の群のインピーダンスを２倍または２分の１にすることは、抵抗素子の一方または両方を選択することによって達成することができる。この例を続けると、値２Ｒを有する抵抗素子の１つが可能になるが、他方が不能になる場合、２つの抵抗素子は、２Ｒの抵抗を提供する。しかし、値２Ｒを有する抵抗素子の両方が可能になる場合、２つの抵抗素子は、Ｒの抵抗を提供する（すなわち、２Ｒの２分の１）。そのような構成は、単一基準終端または中心終端を提供しながら、特定の終端インピーダンスを維持するのにもよく適している。たとえば、単一基準終端を提供するために、ワイヤと基準電圧との間にＲの抵抗を提供するように、抵抗の群を構成することができる。しかし、中心終端を提供するために、ワイヤと第１基準電圧との間に２Ｒの抵抗を提供するように、抵抗の群を構成することができ、一方、ワイヤと第２基準電圧との間に２Ｒの抵抗を提供するように、抵抗の第２群を構成することができる。交流（ＡＣ）の観点から、有効ＡＣ終端インピーダンスは、どちらの構成についてもＲのままであるが（あらゆる反応構成要素を無視する）、その理由は、２Ｒの２つの抵抗は、Ｒの有効ＡＣ終端インピーダンスを提供するように、並列で作用するからである。
図４に示された装置は、ワイヤ４０１に結合された抵抗素子４０２〜４０９を備える。切替え素子４１０〜４１７が、抵抗素子４０２〜４０９にそれぞれ結合される。たとえばＰＭＯＳトランジスタとすることが可能である切替え素子４１０〜４１３は、たとえばＶＤＤとすることが可能である第１基準電圧４２６に結合される。たとえばＮＭＯＳトランジスタとすることが可能である切替え素子４１４〜４１７は、たとえば接地電圧とすることが可能である第２基準電圧４２７に結合される。切替え素子４１０〜４１３の制御入力が、論理ゲート４１８〜４２１の出力にそれぞれ結合される。切替え素子４１４〜４１７の制御入力が、論理ゲート４２２〜４２５の出力にそれぞれ結合される。抵抗素子４０２〜４０５の共通可能信号として作用する制御入力４２８が、論理ゲート４１８〜４２１のそれぞれの入力の１つに結合される。抵抗素子４０６〜４０９の共通イネーブル信号として作用する制御入力４２９が、論理ゲート４２２〜４２５のそれぞれの入力の１つに結合される。論理ゲート４１８〜４２１は、ＮＡＮＤゲートまたは他のタイプの論理ゲートとすることが可能である。論理ゲート４２２〜４２５は、ＡＮＤゲートまたは他のタイプの論理ゲートとすることが可能である。抵抗素子４０２〜４０９の制御入力は、論理ゲート４１８〜４２５の入力４３０〜４３７にそれぞれ提供される。いくつかの実施形態では、所望の終端インピーダンスを維持するように、入力４３０ならびに４３４、入力４３１ならびに４３５、入力４３２ならびに４３６、および入力４３３ならびに４３７に同じ制御入力を使用する、または、それらの制御入力をどちらかの方向に１ビットだけシフトさせることが好ましい可能性がある。
図５は、本発明の実施形態による、選択的遷移時間制御を可能にする装置を示すブロック図である。図５の装置は、入力５０１、駆動回路５０２〜５０５、調節可能時間遅延要素５０６〜５０８、および出力５０９を備える。入力５０１は、駆動回路５０２の入力および調節可能時間遅延要素５０６の入力に結合される。調節可能時間遅延要素５０６の出力が、駆動回路５０３の入力および調節可能時間遅延要素５０７の入力に結合される。調節可能時間遅延要素５０７の出力が、駆動回路５０４の入力および調節可能時間遅延要素５０８の入力に結合される。調節可能時間遅延要素５０８の出力が、駆動回路５０５の入力に結合される。駆動回路５０２〜５０５のそれぞれの出力が、出力５０９に結合される。
調節可能時間遅延要素５０６〜５０８が、最小限の時間遅延を提供するように調節される場合、駆動回路５０２〜５０５は、状態をほとんど同時に（理想的には、同時に）変化させ、集団的に非常に迅速な遷移時間をもたらす（たとえば、出力状態間において切り替える時間）。しかし、より多くの遅延が、調節可能時間遅延要素５０６〜５０８において導入されるので、駆動回路５０２〜５０５は、状態を順次変化させる。駆動回路のそれぞれが、有限（たとえば、非ゼロ）の出力インピーダンスを有するので、出力５０９の全体的な出力インピーダンスは、時間と共に減少し、出力状態間の変化はより漸進的になり、その結果、より緩慢な遷移時間となる。したがって、図５の装置は、出力５０９において、信号の選択的遷移時間を提供することができる。
図５の装置の１つの可能な変形形態の例として、調節可能時間遅延要素５０７および５０８の入力は、入力５０１に結合することができ、調節可能時間遅延要素５０６〜５０８は、直列ではなく、並列に構成される。調節可能時間遅延要素５０７および５０８の時間遅延の値は、所望の効果を提供するように調節することができる。
図２〜４の文脈において考慮すると、図５の装置は、駆動回路５０２〜５０５のそれぞれが、単一端駆動回路、単一端駆動回路の高側もしくは低側、差動駆動回路、または図４の装置を備えるように、実施することができる。たとえば、駆動回路５０２〜５０５のそれぞれが、図４の装置に従って実施された場合、選択的インピーダンスと選択的遷移時間とを組み合わされた利益を得ることができる。調節可能時間遅延要素のタイミングの制御は、図２、３、または４の装置を制御するために使用されるのと同じ制御回路を使用して提供することができる。
図６は、本発明の実施形態による、ビットをシフトさせることによって終端インピーダンスを変化させることを可能にする装置を示すブロック図である。図６の装置は、レジスタ６０１、ドライバ６０２、導体６０３〜６０６、レジスタ出力６０７〜６１０、ドライバ入力６１１〜６１５、および固定論理出力６１６を備える。レジスタ出力６０７〜６１０、導体６０３〜６０６、およびドライバ入力６１１〜６１５の数は、例示的である。任意の数のレジスタ出力、導体、およびドライバ入力を提供することが可能である。固定論理出力６１６は、プルアップレジスタまたはプルダウンレジスタもしくは他の付随的構成要素を有する、または有さない基準電圧（たとえば、ＶＤＤまたは接地）を使用して実施することが可能である。固定論理出力６１６は、たとえば好ましくは固定低論理レベル、または代替として高論理レベルである固定論理レベルを提供するように構成される。レジスタ出力６０７〜６１０は、それぞれ導体６０３〜６０６を介して、切替え要素６１７のいくつかのポールの第１組の端子に結合される。第１組の端子の各端部において、各端子は、固定論理出力６１６に結合される。切替え要素６１７のいくつかのポールの第２組の端子が、ドライバ入力６１１〜６１５に結合される。図６に示された第１構成では、切替え要素６１７は、レジスタ出力６０７〜６１０をそれぞれドライバ入力６１１〜６１４に結合し、ドライバ入力６１５を固定論理出力６１６に結合するように構成される。図６に示された第２構成では、切替え要素６１７は、レジスタ出力６０７〜６１０をそれぞれドライバ入力６１２〜６１５に結合し、ドライバ入力６１１を固定論理出力６１６に結合するように構成される。したがって、第１構成と第２構成の間において、レジスタ出力６０７〜６１０は、それぞれドライバ入力６１１〜６１４からそれぞれドライバ入力６１２〜６１５に１ビットだけシフトされている。切替え要素６１７は、上記で記述したシフトを実施することができる任意の要素を使用して実施することが可能である。たとえば、切替え要素６１７は、電界効果トランジスタもしくはバイポーラトランジスタなどのトランジスタ、またはマルチプレクサ回路を使用して実施することが可能である。１：２：４：８などの抵抗素子比を有する図４に示されたような装置を使用して、ドライバ６０２を実施するとき、レジスタ出力をドライバ入力に対してシフトさせることにより、抵抗素子の群によって提供されるインピーダンスを容易に２倍または２分の１にすることが可能になる。
図７は、本発明の実施形態による、単一端シグナリングおよび差動シグナリングを選択的に提供する方法を示す流れ図である。該方法は、ステップ７１０において開始され、ステップ７１０では、第１単一端駆動回路の第１高側における第１終端のインピーダンスが制御される。例として、第１終端のインピーダンスは、たとえば、伝送線が結合される導体を備える伝送線の特性インピーダンスと整合するように、特定のインピーダンスに制御することが可能である。いくつかの実施形態では、ステップ７１０を省略することができる。たとえば、第１終端が適切なインピーダンス整合をすでに提供し、かつ単一端シグナリングモードおよび差動シグナリングモードの両方における動作が、単一基準終端モードまたは中心終端モードなど、同じ終端モードを使用して行われる場合、ステップ７１０を省略することが可能である。ステップ７１１において、送信モード、受信モード、または高インピーダンスモードが望ましいかに関する決定が行われる。好ましい実施形態では、そのような決定は、ソフトウェアプログラム可能レジスタに記憶されている値に基づいて、またはモード選択ピンへの入力に基づいて、行われる。送信モードが望ましい場合、該方法は、ステップ７１２に進む。受信モードが望ましい場合、該方法は、ステップ７１３に進む。高インピーダンスモードが望ましい場合、該方法は、ステップ７０９に進む。
ステップ７１２において、単一端送信モードまたは差動送信モードが望ましいかの決定が行われる。好ましい実施形態では、そのような決定は、ソフトウェアプログラム可能レジスタに記憶されている値に基づいて、またはモード選択ピンへの入力に基づいて、行われる。単一端送信モードでは、該方法は、ステップ７０１において続行される。ステップ７０１において、差動駆動回路が不能になり、データ信号が、第１単一端駆動回路の第１高側および第１低側に加えられる。差動送信モードでは、該方法は、ステップ７０２において続行される。ステップ７０２において、データ信号は、差動駆動回路に加えられる。ステップ７０３において、第１単一端駆動回路の第１高側の第１終端および第２単一端駆動回路の第２高側の第２終端は、可能になる。ステップ７０４において、第１低側および第２低側は不能になる。
ステップ７１３において、単一端受信モードまたは差動受信モードが望ましいかの決定が行われる。好ましい実施形態では、そのような決定は、ソフトウェアプログラム可能レジスタに記憶されている値に基づいて、またはモード選択ピンへの入力に基づいて行われる。単一端受信モードでは、該方法は、ステップ７０５において続行される。ステップ７０５において、差動駆動回路は不能になる。ステップ７０６において、第１高側の第１終端および第１低側の第３終端は可能になる。差動受信モードでは、該方法は、ステップ７０７において続行される。ステップ７０７において、差動駆動回路、第１低側、および第２低側は不能になる。ステップ７０８において、第１高側および第２高側の第１終端および第２終端は可能になる。
高インピーダンスモードでは、該方法は、ステップ７０９において続行される。ステップ７０９において、差動駆動回路、第１高側ならびに第２高側、および第１低側ならびに第２低側は、不能になる。ステップ７０１、７０４、７０６、７０８、または７０９のいずれかから、該方法は、ステップ７１０または７１１のどちらかに進む。ステップ７１０において、第１終端のインピーダンスが、複数の抵抗素子に結合された複数の切替え素子を使用して制御される。ステップ７１１において、第１終端のインピーダンスが、複数の切替え素子への制御入力をシフトさせることによって制御される。第１終端、第２終端、および第３終端など、図７を参照して記述した終端は、たとえば図４を参照して記述したように、所与の導体と所与の基準電圧との間に、単一または複数の抵抗またはインピーダンス要素を含むことが可能である。
図８は、本発明の実施形態による、伝送線を終端させる方法を示す流れ図である。この方法は、単一端シグナリングモードまたは差動シグナリングモードの送信モードまたは受信モードにおいて使用することが可能である。たとえば、第１組のインピーダンス要素と第２組のインピーダンス要素との異なるインピーダンス関係が、送信モードおよび受信モードについて望ましい場合、この方法を使用して、そのような異なるインピーダンス関係を提供することが可能である。他の例として、第１組のインピーダンス要素と第２組のインピーダンス要素との異なるインピーダンス関係が、単一端シグナリングモードおよび差動シグナリングモードについて望ましい場合、この方法を使用して、そのような異なるインピーダンス関係を提供することが可能である。
ステップ８０１において、第１の２進組合わせが、送信線と第１基準電圧との間に第１インピーダンスを提供するように、第１組の指数関数的関係インピーダンス要素から選択される。第１の２進組合わせは、第１インピーダンスを提供するように選択される。第１インピーダンスは、第１組の指数関数的関係インピーダンス要素がそれ自体によって使用されるとき、ワイヤ２０８および／またはワイヤ２０９などの伝送線の特性インピーダンスと整合することが好ましく、または他のインピーダンス要素と関連して、第１組の指数関数的関係インピーダンス要素が、他のインピーダンス要素と関連して使用されるとき、伝送線の特性インピーダンスと整合することが好ましい。インピーダンス整合は、互いに結合された要素のインピーダンスが、適切な信号完全性を維持するように十分近いときに行われることが理解される。たとえば、第１組の指数関数的関係インピーダンス要素が、値は等しいが、異なる基準電圧を基準とするインピーダンス要素と関連して使用される場合、第１の２進組合わせは、伝送線の特性インピーダンスの２倍である第１インピーダンスを提供するように選択することが可能である。
ステップ８０２において、第２の２進組合わせが、伝送線と第２基準電圧との間に第２インピーダンスを提供するように、第２組の指数関数的関係インピーダンス要素から選択される。たとえば、第１の２進組合わせが、伝送線の特性インピーダンスの２倍である第１インピーダンスを提供するように選択される場合、第２の２進組合わせは、伝送線の特性インピーダンスのやはり２倍である第２インピーダンスを提供するように選択することが可能である。そのような場合、第２インピーダンスは、第１インピーダンスと関連して、伝送線の特性インピーダンスにより近い、好ましくは整合する、組合わせインピーダンスを提供する。
第１の２進組合わせが、ステップ８０１において、伝送線の特性インピーダンスと整合するように選択された場合、第１の２進組合わせは、第１インピーダンスが実質的に２倍になるようにシフトされ、それにより、第１インピーダンスと第２インピーダンスとの組合わせインピーダンスが、伝送線の特性インピーダンスと整合することが可能になる。
ステップ８０３において、第１の２進組合わせは、第２組の指数関数的関係インピーダンス要素が選択解除されたとき、第１インピーダンスを低減するようにシフトされる。ステップ８０３は、第１の２進組合わせがシフトされたとき、インピーダンス整合精度の損失を回避するように実施される。ステップ８０３は、ステップ８０４またはステップ８０５を含むことが可能である。ステップ８０４において、第１の２進組合わせは、１ビットだけシフトされる。ステップ８０５において、第１の２進組合わせは、第１組の指数関数的関係インピーダンス要素によって提供される伝送線の終端インピーダンスが、シフトのステップの前に、第１組および第２組の指数関数的関係インピーダンス要素によって提供される終端インピーダンスにより近くなる、好ましくは整合するように、シフトされる。第２の２進組合わせは、第２インピーダンスについて同様のインピーダンス調整を提供するために、第１の２進組合わせがステップ８０３においてシフトされたのと同様の方式でシフトさせる、またはシフトさせないことが可能であることに留意されたい。
図９は、本発明の実施形態による装置を示すブロック図である。該装置は、第１単一端駆動回路９１０、第２単一端駆動回路９１１、第１差動駆動回路９０５、第２差動駆動回路９１２、第１単一端受信回路９１５、第２単一端受信回路９１６、第１差動受信回路９１９、および第２差動受信回路９２０を備える。第１単一端駆動回路９１０は、第１高側９０１および第１低側９０２を備える。第２単一端駆動回路９１１は、第２高側９０３および第２低側９０４を備える。ＶＲ１と呼ぶことが可能である第１基準電圧９０６が、第１高側９０１および第２高側９０３に結合される。第１高側９０１は、第１低側９０２、第１単一端受信回路９１５、および第１ワイヤ９０８に結合される。第１単一端受信回路９１５は、ＲＸ１と呼ぶことが可能である出力９１７を提供する。第２高側９０３は、第２低側９０４、第２単一端受信回路９１６、および第２ワイヤ９０９に結合される。第２単一端受信回路９１６は、ＲＸ２と呼ぶことが可能である出力９１８を提供する。第１低側９０２および第２低側９０４は、ＶＲ２と呼ぶことが可能である第２基準電圧９０７に結合される。
第１差動駆動回路９０５は、第１ワイヤ９０８、第２ワイヤ９０９、およびＶＲ４と呼ぶことが可能である第４基準電圧９１３に結合される。ＶＲ４は、ＶＲ１またはＶＲ２と同じ電圧とすることが可能であり、または、異なる電圧とすることが可能である。第２差動駆動回路９１２は、第１ワイヤ９０８、第２ワイヤ９０９、およびＶＲ３と呼ぶことが可能である第３基準電圧９１４に結合される。ＶＲ３は、ＶＲ１またはＶＲ２と同じ電圧とすることが可能であり、または、異なる電圧とすることが可能である。
第１差動受信回路９１９は、導体９０８および９０９にそれぞれ結合された入力９２１および９２２を有する。第１差動受信回路９１９は、ＲＸ４と呼ぶことが可能である出力９２５を生成する。第２差動受信回路９２０は、導体９０８および９０９にそれぞれ結合された入力９２３および９２４を有する。第２差動受信回路９２０は、ＲＸ３と呼ぶことが可能である出力９２６を生成する。
図１０は、図７のステップ７１０を実施するステップの例を示す流れ図である。図７を参照して留意したように、ステップ７１０において、第１終端のインピーダンスが制御される。ステップ７１０は、ステップ１００１および／または１００２を含むことが可能である。ステップ１００１において、第１終端のインピーダンスが、複数の抵抗素子に結合された複数の切替え素子を使用して制御される。切替え素子および抵抗素子は、別々の素子とすることが可能であり、または、１組の素子が、切替え機能および抵抗機能の両方を提供することができる場合、その１組の素子は、切替え素子および抵抗素子の両方として作用することが可能であり、別々のタイプの素子の必要性が回避される。例として、抵抗機能を提供し、同時に切替え機能をも提供する抵抗を有するように、ＭＯＳＦＥＴトランジスタを製造することが可能である。
上記で記述した例は、相補型金属酸化膜半導体（ＣＭＯＳ）など、ある半導体処理技法の文脈において提示されていたが、当業者なら、本明細書において提示した開示を考慮して、バイポーラ技術、他のタイプの電界効果トランジスタ技術（たとえば、ＪＦＥＴ、ＩＧＦＥＴなど）、他のタイプのタイプＩＶ半導体技術、他のタイプのタイプＩＩＩ−Ｖ半導体技術など、他の半導体処理技術に本発明を適用可能であることを容易に理解するであろう。
したがって、選択的インピーダンスおよび遷移時間を有する単一端シグナリングおよび差動シグナリングを提供する方法および装置について記述した。様々な態様における本発明の他の変形形態および修正が、当業者には明らかであり、かつ、本発明は、記述した特定の実施形態によって限定されないことを理解されたい。したがって、本明細書において開示し、主張した基本的な根底となる原理の精神および範囲内にあるあらゆるすべての修正、変形、または等価物が、本発明によって網羅されると考えられる。
従来の技術による単一基準終端および中心終端の概略図を含む図面である。 本発明の実施形態による装置を示すブロック図である。 本発明の実施形態による装置を示す概略図である。 本発明の実施形態による、選択的終端インピーダンス制御を可能にする装置を示す詳細な概略図である。 本発明の実施形態による、選択的遷移時間制御を可能にする装置を示すブロック図である。 本発明の実施形態による、ビットをシフトさせることによって終端インピーダンスを変化させることを可能にする装置を示すブロック図である。 本発明の実施形態による、単一端シグナリングおよび差動シグナリングを選択的に提供する方法を示す流れ図である。 本発明の実施形態による伝送線を終端する方法を示す流れ図である。 本発明の実施形態による装置を示すブロック図である。 図７のステップ７１０を実施するステップの例を示す流れ図である。

Claims (52)

  1. 第１信号線および第２信号線に結合された差動駆動回路、前記第１信号線に結合された第１単一端駆動回路、および、前記第２信号線に結合された第２単一端駆動回路を用いて、単一端シグナリングおよび差動シグナリングを選択的に提供する方法であって、
    単一端送信モードにおける動作のための、
    前記差動駆動回路を不能にし、データ信号を前記第１単一端駆動回路の第１高側切替え素子および第１低側切替え素子に加えることと、
    差動送信モードにおける動作のための、
    前記データ信号を前記差動駆動回路に加えることと、
    前記第１単一端駆動回路の前記第１高側切替え素子の第１終端、および前記第２単一端駆動回路の第２高側切替え素子の第２終端を可能にすることと、
    前記第１単一端駆動回路の前記第１低側切替え素子、および前記第２単一端駆動回路の第２低側切替え素子を不能にすることと
    を含む、方法。
  2. 単一端受信モードにおける動作のための、
    前記差動駆動回路を不能にすることと、
    前記第１単一端駆動回路の前記第１高側切替え素子の前記第１終端、および前記第１単一端駆動回路の前記第１低側切替え素子の第３終端を可能にすることと、
    差動受信モードにおける動作のための、
    前記差動駆動回路、前記第１単一端駆動回路の前記第１低側切替え素子、および前記第２単一端駆動回路の前記第２低側切替え素子を不能にすることと、
    前記第１単一端駆動回路の前記第１高側切替え素子の前記第１終端、および前記第２単一端駆動回路の前記第２高側切替え素子の前記第２終端を可能にすることと
    をさらに含む、請求項１に記載の前記方法。
  3. 高インピーダンスモードにおける動作のための、
    前記差動駆動回路、前記第１単一端駆動回路の前記第１高側切替え素子ならびに前記第１低側切替え素子、および前記第２単一端駆動回路の前記第２高側切替え素子ならびに前記第２低側切替え素子を不能にすることをさらに含む、請求項２に記載の前記方法。
  4. 複数の抵抗素子に結合された複数の切替え素子を使用して、前記第１単一端駆動回路の前記高側切替え素子の前記第１終端のインピーダンスを制御することをさらに含む、請求項１に記載の前記方法。
  5. 前記複数の抵抗素子の少なくとも一部が、互いに指数関数的関係を担う、請求項４に記載の前記方法。
  6. 前記複数の切替え素子への制御入力をシフトさせることによって、前記第１単一端駆動回路の前記第１高側切替え素子の前記第１終端のインピーダンスを制御することをさらに含む、請求項５に記載の前記方法。
  7. 前記複数の切替え素子の前記制御入力をシフトさせることが、前記インピーダンスを指数関数的に変化させる、請求項６に記載の前記方法。
  8. 前記複数の切替え素子の前記制御入力をシフトさせることが、前記インピーダンスを２倍にする、請求項６に記載の前記方法。
  9. 前記複数の切替え素子の前記制御入力をシフトさせることが、前記インピーダンスを２分の１にする、請求項６に記載の前記方法。
  10. 前記差動駆動回路によって生成される差動信号の遷移時間を制御するために、前記差動駆動回路に組み込まれた分布増幅器を使用することをさらに含む、請求項１に記載の前記方法。
  11. 単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、
    当該装置が差動送信モードであるときに２つのワイヤ上に差動信号を駆動する差動駆動回路と、
    前記２つのワイヤのうちの第１ワイヤに結合された第１単一端駆動回路であって、前記第１単一端駆動回路が、第１高側切替え素子および第１低側切替え素子を有し、前記第１単一端駆動回路が、当該装置が単一端送信モードであるときに前記２つのワイヤのうちの前記第１ワイヤ上に単一端信号を駆動するように構成されている、第１単一端駆動回路と、
    前記２つのワイヤのうちの第２ワイヤに結合された第２単一端駆動回路であって、前記第２単一端駆動回路が、第２高側切替え素子および第２低側切替え素子を有し、当該第２高側切替え素子が、前記差動送信モードにおいて作動するように構成されている、第２単一端駆動回路と
    を備える、装置。
  12. 単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、
    差動送信モードにおいて作動するように構成された差動駆動回路と、
    前記差動駆動回路に結合された第１単一端駆動回路であって、前記第１単一端駆動回路が、第１高側切替え素子および第１低側切替え素子を有し、前記第１低側切替え素子が、単一端送信モードにおいて作動するように構成されており、前記第１高側切替え素子が、前記差動送信モードおよび単一端送信モードの両方において作動するように構成されている、第１単一端駆動回路と、
    前記差動駆動回路に結合された第２単一端駆動回路であって、前記第２単一端駆動回路が、第２高側切替え素子および第２低側切替え素子を有する、第２単一端駆動回路と
    を備える、装置。
  13. 単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、
    差動送信モードにおいて作動するように構成され、差動送信モード電流シンキング能力を提供する差動駆動回路と、
    前記差動駆動回路に結合された第１単一端駆動回路であって、前記第１単一端駆動回路が、第１高側切替え素子および第１低側切替え素子を有し、前記第１低側切替え素子が、単一端送信モードにおいて作動するように構成されており、前記第１低側が、単一端送信モード電流シンキング能力を提供する、第１単一端駆動回路と、
    前記差動駆動回路に結合された第２単一端駆動回路であって、前記第２単一端駆動回路が、第２高側切替え素子および第２低側切替え素子を有し、当該第２高側切替え素子が、前記差動送信モードにおいて作動するように構成されている、第２単一端駆動回路と
    を備える、装置。
  14. 単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、
    差動送信モードにおいて作動するように構成されており、ＮＭＯＳトランジスタを備える差動駆動回路と、
    前記差動駆動回路に結合された第１単一端駆動回路であって、前記第１単一端駆動回路が、第１高側切替え素子および第１低側切替え素子を有し、前記第１低側切替え素子が、単一端送信モードにおいて作動するように構成されており、前記第１高側切替え素子が、前記差動送信モードにおいて作動するように構成されている、第１単一端駆動回路と、
    前記差動駆動回路に結合された第２単一端駆動回路であって、前記第２単一端駆動回路が、第２高側切替え素子および第２低側切替え素子を有する、第２単一端駆動回路と
    を備える、装置。
  15. 前記ＮＭＯＳトランジスタが、
    前記第１単一端駆動回路に結合された第１ＮＭＯＳトランジスタと、
    前記第２単一端駆動回路に結合された第２ＮＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタ、および接地電圧に結合された第３ＮＭＯＳトランジスタと
    を備える、請求項１４に記載の前記装置。
  16. 前記第１単一端駆動回路が、
    第１ＰＭＯＳトランジスタと、
    前記第１ＰＭＯＳトランジスタおよび前記差動駆動回路に結合された第１抵抗素子と、
    第４ＮＭＯＳトランジスタと、
    前記第４ＮＭＯＳトランジスタおよび前記差動駆動回路に結合された第２抵抗素子と
    を備える、請求項１５に記載の前記装置。
  17. 前記第２単一端駆動回路が、
    第２ＰＭＯＳトランジスタと、
    前記第２ＰＭＯＳトランジスタおよび前記差動駆動回路に結合された第３抵抗素子と、
    第５ＮＭＯＳトランジスタと、
    前記第５ＮＭＯＳトランジスタおよび前記差動駆動回路に結合された第４抵抗素子と
    を備える、請求項１６に記載の前記装置。
  18. 前記装置が差動送信モードにあるとき、負の制御電圧が、前記第１ＰＭＯＳトランジスタならびに前記第２ＰＭＯＳトランジスタ、および前記第４ＮＭＯＳトランジスタならびに前記第５ＮＭＯＳトランジスタのゲートに印加され、差動データ信号が、前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタに加えられ、
    前記装置が差動受信モードにあるとき、前記負の制御電圧が、前記第１ＰＭＯＳトランジスタならびに前記第２ＰＭＯＳトランジスタ、および前記第４ＮＭＯＳトランジスタならびに前記第５ＮＭＯＳトランジスタの前記ゲートと、前記第１ＮＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタ、および前記第３ＮＭＯＳトランジスタの少なくとも１つとに加えられる、請求項１７に記載の前記装置。
  19. 前記装置が単一端送信モードにあるとき、負の制御電圧が、前記第１ＮＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタ、および前記第３ＮＭＯＳトランジスタの少なくとも１つに加えられ、データ信号が、前記第１ＰＭＯＳトランジスタおよび前記第４ＮＭＯＳトランジスタに加えられ、
    前記装置が単一端受信モードにあるとき、負の制御電圧が、前記第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタ、および前記第３ＮＭＯＳトランジスタの少なくとも１つとに加えられ、正の制御電圧が、前記第４ＮＭＯＳトランジスタに加えられる、請求項１８に記載の前記装置。
  20. 前記装置が高インピーダンスモードにあるとき、負の制御電圧が、前記第４ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタ、および前記第３ＮＭＯＳトランジスタの少なくとも１つとに加えられ、正の制御電圧が、前記第１ＰＭＯＳトランジスタに加えられる、請求項１９に記載の前記装置。
  21. 単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、
    差動送信モードにおいて作動するように構成された差動駆動回路と、
    前記差動駆動回路に結合された第１単一端駆動回路であって、前記第１単一端駆動回路が、第１高側切替え素子および第１低側切替え素子を有し、前記第１低側切替え素子が、単一端送信モードにおいて作動するように構成された、第１単一端駆動回路と、
    前記差動駆動回路に結合された第２単一端駆動回路であって、前記第２単一端駆動回路が、第２高側切替え素子および第２低側切替え素子を有する、第２単一端駆動回路と
    を備え、
    前記差動駆動回路、前記第１単一端駆動回路、および前記第２単一端駆動回路が、高インピーダンスモードにおいて作動しない、装置。
  22. 前記第１単一端駆動回路に結合された制御回路であって、前記第１単一端駆動回路が、入り信号を受信していないとき、前記制御回路が、前記第１単一端駆動回路を前記高インピーダンスモードに置くように構成されることをさらに備える、請求項２１に記載の前記装置。
  23. 単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、
    差動送信モードにおいて作動するように構成された差動駆動回路と、
    前記差動駆動回路に結合された第１単一端駆動回路であって、前記第１単一端駆動回路が、第１高側切替え素子および第１低側切替え素子を有し、前記第１低側切替え素子が、単一端送信モードにおいて作動するように構成された、第１単一端駆動回路と、
    前記差動駆動回路に結合された第２単一端駆動回路であって、前記第２単一端駆動回路が、第２高側切替え素子および第２低側切替え素子を有する、第２単一端駆動回路と
    を備え、
    前記第１単一端駆動回路が、
    複数の切替え素子と、
    前記複数の切替え素子に結合された複数の抵抗素子であって、前記複数の切替え素子および前記複数の抵抗素子が、前記第１単一端駆動回路の制御可能インピーダンスを共動して提供するように構成される、複数の抵抗素子と
    を備える、装置。
  24. 前記複数の抵抗素子の少なくとも一部が、互いに指数関数的関係を担う、請求項２３に記載の前記装置。
  25. 前記複数の切替え素子に結合された制御回路であって、前記制御回路が、前記第１単一端駆動回路の前記制御可能インピーダンスを制御するように、前記複数の切替え素子への複数の制御信号をシフトさせるように構成される、制御回路をさらに備える、請求項２３に記載の前記装置。
  26. 前記制御回路が、単一基準終端モードおよび中心終端モードの両方においてインピーダンス整合を提供するように、前記第１単一端駆動回路の前記制御可能インピーダンスを制御する、請求項２５に記載の前記装置。
  27. 単一端シグナリングおよび差動シグナリングを選択的に提供する装置であって、
    差動送信モードにおいて作動するように構成された差動駆動回路と、
    前記差動駆動回路に結合された第１単一端駆動回路であって、前記第１単一端駆動回路が、第１高側切替え素子および第１低側切替え素子を有し、前記第１低側切替え素子が、単一端送信モードにおいて作動するように構成されている、第１単一端駆動回路と、
    前記差動駆動回路に結合された第２単一端駆動回路であって、前記第２単一端駆動回路が、第２高側切替え素子および第２低側切替え素子を有する、第２単一端駆動回路と
    を備え、
    前記差動駆動回路および前記第１単一端駆動回路の少なくとも一方が、制御可能遷移時間を提供するために分布増幅器を使用する、装置。
  28. メモリ制御装置において単一端シグナリングを提供する方法であって、
    当該メモリ制御装置内の第１信号線および第２信号線に結合された差動駆動回路を不能にして、前記第１信号線および前記第２信号線を高インピーダンスにするステップと、
    前記第１信号線上に第１単一端信号を提供するように、当該メモリ制御装置内の前記第１信号線に結合された第１単一端駆動回路を制御するステップと、
    前記第２信号線上に第２単一端信号を提供するように、当該メモリ制御装置内の前記第２信号線に結合された第２単一端駆動回路を制御するステップと、
    を備える、方法。
  29. 前記第１信号線および第２信号線の高インピーダンスは、前記第１信号線および前記第２信号線を、前記差動駆動回路を経る電圧基準の影響から有効に隔離する、請求項２８に記載の方法。
  30. メモリ制御装置において単一端シグナリングを提供する方法であって、
    当該メモリ制御装置内の第１信号線および第２信号線に結合された差動駆動回路を不能にするステップと、
    前記第１信号線上に第１単一端信号を提供するように、当該メモリ制御装置内の前記第１信号線に結合された第１単一端駆動回路を制御するステップと、
    前記第２信号線を終端できるように、当該メモリ制御装置内の前記第２信号線に結合された第２単一端駆動回路を制御するステップと
    を備える、方法。
  31. 前記差動駆動回路を不能にして、前記第１信号線および前記第２信号線を高インピーダンスにする、請求項３０に記載の方法。
  32. 前記第１信号線および第２信号線の高インピーダンスは、前記第１信号線および前記第２信号線を、前記差動駆動回路を経る電圧基準の影響から有効に隔離する、請求項３１に記載の方法。
  33. 前記第２信号線の前記終端は、前記第２信号線の単一基準終端である、請求項３０に記載の方法。
  34. 前記第２信号線の前記終端は、中心終端である、請求項３０に記載の方法。
  35. メモリ制御装置において単一端シグナリングを提供する方法であって、
    当該メモリ制御装置内の第１信号線および第２信号線に結合された差動駆動回路を不能にするステップと、
    前記第１信号線上に第１単一端信号を提供するように、当該メモリ制御装置内の前記第１信号線に結合された第１単一端駆動回路を制御するステップと、
    前記第２信号線を高インピーダンスにするように、当該メモリ制御装置内の前記第２信号線に結合された第２単一端駆動回路を制御するステップと、
    を備える、方法。
  36. 前記差動駆動回路を不能にして、前記第１信号線および前記第２信号線を高インピーダンスにする、請求項３５に記載の方法。
  37. 前記第１信号線および第２信号線の高インピーダンスは、前記第１信号線および前記第２信号線を、前記差動駆動回路を経る電圧基準の影響から有効に隔離する、請求項３６に記載の方法。
  38. 前記第２信号線の前記高インピーダンスは、前記第２信号線を、前記第２単一端駆動回路を経る電圧基準の影響から有効に隔離する、請求項３５に記載の方法。
  39. メモリ制御装置において差動シグナリングを提供する方法であって、
    当該メモリ制御装置内の第１信号線に結合された第１単一端駆動回路を制御して、前記第１信号線を終端できるようにするステップと、
    当該メモリ制御装置内の第２信号線に結合された第２単一端駆動回路を制御して、前記第２信号線を終端できるようにするステップと、
    当該メモリ制御装置内の前記第１信号線および前記第２信号線に結合された差動駆動回路を制御して、前記第１信号線および前記第２信号線を横断して差動信号を提供するステップと
    を備える、方法。
  40. 前記第１信号線の前記終端は、前記第１信号線の単一基準終端である、請求項３９に記載の方法。
  41. 前記第１信号線の前記終端は、前記第１信号線の中心終端である、請求項３９に記載の方法。
  42. 前記第２信号線の前記終端は、前記第２信号線の単一基準終端である、請求項３９に記載の方法。
  43. 前記第２信号線の前記終端は、前記第２信号線の中心終端である、請求項３９に記載の方法。
  44. メモリ制御装置であって、
    当該メモリ制御装置内の第１信号線および第２信号線に結合され、使用可能なときに前記第１信号線および第２信号線を横断して差動信号を提供する差動駆動回路と、
    当該メモリ制御装置内の前記第１信号線に結合され、前記第１信号線に第１単一端信号を提供するか、前記第１信号線を高インピーダンスにするか、または、前記第１信号線を終端できるように構成された第１単一端駆動回路と、
    当該メモリ制御装置内の前記第２信号線に結合され、前記第２信号線に第２単一端信号を提供するか、前記第２信号線を高インピーダンスにするか、または、前記第２信号線を終端できるように構成された第２単一端駆動回路と
    を備える、メモリ制御装置。
  45. 前記第１信号線の前記終端は、前記第１信号線の単一基準終端である、請求項４４に記載のメモリ制御装置。
  46. 前記第１信号線の前記終端は、前記第１信号線の中心終端である、請求項４４に記載のメモリ制御装置。
  47. 前記第１信号線の高インピーダンスは、前記第１信号線を、前記第１単一端駆動回路を経る電圧基準の影響から有効に隔離する、請求項４４に記載のメモリ制御装置。
  48. 前記第２信号線の前記終端は、前記第２信号線の単一基準終端である、請求項４４に記載のメモリ制御装置。
  49. 前記第２信号線の前記終端は、前記第２信号線の中心終端である、請求項４４に記載のメモリ制御装置。
  50. 前記第２信号線の高インピーダンスは、前記第２信号線を、前記第２単一端駆動回路を経る電圧基準の影響から有効に隔離する、請求項４４に記載のメモリ制御装置。
  51. 前記差動駆動回路は、使用不能なときに前記第１信号線および前記第２信号線を高インピーダンスにするように構成された、請求項４４に記載のメモリ制御装置。
  52. 前記差動駆動回路によってなされた前記第１信号線および前記第２信号線の高インピーダンスは、前記第１信号線および前記第２信号線を、前記差動駆動回路を経る電圧基準の影響から有効に隔離する、請求項５１に記載のメモリ制御装置。
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