JP2005516802A - 印刷機用のカメラアセンブリ - Google Patents

Abstract

紙基材の画像を取得するエリアスキャナ（２１４）と、この画像を受信し、この画像を処理してカラーレジスタエラーを判定するべく適合された画像処理システム（１０２）と、を含む、印刷機（１０８）用のカラーレジストレーション制御システム（１００）である。

Description

本発明は、印刷機用の制御システムに関し、更に詳しくは、印刷機上において移動する紙基材の画像を取得するカメラアセンブリに関するものであって、更に詳しくは、印刷機上おけるカラーレジストレーション（色の見当合せ）制御に関するものである。

ウェブオフセット印刷機の場合、紙のウェブ（原反）などの基材は、それぞれが異なる色のインクを使用し協働してウェブ上に多色画像を印刷する一連の印刷シリンダを通って順番に駆動される。正確且つ明瞭な多色画像を提供するには、それぞれの印刷シリンダの回転方向及び横方向の位置を正確にアライメントしなければならない。即ち、個々の色の正しいカラーレジストレーション（Ｃｏｌｏｒ Ｒｅｇｉｓｔｒａｔｉｏｎ：色の見当合せ）を維持しなければならない。

印刷機用のカラーレジストレーション制御システムについては、当技術分野において周知である。閉ループカラーレジストレーション制御システムの一例としては、ウィスコンシン州サセックスに所在するＱＴＩ社（ＱＴＩ ｏｆ Ｓｕｓｓｅｘ， Ｗｉｓｃｏｎｓｉｎ）から市販されているＲＧＳ Ｖが挙げられる。ＲＧＳ Ｖシステムは、閉ループカラーレジストレーション制御システムを提供しており、このシステムでは、個々の印刷シリンダによってレジストレーションマークが印刷されるウェブの所定部分の二次元のラスタースキャンを紙の移動と協働して事実上提供する光学ラインスキャナを採用している。

一般に、カラーレジストレーション制御システムにおいては、印刷機とやり取りして複数の色を見当の合った状態に維持している。即ち、色を印刷する際に、色を互いに整列させている。大部分の印刷機は、３つの基本減法原色（黄色、マゼンタ、シアン）と黒を使用して印刷画像を生成している。特殊な印刷色を利用することも可能である。印刷物の見当が合わない場合には、いくつかの理由が存在している。例えば、印刷プレートが、プレートシリンダ上に正しく取り付け又はセットアップされていない可能性がある。又、張力、伸び、インクのカバレッジ、ウェブの織り方などの力学的な側面によっても、異なる印刷ユニット間にカラーレジスタエラー（色ずれ）が発生する。

通常、カラーレジストレーション制御システムには、印刷対象の基材の画像を取得するスキャニングユニットと、カラーレジスタマークをサーチして取得した画像を画像処理する処理ユニットと、一般的なシャフトエンコーダと、適切なモーターコントローラが含まれている。レジストレーション制御システムは、レジストレーションマークの相対的な位置に従って、調節メカニズムに対する制御信号を生成する。このシステムは、適切な信号を電動モーターに供給し、様々なプレートシリンダの横方向及び回転方向の位置を正確に制御する。

しかしながら、処理ユニットとスキャニングユニットは、通常、印刷機上又は印刷機近傍の異なる場所に位置する装置内に収容されている。例えば、スキャニングユニットは、しばしばウェブの上方に取り付けられ、処理ユニットは、しばしば別の場所に配置される。従って、これらの装置間にビデオーケーブルを配線することにより、これらの装置をインターフェースさせなければならない。スキャニングユニットから処理ユニットに歪なしで画像を伝送することは、通常、困難であり、これらの装置間における距離により、望ましい高品質画像処理が更に劣化することになる。又、このような大量データの伝送自身にも問題点が存在している。

更には、トラッキングも、このスキャニングユニットと処理ユニットの離隔した相対的な配置に起因するレジストレーション制御システムに伴う更なる懸念事項である。スキャニングユニットを印刷機上に正しくセットアップ及び設置することは困難である。スキャニングユニットのアライメントは重要であり、且つスキャニングユニットの被写界深度は浅いため、スキャニングユニットを交換した際には再調節が必要となる。

又、同期化も難問である。既存のレジストレーション制御システムの場合には、通常、標準ビデオ出力（例：ＲＳ−１７０）を有する自由継続式カメラをストロボ及びウェブ位置エンコーダに同期化させるべく試みている。正確な同期には、適切な照射及びスキャニングユニットを含む制御システム内の複数の装置間における同期が必要となるため、正確な同期は困難である。

具体的には、エリアスキャニングユニットの中には、再トリガ不能なものが存在しており、この場合には、同期化は困難になる。これらのユニットは、フレームデータを単純に連続的に読み出すものである。これらのスキャニングユニットを画像レジストレーションに使用した場合の問題点は、スキャニングユニットが、通常、印刷機の速度にまったく同期していない一定の３０Ｈｚで動作するという点にある。マークパターンがスキャニングユニットのレンズの真下に位置した際に、スキャニングユニットが印刷サイクルの正しい部位に位置しているという保証が存在しないのである。通常の補償手順においては、スキャニングユニットが検出する周辺光を相対的に暗く維持しつつ、エンコーダパルスのカウントに基づいて、望ましい時刻にストロボ光を発光させている。

このようなスキャニングユニットは、通常、感光領域とストレージ領域を有する方式で動作する。ストレージ領域から読み出されている最中に、感光領域は電荷を蓄積（即ち、露光／インテグレート）する。即ち、前のフレームが読み出されている最中に、現在のフレームが常に露光されているのである。そして、現在のフレームの電荷が画像化領域からストレージ領域に転送される際に、フレーム間において、遅延時間が存在している。ストロボが、サイクルのこの部分において発光し、ストロボの持続時間がこのフレーム間の時間内に完全に含まれる場合には、画像に含まれるのは、まったくの暗闇であり、ストロボの持続時間がこのフレーム間の時間と部分的にオーバーラップすると共に、フレーム時間とも部分的にオーバーラップした場合には、ある程度の量の部分的な暗闇が画像に含まれることになる。この場合には、この暗い画像が同期化問題によって発生したのか、或いは、光源が暗過ぎるために発生した（従って、調節が必要であることを通知する）ものなのかを識別することが困難であるため、これらは、いずれも望ましいものではない。同期化は、印刷機の速度とスキャナユニットのレンズの下にカラーレジスタマークが現れる周波数、並びに、スキャナ自体の周波数間における相互作用に基づくものである。そして、特定の印刷機速度においては、これら２つの周波数の相互作用により、画像がかなりの割合で部分的に暗くなってしまうのである。

この２つの周波数間の違いを克服するには、再トリガ可能なスキャニングユニットを検討すればよい。この場合には、読み取り中のフレーム／フィールドの中断と、パルス再トリガレートに基づいたシーケンスの再起動が必要となる。しかしながら、再トリガレートの計測値は、しましば、数マイクロ秒（場合によっては、数ミリ秒）の大きな倍数になり、且つ、再トリガには、しばしば、新たな露光の準備のためのセンサ電荷のクリアが伴っている。これらの段階には、時間を所要し、この結果、印刷されているレジスタマークが、この期間内に大きな印刷機速度で長い距離を移動してしまうことになる。この解決策としては、写真を撮影する実際のエンコーダパルスのいくつか前のエンコーダパルスにおいてスキャニングユニットを再トリガする先取り回路が提供される。ストロボトリガは、実際のエンコーダカウントが発生した際に起動される。しかしながら、この先取りに必要なパルス数は、印刷機の速度に依存しているため、システムの設計、実装、及び柔軟性が複雑なものになってしまう。

通常のカラーレジストレーション制御システムにおいては、印刷機のそれぞれの印刷ユニットが、ウェブの所定部分，通常は、その端部に沿った部分，に所定のサイズ及び形状の少なくとも１つのレジストレーションマークを印刷する。正しく見当が合っている場合には、個々の印刷ユニットのレジストレーションマークは、ウェブ上の所定の相対的な配列又はパターン内に位置することになる。レジストレーション制御システムの中には、ウェブの移動方向に平行なＹ軸とスキャンラインに平行なＸ軸を有する正規化された公称基準座標系を採用したものも存在する。そして、このような相対的な配列をマークが逸脱した場合には、レジストレーションエラー，即ち、ミスレジストレーション，を示している。例えば、予想されたＸ値からの逸脱は、横方向のミスレジストレーション示しており、予想されたＹ値からの逸脱は、円周方向のミスレジストレーションを示している。

カラーレジストレーションマークは、直角の菱形（即ち、4５度だけ回転した正方形）などの様々な構成と、０．０４”又は０．０６”の菱形などの様々なサイズを有することができる。そして、対称的な形状のレジスタマークの場合には、マークに関連付けられている所定のポイント，例：マークの中心ポイント，の判定が容易である。

スキャニングユニットがウェブの使用可能な画像を取得できるように、ウェブを照射するべく、通常、光源が採用される。タングステン／ハロゲン電球などの複数の高強度の光源を使用し、ウェブ，特に、ウェブ上に印刷されたレジストレーションマーク，を照射可能である。多くの既存のカラーレジストレーションシステムは、高強度且つ均一な照射を実現するべく、２つの光源又は電球を利用している。２つの電球システムの場合には、照明の均一性を提供するべく、光源の照射特性を一致させると共に、レンズから離隔させなければならない。又、２つの光源を維持するための費用も大きなものになる。

ウェブを照射したら、照射されているウェブの部分上にスキャニングユニットを合焦する。スキャニングユニットには、通常、スキャニングユニットを制御可能に駆動するための適切な回路，例えば、適切な搬送パルス同期化ロジック、一般的なＣＣＤドライバ回路、一般的なバッファ回路、及びビデオＡ／Ｄ変換器など，と協働する光学ライン又はエリアスキャナが含まれている。

カラーレジストレーション制御システムは、通常、ターゲット設定に対して自動的に収束し、実行される印刷の全体を通じてカラーレジストレーションを維持する閉ループ制御を提供するべく設計されている。カラーレジストレーション制御システムの中には、レジスタマークの検出位置の通知を要するもの、具備するサーチ能力が限られているもの、及び／又は、レジスタマークを検出するのに多数のプレート回転を要するものが存在している。従って、準備時間が長くなり、この結果、材料と時間が浪費されることになる。

本発明によれば、改善されたカラーレジストレーション制御システム及び方法が提供される。このシステムは、印刷機の紙基材を横方向及び円周方向にサーチし、レジスタマークパターンの検出に所要する時間を削減するサーチ方法及びシステムを含んでいる。このサーチ方法及びシステムによれば、３０ミリ秒ごとのサーチ及び画像処理を含むレジスタマークの完全な円周方向のサーチを提供可能であり、例えば、０．０１０”レベルの小さなレジスタマークが利用される。

又、本発明によれば、セットアップが容易であり、且つアライメントの影響を受けることの少ない改善されたスキャニングユニット又はカメラアセンブリが提供される。このカメラアセンブリは、小さな占有面積又はプロファイルを有しており、ハウジング内に、センサボード上に位置するスキャナ、光源、オプティクスシステム、マイクロプロセッサを含むメインボード、及びＦＰＧＡ上に実装されたハードウェアベースの画像処理を含んでいる。光源には、ミラーを使用して均一な照射のデュアル光経路を提供する単一の電球タイプの光源が含まれている。ミラーは、単一の電球光源による均一な照射を可能にすると共に、カメラアセンブリの外部寸法の狭小化を実現し、特に印刷機上においてウェブの端部への取り付けを容易にしている。

光源、スキャナ、及び印刷機上のウェブ位置エンコーダ間における同期が提供されている。この同期化方法においては、標準的なビデオタイミングを除去し、代わりに、画像の要求時取得（ａｃｑｕｉｓｉｔｉｏｎ−ｏｎ−ｄｅｍａｎｄ）タイミングを生成する。

本発明の実施例の詳細な説明に入る前に、本発明は、その適用において、以下の説明に記述されている又は添付の図面に例示されているコンポーネントの構造及び配列の詳細に限定されるものではないことを理解されたい。本発明は、その他の実施例を有することが可能であり、様々な方法で実施及び実行することができる。又、本明細書において使用されている語法及び用語は、説明を目的とするものであって、限定を意図すると見なすべきではないことについても理解されたい。本明細書における「含む」、「有する」、又は「具備する」、並びに、これらの変形の使用は、その前に一覧表示されている項目又はその等価物並びに追加項目を包含することを意味するものである。

好適な実施例の説明との関連で、ウェブオフセット印刷機について説明する。但し、本発明は、ウェブオフセット印刷機以外の印刷機にも利用可能であることに留意されたい。

図１を参照すれば、カラーレジストレーション制御システム１００が示されており、このシステムは、スキャニングユニット又はカメラアセンブリ１０２と、これに関連する搬送システム１０４を含んでいる。搬送システム１０４は、手動又は自動化設計のものであってよい。好ましくは、当技術分野において周知のものなどの自動化設計を使用する。通常、自動化搬送システムには、リニアアクチュエータと、モーターコントローラを有するモーターが含まれる。アクチュエータは、バー、キャリッジ、結合メカニズム、搬送メカニズム（例：螺旋部及びベルト）、及び位置エンコーダから構成されている。任意選択により、搬送システム１０４は、リミットスイッチ、ジョグボタン（オペレータがキャリッジを移動できるようにするためのもの）、及び移動方向やカメラアセンブリ１０２がレジスタマークをトラッキング中であるかどうかなどのインジケータを含むことも可能である。但し、カメラアセンブリ１０２に可動性を提供するべく、その他の適切な搬送メカニズムを採用することも可能であることに留意されたい。

カメラアセンブリ１０２は、印刷機１０８のウェブ１０６の「要求時取得（Ａｃｑｕｉｓｉｔｉｏｎ−ｏｎ−ｄｅｍａｎｄ）」画像を取得し、カメラアセンブリ１０２内において、この画像を処理する。尚、このカメラアセンブリ１０２については、ウェブオフセット印刷機のカラーレジストレーション制御システム１００とカラーレジストレーションコントローラ１１０との関連で、その動作について後述する。但し、このカメラアセンブリ１０２は、インク密度色制御、カットオフ制御、リボン又はサイドレイ制御、ファンアウト及びコッキング制御、及びウェブ検査などの、移動するウェブの画像を必要とするその他のタイプの印刷機上、或いはその他の印刷機制御システム内においても利用可能であることに留意されたい。

次に図２を参照すれば、カメラアセンブリ１０２が詳細に示されている。カメラアセンブリ１０２は、外部ハウジング又はケース２０４を含んでいる。ハウジング上のリブ２０６は、熱を発散するために利用される。カメラアセンブリ１０２は、スキャニング機能が１つの場所に位置すると共に処理部が別の遠く離れた場所に位置し、この間をビデオケーブルで接続する形態とは異なり、占有面積の小さな、画像を処理する内蔵型パッケージを定義している。スキャニング及び処理コンポーネントの両方を単一のハウジング又はパッケージ内に格納することにより、画像データの伝送に伴う問題点が除去され、画像データの歪と劣化の問題が大幅に軽減される。好ましくは、このハウジングは、４”以下の幅寸法を有している。

カメラアセンブリのハウジング２０４内に格納されているコンポーネントは、光源２０８、オプティクスアセンブリ２１０、電源及びインターフェイスボード２１２、センサボード２１６上の画像センサ２１４、及びメインボード２１８を含んでいる。

光源２０８に関しては、好ましくは、この光源は、単一の光源であり、更に好ましくは、ストロボ光源である。ストロボ光源は、短い持続時間だけ発光することにより、移動するウェブの動きを凍結する。但し、ストロボ式のＬＥＤの組などのその他の光源も採用可能であることに留意されたい。

好適な実施例においては、ストロボ照射アセンブリ２０８を使用している。このアセンブリ２０８は、キセノンストロボ電球などのストロボ電球２２０、高電圧電源２２２、及びストロボトリガ２２３を含んでいる（図９を参照されたい）。ストロボ電球２２０を発光させる場合にはは、コンデンサ内のエネルギーを制御し、電球２２０に転送可能である。好適な実施例において使用されているストロボ電源２２２は、コンデンサの電圧設定に使用する低電圧トリム入力を有している。この低電圧トリム入力は、Ｄ／Ａ変換器によって更に制御されている。

オプティクスアセンブリ２１０に関しては、好ましくは、このアセンブリ２１０は、レンズ２２４及びミラーアセンブリ２２６を含んでいる。レンズ２２４は、例えば、約２１ｍｍの焦点距離を有するＦ７調節可能焦点レンズである。

図３及び図４に明瞭に示されているように、ミラーアセンブリ２２６は、図示のごとくに配置された２つの平坦なミラー２２８、２３０を含んでいる。尚、これらのミラー２２８、２３０は、例えば、凹面鏡などの、平坦なもの以外のその他の構成を有することも可能であることに留意されたい。これらのミラーは、ゴースト画像の問題を除去するべく前面が銀メッキされており、膠などの接着剤，好ましくは、両面接着テープ，によって取付ハウジングに装着されている。又、取付ハウジングには、組立の際のミラーの配置を容易にするべく留め具が含まれている。

図５Ａ及び図５Ｂに明瞭に示されているように、これらのミラーは、中間、好ましくは、これらのミラーの上方，に配置されたストロボ電球２２０からの光をリダイレクトし、この結果、光は、画像化軸（レンズ軸）と同一の面，この面は、アイドラの湾曲表面に対して垂直であり、アイドラの回転軸と交差している，内に位置することになる。これらのミラーは、鏡面反射した入射光束がレンズ２２４に入射してグレアを引き起こさないように、十分に離隔している。レンズ２２４は、入射光及びレンズ軸が発生する面に直交する垂直面を中心として対称になっており、これら２つの面の交差部は、レンズ軸と一致するラインになっている。この対称性により、それぞれのミラー２２８、２３０からの照射の均一性が提供される。

このようにして、図５Ａ及び図５Ｂに示されているように、ミラー２２８、２３０は、単一の光源から光を受光し、印刷機１０８のウェブ１０６に向かって案内される実質的に均一な照射のデュアル光経路を生成する。単一光源を使用しているため、均一な照射に近づけるべく光源の照射特性を一致させることが不要となる。又、単一光源の供給及び交換の費用は、デュアル光源を実装する場合の半分に減少する。このミラーアセンブリ２２６により、それぞれの経路が実質的に同一の照射レベルであるデュアル光経路の生成が可能となる。又、この単一光源／ミラーの組み合わせによれば、カメラアセンブリ１０２のハウジング２０４の幅寸法を削減することが可能であり、ウェブの端部など、その他の場合にはアクセス不能な場所に、カメラアセンブリ１０２を配置できるようになる。このような小さなプロファイルのカメラアセンブリ１０２は、ウェブ１０６の端部に配置可能であり、印刷機１０８のサイドフレームと干渉しない。

次にカメラアセンブリ１０２のハウジング２０４内の電源及びインターフェイスボード２１２を参照すれば、これには、一般的な低電圧電源及び一般的な通信インターフェイスが含まれている。

画像センサ２１４に関しては、好ましくは、テキサスインスツルメンツ社（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ）からＴＩ ＴＣ２３７Ｂとして市販されている画像検知デバイスなどのＣＣＤエリアスキャナを利用する。尚、ＣＭＯＳ画像センサなどのその他のデバイスも使用可能であることは、当業者には明らかであろう。後述するように、センサボード２１６は、図９に示されているように、ドライバ、画像センサ２１４、及びＣＣＤ信号プロセッサ（ＣＳＰ）５１６を含んでいる。

全般的な動作において再度図１を参照すれば、カメラアセンブリ１０２は、次のように機能する。まず、起動信号を受信すると、ストロボ照射アセンブリ２０８が起動し、矢印Ａによって示されているように、ウェブ１０６を照射する。そして、矢印Ｂに示されているように、ウェブ１０６からの反射光が画像センサ２１４によって受光され、この結果生成される画像データは、カメラアセンブリ１０２内において処理される。この処理の後に、カラーレジスタマークのサーチの際などのように、カメラアセンブリ１０２を異なる場所に配置する必要があると判定された場合には、移動要求とウェブ位置が搬送システム１０４に送信される。次いで、搬送システム１０４が、手動又は自動的にカメラアセンブリ１０２を再配置する。例えば、自動化されている場合には、搬送システム１０４は、自動的且つ制御された両端部間における移動を実現することができる。一方、搬送システム１０４を手動で操作する場合には、状態インジケータを起動し、カメラアセンブリ１０２を移動させる方向をオペレータに対して通知することができる。

レジスタエラーは，ゼロの場合にも，カラーレジストレーションコントローラ１１０に報告される。オペレータは、オペレータ制御ステーション１１２を通じて、このレジスタエラー、並びにシステム設定及びセットアップ、トラブルシュート、又はトラックシステム動作などのその他の情報にアクセスすることができる。

次に図６を参照すれば、代表的な事前定義されたカラーレジスタマーク３００、３０２、及び３０４が、５０：１の倍率で示されている。好ましくは、マーク３０４が本発明において使用されており、実際の寸法は、０．０１０”である。しかしながら、後程詳述するように、その他の事前定義された及び、プログラム可能なレジスタマークを使用することも可能であることに留意されたい。

図７は、模範的な事前定義されたレジスタマークパターン３０６を示している。具体的には、カラーレジストレーションを制御するべく、制御システム１００は、印刷されているカラーレジスタマークの互いの位置を計測し、誤った位置を補正する必要がある。カラーレジスタマークの位置を計測するには、図７に示されている模範的なパターン３０６などのレジスタマークパターン３０６内の複数のレジスタマークをウェブ１０６上に印刷する。このパターン３０６には、１つのインクカラーの４つのマークと、その他の３つのインクカラーのそれぞれの１つのマークが含まれているが、その他のパターンも利用可能である。

理想的には、印刷されているカラーレジスタマークが、事前定義されているパターン３０６と一致した場合に、色は見当が合った状態にある。カメラアセンブリ１０２は、それぞれの色の印刷マークとその他のマーク及び事前定義されているパターン３０６との関係を検出し、計測する。そして、カメラアセンブリ１０２及び事前定義されているパターン３０６によって計測された場所間における違いがレジスタエラーと見なされる。この手順には、印刷されているマークをマークサンプリングレート，例えば５ショット／秒，でサンプリングする段階、この結果生成されるレジスタエラーサンプルをフィルタリングする段階、及びレジスタエラーサンプルを制御アルゴリズムに供給する段階と、が含まれている。そして、制御アルゴリズムが、そのエラーの補正方法を決定する。印刷機１０８には、印刷機の残りの部分に対する印刷シリンダの小さな横方向及び円周方向の調節を実現する複数のレジスタモーターが含まれており、カラーレジストレーションコントローラ１１０は、当技術分野において周知のように、このエラー調節を実行する。

印刷されているマークパターンが、事前定義されているフォーマット３０６と完全に一致した場合にも、残余のエラーが存在している可能性がある。残余のエラーは、しばしば、製造プロセスにおいて生じるプレートの取り付けエラー又はプレートエラーによって生成される。オペレータは、このエラーを手動で計測し、コントローラ１１０にオフセットを入力して、このエラーを補償する。そして、その後、補正済みの（オフセットされた）パターンを制御するべく、コントローラ１１０を起動する。

次に図８を参照すれば、カメラアセンブリ１０２のメイン回路ボード２１８が概略的に示されている。このメインボード２１８は、プロセッサ４００（好ましくは、３２ビットのＭｏｔｏｒｏｌａ ＣｏｌｄＦｉｒｅ ＭＣＦ５３０７などの組込型マイクロプロセッサ）と、データ及び命令を保存するためのメモリモジュール４０２を含んでいる。メモリモジュール４０２は、プロセッサ４００に動作可能に接続されており、２つのＭｉｃｒｏｎ Ｍａｎｕｆａｃｔｕｒｉｎｇ ＭＴ４８ＬＣ４Ｍ１６ＡＴＧ−７５ ＳＤＲＡＭなどのＳＤＲＡＭモジュール４０４と、Ｉｎｔｅｌ ＴＥ２８Ｆ１６０Ｃ３ＢＡ９０フラッシュメモリなどのフィールドにおける再プログラムが可能な不揮発性ストレージ／フラッシュメモリモジュール４０６を更に含んでいる。ＳＤＲＡＭモジュール４０４は、通常、すべてのソフトウェア命令及びデータの実行時保存を提供し、フラッシュメモリモジュール４０６は、オペレーティングシステム、複数のＦＰＧＡビットファイル、複数の設定パラメータ、複数の診断ログ、及びアプリケーション実行形式ファイルを保存する。尚、ＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ）、Ｒａｍｂｕｓ ＤＲＡＭ、高速ＳＲＡＭ、又はこれらに類似のものなどのその他のメモリデバイスも使用可能であることは、当業者には明らかであろう。

プロセッサ４００は、Ｘｉｌｉｎｘ ＸＣＶ１００Ｅ ＦＰＧＡなどのハードウェア画像処理（Ｈａｒｗａｒｅ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｉｎｇ：ＨＩＰ）ＦＰＧＡモジュール１１０と、プロセッサ４００とセンサボード２１６間をインターフェイスするＸｉｌｉｎｘ ＸＣＳ３０ＸＬ ＦＰＧＡなどのビデオヘッドサブシステム（Ｖｉｄｅｏ Ｈｅａｄ Ｓｕｂｓｙｓｔｅｍ：ＶＨＳ）ＦＰＧＡモジュール４１２にも動作可能に接続されている。ＡＳＩＣ、ＣＰＬＤ、ＰＬＤ、住友金属株式会社から市販されている専用画像処理ハードウェア、ＦＰＧＡ又はＣＰＬＤ構造が組み込まれたプロセッサ、又はこれらに類似のものなどのその他のデバイスをＦＰＧＡの代わりに使用可能であることは、当業者には明らかであろう。プロセッサ４００は、後程詳述するように、ＤＭＡコントローラ４２２を含んでいる。

メインボード２１８には、ＬＡＮインターフェイスモジュール４１４も含まれている。ＬＡＮインターフェイスモジュール４１４は、Ｃｒｙｓｔａｌ／Ｃｉｒｒｕｓ ＣＳ８９００Ａ ＩＳＡバスＥｔｈｅｒｎｅｔ ＬＡＮコントローラ（これは、カメラアセンブリに対する１０ＢａｓｅＴによる接続を提供する）などのＥｔｈｅｒｎｅｔ ＬＡＮコントローラ４１６と、Ｘｉｌｉｎｘ ＸＣ９５１５５ＸＬ−１０ＴＱ１４４ＩなどのＬＡＮコントローラインターフェイス（ＣＰＬＤ）４１８を含んでいる。

次に図９を参照すれば、ＶＨＳ ＦＰＧＡモジュール４１２とセンサボード２１６の主要コンポーネントが示されている。ＶＨＳ ＦＰＧＡモジュール４１２は、エンコーダインターフェイス５０２、プロセッサインターフェイス５０４、画像取得制御部５０６、ビデオＤＭＡインターフェイス５０８などの複数の制御部及びインターフェイスを含んでいる。ＶＨＳ ＦＰＧＡモジュール４１２は、センサボード２１６が適切に動作するために必要な信号のすべてを生成する。

又、ＶＨＳ ＦＰＧＡモジュール４１２は、印刷機１０８上の光学ロータリエンコーダ１１４（図１）にもインターフェイスしており、指定された場所においてウェブ１０６の画像を取得するべく機能する。具体的には、エンコーダ１１４は、当技術分野において周知のように、印刷機に動作可能に接続されている。エンコーダ１１４は、印刷プレートの円周方向の位置の標識を提供し、高分解能の回転位置情報を位置入力マルチプレクサ１１６（図１）を介して，或いは、直接的に，カメラアセンブリ１０２に提供する。この結果、画像を取得する様々なエンコーダパルスのカウントを選定することにより、様々な円周方向の位置において、ウェブ１０６の画像が取得される。

要求に基づいて、プロセッサ４００は、画像取得プロセスを起動し、所望の画像に対応するウェブ１０６の画像を取得するエンコーダパルスのカウントを指定する。次いで、エンコーダインターフェイス５０２は、プロセッサ４００によって指定されたこのエンコーダパルスのカウントにおいて、トリガ信号を生成する。次いで、エンコーダインターフェイス５０２は、ストロボ照射アセンブリ２０８を起動するべく、画像取得制御部５０６に指示する。そして、ウェブ１０６が照射されると、ウェブ１０６からの反射光が、レンズ２２４及び画像センサ２１４によって検出される。好適な実施例においては、画像センサ２１４は、Ｅｌａｎｔｅｃ ＥＬ７２０２高速デュアルチャネルパワーＭＯＳ ＦＥＴドライバを有するドライバ回路５１４によって駆動されている。センサボード２１６上に位置し、画像取得制御部５０６によって制御されている画像センサ２１４は、画像をアナログの形態で保持し、画像をピクセルの一連のストリームとしてＣＣＤ信号プロセッサ（ＣＳＰ）５１６又はＥＸＡＲ ＸＲ９８Ｌ５５などの画像デジタイザ（こちらも、センサボード２１６上に位置している）に供給する。そして、ＣＳＰ５１６が、それぞれのピクセルを１２．５ＭＨｚレートで８ビットデジタル出力に変換する。

特に、ＶＨＳ ＦＰＧＡモジュール４１２は、センサボード２１６から戻ってくる画像データ（通常は、８ビットピクセルのストリーム）をビデオＤＭＡインターフェイス５０８内にバッファリングする。そして、ＤＭＡインターフェイス５０８は、１６バイトを有している場合には、ＤＭＡ要求をプロセッサ４００に対して発行する。このＤＭＡ要求に対し、プロセッサ４００のＤＭＡコントローラ４２２がサービスし、単一アドレスアクセスモード又はデュアルアドレスアクセスモードのいずれかにより，単一アドレスモードが好ましいのだが、ＶＨＳ ＦＰＧＡモジュール４１２から画像データのバースト読み取りを実施し、続いて、ＳＤＲＡＭ４０４へのバースト書き込みが行われる。最終的にフル画像が読み出され、ビデオＤＭＡインターフェイス５０８を介してＳＤＲＡＭ４０４内への転送が完了するまで、ＶＨＳ ＦＰＧＡモジュール４１２は、ＤＭＡ転送の要求を継続する。

同期の問題を解決するべく、ＶＨＳ ＦＰＧＡモジュール４１２は、画像センサ２１４を相対的に電荷のない状態に維持しつつ画像の要求時取得能力を提供することにより、スキャニング機能を直接的に制御している。スキャナが、読み出しなしでアイドル状態に留まることが可能な場合には、画像センサ２１４は、飽和するまで、周辺光と暗電流を低速でインテグレートすることになろう。

好適な実施例においては、ＶＨＳ ＦＰＧＡモジュール４１２は、自動クリーニングモードを含んでおり、これは、ＶＨＳ ＦＰＧＡモジュール４１２が、画像取得のための通知を待っている期間を意味するものである。使用する特定の画像センサ２１４に応じて、画像領域とストレージ領域をクリア状態に維持するべく、パルスを提供する必要がある。使用するＣＳＰ５１６のタイプに応じて、複数のバイアスを維持するべく、ダークピクセルの安定したストリームを供給するべきである。

画像を取得する必要がある場合には、自動クリーニングモードをいつでも中断することができる。画像を取得するための信号を受信すると、自動クリーニングモードが停止し、インテグレーションモード／期間に入る。そして、インテグレーション期間に入った後に、ストロボトリガ２２３及びストロボ電球２２９が起動される。次いで、インテグレーション期間の後に、ＶＨＳ ＦＰＧＡモジュール４１２は、フレーム画像データを画像領域からストレージ領域に転送し、このデータが、一度に１ラインずつ読み出されることになる。

又、ＶＨＳ ＦＰＧＡモジュール４１２は、プロセッサ４００に対する高速ＤＭＡインターフェイス５０８を提供しており、プロセッサ４００は、複数のチャネルを有するＤＭＡコントローラ４２２を含んでいる。これらのＤＭＡチャネルは、サイクルスティーリングモード（Ｃｙｃｌｅ−ｓｔｅａｌｉｎｇ ｍｏｄｅ）において動作し、これは、それぞれのＤＭＡ要求が、データの単一転送，例えば１６バイト，を実行するモードである。従来の非サイクルスティーリングモードにおいては、ＤＭＡコントローラ４２２は、発信元アドレス、宛先アドレス、転送全体のバイト数、及び転送におけるそれぞれのサイクルのサイズによってプログラムされる。そして、ＤＭＡ転送が発生すると、ＤＭＡコントローラ４２２は、必要とするだけの数のサイクルを実行し、転送全体を連続的に完了する。ＤＭＡがその転送の全体を一度に実行する場合には、画像が画像センサ２１４から完全に読み出されるまで、画像全体と同じ大きさのバッファが必要であり、このようなサイズのバッファは、システムの費用を増大させることになる。一方、これとは対照的に、サイクルスティーリングＤＭＡの場合には、ＤＭＡ要求に対してサービスするたびに実行されるのは、１６ビットの単一サイクルのみである。ＶＨＳ ＦＰＧＡモジュール４１２は、ＤＭＡ要求をアサートする前に、１６バイトのみをバッファリングし、次いで、ＤＭＡコントローラ４２２が、そのデータの転送を実行するべくバスサイクルをスティーリングするのである。

ＤＭＡ転送を実行する前にフル画像を保存するには、外部ＲＡＭが必要となろう。この代わりに、好適な実施例においては、小さなＦＩＦＯ（Ｆｉｒｓｔ−ｉｎ−ｆｉｒｓｔ−ｏｕｔ）モジュールを使用しており、このモジュールは、ＤＭＡコントローラ４２２が以前の要求に応答するのを待っている間に取得されるバイトをバッファリングするのに十分なバイトを保存可能である。

一例として、一実施例においては、ＶＨＳ ＦＰＧＡモジュール４１２は、画像センサ２１４から１２．５ＭＨｚ（８０ｎｓごとに約１ピクセル）でピクセルを読み出している。従って、１２８０ｎｓごとに、１６ピクセルが準備完了となる。ＤＭＡサイクルの実行には、約７バスクロックを所要し、これは、ＶＨＳ ＦＰＧＡモジュール４１２が、１２８０ｎｓごとに、バスの約７バスクロックｘ２２ｎｓ＝１５４ｎｓを必要とすることを意味しており、これは、プロセッサバスの帯域幅の約１２％に相当する。

好適な実施例においては、ＶＨＳ ＦＰＧＡモジュール４１２が基本的に再プログラム可能であるため、ＦＰＧＡの設計を適合及び変更して、非常に容易に様々な画像センサと調和させることができる。例えば、ＣＭＯＳ画像センサ技術を利用する場合には、メインボード２１８のレイアウトを変更することなしに、ＣＭＯＳデバイスとインターフェイスできるようにするためのプログラム変更がＶＨＳ ＦＰＧＡモジュール４１２において必要となる。

次に図１０を参照すれば、ＨＩＰ ＦＰＧＡモジュール４１０が示されており、このモジュールは、ＤＭＡインターフェイス６０２、ピクセルヒストグラマ（Ｐｉｘｅｌ ｈｉｓｔｏｇｒａｍｍｅｒ）６０４、バイナリ相関器６０６、相関値ヒストグラマ６０８、バイナライザ（Ｂｉｎａｒｉｚｅｒ）６１０、プロセッサインターフェイス６１２、及びＤＭＡ要求アービタ（ＤＭＡ ｒｅｑｕｅｓｔ ａｒｂｉｔｅｒ）６１４を含んでいる。ＤＭＡインターフェイス６０２は、バスからデータを取得する責任を担っている。ＤＭＡデータは、高速サイクルスティーリングバースト転送によって転送される。尚、ＤＭＡインターフェイス６０２の詳細については後述する。

ピクセルヒストグラマ６０４は、ＶＨＳ ＤＭＡチャネル上で動作し、ＶＨＳ ＦＰＧＡモジュール４１２が画像をＳＤＲＡＭ４０４に転送するたびに、グレースケールのヒストグラムを算出する。そして、このグレースケールヒストグラムを使用し、バイナライザ６１０の２値化レベル又は初期状態を設定する。このバイナライザは、画像のピクセル値を０又は１に２値化するものである。バイナリ相関器６０６は、相関器と、この相関器を稼働させてその結果を保存するのに使用されるすべてのロジックと、を含んでいる。これは、そのプログラム方式に応じて、ＶＨＳ ＤＭＡチャネル又はその独自のＤＭＡチャネル上で動作可能である。相関値ヒストグラマ６０８は、バイナリ相関器６０６が動作した際に、相関値のヒストグラムを生成する。又、相関値ヒストグラマ６０８は、相関器６０６が結果を生成しないか、又はわずかしか生成しない場合、或いは、相関器６０６が結果的にオーバーフローした場合にも使用される。この場合には、これを使用し、満足できる数の相関結果を取得するべく、再相関に使用可能な適切な相関閾値を算出することができる。

プロセッサインターフェイス６１２は、好ましくは、プロセッサ読み取り、書き込み、及び割り込みアクノリッジバスサイクルのデコードと、これらのサイクルの全体的なタイミングの認識及び処理を行う責任を担っている。書き込みサイクルのアドレスデコード処理の一部は、プロセッサインターフェイス６１２内において行われる。そして、更なるデコード処理は、適宜に及び、その他のブロックが、複数のレジスタ、或いは複数のアドレス場所を有するＲＡＭを有している場合には、ＨＩＰ ＦＰＧＡモジュール４１０内のその他のブロック内においても実行される。

具体的には、ＤＭＡインターフェイス６０２は、ＤＭＡサイクルデコーダ６１８、ヒストグラマＤＭＡインターフェイス６２０、及び相関器ＤＭＡインターフェイス６２２を更に含んでいる。代替実施例においては、これらのインターフェイスは、画像処理ツール中心ではなく、ＤＭＡチャネル中心になっている。この場合には、第１ＤＭＡチャネルインターフェイス及びＤＭＡ第２チャネルインターフェイスの両方により、ヒストグラマＤＭＡインターフェイス６２０及び相関器ＤＭＡインターフェイス６２２にアプローチすることになろう。ＤＭＡサイクルデコーダ６１８の主な目的は、ＤＭＡサイクルが発生しているかどうかを示す入力信号を確認した後に、ＳＤＲＡＭデータがそれぞれヒストグラマ及び相関器ＤＭＡインターフェイス６２０、６２２内のＦＩＦＯ内に保存されるように、内部データバス上においてＳＤＲＡＭデータが有効な期間を挟む出力信号を生成することにある。又、インターフェイス６０２は、相関器宛てのＤＭＡ転送の末尾を示すための相関器ＤＭＡインターフェイス６２２用の更なる信号をも生成する。

ヒストグラマ及び相関器ＤＭＡインターフェイス６２０、６２２の共通機能は、状態標識を有するＤＭＡ ＦＩＦＯ、ＦＩＦＯ読み取り制御状態機械、及び４ピクセル幅のデータストリームを１ピクセル幅のデータストリームに変換する手段である。ＤＭＡ ＦＩＦＯは、好ましくは、深さが６４ビットで幅が３２ビット（４ピクセル）のＦＩＦＯであって、これは、プロセッサデータバスの同期した内部コピーに動作可能に接続されている。それぞれのＤＭＡ ＦＩＦＯの書き込みイネーブル信号は、ＤＭＡサイクルデコーダのデータ検出器６１８によって供給される。ＤＭＡサイクルが発生すると、１６ピクセル（４ピクセルずつの４クロック）がＤＭＡ ＦＩＦＯ内に保存される。このＤＭＡ ＦＩＦＯは、空であるか或いは一杯であるかを示す状態出力を有している。この場合に、ＤＭＡ ＦＩＦＯは、１６ピクセルの別のフルＤＭＡ転送を受け付けることができない場合に、一杯になっていると見なされる。従って、ＤＭＡ ＦＩＦＯは、その内部に４８を上回るピクセルを有している場合に、一杯であると見なされることになる。

ＤＭＡ ＦＩＦＯが空ではない場合には、ＦＩＦＯ読み取り制御状態機械は、ＤＭＡ ＦＩＦＯからエントリ（例：３２ビット、即ち、４ピクセル）を読み出し、変換手段に対して適切なセレクト信号を生成する。そして、これらＦＩＦＯ読み取り制御状態機械及び変換手段が協働することにより、４つにパックされたピクセルが単一ピクセルのストリームにシリアライズされる。この信号ピクセルのストリームは、相関器６０６又はヒストグラマ６０４のいずれかに入力として供給可能である。又、ＦＩＦＯ読み取り制御状態機械は、単一ピクセルのストリームが有効であることを示す「有効データ」出力をも生成する。この信号は、相関器６０６又はヒストグラマ６０４のイネーブル信号としての使用を意図している。最後に、ＤＭＡインターフェイス６０２は、空であることを示す信号，即ち、ＦＩＦＯ読み取り制御状態機械及びマルチプレクサによってシリアライズされたデータをそのＤＭＡ ＦＩＦＯ内に有していないという旨のインジケータ，を供給する。

相関器ＤＭＡインターフェイス６２２のその他の更なる機能には、ＤＭＡカウンタ及びＤＭＡ要求状態機械が含まれる。ＤＭＡカウンタは、好ましくは、ＤＭＡ転送の全体（通常は、フル画像）において発生する転送数によってプログラムされる。バイナリ相関器６０６が独自のＤＭＡチャネル上において動作しており、相関器のＤＭＡ ＦＩＦＯが一杯ではない場合には、ＤＭＡ要求状態機械は、プロセッサに対してＤＭＡ要求を生成する。ＤＭＡカウンタは、更なる転送が必要であること、未解決のＤＭＡ要求が存在していないこと、その以前の要求が既にアクノリッジされていること、を通知する。又、相関器ＤＭＡインターフェイス６２２用のＤＭＡインターフェイス空信号は、必要な更なる転送が存在しないことをこのＤＭＡカウンタが示さない限り、アサートされることはない。

ピクセルヒストグラマ６０４は、入力マルチプレクサ６２４、デュアルポートブロックＲＡＭ６２６（好ましくは、サイズが２５６ｘ１９ビットである）、増分器６２８、及びキー信号を遅延させるための複数のフリップフロップを更に含んでいる。入力マルチプレクサ６２４は、ヒストグラムピクセル入力又はプロセッサアドレスが、ブロックＲＡＭ６２６にアクセスすべきかどうかを決定する。ヒストグラマ６０４が有効になった場合には、ピクセル入力がブロックＲＡＭ６２６をアドレッシングする。しかしながら、ヒストグラマ６０４が無効の場合には、プロセッサ４００が、ＲＡＭ６２６に対して読み取り／書き込みを実行するべく、ブロックＲＡＭ６２６をアドレッシングすることができる。好ましくは、ヒストグラムを開始する前に、ブロックＲＡＭ６２６内の場所をすべてクリアする。ヒストグラマ６０４が有効になると、それぞれのピクセルがブロックＲＡＭ６２６をアドレッシングする。この結果、当該ピクセルのＲＡＭエントリが読み出される。次いで、その値は、増分され、もう一方のポート上のブロックＲＡＭ６２６内に保存される。このタイミングは、増分された値が、次のピクセルが到来する前に保存されるように設計されている。これにより、連続する２つのピクセルが、問題を引き起こすことなく、同一になることを可能にしている。

次にバイナリ相関器６０６を参照すれば、これは、好ましくは、行ストレージ要素６３２、１６ｘ１６ピクセルバイナリ相関器６３４、相関器ロケーショントラッカ及びデコーダモジュール６３６、相関スレショルダ６３８、相関ピークＲＡＭアドレスカウンタ６４０、及び相関ピークＲＡＭ６４２を含んでいる。

一般に、バイナリ相関器６０６は、画像内のレジスタマークをサーチするための高速ハードウェアに基づいた手段を提供する。バイナリ相関器６０６は、レジスタマークのバイナリ画像を格納した１６ｘ１６カーネルを使用する。相関器６０６は、画像を２値化し、実際に画像全体にわたってテンプレートを適用する。画像内のそれぞれの可能なテンプレートの場所ごとに、相関器６０６は、テンプレートと画像間における相関を算出する。そして、プログラム可能な閾値よりも大きな相関値を有する場所を保存する。

次に図１１を参照すれば、バイナリ相関器が更に詳細に示されている。バイナリ相関器は、矢印Ａによって示されているように、ＤＭＡインターフェイスから８ビット画像データを受信する。ＨＩＰ ＦＰＧＡモジュール４１０は、画像をバイナライザ６１０によって２値化し、このデータを１６ｘ１６相関器６３４に伝達する。このデータは、相関器６３４の右下隅に入る。相関器６３４内のこのデータは、それぞれの新しいピクセルごとに、左にシフトされ、テンプレートが画像内において右に効率的に移動する。そして、テンプレートの左端部を通過すると、データは、行ストレージメモリ要素６３２に送信される。行ストレージのサイズは１５ｘ６４０に固定されており、この結果、相関器６３４の動作は６５６ピクセル幅の画像に限定されている。但し、代替実施例においては、行ストレージサイズは可変である。

それぞれのテンプレートの場所ごとに、相関値を算出する。そして、この相関値が、相関スレショルダ６３８内に保存されている相関閾値以上であり、テンプレートが画像の対象領域内に位置している場合には、その相関及びテンプレート位置を相関ピークＲＡＭ６４２内に保存する。テンプレート位置トラッカ６３６は、テンプレートの右下隅の位置をトラッキングするための行及び列カウンタを格納している。又、これには、対象領域を定義するレジスタも格納されている。相関ピークＲＡＭアドレスカウンタ６４０は、それぞれのピークがＲＡＭ６４２内に保存されるたびに増分される。この相関ピークＲＡ６４２は、好ましくは、１０２４個のエントリを保存するものである。

相関器６３４は、カーネル、画像データ、及びカーネルマスクを使用してバイナリ相関を算出する。例えば、カーネルは、ゴールデンテンプレートマークのバイナリ表現を格納する１６ｘ１６の正方形である。マスクを使用することにより、この１６ｘ１６の正方形内のどのピクセルを相関に使用し、どのピクセルを無視するのかを指定する。そして、画像データとは、相関対象画像の１６ｘ１６の区画である。一般に、バイナリ相関においては、テンプレート内のビットと一致する画像データ内のビット数を単純にカウントする。マスクから外れたビットは無視する。ピクセルごとに、論理関数は次のとおりである。

Ｃｏｒｒ＝（Ｋｅｒｎ ＸＮＯＲ ＩｍａｇｅＤａｔａ） ＡＮＤ Ｍａｓｋ

ここで、Ｍａｓｋ＝０は、そのピクセルを無視することを意味し、Ｍａｓｋ＝１は、そのピクセルを含めることを意味している。この結果は、次の真理値表のとおりである。

この相関関数を実装する１つの方法は、マスク及びカーネルを１６個の１６ビットレジスタ（それぞれの行ごとに１つのレジスタ）からそれぞれ構築する方法である。画像におけるカーネルの移動を促進するべく、画像データを１６個の１６ビットシフトレジスタ内に保持する。そして、それぞれのカーネルの場所において、ピクセルごとに、テンプレート内のすべてのピクセルに対して相関論理関数を適用する。次いで、一致したビットの数をなんらかのタイプの加算器ツリーによって加算する。この実装においては、マスク及びカーネルは、それぞれバイナリビットマップによってプログラムされることになる。

好適な実施例においては、１６個の１６ビットシフトレジスタ（カーネルのそれぞれの行ごとに１つずつ）内に画像データを保存するルックアップテーブルを使用している。図１２には、１つの行と、これに関連するロジックが示されている。それぞれのシフトレジスタのそれぞれの４ビットニブルが１６ｘ３ルックアップテーブルを供給する。それぞれのニブルは、カーネル全体の１つの４ビットセグメントを表している。それぞれのニブルごとに適切な形状、相関関数、及びマスクをルックアップテーブル内にプログラムしなければならない。そして、すべてのニブルルックアップテーブルの出力を行内で合算し、行相関を算出する。次いで、単一の全体的な相関結果を得るべく、すべてのカーネル行相関器の部分合計を合算する。

ルックアップテーブル実装の場合には、テンプレートマスクの形状、マスク、更には相関関数も、ルックアップテーブル内においてすべてプログラムされる。基本的に、好適なバイナリ相関器は、ルックアップテーブルの結果を合計するルックアップテーブルに基づいた画像プロセッサである。

再度図６及び図７を参照すれば、事前定義されたカラーレジスタマーク３０４及びパターン３０６が示されている。しかしながら、前述のように、本発明は、プログラム可能なカラーレジスタマークの使用をサポートしている。従って、これらのマーク及びパターンは、個別のアプリケーションに適するように使用者が定義及び設計可能であって、柔軟性を有している。

次に図１３を参照すれば、本発明によるレジストレーション制御システムの状態図１００が示されている。搬送システム１４６（図１の１０４）が移動中ではなく、印刷機１０８（図１）が最低速度を上回っている場合には、取得マネージャ１５０は、サーチコントローラ１５２に対する複数のサーチ領域の要求を開始し、一度に１つのサーチ領域の調査を開始する。次いで、サーチコントローラ１５２は、（サーチが完了したサーチ領域のリストと共に）現在のエンコーダ位置と印刷機の速度を使用して、カメラアセンブリ１０２が写真撮影することを要する次の望ましい領域を（サーチが完了していないサーチ領域のリストから）選択する。

同時に、取得マネージャ１５０は、複数のプログラミング段階により、そのサーチ領域における画像取得をプログラムする。これらの段階には、その写真用のエンコーダのカウントを提供する取得要求によってＶＨＳ１５４（図８の４１２）をプログラムする段階と、ＶＨＳ１５４からアンロードされた際に画像上において動作するべくＨＩＰピクセルヒストグラマ１５６（図８の４１０）をプログラムする段階と、取得のためのデータ転送を実施するべくＤＭＡコントローラ１５８（図８の４２２）をプログラムする段階と、が含まれている。

次いで、ＶＨＳ１５４は、一連のエンコーダパルスをカウントすることにより、エンコーダ１４８が正しい領域に到達するまで待機する。そして、ＶＨＳ１５４は、パルスをストロボトリガ２２３（図９）に送信し、ストロボ電球２２０が発光してウェブ１０６を照射する。次いで、照射されたウェブの反射画像がセンサ２１４によって検出される。そして、この画像上において、ＨＩＰ１５６によってヒストグラムが算出されている間に、ＶＨＳ１５４は、ＤＭＡコントローラ１５８と協働してメモリへの画像転送を開始する。

ＤＭＡコントローラ１５８は、フル画像が取得されてメモリ内に保存された際に、取得マネージャ１５０に通知する。次いで、取得マネージャ１５０は、新しい画像の取得が完了したことをソフトウェア画像プロセッサ１６０に通知する。その一方で、取得マネージャ１５０は、前述の次の望ましいサーチ領域を要求する段階を反復する。

ソフトウェア画像プロセッサ１６０は、ＨＩＰヒストグラマから結果を取得し、この取得したヒストグラムに基づいて、ＨＩＰバイナライザ１６２（図１０の６１０）の複数の初期条件を算出する。次いで、ソフトウェア画像プロセッサ１６０は、相関の実行に必要なデータによってＨＩＰバイナリ相関器１６４を、初期条件によってバイナライザ１６２を、そして、ＨＩＰ１５６のためのデータ転送を実行するべくＤＭＡコントローラ１５８をプログラムする。次いで、ソフトウェア画像プロセッサ１６０は、バイナリ相関器１６４が実行を完了するまで待機する。そして、バイナリ相関１６４を完了したら、ＨＩＰバイナリ相関器１６４は、ソフトウェア画像プロセッサ１６０に通知する。

次いで、ソフトウェア画像プロセッサ１６０は、ＨＩＰバイナリ相関器１６４から相関結果を取得し、次の画像を処理するべくＨＩＰを解放する。又、ソフトウェア画像プロセッサ１６０は、この相関結果とグレースケール画像データを使用して、マークのサーチを実行する。そして、ソフトウェア画像プロセッサ１６０は、複数のパターン認識結果に基づいた画像処理結果をサーチコントローラ１５２に通知する。部分的なパターンが検出された場合には、サーチコントローラ１５２は、搬送システム１４６を移動させて、フルパターンが検出されるかどうかを判定する。そして、フルパターンが検出された場合には、サーチコントローラ１５２は、円周方向におけるサーチを停止し、そのトラッキングを開始する。一方、パターンが検出されない場合には、サーチコントローラ１５２は、円周方向のサーチを継続する。

本発明のカラーレジストレーション制御システムのブロックダイアグラムである。 カメラアセンブリの分解透視図である。 ミラーアセンブリの正面図である。 ミラーアセンブリの正面図である。 光経路構造の概略断面図である。 光経路構造の概略平面図である。 カラーレジストレーションマークの概略図である。 カラーレジストレーションマークパターンの概略図である。 カメラアセンブリのメイン回路ボードのブロックダイアグラムである。 ＶＨＳ ＦＰＧＡモジュール及びセンサボードの一部のブロックダイアグラムである。 ＨＩＰ ＦＰＧＡモジュールのブロックダイアグラムである。 バイナリ相関器のブロックダイアグラムである。 シフトレジスタカーネルの概略図である。 レジストレーション制御システムの動作を示す状態図である。

Claims (20)

1. 移動する紙基材を上部に有する印刷機用のカラーレジストレーション制御システムであって、
   前記紙基材の画像を取得するエリアスキャナと、
   前記画像を受信し前記画像を処理してカラーレジスタエラーを判定するべく適合されており、バイナリ相関器の使用を含む画像処理システムと、
   を有するカラーレジストレーション制御システム。
2. 前記バイナリ相関器は、ＦＰＧＡ上において実装される請求項１記載のカラーレジストレーション制御システム。
3. 前記エリアスキャナは、ＣＣＤスキャナである請求項１記載のカラーレジストレーション制御システム。
4. 前記スキャナ用の照射レベルを生成する光源を更に含み、前記画像処理システムは、前記照射レベルを処理するべくヒストグラマの使用を更に含む請求項１記載のカラーレジストレーション制御システム。
5. 前記ヒストグラマは、前記照射レベルのグレースケールヒストグラムを算出する請求項４記載のカラーレジストレーション制御システム。
6. 前記ヒストグラマは、ＦＰＧＡ上において実装される請求項４記載のカラーレジストレーション制御システム。
7. 移動する紙基材を上部に有する印刷機用のカラーレジストレーション制御システムであって、
   前記紙基材の画像を取得するカメラと、
   前記スキャナに隣接する光源と、
   前記画像を受信し前記画像を処理するべく適合された画像処理システムであって、照射レベルのグレースケールヒストグラムを生成することにより、前記光源によって生成される前記照射レベルを分析するためのヒストグラマの使用を含む画像処理システムと、
   を有するカラーレジストレーション制御システム。
8. 前記光源は、ストロボタイプの光を含む請求項７記載のカラーレジストレーション制御システム。
9. 前記カメラは、ＣＣＤカメラである請求項７記載のカラーレジストレーション制御システム。
10. 前記ヒストグラマは、ＦＰＧＡ上において実装されている請求項７記載のカラーレジストレーション制御システム。
11. 前記画像処理システムは、前記取得した画像を処理するべく適合された相関器を更に含む請求項７記載のカラーレジストレーション制御システム。
12. 前記相関器は、ＦＰＧＡ上において実装される請求項１１記載のカラーレジストレーション制御システム。
13. 前記ヒストグラマ及び前記バイナリ相関器は、１つのＦＰＧＡ上において実装される請求項１１記載のカラーレジストレーション制御システム。
14. 移動する紙基材を上部に有する印刷機用のカラーレジストレーション制御システムであって、
    前記紙基材の画像を取得するエリアスキャナと、
    前記画像を受信し前記画像を処理してカラーレジスタエラーを判定するべく適合されており、少なくとも１つのＦＰＧＡ上において実装されたハードウェアベースの相関器を含む画像処理システムと、
    を有するカラーレジストレーション制御システム。
15. バイナリ相関器を含む請求項１４記載のカラーレジストレーション制御システム。
16. 照射レベルを生成する光源を更に含み、前記コンポーネントは、前記照射レベルのグレースケールヒストグラムを生成するべく適合されたヒストグラマを含む請求項１４記載のカラーレジストレーション制御システム。
17. 前記コンポーネントは、前記ヒストグラマが実装されているものと同一のＦＰＧＡ上に実装されたバイナリ相関器を含む請求項１６記載のカラーレジストレーション制御システム。
18. 前記少なくとも１つのＦＰＧＡは、２つのＦＰＧＡを含む請求項１４記載のカラーレジストレーション制御システム。
19. １つのＦＰＧＡは、画像処理用のバイナリ相関器を含み、もう１つのＦＰＧＡは、制御及びインターフェイス機能を含む請求項１８記載のカラーレジストレーション制御システム。
20. 移動する紙基材を上部に有し、交換可能な画像処理サブシステムを有する印刷機用のカラーレジストレーション制御システムであって、
    前記紙基材の画像を取得するスキャナと、
    前記画像を受信し前記画像を処理してカラーレジスタエラーを判定するべく適合された画像処理サブシステムであって、少なくとも１つのＦＰＧＡ上において実装されており、前記画像処理サブシステムの交換が望ましい場合に、前記少なくとも１つのＦＰＧＡが適切に再プログラムされる、画像処理サブシステムと、
    を有するカラーレジストレーション制御システム。

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