JP2005514815A - メモリを保護する装置および方法 - Google Patents

Abstract

テレビ信号レシーバ等の装置は第１と第２の回路基板を含む。第１の回路基板は、メモリ等の第１のデバイスと、装置の少なくとも一つの機能を制御する制御回路を含む。第２の回路基板は、制御ラインを介して第１の回路基板に動作可能に結合している。第２の回路基板は第１と第２の制御信号を生成するコントローラを含む。装置が第１の動作状態にあるとき制御ラインは第１の制御信号をコントローラから第１のデバイスに送信し、装置が第２の動作状態にあるとき制御ラインは第２の制御信号をコントローラから制御回路に送信する。第２の動作状態の間にメモリに不注意に書き込むことを防止するため、コントローラが制御回路に第２の制御信号を送信するとき、コントローラはメモリをアンパワード状態とする。アンパワード状態の間に、他の制御ライン上での通信を継続するために、メモリが制御ラインを一の状態、例えばローレベルに保つことを防止する手段が設けられる。

Description

発明の詳細な説明

本発明は、テレビ信号レシーバ等の電気機器に関し、特に、例えば、メモリに接続されている信号制御ラインが異なる機器間で共有されているとき、そのような機器に含まれるメモリに不注意に書き込みを行ってしまうことから保護する技術に関する。

テレビ信号レシーバ等の電気機器は、多くの場合一以上の回路基板を含む。各回路基板は、様々な機器の動作を実行可能とする集積回路（ＩＣ）や他の要素等のマウントされた電気部品を含む。テレビ信号レシーバの従来のデザインは、多くの場合、単一の回路基板のみを使っていた。これらの従来のデザインでは、基板面積を最大限利用するというインセンティブが働いていた。しかし、単一の回路基板のみが使用されていたので、他の回路基板との接続に関する問題はなかった。

一方、テレビ信号レシーバの現在の設計は、複数の回路基板を使用することがある。単一基板と比較して、複数の回路基板を使用すると、回路設計をモジュール化できるため特に魅力的である。特に、単一回路基板のみを使用する場合に頻発するように、異なる基板セクションを全レシーバ回路のレイアウトを再構成することなくリデザインできる。さらに、複数の回路基板を使用すると、一グループの回路に片面基板、他の回路に多層基板を使用できる。

長所にもかかわらず、複数基板を使用すると、異なるボード間の接続に関する問題が発生することがある。特に、回路基板間の接続をするためのコネクター（例えば、ピン）の数を減らすことが望ましい。コネクターの数を減らすことは、各コネクターのコストが無視できないので、特に所望されている。このことは、製品のコストが競合間のドライビングフォースであり、生産数量が大きいので製品一台あたりの小さなコストが重要であるコンシューマエレクトロニクス産業などの特定の産業において、非常に重要となる。したがって、テレビ信号レシーバなどの機器の回路基板間に必要とされる接続数を減らす技術が必要となる。本発明はこれらの問題等を解決するものである。

回路基板間の接続数を減らす技術の一つは、テレビ信号レシーバ等の機器の二つの回路基板の間を接続している信号コントロールラインを共有することである。この技術によると、機器がＯＦＦ状態におかれているとき、一の回路基板上のマイクロコントローラは、他の回路基板上のメモリを読むために信号制御ラインを使用する。そして、機器がＯＮ状態にあるとき、該機器の他の動作（例えば偏向動作）を制御するために同じ信号制御ラインを使用する。

前記の技術を実施するに当たり、該機器がＯＮ状態におかれている間に、マイクロコントローラが機器動作を制御するために信号制御ラインを使用するとき、メモリが不注意に書き込まれてしまうという問題があることが分かった。したがって、信号制御ラインを共有可能とするが、そのラインに接続されているメモリがマイクロコントローラまたは制御ラインに接続されている他のデバイスによって不注意に書き込まれてしまわないようにする技術が必要である。本発明はこれらの問題等を解決するものである。

本発明によると、一の装置は第１と第２の回路基板を含む。第１の回路基板はメモリと、該装置の少なくとも一つの機能を制御するための制御回路とを含む。第２の回路基板は、制御ラインを介して第１の回路基板と動作可能に結合されている。制御ラインは、該装置が第１の動作状態にあるとき、コントローラからメモリに第１の制御信号を送信する。該装置が第２の動作状態にあるとき、コントローラから制御回路に第２の制御信号を送信する。第２の動作状態の間にメモリが不注意に書き込まれることを防ぐため、コントローラが制御回路に第２の制御信号を送信するとき、第２の動作状態の間、メモリはアンパワード状態におかれる。また、メモリはアンパワード状態の間、メモリが制御ラインをロー状態に保たないようにする手段に結合される。

一の実施形態において、該装置は、メモリデバイスと偏向を制御する回路が付加された第１の回路基板と、マイクロコントローラが付加された第２の回路基板とを有する。第１と第２の回路基板はお互いに制御ラインを介して結合されている。第１の動作状態において、マイクロコントローラは、メモリから動作データを読み出すため制御ラインを介して第１の制御信号を生成する。第２の動作状態において、マイクロコントローラは、偏向を制御するための回路を制御するための読み出された動作データを使用する。第２の動作状態において、マイクロコントローラは、メモリをアンパワード状態におく。メモリデバイスは、メモリデバイスを制御ラインにロードすることを防ぎ、制御ラインに接続されている他のデバイスが通信を続けられるようにする手段を含んでもよい。一の実施形態において、メモリはＶｃｃ入力に結合した、メモリがアンパワード状態において、制御ラインをロー状態に保つことを防ぐツェナーダイオードを含む。これにより、マイクロコントローラは、制御ラインを介して制御回路と通信を続けることができる。前記の装置により実行される方法もここに開示される。

添付した図面とともに本発明の実施形態の以下の説明を参照すれば、上記の本発明の特徴と長所等、およびそれらの達成の仕方はより明らかとなり、本発明をよりよく理解できるであろう。

ここに示した例示は、本発明の好ましい実施形態を示すものであり、そのような例示は本発明の範囲をいかなる態様においても限定するものと解してはならない。

図面を参照して、特に図１を参照して、本発明を実施するのに好適な装置１００の関係する部分の図面が示されている。例示と説明の目的において、図１の装置１００はテレビ信号レシーバとして表現されている。しかし、本発明の原理は、複数の回路基板を使用する他のタイプの電子機器に適用してもよいことを、ここに特に述べておく。

図１のレシーバ１００は、第１の回路基板１０、第２の回路基板２０、および基板コネクター３０を含む。一例としての実施形態によると、第１の回路基板１０は、レシーバ１００の電源と偏向機能に関係する動作を可能とし、第２の回路基板２０は、レシーバ１００の信号処理機能に関係する動作を可能とする。第１の基板１０は第２の回路基板２０に基板コネクター３０を経由して電気的に接続されている。

第１の回路基板１０は、例えばユーザ入力に応じてレシーバ１００をＯＮまたはＯＦＦ状態にするスイッチモードトランス（ＳＭＴ）１１を含む。電気的消去可能プログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）１２は、レシーバ１００の偏向動作を制御するために使用される電圧データ等であるデータを記憶する不揮発性メモリとして動作する。ＥＥＰＲＯＭ１２は、電圧入力（Ｖｃｃ）端子、クロック（ＣＬＫ）端子、およびデータ（ＤＡＴ）端子を含む。Ｖｃｃ端子は、ＥＥＰＲＯＭ１２をＯＮ／ＯＦＦする信号を受信するために電気的に結合されている。ＣＬＫ端子はシリアルクロックライン（ＳＣＬ）１３に電気的に結合されており、ＤＡＴ端子はシリアルデータライン（ＳＤＬ）１５に電気的に結合されている。一実施形態によると、ＳＣＬ１３とＳＤＡ１５は、集合として集積回路間（ＩＩＣ、通常は「ＩスクエアードＣ」と発音する）バスを表し、バスラインまたは制御ラインとして参照される。

一般的に、ＩＩＣバスは、二つ以上のＩＣがバス経路上で同時に通信する２送信媒体、２方向デジタルバスである。「マスター」動作モードで動いているＩＣは、バス上のデータ転送動作を開始し、データ転送を許すためのクロック信号を生成する。「スレーブ」動作モードで動いているＩＣは、マスターＩＣにより動作させられている、またはマスターＩＣに通信しているＩＣであり、スレーブＩＣはデータを送信するか受信するかを指示されている。各ＩＣはそれ自身のユニークなアドレスを持ち、マスターＩＣが通信を開始および終了する。ＳＣＬ１３とＳＤＡ１５により表されるＩＩＣバスに関するさらに詳細は後で説明する。

第１の回路基板１０は１０の抵抗Ｒ１−Ｒ１０、３つのキャパシタＣ１−Ｃ３、３つのトランジスタＱ１−Ｑ３も含む。抵抗Ｒ１はトランジスタＱ１のコレクタ接合のためのプルアップ抵抗として動作し、電源Ｖ１に電気的に結合している。電源Ｖ１は、一の実施形態においては、３．３ボルトである。このように、抵抗Ｒ１とトランジスタＱ１はシグナルインバータとして動作する。抵抗Ｒ１は好ましくは１００オームである。抵抗Ｒ２は好ましくは１Ｋオームである。トランジスタＱ１のコレクタ接合は、ＥＥＰＲＯＭ１２のＶｃｃ端子に電気的に結合しており、ＥＥＰＲＯＭ１２をＯＮ／ＯＦＦする信号を提供する。トランジスタＱ１は、好ましくは、ＮＰＮタイプバイポーラ接合トランジスタ（ＢＪＴ）として実施される。キャパシタＣ１はＥＥＰＲＯＭ１２のためのバイパスキャパシタであり、好ましくは１００ナノファラッドである。

抵抗Ｒ３、Ｒ４は、ＳＤＡ１５とＳＣＬ１３それぞれに抵抗を生成するために設けられている。一実施形態において、抵抗Ｒ３とＲ４は各々１Ｋオームの抵抗を与える。図１に示したように、ＳＣＬ１３とＳＤＡ１５は、２つの分離した制御チャンネルを設けるため、第１の回路基板１０内でタップされている。特に、ＳＤＡ１５は、参照番号１７で表された出力信号を生成する第１の制御チャンネルを設けるためにタップされ、ＳＣＬ１３は、参照番号１９で表される出力信号を生成する第２の制御チャンネルを設けるためにタップされている。出力信号１７と１９は、レシーバ１００の偏向動作を制御する。第１と第２の制御チャンネルをなす回路は、制御回路としてここに集合的に参照される。

第１の制御チャンネルは、抵抗Ｒ５−Ｒ７、キャパシタＣ２、トランジスターＱ２を含む。抵抗Ｒ５は、ＳＤＡ１５とトランジスタＱ２のベースジャンクションの間に抵抗を設け、好ましくは１０Ｋオームである。トランジスターＱ２は好ましくはＮＰＮタイプのＢＪＴとして実施される。トランジスターＱ２のコレクタジャンクションは、第１の制御チャンネルに出力パスを設ける。抵抗Ｒ６は、プルアップ抵抗として動作し、電源Ｖ２に電気的に結合しており、一実施形態によると５．１ボルトである。抵抗Ｒ６の好ましい値は１Ｋオームである。抵抗Ｒ７とキャパシターＣ２は、時定数を決定し、好ましくはそれぞれ１Ｋオームと８２０ｎＦの値を有する。一実施形態によると、出力信号１７はフライバックトランス（図示せず）の電圧を決めるのに使用され、レシーバ１００の偏向動作で使用される。

第２の制御チャンネルは、抵抗Ｒ８−Ｒ１０、キャパシターＣ３、トランジスタＱ３を含む。抵抗Ｒ８はＳＣＬ１３とトランジスターＱ３のベースジャンクションの間に抵抗を設け、好ましい値は１０Ｋオームである。トランジスターＱ３はＮＰＮ型ＢＪＴとして実施されることが好ましい。トランジスターＱ３のコレクタージャンクションは、第２の制御チャンネルのために出力パスを設ける。抵抗Ｒ９はプルアップ抵抗として動作し、電源Ｖ２に電気的に結合しており、前述のとおり５．１ボルトであることが好ましい。抵抗Ｒ９の好ましい値は１Ｋオームである。抵抗Ｒ１０とキャパシターＣ３は時定数を決定し、それぞれ好ましい値は１Ｋオームと８２０ｎＦである。一実施形態によると、出力信号１９はフライバックトランス（図示せず）の電圧を制御するのに使用される。

第２の回路基板２０は、レシーバ１００の様々な動作を制御するマイクロコントローラ２１を含む。マイクロコントローラ２１も、入出力（Ｉ／Ｏ）端子、ＣＬＫ端子とＤＡＴ端子を含む。Ｉ／Ｏ端子は信号線２２に電気的に結合しており、レシーバ１００がＯＮになっているとき、その様々な構成要素に電源が供給されるようにする出力信号を出力する。ＣＬＫ端子はＳＣＬ１３に電気的に結合しており、ＤＡＴ端子はＳＤＡ１５に電気的に結合している。図１には明示的には示していないが、マイクロコントローラ２１は電源Ｖ１のような電源に電気的に接続されている。「マイクロコントローラ」と「コントローラ」という用語は、ここでは交換可能に使用される。

マイクロコントローラ２１は、第１と第２のＰＷＭ信号をそれぞれ出力する第１と第２のパルス幅変調（ＰＷＭ）端子（ＰＷＭ１とＰＷＭ２）も含む。ＰＷＭ１とＰＷＭ２端子は、ＳＤＡ１５とＳＣＬ１３にそれぞれ電気的に結合しており、第１と第２のＰＷＭ信号を第１の回路基板１０の第１と第２の制御チャンネルにそれぞれ与える。したがって、第１のＰＷＭ信号は出力信号１７を生成するために使用され、第２のＰＷＭ信号は出力信号１９を生成するために使用される。ＰＷＭ信号を好ましい実施形態において使用するが、もちろんこの他のフォーマットの信号を使用してもよい。

第２の回路基板２０は４つの抵抗Ｒ１１−Ｒ１６、２つのキャパシターＣ４−Ｃ６を含む。抵抗Ｒ１１はマイクロコントローラ２１のＩ／Ｏ端子に接続された信号線２２のためのプルアップ抵抗として動作し、前述したように好ましくは３．３ボルトである電源Ｖ１に電気的に結合されている。抵抗１１は好ましくは１０Ｋオームである。抵抗Ｒ１２とキャパシタＣ４はマイクロコントローラ２１のＩ／Ｏターミナルに接続された信号ラインからラジオ周波数の干渉を除去するように動作する。抵抗Ｒ１２とキャパシタＣ４は、それぞれ１Ｋオームと１ナノファラッドであることが好ましい。同様に、抵抗Ｒ１３とキャパシタＣ５は、ＳＤＡ１５からラジオ周波数の干渉を除去するように動作し、抵抗Ｒ１４とキャパシタＣ６はＳＣＬ１３からラジオ周波数の干渉を除去するために動作する。一実施形態によると、抵抗Ｒ１３とＲ１４は各々１Ｋオームの値を有し、キャパシタＣ５とＣ６は各々１００ピコファラッドの値を有する。抵抗Ｒ１５とＲ１６はプルアップ抵抗として動作し、前に３．３ボルトと示した電源Ｖ１に電気的に結合されている。抵抗Ｒ１５とＲ１６は各々１０Ｋオームの値を有する。

動作において、ＩＩＣバス（すなわち、ＳＣＬ１３とＳＤＡ１５）は、マイクロコントローラ２１の２つの異なった動作の間で共有される。特に、レシーバ１００が第１の動作状態（すなわち、レシーバ１００が電源に接続されているが、ＯＦＦ状態であるとき）であるとき、マイクロコントローラ２１はマスターＩＣとして動作し、スレーブＩＣとして動作するＥＥＰＲＯＭ１２からデータを読み出すために、第１の制御信号をＥＥＰＲＯＭにＳＣＬ１３とＳＤＡ１５を経由して送信する。マイクロコントローラ２１とＥＥＰＲＯＭ１２は、第１の動作状態の間、スタンバイ電源、すなわち電源Ｖ１から電力を受ける。一実施形態によると、マイクロコンピュータ２１によりＥＥＰＲＯＭ１２から読み出されたデータは、レシーバ１００の偏向動作を制御するために使用する電圧データを含む。

データ読出し動作の間に、ＳＣＬ１３はマイクロコントローラ２１からＥＥＰＲＯＭ１２へクロック信号を伝播する。ＳＤＡ１５は、シリアルデジタルトランザクションを用いてデータを転送するために使用される。普通、１以上のビットが、アクノレッジビットとして使用される。一例のデザインによると、ＳＣＬ１３とＳＤＡ１５が両方とも論理ハイ状態にあるとき、マイクロコントローラ２１とＥＥＰＲＯＭ１２の間でデータを転送することはできない。ＳＣＬ１３が論理ハイ状態にあるとき、ＳＤＡ１５上での論理ハイ状態から論理ロー状態への遷移は、ＩＩＣバス上のデジタルデータの交換のためにスタート条件を示す。逆に、ＳＣＬ１３が論理ハイ状態にあるとき、ＳＤＡ１５上での論理ロー状態から論理ハイ状態への遷移は、ストップ条件を示す。一実施形態において、マイクロコントローラ２１は、ＳＤＡ１５上で転送されるデジタルデータの各ビットの１クロックパルスを生成し、ＳＤＡ１５上の論理状態は、ＳＣＬ１３上のクロック信号が論理ロー状態にあるときにのみ、変化することができる。もちろん、前述の信号プロトコル以外の信号プロトコルを使用してもよい。マイクロコントローラ２１がデータをＥＥＰＲＯＭ１２から読み出すとき、マイクロコントローラ２１のＰＷＭ１端子とＰＷＭ２端子は高インピーダンス状態であり、抵抗Ｒ５とＲ８は第１と第２の制御チャンネルがＳＤＡ１５とＳＣＬ１３をローディングしないようにする。マイクロコントローラ２１のピンの入力および出力の状態およびインピーダンスは、データディレクションレジスタ等の知られた方法で制御してもよい。

レシーバ１００が第２の動作状態（すなわち、レシーバ１００が電源に接続されており、ＯＮ状態であるとき）にあるとき、マイクロコントローラ２１のＤＡＴとＣＬＫ端子はハイインピーダンス状態にあり、ＰＷＭ１とＰＷＭ２端子は第１と第２のＰＷＭ信号をそれぞれ出力するように使用されてもよい。第１と第２のＰＷＭ信号は、ここで第２の制御信号と参照されてもよい。ＰＷＭ１端子は、ＳＤＡ１５に電気的に結合しており、出力信号１７の生成を可能とするために、第１のＰＷＭ信号を第１の回路基板１０の第１の制御チャンネルに与える。同様に、ＰＷＭ２端子は、ＳＣＬ１３に電気的に結合しており、出力信号１９の生成を可能とするために、第２のＰＷＭ信号を第１の回路基板１０の第２の制御チャンネルに与える。本実施形態において、第１と第２のＰＷＭ信号は、レシーバ１００がＯＦＦ状態のときに、ＥＥＰＲＯＭ１２から読み出された電圧データにより、マイクロコンピュータ２１により生成される。前述のように、ＳＣＬ１３とＳＤＡ１５は、マイクロコントローラ２１の２つの異なる動作の間で共有されている。キャパシタＣ１が、データをＥＥＰＲＯＭ１から読み出したり書き込んだりする間にピーク電流を補償するために、Ｖｃｃ入力端子とグランド端子の間に含まれてもよい。

第１と第２のＰＷＭ信号が第１の回路基板１０の制御回路に送信されるとき、上述のとおり、ＥＥＰＲＯＭ１２が不注意に書き込まれ、記憶しているデータを破損するという潜在的な問題がある。特に、ＰＷＭ信号がＩＩＣバス上を送信されるとき、もしスタート条件が生成されていれば（すなわち、ＳＣＬ１３が論理ハイ状態にあるときＳＤＡ１５が論理ハイ状態から論理ロー状態に遷移するとき）、およびＰＷＭ信号のフェージングにより生成されたアドレス情報がＥＥＰＲＯＭ１２のアドレス情報に対応するとき、ＥＥＰＲＯＭ１２は、マイクロプロセッサ２１により誤って書き換えられることがある。

この潜在的な問題を避けるため、本発明により、ＰＷＭ信号がＩＩＣバスを通して送信される前に、ＥＥＰＲＯＭ１２には電力が供給されなくなる。より具体的には、レシーバ１００がＯＮ状態になり、それにより第２の動作状態に入るとき、マイクロコントローラ２１はそのＩ／Ｏ端子からパワー制御信号を信号ライン２２に出力する。パワー制御信号は基板コネクター３０を介して第１の回路基板１０に転送され、レシーバ１００のパワー機能を制御する。特に、パワー制御信号は、一実施形態によると論理ハイ信号であり、第２の動作状態において使用される、レシーバ１００の電源（図示せず）のスイッチをＯＮにするＳＭＴ１１に与えられる。さらに、パワー制御信号はインバータとして動作するトランジスタＱ１のベース接合に供給され、電源Ｖ１をＥＥＰＲＯＭ１２のＶｃｃ端子から切り離す。すると、ＥＥＰＲＯＭ１２が一旦アンパワード状態になり、マイクロコントローラ２１は、ＥＥＰＲＯＭ１２に不注意に書き込むことなく、ＰＷＭ信号をＩＩＣバスに送信できる。

本実施形態において、ＥＥＰＲＯＭ１２は、ＥＥＰＲＯＭ１２がアンパワード状態にあるときに制御ライン１３と１５にロードしないようにする手段を含む。一般に、ＩＣはピンに結合された静電放電（ＥＳＤ）保護ダイオードを含む。本実施形態において、ＥＥＰＲＯＭ１２は、例えばＶｃｃピンに結合された上記の防止手段を含む。例えば、ツェナーダイオード、バイポーラトランジスタなど、そのような機能を提供するために知られた様々なデバイスと方法を使用することができる。

図２を参照して、本発明を実施する一例としてのステップが示されたフローチャート２００が示されている。例示と説明の目的で、図２のステップを図１のテレビ信号レシーバ１００を参照して説明する。

ステップ２０１において、レシーバ１００は電源が入っていない状態である。すなわち、レシーバ１００は、家庭の電源プラグ等の電源に接続されていない。ステップ２０２において、レシーバ１００は電源に接続され（例えば、プラグが差し込まれる）、しかしスイッチはＯＮになっていない。すなわち、レシーバ１００はステップ２０２で第１の動作状態に入る。前に示したとおり、マイクロコントローラ２１とＥＥＰＲＯＭ１２等のレシーバ１００の構成要素は、第１の動作状態の間、スタンドバイ電源すなわち電源Ｖ１から、電力を受け取る。

ステップ２０２で電源に接続されるのに応じて、プロセスフローはステップ２０３に進み、レシーバ１００は初期化プロセスを実行する。特に、この初期化プロセスの一部として、マイクロコントローラ２１はマスターＩＣとして動作し、ＥＥＰＲＯＭ１２にＳＣＬ１３とＳＤＡ１５を経由して、スレーブＩＣとして動作する、ＥＥＰＲＯＭ１２からデータを読むために、第１の制御信号を送信する。一実施形態によると、マイクロコントローラ２１によりＥＥＰＲＯＭ１２から読み出されたデータは、レシーバ１００の偏向動作を制御するのに使用される電圧データを含む。マイクロコントローラ２１は、内部メモリ（図示せず）に読み出したデータを保存し、レシーバ１００がプラグインされている、すなわちパワーが供給されている限り、そこに保持される。

次に、ステップ２０４で、レシーバ１００が、例えば、ハンドヘルドのリモートコントロールユニットのような入力ターミナルへのユーザのインプットにより、スイッチオンされる。前に述べたとおり、レシーバ１００は、電源に接続されスイッチがＯＮになっているとき、第２の動作状態にある。したがって、ステップ２０４で、レシーバ１００は第２の動作状態に入る。ステップ２０４に応じて、マイクロコントローラ２１は、パワー制御信号をＩ／Ｏ端子から信号ライン２２に出力する。パワー制御信号は、特に、ステップ２０５において、第１の回路基板１０のトランジスタＱ１を、電源Ｖ１をＥＥＰＲＯＭ１２のＶｃｃ端子から切り離させる。

その後、ＥＥＰＲＯＭ１２が一旦アンパワード状態になると、ステップ２０６に進み、マイクロコントローラ２１は、第２の制御信号、すなわち第１と第２のＰＷＭ信号を第１の回路基板１０の制御回路に送信する。すなわち、ＰＷＭ１端子はＳＤＡ１５に第１のＰＷＭ信号を出力し、それにより、出力信号１７の生成を可能とするために第１のＰＷＭ信号を第１の回路基板１０の第１の制御チャンネルに供給する。同様に、ＰＷＭ２端子は第２のＰＷＭ信号をＳＣＬ１３に出力し、それにより、出力信号１９の生成を可能とするために、第２のＰＷＭ信号を第１の回路基板１０の第２の制御チャンネルに供給する。前に示したとおり、第１と第２のＰＷＭ信号は、ステップ２０３でＥＥＰＲＯＭ１２から読み出した電圧データにより、マイクロコントローラ２１により生成されてもよい。前述のように、ＳＣＬ１３とＳＤＡ１５は、マイクロコントローラ２１の二つの異なる動作の間で共有される。

本発明はテレビ信号レシーバに関して説明したが、本発明はディスプレイ装置を有する有しないに係らず、様々なシステムに適用可能である。ここに使用した「テレビ信号レシーバ」または「レシーバ」という用語は、ディスプレイデバイスを含むテレビセットやモニターを含む、しかしこれには限定されない、様々なタイプの装置とシステム、および
セットトップボックス、ビデオテープレコーダ（ＶＴＲ）、デジタルバーサタイルディスク（ＤＶＤ）プレーヤ、ビデオゲームボックス、パーソナルビデオレコーダ（ＰＶＲ）等のシステムや装置、ディスプレイデバイスを含まないかもしれない他の装置を含む事を意図している。

この発明は好ましいデザインを有するものとして説明したが、本発明はこの開示の精神と範囲内においてさらに変更することができる。この出願は、本発明の一般的な原理を用いた本発明のバリエーション、使用、または適合をカバーすることを意図している。さらに、この出願は、本発明が関係し、添付したクレームの限定に当てはまる当該技術分野における知られまたは慣用されたプラクティスになるように、本開示からのそのようなかい離をカバーすることを意図している。

本発明を実施するのに好適な装置の関連する部分の図である。 本発明を実施するステップを示すフローチャートである。

Claims (19)

1. テレビ信号レシーバであって、
   当該レシーバの動作を制御するメモリと、前記メモリに記憶されたデータに応じて当該レシーバの動作を制御する制御回路とを含む第１の回路基板と、
   第１の動作状態において第１の信号フォーマットにより第１の制御信号を生成し、第２の動作状態において第２の信号フォーマットにより第２の制御信号を生成するための、ＩＩＣバスラインに結合したコントローラを含み、前記ＩＩＣバスラインを介して前記第１の回路基板に動作可能に結合された第２の回路基板とが設けられたレシーバであって、
   前記コントローラは、前記第２の動作状態の間前記メモリをアンパワー状態に置き、前記メモリは、前記アンパワー状態にあるとき前記メモリが前記制御ラインをロー状態に保たないようにする手段に結合され、
   前記メモリと前記制御回路は、前記ＩＩＣバスラインに結合され、前記コントローラは、前記第１の動作状態において前記制御回路に影響しないように前記ＩＩＣバスラインを介して前記メモリに前記第１の制御信号を送信し、前記第２の動作状態において前記制御回路に影響しないように前記制御ラインを介して前記制御回路に前記第２の制御信号を送信することを特徴とするレシーバ。
2. 前記メモリが前記アンパワー状態にあるときに前記メモリが前記制御ラインを前記ロー状態に保たないようにする手段は、ツェナーダイオードを含むことを特徴とする、請求項１記載のテレビ信号レシーバ。
3. 前記メモリは偏向回路を制御するための動作データを含み、前記制御回路は前記動作データに応じて前記偏向回路を制御することを特徴とする、請求項１記載のテレビ信号レシーバ。
4. 前記第１の動作状態は前記レシーバのＯＦＦ状態に対応し、前記第２の動作状態は前記レシーバのＯＮ状態に対応することを特徴とする、請求項３記載のテレビ信号レシーバ。
5. 前記第１の制御信号はＩＩＣコンプライアント信号に対応し、前記第２の制御信号はＰＷＭ信号であることを特徴とする、請求項３記載のテレビ信号レシーバ。
6. 前記制御回路はバイポーラトランジスタを介して前記ＩＩＣバスラインに結合していることを特徴とする、請求項３記載のテレビ信号レシーバ。
7. 信号処理装置であって、
   第１の電子回路と、前記レシーバの少なくとも一つの動作を制御する第２の電子回路とを含む第１の回路基板と、
   第１の動作状態において第１の信号フォーマットにより第１の制御信号を生成し、第２の動作状態において第２の信号フォーマットにより第２の制御信号を生成するための、前記制御ラインに結合したコントローラを含む、前記制御ラインを介して前記第１の回路基板に動作可能に結合した第２の回路基板とが設けられた装置であって、
   前記第２の電子回路は前記第２の動作状態の間アンパワー状態に置かれ、前記第２の電子回路は、前記第２の電子回路が前記アンパワー状態のとき、前記第１の電子回路に前記制御ラインをロー状態に保たないようにする手段に結合されており、
   前記第１と第２の電子回路は前記制御ラインに結合されており、前記第１の動作状態において前記第２の電子回路に影響せずに前記制御ラインを介して前記第１の電子回路に前記第１の制御信号を送信し、前記第２の動作状態において前記第１の電子回路に影響せずに前記制御ラインを介して前記第２の電子回路に前記第２の制御信号を送信することを特徴とする装置。
8. 前記第１の電子回路は、前記第２の電子回路を制御するための動作データを有するメモリ回路が設けられ、前記コントローラは前記第１の動作状態において前記動作データを読み出し、前記第２の動作状態において前記動作データに応じて前記第２の電子回路を制御することを特徴とする、請求項７記載の信号処理装置。
9. 前記動作データは偏向回路を制御する電圧データを含み、前記第２の電子回路は前記電圧データに応じて前記偏向回路を制御することを特徴とする、請求項８記載の信号処理装置。
10. 前記第１の動作状態はＯＦＦ状態にある当該装置に対応し、前記コントローラと前記第１の電子回路はスタンドバイ電源により電力を供給されており、前記第２の動作状態はＯＮ状態にある当該装置に対応することを特徴とする、請求項９記載の信号処理装置。
11. 前記第１の電子回路のアンパワード状態の間、前記第１の電子手段が前記制御ラインをローレベルに保たないようにする手段がさらに設けられた、請求項７記載の信号処理装置。
12. 前記第１の制御信号はＩＩＣ規格に則し、前記第２の制御信号はパルス幅変調された信号であることを特徴とする、請求項７記載の信号処理装置。
13. テレビ信号レシーバを動作させる方法であって、
    前記制御ラインに結合された第１の回路基板と、第２の回路基板とを設けるステップと、ここで前記第１の回路基板は、メモリデバイスと、前記第１の回路基板上に含まれる制御ラインを介して結合された制御回路を有し、前記第２の回路基板は、その上に含まれ前記制御ラインに結合されたコントローラを有し、
    前記レシーバが第１の動作状態にあるとき、前記制御回路に影響を与えないで、前記第１の回路基板上の前記メモリデバイスに前記第２の回路基板上の前記コントローラから第１の信号フォーマットにより第１の制御信号を前記制御ラインを介して送信するステップと、
    前記レシーバが第２の動作状態にあるとき、前記メモリデバイスに影響することなく、前記第１の回路基板上の前記制御回路に前記コントローラから第２の信号フォーマットにより第２の制御信号を前記制御ラインを介して送信するステップと、
    前記第２の制御信号を送信するステップの間、前記メモリデバイスをアンパワード状態におくステップとを含み、前記メモリデバイスは、アンパワード状態におかれているとき、前記メモリデバイスが前記制御ラインをロー状態に保たないようにする手段に結合されたことを特徴とする方法。
14. 前記第１の動作状態はＯＦＦ状態にある前記レシーバに対応し、ここで前記コントローラと前記メモリはスタンバイ電源により電力を供給されており、前記第２の動作状態はＯＮ状態にある前記レシーバに対応することを特徴とする、請求項１４記載の方法。
15. 前記第１の制御信号は前記コントローラを前記メモリからデータを読み出し可能とすることを特徴とする、請求項１５記載の方法。
16. 前記メモリから読み出したデータに応じて前記制御回路を介して偏向回路を制御するステップがさらに設けられたことを特徴とする、請求項１６記載の方法。
17. 前記第１の送信するステップは、前記ＩＩＣ規格により前記第１の制御信号を送信するステップをさらに含むことを特徴とする、請求項１４記載の方法。
18. 前記第２の送信するステップは、前記第２の制御信号をＰＷＭ信号として送信するステップを含むことを特徴とする、請求項１４記載の方法。
19. 前記設けるステップは、バイポーラトランジスタを介して前記制御ラインに結合された前記制御回路を有する前記第１の回路基板を設けるステップを含むことを特徴とする、請求項１４記載の方法。

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