JP2005354460A - Oscillator - Google Patents
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Abstract
Description
本発明は,例えば有線若しくは無線で通信を行うための通信装置等で使用される発振器に関するものである。 The present invention relates to an oscillator used in, for example, a communication device for performing wired or wireless communication.
従来より,例えば有線若しくは無線で通信を行うための通信装置等で使用される発振器がある。
このような発振器の具体例を図3を用いて説明する。
従来の発振器の一例である発振器Bは,従来より知られるPLL(Phase Locked Loop)の構成を具備するものであり,MPU100より出力されるラッチ信号(LE),DATA信号(DATA),及びクロック信号(CLK)を内部に設けるコントロール部150で受信することによって制御されるものである。
具体的に発振器Bは,所望の周波数の出力信号をRF出力端子170より得るための基準となるように外部で高精度に調整された基準信号(以下,単に「REF」とする)及び発振器Bが実際に出力した出力信号(以下,単に「RF」とする)を取得することによって該取得したREF及びRFの互いの位相差を検出し,該検出結果に基づいて,前記出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器130と,前記位相差に応じて前記位相検波器130より出力された制御指令信号の反転若しくは非反転等の処理を行うチャージポンプと140と,該チャージポンプ140より出力された制御指令信号に対してスムージング処理を施すループフィルタ300と,該ループフィルタでスムージング処理が施された制御指令信号に基づいて所望の周波数のRF(出力信号)を生成する電圧制御発振器400とを具備して構成されている。
尚,前記RFはRF出力端子170より出力され,前記REFはREF入力端子160より入力される構成となっている。
前記REF及び前記RFは前記位相検波器130で取得される信号であるが,前記2つの信号は,予め前記位相検波器130に入力される前に所定の分周比で分周するための分周器110(RF用),分周器120(REF用)によって分周されて同じ周期の信号が生成される構成となっている。また,前記REF及びRFの周期が同じであれば前記分周器110,120を設ける必要は無い。
前記チャージポンプ140については,位相検波器130の出力信号を入力信号の位相差に応じて,正の定電流出力,負の定電流出力,若しくは無出力(オフ)の3つのモードに変換するものなので省略することも可能である。
また,周波数シンセサイザICは分周器110,分周器120,位相検波器130,チャージポンプ140,及びコントロール部150を1つの集積回路で構成したICチップの一例である。
Conventionally, there are oscillators used in, for example, a communication device for performing wired or wireless communication.
A specific example of such an oscillator will be described with reference to FIG.
An oscillator B which is an example of a conventional oscillator has a conventionally known PLL (Phase Locked Loop) configuration, and includes a latch signal (LE), a DATA signal (DATA), and a clock signal output from the
Specifically, the oscillator B has a reference signal (hereinafter simply referred to as “REF”) adjusted with high accuracy externally so as to be a reference for obtaining an output signal of a desired frequency from the
The RF is output from the
The REF and the RF are signals acquired by the
The
The frequency synthesizer IC is an example of an IC chip in which the frequency divider 110, the frequency divider 120, the
このように構成された発振器Bは,例えば図4に示すようなタイミングで各信号の取得及び生成を行っている。
例えば,REF入力端子160より入力されるREFは,前記分周器120によって分周(この場合,分周比R=2)されてFR1となり,他方,電圧制御発振器400より出力されるRFは前記分周器110によって分周(この場合,分周比N=8)されてFN1となって,前記2つの信号(FR1及びFN1)が同じ周期の信号となって位相検波器130に取得される。
前記位相検波器130は,取得した前記2つの信号(FR1及びFN1)における互いの位相差を検出し,その位相差に応じて制御指令信号を出力する。
更に,チャージポンプ140は該出力された制御指令信号に基づいて該制御指令信号を加工し,該加工された信号であるCP1は更にループフィルタ300によってスムージング処理が施される。そして,最終的に前記電圧制御発振器400は,該スムージング処理が施された信号に基づいて所望の周波数のRFを出力している。
ここで,チャージポンプ140が行う制御指令信号の加工について説明する。 例えば,図4に示すようにFR1の位相がFN1の位相より進んでいる場合に,チャージポンプ140はCP1を位相差に相当するパルス幅の正の定電流パルスで出力し,他方,図5に示すようにFR1の位相がFN1の位相より遅れている場合に,チャージポンプ140はCP1を位相差に相当するパルス幅の負の定電流パルスで出力する。尚,パルスのない期間はチャージポンプの出力は開放される。
したがって,電圧制御発振器400は,前記CP1の定電流パルスの極性及びパルス幅に応じてRFの周波数を所望の値となるように制御している。
For example, the REF input from the
The
Further, the
Here, processing of the control command signal performed by the
Therefore, the voltage controlled
ところで,近年発展が著しい有線若しくは無線の通信環境においては,高度なデジタル変調方式がより高い周波数で使われるようになってきている。
そのため,デジタル変調信号の復調時における該デジタル変調信号の周波数変換に使われる発振器Bで発生する位相雑音を可能な限り低減することが求められている。
この発振器で発生する位相雑音は,上述の分周器110,120の分周比を大きくすればするほど大きくなることが知られている。
具体的な実験結果としては,RFの出力周波数を6GHz,分周比N=200,位相検波器130における処理周波数30MHzとした場合に,位相雑音のフロアレベルは−97dB/Hz程度である(尚,フロアレベルとは,RFの出力周波数の最大値からみた位相雑音の低い周波数成分であり,主に周波数シンセサイザICから発生する位相雑音のレベルのことである)。
他方,RFの出力周波数を6GHz,分周比N=6000,位相検波器130における処理周波数1MHzとした場合に,位相雑音のフロアレベルは−84dB/Hz程度である。
前記実験結果から,RFが同じ値である場合に分周比が大きくなるほど位相雑音が増加することが分かる。
そこで,前記分周器の分周比を小さくすることが考えられるが,現状,位相検波器130は取り扱う位相比較周波数には上限(最大で約56MHz)があるので,上述のように高周波を取り扱う場合は,分周器を用いて分周比を大きくする必要あるため位相雑音を抑えることが困難であった。
一方,特許文献1には,PLLのアンロック時とロック時とで,PLLの同期範囲の広いデジタル位相比較器と位相雑音の低いアナログ位相比較器とを切り替えて使用する技術が示されている。この技術によれば,同期範囲を広くとりつつ,位相雑音の低い信号を得ることが可能となるが,目標とする位相雑音を実現できる高精度の位相比較器を用意しなければならないという問題点があった。
したがって,本発明は上記事情に鑑みてなされたものであり,その目的とするところは,実際の位相比較周波数を上げることなく,また特に高精度の機器を用いることなく位相雑音を低減することにある。
By the way, in a wired or wireless communication environment that has been remarkably developed in recent years, an advanced digital modulation method has been used at a higher frequency.
Therefore, it is required to reduce as much as possible the phase noise generated by the oscillator B used for frequency conversion of the digital modulation signal when demodulating the digital modulation signal.
It is known that the phase noise generated by this oscillator increases as the frequency dividing ratio of the
As a concrete experimental result, when the RF output frequency is 6 GHz, the frequency division ratio N = 200, and the processing frequency 30 MHz in the
On the other hand, when the RF output frequency is 6 GHz, the frequency division ratio N = 6000, and the processing frequency in the
From the experimental results, it can be seen that the phase noise increases as the frequency division ratio increases when RF is the same value.
Therefore, it is conceivable to reduce the frequency dividing ratio of the frequency divider. However, since the
On the other hand,
Therefore, the present invention has been made in view of the above circumstances, and its object is to reduce phase noise without increasing the actual phase comparison frequency and without using a highly accurate device. is there.
上記目的を達成するために本発明は,入力される制御指令信号に応じた周波数の信号を出力する発振手段の出力信号及び外部から得られる基準信号の2つの信号を入力してその位相差を検出し,該位相差に基づいて前記発振手段の出力信号を所望の周波数に制御するための前記制御指令信号を出力する位相検波器を複数備え,該複数の位相検波器毎に出力される複数の前記制御指令信号を合成した合成制御指令信号が前記発振手段に入力される構成を基本構成とする発振器である。
そして,第1の発明は,前記基本構成に加え,1又は複数の前記位相検波器に対し電力信号を各々供給する複数の安定化電源を備えるものである。
また,前記基本構成に加え,複数の安定化電源を備え,それらの出力を合成した電力信号が前記複数の位相検波器各々に供給される構成を有するものも考えられる。
これらの構成により,前記位相検波器各々の出力を合成した前記合成制御指令信号は,1つの前記位相検波器を用いる場合に比べ,仮想的に前記位相検波器の数に比例した周波数で位相比較した制御信号に相当するものとなる。
その一方,前記位相検波器各々の位相雑音はほぼランダムであるため,それらの合成によって位相雑音の一部が相互に相殺され,前記合成制御指令信号における位相雑音は前記位相検波器の数に比例するほどは増加しない。しかも,前記位相検波器へ電力を供給する前記安定化電源が並列的に複数設けられるので,相互にランダムな各電源の位相雑音の一部も相殺される。
このため,従来の性能(精度)のままの(安価な)位相検波器を用いながら,位相雑音を低減する(S/N比を向上する)ことが可能となる。
また,前記第1の発明において,前記複数の位相検波器及び前記安定化電源がユニットとして構成され,複数の前記ユニットが並列接続可能に構成されたものであれば,要求される位相雑音のレベルに応じて前記ユニットを追加できるため,装置構成の柔軟性(汎用性)が高まる。
In order to achieve the above object, the present invention inputs two signals, an output signal of an oscillation means that outputs a signal having a frequency corresponding to an input control command signal, and a reference signal obtained from the outside, and calculates the phase difference between them. A plurality of phase detectors for detecting and outputting the control command signal for controlling the output signal of the oscillating means to a desired frequency based on the phase difference, and a plurality of phase detectors output for each of the plurality of phase detectors An oscillator having a basic configuration in which a combined control command signal obtained by combining the control command signals is input to the oscillating means.
In addition to the basic configuration, the first invention includes a plurality of stabilized power supplies that respectively supply power signals to one or a plurality of the phase detectors.
Further, in addition to the basic configuration, a configuration may be considered in which a plurality of stabilized power supplies are provided and a power signal obtained by synthesizing the outputs is supplied to each of the plurality of phase detectors.
With these configurations, the synthesized control command signal obtained by synthesizing the outputs of the phase detectors is phase-compared at a frequency that is virtually proportional to the number of the phase detectors, compared to the case where one phase detector is used. This corresponds to the control signal.
On the other hand, since the phase noise of each of the phase detectors is almost random, a part of the phase noise cancels each other by their synthesis, and the phase noise in the synthesized control command signal is proportional to the number of the phase detectors. It does not increase as much as you do. In addition, since a plurality of the stabilized power supplies that supply power to the phase detector are provided in parallel, a part of the phase noise of each power supply that is random to each other is also canceled.
For this reason, it is possible to reduce the phase noise (improve the S / N ratio) while using a (expensive) phase detector with the conventional performance (accuracy).
In the first invention, if the plurality of phase detectors and the stabilized power supply are configured as a unit and the plurality of units are configured to be connected in parallel, a required level of phase noise is provided. Since the unit can be added according to the above, the flexibility (general versatility) of the device configuration is increased.
また,第2の発明は,前記基本構成に加え,終端抵抗が設けられ前記基準信号を伝送して前記複数の位相検波器各々に対し分岐出力する高周波信号用線路を備えたものである。同様に,前記発振手段の出力信号を伝送して前記複数の位相検波器各々に対し分岐出力する高周波信号用線路を備えたものも考えられる。
ここで,前記高周波信号用線路から分岐される前記発振手段の出力信号各々がバッファアンプを介して前記位相検波器各々に出力されるものであれば,前記合成制御指令信号の周波数が大きくなった場合でも,前記位相検波器各々への入力インピーダンスを確保できる。
また,前記合成制御指令信号を前記複数の位相検波器各々に対して分配するハイブリッド回路を備えたものも考えられる。
前記合成制御指令信号や前記基準信号の周波数が大きく,さらにそれらの信号を伝送する配線長が長くなると,配線を集中定数回路とみなすことができなくなり,分布定数回路として扱う必要が生じるが,上記した構成により,同じ電圧振幅の信号を前記位相検波器各々に伝送することが可能となり,設計が容易となる。
According to a second aspect of the present invention, in addition to the basic configuration, a termination resistor is provided, and a high-frequency signal line that transmits the reference signal and branches and outputs the signal to each of the plurality of phase detectors is provided. Similarly, it may be possible to provide a high-frequency signal line that transmits an output signal of the oscillation means and branches and outputs the signal to each of the plurality of phase detectors.
Here, if each output signal of the oscillating means branched from the high-frequency signal line is output to each of the phase detectors via a buffer amplifier, the frequency of the composite control command signal is increased. Even in this case, the input impedance to each of the phase detectors can be secured.
In addition, a hybrid circuit that distributes the composite control command signal to each of the plurality of phase detectors is also conceivable.
If the frequency of the composite control command signal or the reference signal is large and the wiring length for transmitting these signals becomes long, the wiring cannot be regarded as a lumped constant circuit, and it is necessary to treat it as a distributed constant circuit. With this configuration, a signal having the same voltage amplitude can be transmitted to each of the phase detectors, and the design becomes easy.
本発明によれば,入力された制御指令信号に応じた周波数の信号を出力する発振手段の出力信号及び外部から得られる基準信号の2つの信号を入力してその位相差を検出し,該位相差に基づいて前記発振手段の出力信号を所望の周波数に制御するための前記制御指令信号を出力する位相検波器を複数備え,該複数の位相検波器毎に出力される複数の前記制御指令信号を合成した合成制御指令信号が前記発振手段に入力される基本構成を有し,1又は複数の前記位相検波器に対し電力信号を各々供給する複数の安定化電源を備える,或いは,前記複数の安定化電源を備の出力を合成した電力信号が前記複数の位相検波器各々に供給される構成を有するので,従来の性能(精度)のままの(安価な)位相検波器を用いながら,位相雑音を低減する(S/N比を向上する)ことが可能となる。
また,前記複数の位相検波器及び前記安定化電源がユニットとして構成され,複数の前記ユニットが並列接続可能に構成されたものであれば,要求される位相雑音のレベルに応じて前記ユニットを追加できるため,装置構成の柔軟性(汎用性)が高まる。
また,前記基本構成を有し,終端抵抗が設けられ前記基準信号や前記合成制御指令信号を伝送して前記複数の位相検波器各々に対し分岐出力する高周波信号の線路や,前記合成制御指令信号を前記複数の位相検波器各々に対して分配するハイブリッド回路を備えたものであれば,前記合成制御指令信号や前記基準信号の周波数が大きく,さらにそれらの信号を伝送する配線長が長くなる場合でも,同じ電圧振幅の信号を前記位相検波器各々に伝送することが可能となり,設計が容易となる。
According to the present invention, two signals of the output signal of the oscillating means that outputs a signal having a frequency corresponding to the input control command signal and the reference signal obtained from the outside are input to detect the phase difference between them. A plurality of phase detectors for outputting the control command signal for controlling the output signal of the oscillating means to a desired frequency based on a phase difference, and a plurality of the control command signals output for each of the plurality of phase detectors; And a plurality of stabilized power supplies for supplying power signals to one or a plurality of the phase detectors, respectively, Since the power signal composed of the output of the stabilized power supply is supplied to each of the plurality of phase detectors, the phase detector can be used while using the (expensive) phase detector with the conventional performance (accuracy). Reduce noise To improve the S / N ratio) it becomes possible.
In addition, if the plurality of phase detectors and the stabilized power supply are configured as a unit and the plurality of units are configured to be connected in parallel, the unit is added according to the required phase noise level. This increases the flexibility (general versatility) of the device configuration.
Also, a high-frequency signal line having the basic configuration, provided with a terminating resistor, transmitting the reference signal and the composite control command signal and branching out to each of the plurality of phase detectors, and the composite control command signal If a hybrid circuit that distributes each of the plurality of phase detectors is provided, the frequency of the composite control command signal and the reference signal is large, and the wiring length for transmitting these signals is long. However, a signal having the same voltage amplitude can be transmitted to each of the phase detectors, and the design is facilitated.
以下添付図面を参照しながら,本発明の実施の形態について説明し,本発明の理解に供する。尚,以下の実施の形態は,本発明を具体化した一例であって,本発明の技術的範囲を限定する性格のものではない。
ここに,図1は本発明に係る発振器の原理を説明するための第1の構成を有する発振器Aの概略構成図,図2は発振器Aの信号処理におけるタイミングチャート,図3は従来の発振器Bの概略構成図,図4は発振器Bの信号処理におけるタイミングチャート,図5は発振器Bの信号処理におけるタイミングチャート,図6は本発明に係る発振器の原理を説明するための第2の構成を有する発振器A1の概略構成図,図7は発振器A1の信号処理におけるタイミングチャート,図8は発振器A1の信号処理における入力信号の位相差が小さい場合のタイミングチャート,図9は発振器A1の信号処理における入力信号の位相差が大きい場合のタイミングチャート,図10は従来の発振器Bにおける位相雑音のスペクトラムを表すグラフ,図11は位相検波器2つを並列した発振器における位相雑音のスペクトラムを表すグラフ,図12は位相検波器3つを並列した発振器における位相雑音のスペクトラムを表すグラフ,図13は位相検波器4つを並列した発振器における位相雑音のスペクトラムを表すグラフ,図14は位相検波器8つを並列した発振器における位相雑音のスペクトラムを表すグラフ,図15は本発明の第1実施例に係る発振器X1の概略構成図,図16は本発明の第2実施例に係る発振器X2の概略構成図,図17は本発明の第3実施例に係る発振器X3の概略構成図,図18は本発明の第4実施例に係る発振器X4の概略構成図,図19は本発明の第5実施例に係る発振器X5の概略構成図,図20は本発明の第6実施例に係る発振器X6の概略構成図,図21は本発明の第7実施例に係る発振器X7を構成する位相検波器モジュールの概略構成図,図22は複数の位相検波器モジュールがマザーボードに対して並列接続された発振器X7の概略構成図である。
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings so that the present invention can be understood. The following embodiment is an example embodying the present invention, and does not limit the technical scope of the present invention.
Here, FIG. 1 is a schematic configuration diagram of an oscillator A having a first configuration for explaining the principle of the oscillator according to the present invention, FIG. 2 is a timing chart in signal processing of the oscillator A, and FIG. 4 is a timing chart in the signal processing of the oscillator B, FIG. 5 is a timing chart in the signal processing of the oscillator B, and FIG. 6 has a second configuration for explaining the principle of the oscillator according to the present invention. 7 is a schematic configuration diagram of the oscillator A1, FIG. 7 is a timing chart in the signal processing of the oscillator A1, FIG. 8 is a timing chart when the phase difference of the input signal in the signal processing of the oscillator A1 is small, and FIG. 9 is an input in the signal processing of the oscillator A1. FIG. 10 is a timing chart when the signal phase difference is large, FIG. 10 is a graph showing the spectrum of phase noise in the conventional oscillator B, and FIG. FIG. 12 is a graph showing the phase noise spectrum of an oscillator with two phase detectors in parallel, FIG. 12 is a graph showing the phase noise spectrum of an oscillator with three phase detectors in parallel, and FIG. 13 is a diagram showing four phase detectors in parallel. 14 is a graph showing the phase noise spectrum in the oscillator, FIG. 14 is a graph showing the phase noise spectrum in the oscillator in which eight phase detectors are arranged in parallel, and FIG. 15 is a schematic configuration diagram of the oscillator X1 according to the first embodiment of the present invention. 16 is a schematic configuration diagram of an oscillator X2 according to a second embodiment of the present invention, FIG. 17 is a schematic configuration diagram of an oscillator X3 according to a third embodiment of the present invention, and FIG. 18 is a fourth embodiment of the present invention. FIG. 19 is a schematic configuration diagram of an oscillator X4 according to a fifth embodiment of the present invention, FIG. 20 is a schematic configuration diagram of an oscillator X6 according to a sixth embodiment of the present invention, and FIG. Schematic diagram of a phase detector module constituting an oscillator X7 according to a seventh embodiment of the invention, FIG 22 is a schematic configuration diagram of an oscillator X7 multiple phase detector module is connected in parallel to the motherboard.
まず,本発明に係る発振器の実施例について説明する前に,本発明に係る発振器の原理を説明するための第1の構成を有する発振器Aの概略構成について,図1を用いて説明する。
発振器Aは,大別すると,位相検波器等の機能を具備する集積回路IC1及びIC2と,該IC1及びIC2と共に処理を行うことでPLLを構成してRF(出力信号)を生成する電圧制御発振器410と,前記IC1及びIC2を制御するMPU10とで構成されるものである。
ここで,先ずIC1の概略構成について説明する。
IC1は,所望の周波数の出力信号をRF出力端子170より得るための基準となるように外部で高精度に調整されたREF及び発振器Aが実際に出力したRFを入力(取得)してこれらREF及びRFの2つの入力信号(具体的には,後述する分周器(111及び121,112及び122)による分周後の信号FRとFN)の互いの位相差を検出し,該検出結果に基づいて,前記出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器131と,前記位相差に応じて前記位相検波器131より出力された制御指令信号の処理を行うチャージポンプ141とを具備して概略構成されている。
また,IC1は,予め前記位相検波器131で入力(取得)される前記REF及び前記RFを所定の分周比で分周するための分周器111(RF用),分周器121(REF用)を具備し,該分周器によって前記2つの信号が各々分周されて同じ周期の信号が2つ(FN1,FR1;図2参照)生成される構成となっている。
尚,前記REF及びRFの周期が同じであれば前記分周器111,121を設ける必要は無い。
更に,IC1は,位相検波器131の出力信号に応じて正又は負の定電流パルスを出力するチャージポンプ141を具備している。
これは,省略することも可能である。
尚,IC2については,IC1同様の機能を有する構成要素を具備するものであるが,IC1と区別するために符号の一桁目を「2」にした(例えば,IC1の位相検波器が131であるとき,IC2の位相検波器は132となる)。
First, before describing an embodiment of an oscillator according to the present invention, a schematic configuration of an oscillator A having a first configuration for explaining the principle of the oscillator according to the present invention will be described with reference to FIG.
The oscillator A is roughly divided into integrated circuits IC1 and IC2 having functions such as a phase detector, and a voltage-controlled oscillator that generates RF (output signal) by forming a PLL by performing processing together with the IC1 and IC2. 410 and the
Here, the schematic configuration of the
The
The
If the REF and RF periods are the same, the
Further, the
This can be omitted.
Note that IC2 has components having the same functions as IC1, but the first digit of the code is set to “2” to distinguish from IC1 (for example, the phase detector of IC1 is 131). In some cases, the phase detector of IC2 is 132).
上述のように構成されたIC1及びIC2は,該IC1及び該IC2を制御するためのMPU10によって制御される。
具体的には,MPU10は,ラッチ信号(LE),DATA信号(DATA),及びクロック信号(CLK)をIC1及びIC2内部に設けられるコントロール部150送信することによってIC1及びIC2を制御している。
特に発振器Aの場合は,2つのD−フリップ・フロップ回路21,22を用いることによって,前記ラッチ信号が異なるタイミングでIC1及びIC2のコントロール部151,152に入力されるようになっているので,IC1及びIC2の動作開始タイミングは異なる。
具体的には,図2に示されるように,IC1の分周器111,121の動作開始タイミングが,IC2の分周器112,122の動作開始タイミングよりも,REFの波形で1周期分だけ早くなるように進み位相で予め設定されている。(例えば,FR1の立ち上がりがFR2の立ち上がりよりもREFの波形で1周期分だけ進み位相となっている。)
前記D−フリップ・フロップ回路21,22が,位相検波器毎(IC毎)にRF及びREFの位相を所定量ずらすための位相変更手段の一例である。
The IC1 and IC2 configured as described above are controlled by the
Specifically, the
In particular, in the case of the oscillator A, by using two D-
Specifically, as shown in FIG. 2, the operation start timing of the
The D-
上述のように構成された発振器Aが行う動作について,図1,2を用いて説明する。
先ず,発振器Aの動作が開始すると,MPU10はラッチ信号(LE)を送出し,該送出されたLEは前記2つのD−フリップ・フロップ回路21,22で各々遅延されてIC1及びIC2が各々具備するコントロール部151,152に入力される。
既に述べたように,D−フリップ・フロップ回路21,22によって,IC1及びIC2の動作開始タイミングがREFの波形で1周期分だけ位相が異なるよう設定されており,先ずIC1が先に動作を開始した後にIC2の動作が開始する。
ここでは,先にIC1の動作について説明する。
先ず,REF入力端子160より入力されるREFは,前記分周器121によって分周(この場合,分周比R=2)されてFR1となり,他方,電圧制御発振器410より出力されるRFは前記分周器111によって分周(この場合,分周比N=8)されてFN1となって,前記2つの信号(FR1及びFN1)が同じ周期の信号となって位相検波器131に入力される。
前記位相検波器131は,入力した前記2つの信号(FR1及びFN1)における互いの位相差を検出し,その位相差に応じて制御指令信号を出力する。
更に,チャージポンプ141は,該出力された制御指令信号に基づいて該制御指令信号を加工し,該加工された信号であるCP1は更にループフィルタ310によってスムージング処理が施される。
An operation performed by the oscillator A configured as described above will be described with reference to FIGS.
First, when the operation of the oscillator A is started, the
As described above, the operation start timings of IC1 and IC2 are set to be different in phase by one cycle in the REF waveform by the D-
Here, the operation of the
First, the REF input from the
The
Further, the
次に,IC2の動作について説明する。
尚,IC2は前記IC1と同様な動作を行うのであるが,その動作開始のタイミングは上述したようにREFの波形で1周期分遅れて開始する。
先ず,REF入力端子160より入力されるREFは,前記分周器122によって分周(この場合,分周比R=2)されてFR2となり,他方,電圧制御発振器410より出力されるRFは前記分周器112によって分周(この場合,分周比N=8)されてFN2となって,前記2つの信号(FR2及びFN2)が同じ周期の信号となって位相検波器132に入力される。
前記位相検波器132は,入力した前記2つの信号(FR2及びFN2)における互いの位相差を検出し,その位相差に応じて制御指令信号を出力する。
更に,チャージポンプ142は,該出力された制御指令信号に基づいて該制御指令信号を加工し,該加工された信号であるCP2は更にループフィルタ310によってスムージング処理が施される。
Next, the operation of IC2 will be described.
The IC2 performs the same operation as the IC1, but the operation start timing is delayed by one cycle with the REF waveform as described above.
First, the REF input from the
The
Further, the
続いて,IC1及びIC2から出力されたCP1及びCP2はループフィルタ310に入力されることによって信号波形のスムージング処理が行われると共に合成される。前記CP1及び前記CP2について説明する。
前記CP1及び前記CP2がループフィルタ310に入力されるタイミングは図2に示すようになる。
図2に明らかな如く,CP1及びCP2は,REFの波形で1周期毎に交互にIC1及びIC2から出力されてループフィルタ310に入力される。
このようにCP1及びCP2の出力タイミングがREFの波形で1周期毎に交互となっているのは,位相検波器131,132を各々具備するIC1及びIC2の動作開始タイミングが既に述べたようにREFの波形で1周期分位相がずれているためである。
したがって,ループフィルタ310は,上述のように位相がずれたCP1及びCP2を単純に合成することによって新たに信号CPを生成し,最終的にRFを出力する電圧制御発振器410に送信することによって該電圧制御発振器410を制御している。
ところで,前記ループフィルタ310で生成されるCPの周波数は,単純にCP1及びCP2を合成したものであるから,CP1若しくはCP2の周波数の2倍の値となる(位相検波器の数に比例して増加する)ので,発振器A全体から見た位相検波器の動作周波数が見かけ上2倍になったと言える。ここで,ループフィルタ310が,位相検波器毎に出力される制御指令信号を合成する。
したがって,発振器Aが,既に説明した従来の発振器Bと同じ分周比で同じ位相検波器2つで構成された場合に,発振器Bと比較して仮想的に前記発振器Bの2倍の周波数で位相比較した制御信号CPを電圧制御発振器410に入力することが可能となる。
一方,前記CP1及びCP2それぞれの位相雑音はほぼランダムであるため合成によって位相雑音の一部は相互に相殺され,前記合成制御指令信号VLFの位相雑音は,前記複数の位相検波器の数に比例するほどは増加せず,理論上は(√2)倍程度にしかならない。このため,発振器Bと比較して位相雑音のフロアレベルを下げることが可能となる。その結果,従来の性能(精度)のままの(安価な)位相検波器を用いながら,位相雑音を低減する(S/N比を向上する)ことが可能となる。
Subsequently, CP1 and CP2 output from IC1 and IC2 are input to the
The timing at which CP1 and CP2 are input to the
As is apparent from FIG. 2, CP1 and CP2 are alternately output from IC1 and IC2 every cycle in the REF waveform and input to the
In this way, the output timings of CP1 and CP2 are alternated for each cycle in the REF waveform, as described above with respect to the operation start timings of IC1 and IC2 having
Therefore, the
By the way, since the CP frequency generated by the
Therefore, when the oscillator A is composed of the same two phase detectors with the same frequency division ratio as the conventional oscillator B described above, the oscillator A is virtually twice the frequency of the oscillator B compared to the oscillator B. The phase-controlled control signal CP can be input to the voltage controlled
On the other hand, since the phase noise of each of the CP1 and CP2 is almost random, a part of the phase noise is canceled out by the synthesis, and the phase noise of the synthesis control command signal VLF is proportional to the number of the plurality of phase detectors. It does not increase as much as possible, and theoretically it is only (√2) times. Therefore, the floor level of the phase noise can be lowered as compared with the oscillator B. As a result, it is possible to reduce the phase noise (improve the S / N ratio) while using the (expensive) phase detector with the conventional performance (accuracy).
前記発振器Aは,従来の発振器Bの2倍の周波数で制御信号CPを出力するものについて示したが,例えば,D−フリップ・フロップ回路の数を3つ,前記IC1と同じ構成の集積回路を3つ,REFの分周器の分周比を3と構成される発振器の場合は,従来の発振器Bの3倍の周波数で制御信号CPを出力することが可能となる。
したがって,D−フリップ・フロップ回路の数量,集積回路の数量,REFの分周器の分周比を各々整数倍となる発振器を構成することで,前記発振器Bの整数倍の周波数で制御信号CPを出力することが可能となる。
尚,上述においては,RFを出力する手段として電圧制御発振器の場合について示したが,ループフィルタ310から出力される制御信号が電流値であれば電流制御発振器を用いても良い。
The oscillator A has been shown to output the control signal CP at twice the frequency of the conventional oscillator B. For example, the number of D-flip flop circuits is three, and an integrated circuit having the same configuration as the
Therefore, by constructing an oscillator in which the number of D-flip flop circuits, the number of integrated circuits, and the frequency division ratio of the REF frequency divider are each an integral multiple, the control signal CP is generated at a frequency that is an integral multiple of the oscillator B. Can be output.
In the above description, the case of a voltage controlled oscillator is shown as means for outputting RF. However, if the control signal output from the
また,前記発振器Aは,前記D−フリップ・フロップ回路21,22により,位相検波器毎(IC毎)にRF及びREFの位相を所定量ずらす構成を有するものであるが,このような位相の変更を行わないものであってもよい。
以下,本発明に係る発振器の原理を説明するための第2の構成を有する発振器A1の概略構成について説明する。
図6は,位相検波器毎(IC毎)の位相の変更を行わない形態である発振器A1の概略構成を表す図である。
発振器A1は,前記発振器Aから,前記MPU10及び2つのD−フリップ・フロップ回路21,22を除いたものである。これにより,前記IC1,IC2それぞれの出力信号の位相は,各IC1,IC2の特性のばらつきによる若干のずれが生じるのみである。
また,発振器A1では,チャージポンプ141と142の出力電流が逆極性となる場合に流れる電流を制限するために,前記IC1,IC2それぞれから,前記ループフィルタ310に至る信号経路上に抵抗51,52を設けている。
さらに,前記IC1,IC2それぞれ(即ち,前記位相検波器131,132それぞれ)への電源供給経路ごとに,フィルタF1,F2を設けている。
この発振器A1では,前記発振器Aのように,前記各IC1,IC2の出力信号の位相をずらさないため,各IC1,IC2を構成する機器の出力信号のレベル(パルス)がほぼ一斉に変化する。このため,各機器が電源を共有して直接接続されていると,各機器にほぼ一斉にパルス状の大きな電流が流れて電源電圧がパルス状に下がるという現象が生じ得る。この電圧低下は,パルス状の雑音となる。そこで,前記フィルタF1,F2を設けることにより,前記パルス状の雑音の発生を防止している。
図6に示す例では,前記フィルタF1,F2の回路として,それぞれ抵抗61,62とキャパシタ71,72からなるRCローパスフィルタを構成しているがこれに限るものではない。例えば,コイルとコンデンサからなるLCフィルタや,3端子レギュレータなどのアクティブなフィルタとすること等も考えられる。
The oscillator A has a configuration in which the phase of RF and REF is shifted by a predetermined amount for each phase detector (each IC) by the D-
The schematic configuration of the oscillator A1 having the second configuration for explaining the principle of the oscillator according to the present invention will be described below.
FIG. 6 is a diagram illustrating a schematic configuration of an oscillator A1 that is a mode in which the phase is not changed for each phase detector (for each IC).
The oscillator A1 is obtained by removing the
In the oscillator A1,
Further, filters F1 and F2 are provided for each power supply path to each of the IC1 and IC2 (that is, the
In this oscillator A1, since the phases of the output signals of the IC1 and IC2 are not shifted as in the oscillator A, the levels (pulses) of the output signals of the devices constituting the IC1 and IC2 change almost simultaneously. For this reason, when the devices share the power supply and are directly connected, a phenomenon may occur in which a large pulsed current flows through the devices all at once and the power supply voltage decreases in a pulsed manner. This voltage drop becomes pulsed noise. Therefore, the generation of the pulsed noise is prevented by providing the filters F1 and F2.
In the example shown in FIG. 6, RC low-pass
図7は,発振器A1の信号処理におけるタイミングチャートである。
図7に示すように,前記チャージポンプ141,142の出力信号CP1,CP2の波形は,破線に示す本来のタイミングより若干遅れている。
IC(集積回路)は,デジタル回路で構成されるが、デジタル回路に使われている半導体素子のランダム雑音,或いは電源電圧のランダム雑音や変動等の影響で、デジタル回路を通る信号の遅れ時間はある程度の時間幅でランダムに変化する。このような遅れ時間の揺らぎ(ばらつき)はジッターと呼ばれている。
図7に示した前記CP1,CP2の波形の遅れは,ジッターの影響であり,この遅れはランダムに変化している。また,前記IC1,IC2は,それぞれ独立した回路であるため,前記CP1及びCP2それぞれに影響するジッターにはほとんど相関が無く前記CP1及びCP2それぞれごとにランダムである。このため,前記ループフィルタ310により合成後の信号におけるジッター成分は,前記IC1,IC2それぞれの出力信号のジッター成分の電力和となると考えられる。
一方,前記IC1及びIC2に供給される前記REFと前記RFとは,それぞれ全く同じ信号であるため,本来の位相比較信号成分(前記IC1及びIC2の本来の(ジッター成分を除く)出力信号)は,同期した信号であると考えられる。このため,前記ループフィルタ310により合成後の信号における本来の位相比較信号成分は,前記CP1とCP2とにおける本来の位相比較信号成分の電流和となる。
これらを対数表示すると,前記ループフィルタ310により合成後の信号において,ジッター成分Noiseは,前記ICの数Nに応じて,Noise = 10*log(N)だけ増加する。ここで,N=2の場合,Noise = 3dBだけ増加する。
これに対し,本来の位相比較信号成分Signalは,Signal = 20*log(N)だけ増加する。ここで,N=2の場合,Signal = 6dBだけ増加する。
従って,SN比(Signal/Noise)は,3dB改善され,位相雑音のフロアレベルは3dB改善する計算になる。
このようにIC(位相検波器)の並列運転により,特に高精度の機器を用いることなく位相雑音を低減することが可能となる。
FIG. 7 is a timing chart in the signal processing of the oscillator A1.
As shown in FIG. 7, the waveforms of the output signals CP1 and CP2 of the charge pumps 141 and 142 are slightly delayed from the original timing shown by the broken lines.
IC (integrated circuit) is composed of digital circuits, but the delay time of the signal passing through the digital circuit is affected by random noise of semiconductor elements used in the digital circuit or random noise and fluctuation of power supply voltage. It changes randomly in a certain amount of time. Such a fluctuation (variation) in the delay time is called jitter.
The delays in the waveforms of CP1 and CP2 shown in FIG. 7 are due to jitter, and this delay changes randomly. Further, since the IC1 and IC2 are independent circuits, jitter affecting each of the CP1 and CP2 has little correlation and is random for each of the CP1 and CP2. Therefore, the jitter component in the signal synthesized by the
On the other hand, since the REF and the RF supplied to the IC1 and IC2 are exactly the same signal, the original phase comparison signal component (the original output signal of the IC1 and IC2 (excluding the jitter component)) is , The signal is considered to be synchronized. For this reason, the original phase comparison signal component in the signal synthesized by the
When these are logarithmically expressed, the jitter component Noise in the signal synthesized by the
In contrast, the original phase comparison signal component Signal is increased by Signal = 20 * log (N). Here, when N = 2, Signal is increased by 6 dB.
Therefore, the SN ratio (Signal / Noise) is improved by 3 dB, and the floor level of the phase noise is calculated by 3 dB.
As described above, the parallel operation of the ICs (phase detectors) makes it possible to reduce phase noise without using a highly accurate device.
前記発振器A,前記発振器A1は,2台のIC1,2を並列運転するものであったが,これに限るものでなく,3台以上としても同様の効果が得られる。
前述した考え方によれば,N台のIC(位相検波器)を並列運転した場合,位相雑音のフロアレベルを10*log(N)だけ改善することができる。
実際に,図6と同様の構成でN=4(前記ICを4台並列運転)として実験したところ,図3に示した従来の構成によれば,−95dBc/Hzであった位相雑音のフロアレベルが,−101dBc/Hz に改善された。即ち,10*log(4) = 6dBに一致する量だけ位相雑音が低減されることが確認された。図6に示すような並列運転の構成は,プリント基板上に複数のICを配置することで容易に実現可能である。また,ICのパッケージ中に複数の集積回路チップを配置して配線で並列にすることも可能である。この場合,集積回路の技術の進歩とともにチップのサイズは小さくなるので,より多くのチップを並列にすることが可能となる。
例えば,16個の前記ICを並列運転すれば,位相雑音のフロアレベルを12dB,64個であれば18dB,256個であれば24dBも位相雑音のフロアレベルを下げることができると考えられる。
The oscillator A and the oscillator A1 operate two
According to the concept described above, when N ICs (phase detectors) are operated in parallel, the floor level of the phase noise can be improved by 10 * log (N).
Actually, when an experiment was performed with N = 4 (four ICs operated in parallel) with the same configuration as in FIG. 6, according to the conventional configuration shown in FIG. 3, the floor of the phase noise was −95 dBc / Hz. The level was improved to -101dBc / Hz. In other words, it was confirmed that the phase noise was reduced by an amount corresponding to 10 * log (4) = 6 dB. The configuration of the parallel operation as shown in FIG. 6 can be easily realized by arranging a plurality of ICs on the printed circuit board. It is also possible to arrange a plurality of integrated circuit chips in an IC package and connect them in parallel by wiring. In this case, as the integrated circuit technology advances, the size of the chip decreases, so that more chips can be arranged in parallel.
For example, if 16 ICs are operated in parallel, the floor level of the phase noise can be lowered by 12 dB, 18 dB by 64, and 24 dB by 256.
図10〜図14は発振器の位相雑音のスペクトラム(RF出力の分析結果)の一例を表すグラフであり,横軸は所定の所定のキャリア周波数からの偏差(周波数オフセット)を表し,縦軸は位相雑音のレベルを表す。また,グラフ中,4つの菱形のマーカー(マーカー番号1〜4)で表したプロットのうち,マーカー番号1のプロット部分(周波数オフセット=10kHz)は,前記位相検波器(131,132等)に由来する自体の位相雑音のフロアレベルを表す。ちなみに,マーカー番号2〜4のプロット部分は,前記電圧制御発振器410の位相雑音のレベルを表す。
ここで,図10は,図3に示した従来の発振器B(位相検波器1つ)における位相雑音のスペクトラム,図11は位相検波器2つを並列した場合の発振器A1(図6参照)における位相雑音のスペクトラム,図12は位相検波器3つを並列した場合の発振器における位相雑音のスペクトラム,図13は位相検波器4つを並列した場合の発振器における位相雑音のスペクトラム,図14は位相検波器8つを並列した場合の発振器における位相雑音のスペクトラムをそれぞれ表すグラフの一例である。
図10〜図14のグラフに示す例では,前記位相検波器に由来する位相雑音のフロアレベル(キャリアから10kHzの点におけるレベル)は,位相検波器が1つ(従来)の場合は−99.11dBc/Hz,位相検波器が2つの場合は−103.58dBc/Hz,位相検波器が3つの場合は−105.59dBc/Hz,位相検波器が4つの場合は−107.30dBc/Hz,位相検波器が8つの場合は−110.00dBc/Hzである。この結果からも,前記位相検波器の数を増やすほど,位相雑音をより低減できることがわかる。
10 to 14 are graphs showing an example of the spectrum of the phase noise of the oscillator (analysis result of the RF output), where the horizontal axis represents a deviation (frequency offset) from a predetermined carrier frequency, and the vertical axis represents the phase. Represents the level of noise. Of the plots represented by the four diamond-shaped markers (
Here, FIG. 10 shows the spectrum of the phase noise in the conventional oscillator B (one phase detector) shown in FIG. 3, and FIG. 11 shows the oscillator A1 (see FIG. 6) when two phase detectors are arranged in parallel. 12 shows a phase noise spectrum, FIG. 12 shows a phase noise spectrum in an oscillator when three phase detectors are arranged in parallel, FIG. 13 shows a phase noise spectrum in an oscillator when four phase detectors are arranged in parallel, and FIG. 14 shows a phase detection. It is an example of the graph showing the spectrum of the phase noise in an oscillator at the time of arranging eight units in parallel, respectively.
In the examples shown in the graphs of FIGS. 10 to 14, the floor level of the phase noise derived from the phase detector (the level at the point of 10 kHz from the carrier) is −99. 11 dBc / Hz, −103.58 dBc / Hz for two phase detectors, −105.59 dBc / Hz for three phase detectors, −107.30 dBc / Hz for four phase detectors, phase In the case of eight detectors, it is -110.00 dBc / Hz. This result also shows that the phase noise can be further reduced as the number of the phase detectors is increased.
また,電源電圧のパルス状の低下によるパルス状の雑音を防止する手段としては,前記フィルタF1,F2を設ける以外に,位相検波器ごと(ICごと)に入力される前記RF及びREFの位相を微小にずらすことも考えられる。
パルス状の雑音の幅は,ピコ秒からナノ秒程度の短い時間幅なので,それぞれの前記ICへの信号の配線長を1〜100mm程度異なる長さにするだけでもパルス雑音が互いに重ならなくなるので干渉を減らすことができ,その結果,雑音の相関性がなくなって位相雑音が低減される。
In addition to providing the filters F1 and F2, as means for preventing pulsed noise caused by a drop in the power supply voltage, the phase of the RF and REF input for each phase detector (each IC) can be determined. A slight shift is also conceivable.
Since the width of the pulsed noise is as short as picoseconds to nanoseconds, pulse noises will not overlap each other even if the signal wiring length to each of the ICs is different by about 1 to 100 mm. Interference can be reduced, resulting in no noise correlation and reduced phase noise.
(第1実施例)
次に,図15の構成図を用いて,本発明の第1実施例に係る発振器X1の構成について説明する。以下,前述した発振器A,A1と同じ構成要素については,同じ番号を付している。
前記発振器X1は,前述した発振器A,A1と同様に,入力される制御指令信号に応じた周波数の信号を出力する電圧制御発振器410(発振手段の一例)と,その電圧制御発振器410の出力信号及び外部から得られる基準信号(REF)の2つの信号を入力してその位相差を検出し,その位相差に基づいて前記電圧制御発振器410の出力信号を所望の周波数に制御するための前記制御指令信号を出力する複数の位相検波器131,132(を備えた集積回路IC1,IC2)とを備えている。なお,IC1,IC2の内部構成については,記載を省略しているが,前記発振器A1と同じである。
さらに,それら複数の位相検波器131,132毎に出力される複数の制御指令信号CP1,CP2を合成した合成制御指令信号VLFが,前記ループフィルタ310を通じて前記電圧制御発振器410に入力される。
以上の構成は,後述する第2〜第7実施例に係る発振器X2〜X7も同様である。
そして,このような前記発振器A,A1と同様の構成に加え,前記発振器X1は,各位相検波器131,132(1つの位相検波器)に対し,その位相検波器131,132よりも位相雑音が十分低い電力信号を各々供給する複数の安定化電源11,12を備えている。
ここで,前記位相検波器131,132各々を備えたIC1,IC2各々は,起動制御回路7から出力される周波数設定信号により所望の周波数が設定され,同じく前記起動制御回路7から出力されるリセット信号により起動或いはリセットされる。
(First embodiment)
Next, the configuration of the oscillator X1 according to the first embodiment of the present invention will be described with reference to the configuration diagram of FIG. Hereinafter, the same components as those of the oscillators A and A1 described above are denoted by the same reference numerals.
Like the oscillators A and A1, the oscillator X1 includes a voltage controlled oscillator 410 (an example of an oscillating means) that outputs a signal having a frequency corresponding to an input control command signal, and an output signal of the voltage controlled
Further, a combined control command signal VLF obtained by combining a plurality of control
The above configuration is the same for the oscillators X2 to X7 according to second to seventh embodiments described later.
In addition to the configuration similar to that of the oscillators A and A1, the oscillator X1 has a phase noise for each of the
Here, each of IC1 and IC2 including the
前記ロック検出回路161,162は,一般的な周波数シンセサイザICが備えるものである。その検出方法はICにより異なるが,例えば,2つの入力信FN及びFRの位相差が所定周期(例えば,5周期)連続して所定の位相差時間(例えば,15ns(ナノ秒))以下(或いは,所定の位相角以下)となった場合に,位相が同期したと判別して前記ロックオン信号がON出力され,その他の場合にはOFF出力されるもの等がある。
The
前述した発振器A,A1と共通する構成,即ち,複数の前記位相検波器131,132を並列動作させる構成により,出力RF信号の位相雑音が,ほぼ1/sqrt(N)[Nは前記位相検波器の数]に低減される。しかし,複数の前記位相検波器131対する電源を共通にした場合,この電源が有するノイズ電圧に起因する出力RF信号における位相雑音については,複数の前記位相検波器131,132各々で電源ノイズに同期して発生するため,複数の前記位相検波器131,132を並列動作させても低減(相殺)されない。
そこで,前記発振器X1のように,前記位相検波器131,132(を備えた集積回路IC1,IC2)ごとに前記安定化電源11,12を設ければ,ノイズ電圧は前記安定化電源11,12各々にランダムに生じるので,電源に起因する位相雑音はその一部が相殺されることによって低減する。
実験によると,8個の前記位相検波器(を備えた集積回路)を並列接続した場合,約100μVrmsの電源ノイズを持つ1つの直流安定化電源から並列に全ての前記位相検波器(を備えた集積回路)に電力供給した場合,位相雑音のフロアレベルが−103dBc/Hz(周波数オフセット=10kHz)までしか改善されなかった。
これに対し,同じ安定化電源を,前記位相検波器ごとに設けた場合,前記位相検波器の数N(=前記安定化電源の数)の増加とともに,電源に起因する位相雑音もほぼ1/sqrt(N)に低減され,位相雑音のフロアレベルは−110dBc/Hz(周波数オフセット=10kHz)に低減される。
なお,安定化電源は,位相雑音等ができるだけ小さいものを用いることが好ましいことはいうまでもない。
The configuration common to the above-described oscillators A and A1, that is, the configuration in which the plurality of
Therefore, if the stabilized
According to the experiment, when the eight phase detectors (integrated circuit) are connected in parallel, all the phase detectors are provided in parallel from one DC-stabilized power source having a power supply noise of about 100 μVrms. When power was supplied to the integrated circuit), the floor level of the phase noise was improved only to -103 dBc / Hz (frequency offset = 10 kHz).
On the other hand, when the same stabilized power source is provided for each phase detector, the phase noise caused by the power source is approximately 1 / n as the number N of the phase detectors (= the number of stabilized power sources) increases. The floor level of the phase noise is reduced to -110 dBc / Hz (frequency offset = 10 kHz).
Needless to say, it is preferable to use a stabilized power source having as little phase noise as possible.
ところで,実験によると,1つの安定化電源と前記位相検波器各々との間に,R−C回路からなるローパスフィルタを設け,電源が有するノイズ電圧を減衰させることにより,8個の前記位相検波器を並列接続する場合において,位相雑音のフロアレベルを−110dBc/Hz(周波数オフセット=10kHz)まで改善することができた。
しかし,ローパスフィルタには大型のコンデンサが必要となり,装置サイズや消費電力,コストが増大するというデメリットがある。
また,位相雑音が極めて小さい超安定化電源を設け,雑音抑制のためのバイパスコンデンサを大きくする(例えば,10nF)ことによっても,位相雑音を低減することができる。例えば,8個の前記位相検波器を並列接続する場合において,位相雑音を−110dBc/Hz(周波数オフセット=10kHz)まで改善することができた。このときの,電源ノイズは,各種実験より,約30nV/sqrt(Hz)[周波数オフセット=10kHz]と推定される。
しかし,前記位相検波器の数をより増やして位相雑音を改善したい場合には,電源自体の雑音低減には限界がある。また,バイパスコンデンサを最大限まで大きくすることになるため,電源回路が発振し易くなるというデメリットも生じる。
また,ローパスフィルタと超安定化電源を組み合わせると,さらに,装置サイズや消費電力,コストが増大するというデメリットが生じる。
以上のデメリット解消には,前述の複数電源化が有効である。
By the way, according to an experiment, a low-pass filter composed of an R-C circuit is provided between one stabilized power source and each of the phase detectors, and the noise voltage of the power source is attenuated to thereby reduce the eight phase detectors. When the devices are connected in parallel, the floor level of the phase noise can be improved to -110 dBc / Hz (frequency offset = 10 kHz).
However, the low-pass filter requires a large capacitor, which has the demerit of increasing the device size, power consumption, and cost.
Further, it is possible to reduce the phase noise by providing an ultra-stabilized power supply with extremely small phase noise and increasing the bypass capacitor for noise suppression (for example, 10 nF). For example, when eight phase detectors are connected in parallel, the phase noise can be improved to -110 dBc / Hz (frequency offset = 10 kHz). The power supply noise at this time is estimated to be about 30 nV / sqrt (Hz) [frequency offset = 10 kHz] from various experiments.
However, when it is desired to improve the phase noise by increasing the number of phase detectors, there is a limit to the noise reduction of the power supply itself. In addition, since the bypass capacitor is increased to the maximum, there is a demerit that the power supply circuit easily oscillates.
In addition, the combination of a low-pass filter and an ultra-stabilized power supply causes further demerits that the device size, power consumption and cost increase.
In order to eliminate the above disadvantages, the above-mentioned multiple power sources are effective.
(第2実施例)
次に,図16の構成図を用いて,前記発振器X1と同様の,複数電源化の他の実施例(第2実施例)である発振器X2について説明する。
前記発振器X2も,前述した発振器A,A1と同様に,前記位相検波器を複数並列接続された構成(ここでは4つの位相検波器131〜134(の各々を備えた集積回路IC1〜IC4))を有している。なお,IC1〜IC4の内部構成については,記載を省略しているが,前記発振器A1と同じである。
そして,このような前記発振器A,A1と同様の構成に加え,前記発振器X1は,複数の(2つの)前記位相検波器131及び132,133及び134の各々に対し,その位相検波器131〜134の位相雑音を悪化させない程度にノイズが低減された複数の安定化電源11,12を備えている。
一般的な安定化電源を用いれば,その出力信号のノイズ電圧は60mV/SQRT(Hz)程度であり,前記位相検波器131〜134の位相雑音を悪化させない。このため,1つの安定化電源11又は12各々について,比較的少数の前記位相検波器(例えば,2個から4個程度まで)を接続しても,電源に起因する位相雑音はそれほど問題にならない。
そこで,前記発振器X2のように,比較的少数の前記位相検波器毎に(図7の例では,2つ毎に)安定化電源を設ければ,安定化電源の数を減らすことができる。もちろん,3つ或いは4つの前記位相検波器毎に安定化電源を設ける構成も考えられる。
(Second embodiment)
Next, an oscillator X2, which is another embodiment (second embodiment) of multiple power sources, similar to the oscillator X1, will be described using the configuration diagram of FIG.
Similarly to the above-described oscillators A and A1, the oscillator X2 has a configuration in which a plurality of the phase detectors are connected in parallel (here, four
In addition to the configuration similar to that of the oscillators A and A1, the oscillator X1 includes a
If a general stabilized power supply is used, the noise voltage of the output signal is about 60 mV / SQRT (Hz), and the phase noise of the
Therefore, if a stabilized power source is provided for each relatively small number of phase detectors (every two in the example of FIG. 7) like the oscillator X2, the number of stabilized power sources can be reduced. Of course, a configuration in which a stabilized power source is provided for each of the three or four phase detectors is also conceivable.
(第3実施例)
次に,図17の構成図を用いて,前記発振器X1,X2と同様の,複数電源化の他の実施例(第3実施例)である発振器X3について説明する。
前記発振器X3も,前述した発振器A,A1と同様に,前記位相検波器を複数並列接続された構成(ここでは4つの位相検波器131〜134(の各々を備えた集積回路IC1〜IC4))を有している。なお,IC1〜IC4の内部構成については,記載を省略しているが,前記発振器A1と同じである。
そして,このような前記発振器A,A1と同様の構成に加え,前記発振器X3は,前記位相検波器131〜134各々の位相雑音を悪化させない程度にノイズが低減された複数の安定化電源11,12を備え,その複数の安定化電源11,12の出力(抵抗61,62各々を介した出力)を合成した電力信号が前記複数の位相検波器131〜134各々に供給される構成を有している。
このように,複数の電源の出力を予め合成した上で複数の前記位相検波器131〜134に電力供給を行っても,前記発振器X1,X2と同様の効果が得られる。
(Third embodiment)
Next, an oscillator X3, which is another embodiment (third embodiment) having a plurality of power sources, similar to the oscillators X1 and X2, will be described with reference to the configuration diagram of FIG.
Similarly to the above-described oscillators A and A1, the oscillator X3 has a configuration in which a plurality of the phase detectors are connected in parallel (here, four
Further, in addition to the same configuration as the oscillators A and A1, the oscillator X3 includes a plurality of stabilized
As described above, even if power is supplied to the plurality of
(第4実施例)
次に,図18の構成図を用いて,本発明の第3実施例に係る発振器X4について説明する。なお,
前記発振器X4も,前述した発振器A,A1と同様に,前記位相検波器を複数並列接続された構成(ここでは4つの位相検波器131〜134(の各々を備えた集積回路IC1〜IC4))を有している。なお,IC1〜IC4の内部構成,及びIC1〜4についての前記基準信号(REF)を除く入出力信号及びその経路並びにその経路上の機器については,記載を省略しているが,前記発振器A1と同じである。
そして,このような前記発振器A,A1と同様の構成に加え,前記発振器X4は,信号の反射を防止する終端抵抗32が設けられたマイクロストリップ線路等の高周波信号用の線路2を備えている。この線路2は,前記基準信号(REF)を伝送し,複数の前記位相検波器131〜134(を備えたIC1〜IC4)各々に対してその基準信号を分岐出力するものである(第1の高周波信号用線路の一例)。前記線路2からの分岐信号は,その直流分をカットするためのコンデンサ81〜84各々を介して前記位相検波器131〜134へ出力される。
(Fourth embodiment)
Next, an oscillator X4 according to a third embodiment of the present invention will be described using the configuration diagram of FIG. Note that
Similarly to the above-described oscillators A and A1, the oscillator X4 has a configuration in which a plurality of the phase detectors are connected in parallel (here, four
In addition to the same configuration as the oscillators A and A1, the oscillator X4 includes a high-
前記基準信号(REF)の周波数が高くなり,さらに信号線の配線長が前記基準信号の波長の2%程度よりも長くなると,配線を集中定数回路とみなすことができなくなり,分布定数回路として扱う必要が生じる。即ち,そのような条件下で,前記位相検波器131〜134各々に同じレベルの前記基準信号(REF)を供給するには,分布定数回路の考え方を適用して信号分配の回路設計を行う必要がある。
例えば,前記基準信号(REF)の周波数が100MHzであるとすると,その波長は,FR4ガラスエポキシ製プリント基板上では約160cmとなるため,その基準信号(REF)を伝送する信号線の配線長が3cmを超えると,分布定数回路として設計する必要が生じる。
これに対し,8個の前記位相検波器を並列動作させる場合,最も離れて配置される前記位相検波器相互間における前記基準信号(REF)の入力端間の距離は16cm程度となり,分布定数回路として設計しなければならなくなる。
ここで,前記基準信号(REF)の周波数が100MHz程度までである場合,前記位相検波器における前記基準信号(REF)の入力インピーダンスは300Ω以上あるので,これを50Ω程度の分布容量を有する線路(高周波信号用線路)に接続しても,ほとんど影響を与えない。
そこで,前記基準信号(REF)を,例えば分布容量が50Ωであり,その終端に反射波防止用の前記終端抵抗32(例えば50Ωの純抵抗)が設けられたマイクロストリップ線路等の前記線路2により伝送すれば,その線路2には,その全長に渡ってほぼ一様な振幅の前記基準信号(REF)が流れる。このため,前記線路2から,前記基準信号(REF)を前記位相検波器131〜134各々に対して前記コンデンサ81〜84を介して分岐出力させれば,前記位相検波器131〜134各々に対して,同じ電圧振幅の信号を供給することができる。その結果,分布定数回路として扱うことなく,設計が容易となる。
なお,前記位相検波器の入力インピーダンス(300Ω程度)が前記線路2の分布容量(50Ω程度)よりも十分大きいので,前記線路2上の前記基準信号(REF)を乱すことがない。
When the frequency of the reference signal (REF) is increased and the wiring length of the signal line is longer than about 2% of the wavelength of the reference signal, the wiring cannot be regarded as a lumped constant circuit and is treated as a distributed constant circuit. Need arises. That is, in order to supply the reference signal (REF) at the same level to each of the
For example, if the frequency of the reference signal (REF) is 100 MHz, the wavelength of the reference signal (REF) is about 160 cm on the FR4 glass epoxy printed circuit board. Therefore, the wiring length of the signal line for transmitting the reference signal (REF) is If it exceeds 3 cm, it is necessary to design as a distributed constant circuit.
On the other hand, when the eight phase detectors are operated in parallel, the distance between the input ends of the reference signal (REF) between the phase detectors arranged farthest from each other is about 16 cm. Will have to be designed as.
Here, when the frequency of the reference signal (REF) is up to about 100 MHz, the input impedance of the reference signal (REF) in the phase detector is 300Ω or more, and this is a line having a distributed capacity of about 50Ω ( Even if connected to a high-frequency signal line), there is almost no effect.
Therefore, the reference signal (REF) is supplied to the
Since the input impedance (about 300Ω) of the phase detector is sufficiently larger than the distributed capacity (about 50Ω) of the
また,前記電圧制御発振器410の出力信号(RF)の伝送についても,前記基準信号(REF)の伝送と同様のことがいえる。
従って,前記発振器X4における前記線路2により伝送する信号を,前記基準信号(REF)から前記電圧制御発振器410の出力信号(RF)に置き換えた構成も考えられる。もちろん,前記位相検波器131〜134における信号の入力端が異なることはいうまでもない。図18において,かっこ内にその構成を表す記号を示している。そのかっこ内の記号に置き換えた構成の発振器を,以下,発振器X4’という。この場合,前記線路2は第2の高周波信号用線路の一例となる。
この場合も,例えば,前記電圧制御発振器410の出力信号(RF)の周波数が,300MHz以下であれば,分布容量が50Ω,終端抵抗が50Ωであるマイクロストリップ線路等の前記線路2を用いれば,前記位相検波器131〜134の入力インピーダンスは十分に大きいので,前記線路2上のRF信号を乱すことがない。
The same applies to the transmission of the output signal (RF) of the voltage controlled
Therefore, a configuration in which the signal transmitted through the
Also in this case, for example, when the frequency of the output signal (RF) of the voltage controlled
(第5実施例)
次に,図19の構成図を用いて,本発明の第5実施例に係る発振器X5について説明する。
前記発振器X5は,前記発振器X4’における前記線路2の各信号分岐点と前記位相検波器131〜134各々のRF信号入力端に設けられる前記コンデンサ81〜84との間に,バッファアンプ91〜94を設けたものである。
前記発振器X4’において,前記電圧制御発振器410の出力信号(RF)の周波数が1GHz以上になると,前記位相検波器131〜134におけるRF信号入力のインピーダンスが低下して50Ωに近づくため,前記発振器X4’の構成ではRF信号を適切に(乱さずに)伝送できない。
そのような条件下では,図19に示す前記発振器X5のように,前記線路2(第2の高周波信号用線路の一例)から分岐される前記電圧制御発振器410(発振手段の一例)の出力信号各々が,前記位相検波器131〜134における入力インピーダンスが300Ω程度以上となるようなバッファアンプ91〜94を介して前記位相検波器131〜134各々に出力されるよう構成すればよい。
これにより,前記電圧制御発振器410の出力信号の周波数がより高くなっても,前記線路2上のRF信号を乱すことがない。
(5th Example)
Next, an oscillator X5 according to a fifth embodiment of the present invention will be described using the configuration diagram of FIG.
The oscillator X5 includes
In the oscillator X4 ′, when the frequency of the output signal (RF) of the voltage controlled
Under such conditions, as in the oscillator X5 shown in FIG. 19, the output signal of the voltage controlled oscillator 410 (an example of the oscillation means) branched from the line 2 (an example of the second high-frequency signal line). What is necessary is just to comprise so that each may be output to each of the said phase detectors 131-134 via the buffer amplifiers 91-94 whose input impedance in the said phase detectors 131-134 will be about 300 ohms or more.
Thereby, even if the frequency of the output signal of the voltage controlled
(第6実施例)
次に,図20の構成図を用いて,本発明の第6実施例に係る発振器X6について説明する。
前記発振器X6も,前述した発振器A,A1と同様に,前記位相検波器を複数並列接続された構成(ここでは4つの位相検波器131〜134(の各々を備えた集積回路IC1〜IC4))を有している。なお,IC1〜IC4の内部構成,及びIC1〜4についてのRF信号を除く入出力信号及びその経路並びにその経路上の機器については,記載を省略しているが,前記発振器A1と同じである。
そして,このような前記発振器A,A1と同様の構成に加え,前記発振器X6には,前記電圧制御発振器410(発振手段の一例)の出力信号を複数の前記位相検波器131〜134各々に対して分配するハイブリッド回路500が設けられている。
図20に示す前記発振器X6には,分布容量回路の一種である2分岐のハイブリッド回路341〜343を多段接続して構成した多分岐のハイブリッド回路500が設けられている。
このようなハイブリッド回路500により,前記電圧制御発振器410の出力信号(RF)を2分岐,4分岐,8分岐,…と多分岐させて複数の前記位相検波器131〜134各々へ入力させることにより,前記位相検波器131〜134各々に対して,同じ電圧振幅の信号を供給することができる。
(Sixth embodiment)
Next, an oscillator X6 according to a sixth embodiment of the present invention will be described using the configuration diagram of FIG.
Similarly to the oscillators A and A1, the oscillator X6 has a configuration in which a plurality of the phase detectors are connected in parallel (here, four
In addition to the same configuration as the oscillators A and A1, the output signal of the voltage controlled oscillator 410 (an example of oscillation means) is supplied to the oscillator X6 to each of the plurality of
The oscillator X6 shown in FIG. 20 is provided with a multi-branch
By such a
(第7実施例)
次に,図21,図22の構成図を用いて,本発明の第7実施例に係る発振器X7について説明する。
前記発振器X7は,前記発振器X2を構成する複数の前記位相検波器131及び132,133及び134(を備えたIC1,IC2各々)及び前記安定化電源11又は12がモジュール化されてコネクタ35を有するユニットとして構成され,複数のそのユニットを並列接続可能に構成されたものである。以下,そのユニットを位相検波器モジュールUという。
図21は,前記発振器X7を構成する前記位相検波器モジュールUの1つの概略構成を表すブロック図である。また,図22は,複数の前記位相検波器モジュールUがマザーボードMBに対して並列接続されて構成される前記発振器X7の概略構成図である。
前記位相検波器モジュールU各々には,1又は複数の(図21の場合は2つの)前記位相検波器131,132と,その位相検波器131,132各々に対しそれよりも位相雑音が十分低い電力信号を供給する1つの前記安定化電源11と,前記位相検波器131,132に対する前記基準信号(REF)及び前記電圧制御発振器410の出力信号(RF)の入力経路各々に設けられたバッファアンプ101,102とが設けられている。
さらに,前記位相検波器モジュールU各々には,当該位相検波器モジュールUを外部のマザーボードMBに対して着脱可能に接続するとともに,前記位相検波器131,132に対する各入出力信号の経路を外部のマザーボードMBとの間で接続するコネクタ35が設けられている。
そして,前記マザーボードMBには,前記位相検波器モジュールUを接続させるコネクタ35’と,前記位相検波器モジュールU各々に対して前記基準信号(REF)を供給する基準発振器160aと,前記位相検波器モジュールU各々から出力される各制御信号を合成してスムージングする前記ループフィルタ310と,そのループフィルタ310の出力信号に応じた周波数の信号を発振するとともに,その発振信号を記位相検波器モジュールU各々へ供給する前記電圧制御発振器410とが設けられている。前記基準信号(REF)は,外部から供給されるよう構成してもよい。
このような構成により,要求される位相雑音のレベルに応じて前記相検波器モジュールU(ユニット)を追加できるため,装置構成の柔軟性(汎用性)が高まる。
(Seventh embodiment)
Next, an oscillator X7 according to a seventh embodiment of the present invention will be described with reference to the configuration diagrams of FIGS.
The oscillator X7 has a
FIG. 21 is a block diagram showing a schematic configuration of one of the phase detector modules U constituting the oscillator X7. FIG. 22 is a schematic configuration diagram of the oscillator X7 configured by connecting a plurality of the phase detector modules U to the motherboard MB in parallel.
Each of the phase detector modules U has one or a plurality of (two in the case of FIG. 21)
Further, each of the phase detector modules U is detachably connected to the external motherboard MB, and the path of each input / output signal to the
The motherboard MB includes a connector 35 'for connecting the phase detector module U, a
With such a configuration, the phase detector module U (unit) can be added according to the required phase noise level, so that the flexibility (general versatility) of the device configuration is increased.
本発明は,発振器への利用が可能である。 The present invention can be applied to an oscillator.
A,A1,X1〜X7…発振器
U…位相検波器モジュール
IC1〜IC4…集積回路(周波数シンセサイザIC)
MB…マザーボード
2…線路
7…起動制御回路
11,12…安定化電源
32…終端抵抗
35…コネクタ
91〜94,101,102…バッファアンプ
111,112,121,122…分周器
131〜134…位相検波器
141,142…チャージポンプ
310…ループフィルタ
410…電圧制御発振器
A, A1, X1 to X7 ... Oscillator U ... Phase detector module IC1 to IC4 ... Integrated circuit (frequency synthesizer IC)
MB ...
Claims (7)
前記位相検波器を複数備え,該複数の位相検波器毎に出力される複数の前記制御指令信号を合成した合成制御指令信号が前記発振手段に入力されると共に,
1又は複数の前記位相検波器に対し電力信号を各々供給する複数の安定化電源を具備してなることを特徴とする発振器。 Two signals, an output signal of an oscillation means that outputs a signal having a frequency corresponding to an input control command signal, and a reference signal obtained from the outside are input, the phase difference is detected, and the oscillation based on the phase difference An oscillator comprising a phase detector for outputting the control command signal for controlling the output signal of the means to a desired frequency,
A plurality of the phase detectors, a combined control command signal obtained by combining a plurality of the control command signals output for each of the plurality of phase detectors is input to the oscillation means,
An oscillator comprising a plurality of stabilized power supplies each supplying a power signal to one or a plurality of the phase detectors.
前記位相検波器を複数備え,該複数の位相検波器毎に出力される複数の前記制御指令信号を合成した合成制御指令信号が前記発振手段に入力されると共に,
複数の安定化電源を備え,該複数の安定化電源の出力を合成した電力信号が前記複数の位相検波器各々に供給されてなることを特徴とする発振器。 Two signals, an output signal of an oscillation means that outputs a signal having a frequency corresponding to an input control command signal and a reference signal obtained from the outside, are input, the phase difference is detected, and the oscillation is performed based on the phase difference. An oscillator comprising a phase detector for outputting the control command signal for controlling the output signal of the means to a desired frequency,
A plurality of the phase detectors, a combined control command signal obtained by combining a plurality of the control command signals output for each of the plurality of phase detectors is input to the oscillation means,
An oscillator comprising a plurality of stabilized power supplies, wherein a power signal obtained by combining the outputs of the plurality of stabilized power supplies is supplied to each of the plurality of phase detectors.
前記位相検波器を複数備え,該複数の位相検波器毎に出力される複数の前記制御指令信号を合成した合成制御指令信号が前記発振手段に入力されると共に,
終端抵抗が設けられ前記基準信号を伝送して前記複数の位相検波器各々に対し分岐出力する第1の高周波信号用線路を具備してなることを特徴とする発振器。 Two signals, an output signal of an oscillation means that outputs a signal having a frequency corresponding to an input control command signal and a reference signal obtained from the outside, are input, the phase difference is detected, and the oscillation is performed based on the phase difference. An oscillator comprising a phase detector for outputting the control command signal for controlling the output signal of the means to a desired frequency,
A plurality of the phase detectors, a combined control command signal obtained by combining a plurality of the control command signals output for each of the plurality of phase detectors is input to the oscillation means,
An oscillator comprising a first high-frequency signal line that is provided with a termination resistor and that transmits the reference signal and branches and outputs the signal to each of the plurality of phase detectors.
前記位相検波器を複数備え,該複数の位相検波器毎に出力される複数の前記制御指令信号を合成した合成制御指令信号が前記発振手段に入力されると共に,
終端抵抗が設けられ前記発振手段の出力信号を伝送して前記複数の位相検波器各々に対し分岐出力する第2の高周波信号用線路を具備してなることを特徴とする発振器。 Two signals, an output signal of an oscillation means that outputs a signal having a frequency corresponding to an input control command signal and a reference signal obtained from the outside, are input, the phase difference is detected, and the oscillation is performed based on the phase difference. An oscillator comprising a phase detector for outputting the control command signal for controlling the output signal of the means to a desired frequency,
A plurality of the phase detectors, a combined control command signal obtained by combining a plurality of the control command signals output for each of the plurality of phase detectors is input to the oscillation means,
An oscillator comprising a second high-frequency signal line provided with a terminating resistor and transmitting an output signal of the oscillating means and branching and outputting to each of the plurality of phase detectors.
前記位相検波器を複数備え,該複数の位相検波器毎に出力される複数の前記制御指令信号を合成した合成制御指令信号が前記発振手段に入力されると共に,
前記発振手段の出力信号を前記複数の位相検波器各々に対して分配するハイブリッド回路を具備してなることを特徴とする発振器。 Two signals, an output signal of an oscillation means that outputs a signal having a frequency corresponding to an input control command signal and a reference signal obtained from the outside, are input, the phase difference is detected, and the oscillation is performed based on the phase difference. An oscillator comprising a phase detector for outputting the control command signal for controlling the output signal of the means to a desired frequency,
A plurality of the phase detectors, a combined control command signal obtained by combining a plurality of the control command signals output for each of the plurality of phase detectors is input to the oscillation means,
An oscillator comprising a hybrid circuit that distributes an output signal of the oscillation means to each of the plurality of phase detectors.
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