JP2005348131A

JP2005348131A - 電圧制御電流源

Info

Publication number: JP2005348131A
Application number: JP2004165912A
Authority: JP
Inventors: Masahiko Ota; 雅彦太田
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2004-06-03
Filing date: 2004-06-03
Publication date: 2005-12-15
Also published as: EP1602996A1; US20050270010A1

Abstract

【課題】制御電圧Ｖｃのデッドエリアをなくすことにより、出力電流Ｉｏを広範囲の制御電圧Ｖｃで制御することを可能にした電圧制御電流源を提供する。
【解決手段】第１のＦＥＴ１のゲート・ドレインが直接接続され、その接続点ａに第２のＦＥＴ２のゲートが共通接続されたＦＥＴミラー接続回路と、ソース負荷を有し、ソースフォロワ接続された第３のＦＥＴ３と、ゲート・ドレインが直接接続され、その接続点が第３のＦＥＴ３のソースに接続されたソース負荷となる第４のＦＥＴ４と、ゲートが第３のＦＥＴ３のソースに接続され、ドレインがＦＥＴミラー接続回路の共通接続点ａに接続された電圧反転用の第５のＦＥＴ５によって構成され、第３のＦＥＴ３のゲートに制御電圧Ｖｃが印加され、第２のＦＥＴ２のドレインから制御電圧Ｖｃに対応した出力電流Ｉｏを導出する。
【選択図】図１

Description

本発明は、制御電圧に対応した出力電流を導出するＦＥＴ電圧制御電流源に係り、特に、電源電圧値と接地電圧値との間を変化する入力制御電圧に対応して、最小電流値と最大電流値との間を変化する出力電流を導出させるＦＥＴ電圧制御電流源に関する。

一般に、ＦＥＴを用いて構成されたＦＥＴ電圧制御電流源としては、そのドレイン・ゲートを直接接続した第１のＦＥＴと、その直接接続点にゲートを共通接続した第２のＦＥＴとによりＦＥＴミラー接続回路を構成し、その共通接続点に制御電圧を供給し、第２のＦＥＴのドレインから出力電流を導出するようにしたＦＥＴ電圧制御電流源が知られている。

ここで、図３は、かかる既知のＦＥＴ電圧制御電流源の構成の一例を示す回路図である。

図２に示されるように、このＦＥＴ電圧制御電流源は、第１のＦＥＴ２１と、第２のＦＥＴ２２とを有し、入力制御端子２３と、電流出力端子２４とを備えている。第１のＦＥＴ２１は、そのドレイン・ゲートが直接接続され、その接続点ａが入力制御端子２３に接続され、そのソースが接地点に接続される。第２のＦＥＴ２２は、そのゲートが接続点ａに共通接続され、そのドレインが電流出力端子２４に接続され、そのソースが接地点に接続される。そして、入力制御端子２３には、バッファ抵抗２５を通して制御電圧Ｖｃが入力され、電流出力端子２４からは出力電流Ｉｏが導出される。

次に、図４は、図３に図示されたＦＥＴ電圧制御電流源で制御処理される制御電圧Ｖｃと出力電流Ｉｏとの関係を示す特性図である。

図４において、横軸は、ボルト（Ｖ）で表した制御電圧Ｖｃであり、縦軸はアンペア（Ａ）で表した出力電流Ｉｏである。

ここで、図４に図示された特性図を併用して、図３に図示されたＦＥＴ電圧制御電流源の動作について説明する。

入力制御端子２３に制御電圧Ｖｃが供給されたとき、その制御電圧ＶｃがＦＥＴ電圧制御電流源のスレッシュホールド電圧Ｖｔｈ（図４に図示の特性図の例では約０．８Ｖ）に達するまでは、第１のＦＥＴ２１及び第２のＦＥＴ２２がカットオフ状態にあって、第１のＦＥＴ２１及び第２のＦＥＴ２２の双方にドレイン電流が流れず、電流出力端子２４から出力電流Ｉｏが導出されない。

また、入力制御端子２３に供給された制御電圧Ｖｃがスレッシュホールド電圧Ｖｔｈを超えるようになると、第１のＦＥＴ２１及び第２のＦＥＴ２２がそれぞれオン状態になり、第１のＦＥＴ２１及び第２のＦＥＴ２２の双方にドレイン電流が流れるようになって、電流出力端子２４から第２のＦＥＴ２２のドレイン電流に等しい出力電流Ｉｏが導出される。この場合、入力制御端子２３に供給された制御電圧Ｖｃがスレッシュホールド電圧Ｖｔｈを超えて大きくなればなるほど、第１のＦＥＴ２１及び第２のＦＥＴ２２のオン状態が進み、第１のＦＥＴ２１及び第２のＦＥＴ２２の双方に流れるドレイン電流もそれに従って大きくなり、電流出力端子２４から導出される出力電流Ｉｏも制御電圧Ｖｃに直線比例して大きくなる。

そして、入力制御端子２３に供給された制御電圧Ｖｃが電源電圧Ｖ_DD（図４に図示の特性図の例では３．０Ｖ）に等しい最大値に達すると、電流出力端子２４から導出される出力電流Ｉｏも最大値（図４に図示の特性図の例では０．００２３Ａ）になる。この結果、制御電圧Ｖｃがスレッシュホールド電圧Ｖｔｈ（約０．７Ｖ）と最大値（３．０Ｖ）との間を変動したとき、出力電流Ｉｏが最小値（０．０Ａ）と最大値（０．００２３Ａ）との間を変動し、制御電圧Ｖｃに対応した出力電流Ｉｏを導出させることができる。

ところで、既知のＦＥＴ電圧制御電流源は、制御電圧Ｖｃに対応した出力電流Ｉｏを導出させることができるものの、制御電圧Ｖｃがスレッシュホールド電圧Ｖｔｈを超えるまで出力電流Ｉｏが導出されないものであるため、制御電圧Ｖｃがスレッシュホールド電圧Ｖｔｈ（約０．８Ｖ）以下の範囲内で変化しても、出力電流Ｉｏはゼロのままである制御電圧Ｖｃのデッドエリアが存在する。そして、この制御電圧Ｖｃのデッドエリアは、制御電圧Ｖｃの変化可能範囲（０．０乃至３．０）内の約３０％弱に当たるので、その分、出力電流Ｉｏを変動させる制御電圧Ｖｃの変動範囲が限定され、このＦＥＴ電圧制御電流源の出力電流Ｉｏを広範囲の制御電圧Ｖｃで制御することができない。
使用した特許文献なし

本発明は、このような技術的背景に鑑みてなされたもので、その目的は、制御電圧のデッドエリアをなくすことにより、出力電流を広範囲の制御電圧によって制御することを可能にした電圧制御電流源を提供することにある。

前記目的を達成するために、本発明による電圧制御電流源は、第１のＦＥＴのゲート・ドレインが直接接続され、その接続点に第２のＦＥＴのゲートが共通接続されたＦＥＴミラー接続回路と、ソース負荷を有し、ソースフォロワ接続された第３のＦＥＴと、ゲート・ドレインが直接接続され、その接続点が第３のＦＥＴのソースに接続されたソース負荷となる第４のＦＥＴと、ゲートが第３のＦＥＴのソースに接続され、ドレインがＦＥＴミラー接続回路の共通接続点に接続された電圧反転用の第５のＦＥＴとによって構成され、第３のＦＥＴのゲートに制御電圧が印加され、第２のＦＥＴのドレインから制御電圧に対応した出力電流が導出される手段を具備する。

この場合、前記手段に係る電圧制御電流源は、制御電圧が接地電圧値と電源電圧値との間を変化するものであり、出力電流が制御電圧の変化に対応して最大電流値と最小電流値との間を変化するものである。

以上のように、この発明に係る電圧制御電流源によれば、第１のＦＥＴと第２のＦＥＴとによって構成したＦＥＴミラー接続回路の前段側に、ソースフォロワ接続の第３のＦＥＴと、第３のＦＥＴのソース負荷となる第４のＦＥＴと、電圧反転用の第５のＦＥＴとを接続した構成にしたので、制御電圧が変動しても出力電流が変動しないデッドエリアをなくすことが可能になり、その結果、制御電圧が接地電圧値と電源電圧値との間の全域を変動させても、出力電流がその制御電圧の変動に対応して最大電流値と最小電流値との間を変動するように動作させることができ、出力電流を広範囲の制御電圧によって制御することができるという効果がある。

以下、本発明の実施の形態を図面を参照して説明する。

図１は、本発明による電圧制御電流源の実施の形態に係わるもので、その構成の一例を示す回路図である。

図１に示されるように、この実施の形態による電圧制御電流源は、ＦＥＴミラー接続回路を構成する第１のＦＥＴ１及び第２のＦＥＴ２と、ソースフォロワ回路を構成する第３のＦＥＴ３と、ソース負荷を構成する第４のＦＥＴ４と、電圧反転回路を構成する第５のＦＥＴ５とを有し、その他に、入力制御端子６と、電流出力端子７と、電源端子８とを備えている。

この場合、第１のＦＥＴ１は、そのドレイン・ゲートが直接接続され、そのソースが接地点に接続される。第２のＦＥＴ２は、そのゲートが第１のＦＥＴ１のドレイン・ゲートの接続点ａに共通接続され、そのドレインが電流出力端子７に接続され、そのソースが接地点に接続される。第３のＦＥＴ３は、ゲートが入力制御端子６に接続され、そのドレインが電源端子８に接続され、ソースが第４のＦＥＴ４の直接接続されたドレイン・ゲート及び第５のＦＥＴ５のゲートに接続される。第４のＦＥＴ４は、前述のようにそのドレイン・ゲートが直接接続され、そのソースが接地点に接続される。第５のＦＥＴ５は、そのドレインがＦＥＴミラー接続回路の共通接続点ａに接続され、ソースが電源端子８に接続される。そして、入力制御端子６には制御電圧Ｖｃが入力され、電流出力端子７からは出力電流Ｉｏが導出され、電源端子８には電源電圧Ｖ_DDが供給される。

次に、図２は、図１に図示されたＦＥＴ電圧制御電流源で制御処理される制御電圧Ｖｃと出力電流Ｉｏとの関係を示す特性図である。

図２において、横軸は、ボルト（Ｖ）で表した制御電圧Ｖｃであり、縦軸はアンペア（Ａ）で表した出力電流Ｉｏである。そして、制御電圧Ｖｃと出力電流Ｉｏとの関係を示す特性曲線Ｌは、比較的緩やかな傾斜を持った第１直線Ｌ１と、第１直線Ｌ１よりやや急峻な傾斜を持った第２直線Ｌ２とからなっており、第１直線Ｌ１と第２直線Ｌ２とは、制御電圧Ｖｃがスレッシュホールド電圧Ｖｔｈ（約０．８Ｖ）の２倍の電圧２Ｖｔｈ（約１．６Ｖ）に該当する制御電圧Ｖｃの箇所で折線状に接続された特性曲線になっている。

ここで、図２に図示された特性図を併用して、図１に図示されたＦＥＴ電圧制御電流源の動作について説明する。

入力制御端子６に制御電圧Ｖｃが供給されると、その制御電圧Ｖｃがソースフォロワ回路を構成する第３のＦＥＴ３のゲートに供給され、第３のＦＥＴ３がオンになり、第３のＦＥＴ３がオンになると、それにより電圧反転回路を構成する第５のＦＥＴ５のゲートが駆動され、第５のＦＥＴ５がオンになる。このとき、第３のＦＥＴ３を流れるソース電流と第５のＦＥＴ５とを流れるドレイン電流との関係は、第３のＦＥＴ３のソース電流が大きくなれば、第５のＦＥＴ５のドレイン電流がそれに対応して小さくなり、一方、第３のＦＥＴ３のソース電流が小さくなれば、第５のＦＥＴ５のドレイン電流がそれに対応して大きくなる。このため、第３のＦＥＴ３のゲートに供給される制御電圧Ｖｃが増大すると、第５のＦＥＴ５とを流れるドレイン電流が減少し、制御電圧Ｖｃが減少すると、第５のＦＥＴ５とを流れるドレイン電流が増大する。

この後、第５のＦＥＴ５のドレイン電流が第１のＦＥＴ１にドレイン電流として流れ込むと、第１のＦＥＴ１と第２のＦＥＴ２からなるＦＥＴミラー接続回路の動作原理によって、第２のＦＥＴ２にも第１のＦＥＴ１と同じドレイン電流が流れ、電流出力端子７から第２のＦＥＴ２のドレイン電流に等しい出力電流Ｉｏが導出される。そして、この出力電流Ｉｏは、第３のＦＥＴ３のゲートに供給される制御電圧Ｖｃが増大するに従って減少し、第３のＦＥＴ３のゲートに供給される制御電圧Ｖｃが減少するに従って増大するので、制御電圧Ｖｃと出力電流Ｉｏとの関係は、図２に図示された特性曲線Ｌのように、制御電圧Ｖｃが増大するのに伴って順次減少する特性を示すようになる。

この場合、特性曲線Ｌは、制御電圧Ｖｃがゼロから順次増大するとき、制御電圧Ｖｃがスレッシュホールド電圧Ｖｔｈ（約０．８Ｖ）の２倍の電圧２Ｖｔｈ（約１．６Ｖ）に達するまで、出力電流Ｉｏが図２に図示された第１直線Ｌ１に従って順次直線状に減少して行く。そして、制御電圧Ｖｃがスレッシュホールド電圧Ｖｔｈ（約０．８Ｖ）の２倍の電圧２Ｖｔｈ（約１．６Ｖ）に達し、その後も引き続いて順次増大するとき、今度は出力電流Ｉｏが第２直線Ｌ２に従って順次直線状に減少して行き、制御電圧Ｖｃが電源電圧Ｖ_DD（図２に図示された特性図の例では３．０Ｖ）になるまで増大すると、出力電流Ｉｏが最小値のゼロになるものである。

このように、この実施の形態のＦＥＴ電圧制御電流源によれば、そして、入力制御端子６に供給された制御電圧Ｖｃがゼロ電圧から電源電圧Ｖ_DD（図２に図示された特性図の例では３．０Ｖ）に等しい最大値まで変動したとき、電流出力端子７から導出される出力電流Ｉｏは、最大値（図２に図示の特性図の例では０．００２５Ａ）から最小値（図２に図示された特性図の例では０．０Ａ）になり、制御電圧Ｖｃの変動可能範囲のほぼ全域において出力電流Ｉｏを最大値（０．００２５Ａ）から最小値（０．０Ａ）の間を変動させることができ、その結果、制御電圧Ｖｃが変動しても出力電流が変動しないデッドエリアをなくすことができ、制御電圧Ｖｃに対する出力電流Ｉｏの変動比率を大きくすることができる。

本発明による電圧制御電流源の実施の形態に係わるもので、その構成の一例を示す回路図である。図１に図示されたＦＥＴ電圧制御電流源で制御処理される制御電圧と出力電流との関係を示す特性図である。既知のＦＥＴ電圧制御電流源の構成の一例を示す回路図である。図３に図示されたＦＥＴ電圧制御電流源で制御処理される制御電圧と出力電流との関係を示す特性図である。

符号の説明

１第１のＦＥＴ
２第２のＦＥＴ
３第３のＦＥＴ
４第４のＦＥＴ
５第５のＦＥＴ
６入力制御端子
７電流出力端子
８電源端子

Claims

第１のＦＥＴのゲート・ドレインが直接接続され、その接続点に第２のＦＥＴのゲートが共通接続されたＦＥＴミラー接続回路と、ソース負荷を有し、ソースフォロワ接続された第３のＦＥＴと、ゲート・ドレインが直接接続され、その接続点が前記第３のＦＥＴのソースに接続されたソース負荷となる第４のＦＥＴと、ゲートが前記第３のＦＥＴのソースに接続され、ドレインが前記ＦＥＴミラー接続回路の共通接続点に接続された電圧反転用の第５のＦＥＴとによって構成され、前記第３のＦＥＴのゲートに制御電圧が印加され、前記第２のＦＥＴのドレインから前記制御電圧に対応した出力電流が導出されることを特徴とする電圧制御電流源。
前記制御電圧は、電源電圧値と接地電圧値との間を変化するものであり、前記出力電流は、前記制御電圧の変化に対応して最大電流値と最小電流値との間を変化するものであることを特徴とする請求項１に記載の電圧制御電流源。