JP2005347547A

JP2005347547A - 半導体素子の接続リードの半田付けのショート防止方法

Info

Publication number: JP2005347547A
Application number: JP2004165886A
Authority: JP
Inventors: Meigen Ryu; 銘源劉; Kokuryo Sai; 國良蔡
Original assignee: Inventec Corp
Current assignee: Inventec Corp
Priority date: 2004-06-03
Filing date: 2004-06-03
Publication date: 2005-12-15

Abstract

【課題】半田が溢れることによる接続リードのショート現象を防止する。
【解決手段】半導体素子の接続リードの半田付けのショート防止方法に関し、当該接続リードは回路基板上に半田付けされる。当該方法は、当該回路基板又は当該接続リード上にソルダレジストエリアを形成することを選択して、ソルダレジストがその上に被覆されるようにすることができる。このように、当該接続リードが半田付けされるとき、半田材が当該ソルダレジストエリアのソルダレジストの阻止を受ける。
【選択図】図６

Description

本発明は、半田付け方法に関するものであり、特に半導体の接続リードの半田付けのショート防止方法に関するものである。

科学技術の急速な発展に伴い、半導体素子の機能も日増しに増大しているが、体積は逆に減少しつづけている。それにより、半導体素子の接続リードの数量が大幅に増加し、接続リード間の距離も小さくなり、密度が高くなっている。

しかしながら、従来の技術では、半導体素子の接続リードを回路基板上に半田付けするとき、適当な保護措置を採り、それらの接続リードの間に、半田付け過程において半田が溢れる現象が起こることを防止しておらず、したがって接続リードの間に電気的導通が起こり、当該半導体素子がショートしたり、さらにひどい場合には、当該回路基板が焼けたりした。

図1に示すように、リード・スルー・ホール（Pin Through Hole ; PTH）パッケージ半導体素子は複数の接続リード120を含む。前記リード・スルー・ホール（Pin Through Hole ; PTH）パッケージ半導体素子は、デュアル・インライン・パッケージ（Dual In-line Package ; DIP）素子、シェリンク・デュアル・インライン・パッケージ（Shrink DIP；SDIP）素子、スキニー・デュアル・インライン・パッケージ（Skinny DIP ; Sk-DIP）素子、シングル・インライン・パッケージ（Single In-line Package ; SIP）素子、ジグザグ・インライン・パッケージ（Zig-Zag In-line Package ; ZIP）素子及びリード・グリッド・アレイ（Pin Grid Array ; PGA）パッケージ素子などが含まれる。当該半導体素子100は、その複数の接続リード120によって回路基板110上の対応する挿入孔130に差し込まれ、半田付けが行われ、当該回路基板110上に設置される。しかしながら、半田付けの過程において、半田付け140が図中Mの方向に沿って、当該挿入孔130から当該回路基板110の表面まで上昇し易く、それにより半田の溢れる現象が発生する。接続リード120に隣接するあふれ出た半田は、いったん相互に導通すると、当該半導体素子100のショートを引き起こすこととなる。

図2及び図3に示すように、表面実装技術（Surface Mount Technology ; SMT）パッケージ半導体素子200は、複数の接続リード220を含む。前記表面実装技術パッケージ半導体素子は、スモール・アウトライン・パッケージ（Small Outline Package ; SOP）素子、クワッド・フラット・パッケージ（Quad Flat Package ; QFP）素子、リードレス・チップ・キャリア（Leadless Chip carrier ; LCC）素子、プラスチック・リードレス・チップ・キャリア（Plastic Leadless Chip Carrier ; PLCC）素子、スモール・アウトライン・ジェイ・リード（Small Outline J-Lead ; SOJ）素子、ボール・グリッド・アレイ（Ball Grid Array ; BGA）素子、テープ・オートメーティッド・ボンディング（Tape Automated Bonding ; TAB）素子及びチップ・スケール・パッケージ（Chip Scale Package ; CSP）素子を含むことができる。当該半導素子200は、複数の半田付け240によって当該半導体素子200の複数の接続リード220を回路基板210に半田付けされている。しかしながら、当該複数の接続リード220の間隔が狭いため、隣同士の接続リード220の間で半田の溢れる現象が発生しやすく、それにより当該隣同士の接続リード220が相互に導通して、ショートを招いてします。図4に示すように、回路基板310に半田付けしたBGA素子300の半田ボール340も半田の溢れる現象が発生しやすい。図5に示すように、当該回路基板310に複数の半田付けパッド310を設けたとしても、半田が溢れる現象を発生を有効的に避けることはできない。

したがって、出願人は、これらに鑑み、半導体素子の接続リードの半田付けのショートを有効的に防止する方法を提出し、上述の欠点を克服する。

本発明は、実施が簡単な半導体素子の接続リードの半田付けのショート防止方法の提供を目的とする。

本発明は、半導体素子の接続リードの半田付けのショート防止方法に関するもので、前記接続リードは回路基板上に半田付けされる。当該方法の中で、比較的よい態様のものは、前記接続リードが半田付けされるための接触エリアを設置する工程と、当該接触エリアの外側に位置し、前記接続リードを当該接触エリアに半田付けできるように半田材が提供されるための半田付けエリアを設置する工程と、当該半田付けエリアの外側に位置し、ソルダレジストをその上に被覆できるようにするためのソルダレジストエリアを設置する工程とを含む。当該接触エリア、半田付けエリア及びソルダレジストエリアは、それぞれ円形、方形の幾何学模様又は他の異なる幾何学模様である。当該半田材は錫であり、当該ソルダレジストは、白ペイント又は緑ペイントである。当該ソルダレジストは、スプレー、塗布、印刷の中のいかなるひとつの方法で、当該ソルダレジストエリア上に被覆される。当該半導体素子は、デュアル・インライン・パッケージ（Dual In-line Package ; DIP）素子、シュリンク・デュアル・インライン・パッケージ（Shrink DIP；SDIP）素子、スキニー・デュアル・インライン・パッケージ（Skinny DIP ; S-DIP）素子、シングル・インライン・パッケージ（Single In-line Package ; SIP）素子、ジグザグ・インライン・パッケージ（Zig-Zag In-line Package ; ZIP）素子及びリード・グリッド・アレイ（Pin Grid Array ; PGA）パッケージ素子などのいずれかひとつのリード・スルー・ホール（Pin
Through Hole ; PTH）パッケージ半導体素子であることができたり、またはスモール・アウトライン・パッケージ（Small Out-line Package ; SOP）素子、クワッド・フラット・パッケージ（Quad Flat Package ; QFP）素子、リードレス・チップ・キャリア（Leadless Chip carrier ; LCC）素子、プラスチック・リードレス・チップ・キャリア（Plastic Leadless Chip Carrier ; PLCC）素子、スモール・アウトライン・ジェイ・リード（Small Outline J-Lead ; SOJ）素子、ボール・グリッド・アレイ（Ball Grid Array ; BGA）素子、テープ・オートメーティッド・ボンディング（Tape Automated Bonding ; TAB）素子及びチップ・スケール・パッケージ（Chip Scale Package ; CSP）素子などのいずれかひとつの表面実装技術（Surface Mount Technology ; SMT）パッケージ半導体素子であることができる。

本発明に係わる半導体素子の接続リードの半田付けのショート防止方法において、当該半導体素子がリード・スルー・ホール（Pin Through Hole ; PTH）パッケージ半導体素子である場合、半導体素子の接続リードの半田付けのショート防止の効果は、下記の本発明に係わるもうひとつの理想的な実施例の態様によって達することができる。当該方法は、前記接続リードが回路基板上に半田付けされ、当該回路基板上に当該接続リードと対応する挿入孔を設け、且つ当該半導体素子の少なくとも接続リードの局部上にソルダレジストエリアを設け、ソルダレジストをその上に被覆できるようにし、且つ当該半導体素子の接続リードを当該回路基板の挿入孔に差し込むことで、少なくとも一部のソルダレジストエリアが当該回路基板の表面上方に位置するようにできる、ことを含む。ここで、当該ソルダレジストは、当該半導体素子の少なくとも一部のそれぞれの接続リード上に設けられ、又は間隔をあける方法によって、当該半導体素子の少なくとも一部の接続リードの局部上に設けられる。当該半導体素子の接続リードを当該回路基板の挿入孔に差し込むことで、当該ソルダレジストエリアの下側周縁を当該回路基板の表面と平らにすることができ、又
は当該ソルダレジストエリアの下側周縁が回路基板の表面よりやや低くなることができる。

本発明に係わる半導体素子の接続リードの半田付けのショート防止方法は、実施方法が簡単で、実施コストが低く、大量生産に適しているという利点を具える。

以下に、特定の具体的な実施例により本発明の実施方法を説明する。本技術を熟知する人は、本明細書に掲げる内容により、本発明のその他の利点及び効果を容易に理解することができる。また、本発明は、その他の異なる具体的な実施例により、実施又は応用することができる。本明細書における各項の詳細も、様々な観点及び応用に基づいて、本発明の精神に背かないもとで、各種の修飾及び変更を行うことができる。

特別に、簡単且つ明瞭に、本発明に係わる半導体素子構造の特徴を表示する。本願に添付された図面は、そのうちの重要な素子のイメージ図であるのみで、実際の応用においては、当該素子の形状及び接続方法は、さらに複雑で、関連素子の数量も、異なる型番のパッケージ素子によって様々である。

図6に示すように、本発明に係わる半導体素子の接続リードの半田付けのショートを防止する方法における実施例1は、回路基板10上の半導体素子接続リード（図示せず）を半田付けしたい位置に、内側から外側にかけて接触エリア12、半田付けエリア14及びソルダレジストエリア16を設ける。前記半導体素子は、デュアル・インライン・パッケージ（Dual In-line Package ; DIP）素子、シュリンク・デュアル・インライン・パッケージ（Shrink DIP；SDIP）素子、スキニー・デュアル・インライン・パッケージ（Skinny DIP ; SDIP）素子、シングル・インライン・パッケージ（Single In-line Package ; SIP）素子、ジグザグ・インライン・パッケージ（Zig-Zag In-line Package ; ZIP）素子及びリード・グリッド・アレイ（Pin Grid Array ; PGA）パッケージ素子などのリード・スルー・ホール（Pin Through Hole ; PTH）パッケージ半導体素子であることができたり、またはスモール・アウトライン・パッケージ（Small Out-line Package ; SOP）素子、クワッド・フラット・パッケージ（Quad Flat Package ; QFP）素子、リードレス・チップ・キャリア（Leadless Chip carrier ; LCC）素子、プラスチック・リードレス・チップ・キャリア（Plastic Leadless Chip Carrier ; PLCC）素子、スモール・アウトライン・ジェイ・リード（Small Outline J-Lead ; SOJ）素子、ボール・グリッド・アレイ（Ball Grid Array ; BGA）素子、テープ・オートメーティッド・ボンディング（Tape Automated Bonding ; TAB）素子及びチップ・スケール・パッケージ（Chip Scale Package ; CSP）素子などの表面実装技術（Surface Mount Technology ; SMT）パッケージ半導体素子であることができる。当該接触エリア12は、前記半導体素子の接続リードを接合するために用いられ、即ち当該半導体素子の接続リードが当該回路基板10と直接接触するエリアである。図6において、当該接触エリア12は、例えば、円形の幾何学模様の図形のようなエリアである。当該半田付けエリア14は、当該接触エリア12の外側に設けられ、半田材（一般には錫）が当該半導体素子の接続リードを当該回路基板10上に堅固に半田付けできるようにする。また、当該半田付けエリア14は、例えば、円形の幾何学模様の図形のようなエリアである。当該ソルダレジストエリア16は、当該半田付けエリア14の外側に設けられ、その上に一層のソルダレジスト（一般には白ペイント又は緑ペイント）がスプレー、塗布又は印刷され、それにより前記半導体素子の接続リードが当該回路基板上に半田付けされたときに、当該接続リードの間の半田付け材が溢れることを防止し、さらに相互に連接されて導通することにより当該接続リードがショートすることを防止し、当該半導体素子、ひいては当該回路基板10が焼けてしまうという更に深刻な状況を防止することできる。図6において、当該ソルダレジストエリア16は、例えば、円形の幾何学模様の図案のようなエリアである。

当該半導体素子がリード・スルー・ホール（Pin Through Hole ; PTH）パッケージ半導体素子である場合、前記接触エリア12は、挿入孔であることがわかる。

図7に示すように、本発明に係わる半導体素子の接続リードの半田付けのショートを防止する方法における実施例2では、回路基板10’上に半導体素子の接続リード（図示せず）を半田付けしたい位置において、内側から外側に向けて、接続エリア12’、半田付けエリア14’及びソルダレジストエリア16’を設ける。本実施例と当該実施例1との違いは、当該接触エリア12’、半田付けエリア14’及びソルダレジストエリア16’が、矩形（正方形を含む）の幾何学模様のようなエリアであることである。

同様に、当該半導体素子がリード・スルー・ホール（Pin Through Hole ; PTH）パッケージ半導体素子である場合、前記接触エリア12’は、差込スロットであることがわかる。

当該実施例1及び実施例2の接触エリア12、12’、半田付けエリア14、14’及びソルダレジストエリア16、16’は、円形又は矩形等の幾何学模様のエリアに制限されるものではなく、当該半導体素子の接続リードの形状に応じて、円形又は矩形の幾何学模様以外の他の形状のエリアを設けることもでき、又は当該接触エリア12、12’、半田付けエリア14、14’及びソルダレジストエリア16、16’は前記の円形、矩形の幾何学模様又は他の様々な形状の幾何学模様の組合せであってもよい。以上に述べる形状（幾何学模様）又は他の組合せは、当該接触エリア12、12’、半田付けエリア14、14’及びソルダレジストエリア16、16’が内側から外側へ設置されるという条件を満たしさえすれば、本願の半導体素子の接続リードの半田付けのショートを防止する効果を達成できる。

図8は、半導体素子がリード・スルー・ホール（Pin Through Hole ; PTH）パッケージ半導体素子である場合、本発明の半導体素子の接続リードの半田付けのショートを防止する方法における概念による実施例3を示す。リード・スルー・ホールパッケージ半導体素子20は、複数の接続リード22を含み、それぞれの接続リード22の適当な位置にソルダレジストエリア24が設けられ、その上に一層のソルダレジスト（一般に白ペイント又は緑ペイント）がスプレー、塗布又はプリントされる。図9に示すように、当該接続リード22が回路基板30の挿入孔32に差し込まれて接続されたとき、当該ソルダレジストエリア24の下側周縁が当該回路基板30の表面に揃えられたり、又は図10に示すように、当該ソルダレジストエリア24の下側周縁が当該回路基板30の表面よりやや低い位置にすることもできる。このようにして、当該半導体素子の接続リードの半田付けのショートを有効的に防止することができ、半田付けの過程において、半田材40（一般に錫）が当該回路基板30の挿入孔32に沿って、当該回路基板30の表面まで上昇し、半田が溢れる現象が発生しても、当該接続リード22は、当該ソルダレジストエリア24のソルダレジストに保護されるため、電気的導通によって当該接続リード22がショートするということに至らず、当該半導体素子20又は当該回路基板30が焼けるということには至らない。

図11に示すように、本発明に係わる半導体素子の接続リードの半田付けのショートを防止する方法における実施例4では、当該ソルダレジストエリア24は間隔をあける方法により、当該接続リード22上の適当な位置に設けることもでき、同様に当該接続リード22が電気的導通してショートすることに至らないよう保護することができ、さらに当該半導体素子20又は当該回路基板30が焼けないように保護する効果を達する。

当該半導体素子がリード・スルー・ホール（Pin Through Hole ; PTH）パッケージ半導体素子である場合、本発明に係わる半導体素子の接続リードの半田付けのショートを防止する方法における実施例3、実施例4は、当該実施例1、実施例2にそれぞれ応用することで、よりよい効果を達することがわかる。

前記実施例は、本発明の原理及び効果を例示的に説明するものであり、本発明を制限するためのものではない。本技術を熟知するいかなる人は、本発明の精神及び範囲に背かないもとで、前記の実施例に対して修飾及び変更ができる。したがって、本発明の権利の保護範囲は、特許請求項の範囲に記載されているとおりのものとする。

従来の半導体素子の接続リードの半田付けのイメージ図を示す。従来の半導体素子の接続リードの半田付けのイメージ図を示す。従来の半導体素子の接続リードの半田付けのイメージ図を示す。従来の半導体素子の接続リードの半田付けのイメージ図を示す。従来の半導体素子の接続リードの半田付けのイメージ図を示す。本発明の半導体素子の接続リードの半田付けのショート防止方法に係わる実施例１のイメージ図を示す。本発明の半導体素子の接続リードの半田付けのショート防止方法に係わる実施例２のイメージ図を示す。本発明の半導体素子の接続リードの半田付けのショート防止方法に係わる実施例３のイメージ図を示す。本発明の半導体素子の接続リードの半田付けのショート防止方法に係わる実施例３のイメージ図を示す。本発明の半導体素子の接続リードの半田付けのショート防止方法に係わる実施例３のイメージ図を示す。本発明の半導体素子の接続リードの半田付けのショート防止方法に係わる実施例４のイメージ図を示す。

符号の説明

２０，１００，２００，３００半導体素子、１２，１２’ 接触エリア、１４，１４’ 半田付けエリア、１５，１６，１６’，２４ソルダレジストエリア、２２，１２０，２２０接続リード、１０，１０’，３０，１１０，２１０，３１０回路基板、３２，１３０挿入孔、４０半田材、１４０，２４０半田錫、３４０半田ボール、３１２半田パッド。

Claims

半導体素子の回路基板に半田付けされた接続リードの半田付けのショート防止方法で、前記接続リードが半田付けされるための接触エリアを設置する工程と、
当該接触エリアの外側に位置し、前記接続リードを当該接触エリアに半田付けできるように判田材が提供されるための半田付けエリアと、
当該半田付けエリアの外側に位置し、ソルダレジストをその上に被覆できるようにするための第1ソルダレジストエリアを設置する工程を含むことを特徴とする半導体素子の接続リードの半田付けのショート防止方法。
当該接触エリア、半田付けエリア及び第１ソルダレジストエリアは、それぞれ幾何学模様の図形であることを特徴とする請求項１に記載の半導体素子の接続リードの半田付けのショート防止方法。
当該接触エリア、半田付けエリア及び第１ソルダレジストエリアは、それぞれ異なる幾何学模様の図形であることを特徴とする請求項１に記載の半導体素子の接続リードの半田付けのショート防止方法。
当該接触エリアは、挿入孔であることを特徴とする請求項１に記載の半導体素子の接続リードの半田付けのショート防止方法。
ソルダレジストがその上を被覆することができるようにするための第２ソルダレジストエリアを当該半導体素子の少なくとも一部の接続リード上に設置する工程をさらに含むことを特徴とする請求項１に記載の半導体素子の接続リードの半田付けのショート防止方法。
当該ソルダレジストは、当該半導体素子の少なくとも各接続リードの局部上に設けられることを特徴とする請求項５に記載の半導体素子の接続リードの半田付けのショート防止方法。
当該ソルダレジストは、間隔をあける方式で、当該半導体素子の少なくとも接続リードの局部上に設けられることを特徴とする請求項５に記載の半導体素子の接続リードの半田付けのショート防止方法。
当該半導体素子の接続リードが当該回路基板内に差し込まれることで、当該第2ソルダレジストエリアの下側周縁が当該回路基板の表面と平らになるようにすることを特徴とする請求項５に記載の半導体素子の接続リードの半田付けのショート防止方法。
当該半導体素子の接続リードが当該回路基板内に差し込まれることで、当該第2ソルダレジストエリアの下側周縁が当該回路基板の表面よりやや低くなるようにすることを特徴とする請求項５に記載の半導体素子の接続リードの半田付けのショート防止方法。
半導体素子の対応する挿入孔が設けられる回路基板上に半田付けされた接続リードの半田付けのショート防止方法であって、
ソルダレジストがその上に被覆することができるようにするためのソルダレジストエリアを当該半導体素子の少なくとも接続リードの局部上に設置する工程と、
当該半導体素子の接続リードが当該回路基板の挿入孔に差し込まれることで、少なくとも一部のソルダレジストエリアが当該回路基板の表面上方に位置する工程と、を含むことを特徴とする半導体素子の接続リードの半田付けのショート防止方法。
当該半導体素子は、リード・スルー・ホール（Pin Through Hole ; PTH）パッケージ半導体素子であることを特徴とする請求項１０に記載の半導体素子の接続リードの半田付けのショート防止方法。
当該ソルダレジストは、当該半導体素子の少なくとも各接続リードの局部上に設けられることを特徴とする請求項１０に記載の半導体素子の接続リードの半田付けのショート防止方法。
当該ソルダレジストは、間隔をあける方式で、当該半導体素子の少なくとも接続リードの局部上に設けられることを特徴とする請求項１０に記載の半導体素子の接続リードの半田付けのショート防止方法。
当該半導体素子の接続リードが当該回路基板の挿入孔内に差し込まれることで、当該ソルダレジストエリアの下側周縁が当該回路基板の表面と平らになるようにすることを特徴とする請求項１０に記載の半導体素子の接続リードの半田付けのショート防止方法。
当該半導体素子の接続リードが当該回路基板の挿入孔内に差し込まれることで、当該ソルダレジストエリアの下側周縁が当該回路基板の表面よりやや低くなるようにすることを特徴とする請求項１０に記載の半導体素子の接続リードの半田付けのショート防止方法。