JP2005338777A5 - - Google Patents

Claims (6)

1. 複数の画素を含む画素領域、ソースドライバ、第１のゲートドライバ及び第２のゲートドライバを有し、
   前記複数の画素の各々は、発光素子、第１のトランジスタ及び第２のトランジスタを有し、
   前記ソースドライバ、前記第１のゲートドライバ及び前記第２のゲートドライバは、それぞれ、選択回路を有し、
   前記第１のトランジスタは、ゲートはゲート線に、ソース又はドレインの一方はソース線に、ソース又はドレインの他方は第２のトランジスタのゲートに電気的に接続され、
   前記第２のトランジスタは、ソース又はドレインの一方は電源線に、ソース又はドレインの他方は前記発光素子に接続され、
   前記第１のトランジスタのオンとオフは、前記ゲート線を介して、前記第１のゲートドライバと前記第２のゲートドライバのそれぞれが含む選択回路の出力ノードから出力される信号により制御され、
   前記選択回路の入力ノードに入力される信号を遅延させる遅延回路を有することを特徴とする表示装置。
2. 複数の画素を含む画素領域、ソースドライバ、第１のゲートドライバ及び第２のゲートドライバを有し、
   前記複数の画素の各々は、発光素子、第１のトランジスタ及び第２のトランジスタを有し、
   前記ソースドライバ、前記第１のゲートドライバ及び前記第２のゲートドライバは、それぞれ、選択回路を有し、
   前記第１のトランジスタは、ゲートはゲート線に、ソース又はドレインの一方はソース線に、ソース又はドレインの他方は第２のトランジスタのゲートに電気的に接続され、
   前記第２のトランジスタは、ソース又はドレインの一方は電源線に、ソース又はドレインの他方は前記発光素子に接続され、
   前記第１のトランジスタのオンとオフは、前記ゲート線を介して、前記第１のゲートドライバと前記第２のゲートドライバのそれぞれが含む選択回路の出力ノードから出力される信号により制御され、
   前記選択回路の入力ノードに入力される信号を遅延させる遅延回路を有し、
   前記第１のゲートドライバと前記第２のゲートドライバのそれぞれが含む選択回路は、トライステートバッファであることを特徴とする表示装置。
3. 請求項１または請求項２において、
   前記容量素子は、第１の半導体層、絶縁層及び導電層を有し、
   前記第１の半導体層、前記第１のトランジスタの第２の半導体層及び前記第２のトランジスタの第３の半導体層上に、前記絶縁層が設けられており、
   前記絶縁層上に、前記導電層、前記第１のトランジスタの第１のゲート及び前記第２のトランジスタの第２のゲートが設けられていることを特徴とする表示装置。
4. 請求項１または請求項２において、
   前記容量素子は、第１の導電層、第１の絶縁層及び第２の導電層を有し、
   前記第１の導電層、前記第１のトランジスタの第１のゲート及び前記第２のトランジスタの第２のゲート上に、前記第１の絶縁層が設けられており、
   前記第１の絶縁層上に、前記第２の導電層、前記第１のトランジスタのソース又はドレインの一方に接続された第１の配線、及び前記第２のトランジスタのソース又はドレインの一方に接続された第２の配線が設けられていることを特徴とする表示装置。
5. 請求項１または請求項２において、
   前記画素領域には、前記電源線が列方向に複数本設けられ、
   隣接する画素間で前記電源線を共有することを特徴とする表示装置。
6. 請求項１乃至請求項６のいずれか一項に記載の前記表示装置を用いた電子機器。