JP2005304977A - 遊技機 - Google Patents
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Abstract
【解決手段】 2つの遊技部で、それぞれ、特図ゲームを実行する。大当たり乱数を発生する乱数回路は、1つのカウンタ203と、カウンタ203の出力をラッチする第1と第2の乱数値記憶回路205Aと205Bと、第1のラッチタイミング信号S2Aと第2のラッチタイミング信号S2Bとを異なったタイミングで生成するカウントクロック信号生成回路202と、第1の普通可変入賞球装置4Aからの始動入賞信号SSAを第1のラッチタイミング信号信号S2Aに同期させて第1の乱数値記憶回路205Aに出力する第1のラッチ信号出力回路204Aと、第2の普通可変入賞球装置4Bからの始動入賞信号SSBを、第2のラッチタイミング信号信号S2Bに同期させて第2の乱数値記憶回路205Bに出力する第2のラッチ信号出力回路204Bと、を含み、同時に第1と第2のの普通可変入賞球装置4Aと4Bに入賞した場合でも、異なった乱数値をラッチさせる。
【選択図】 図3
Description
また、特許文献2に開示されている乱数回路の構成では、共通のクロックカウント回路の出力値を2つのカウント値記憶回路でラッチするため、複数の始動入賞口への入賞のタイミングによっては、同一の乱数を取得してしまい、大当たりが同期したり、表示が同期したりするおそれがあった。
また、この発明は、複数の可変表示領域用の乱数回路において、乱数の更新タイミングとラッチ(記憶)タイミングとを、互いに異ならせることが可能な乱数回路を備える遊技機を提供することを他の目的とする。
第1の始動条件(例えば、第1の普通可変入賞球装置5Aへの入賞)が成立した後に第1の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する第1の可変表示手段(例えば、第1の可変表示装置4A)と、前記第1の始動条件とは異なる第2の始動条件(例えば、第2の普通可変入賞球装置5Bへの入賞)が成立した後に第2の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する第2の可変表示手段(例えば、第1の可変表示装置4B)とを備え、前記第1の可変表示手段による識別情報の可変表示の表示結果が予め定められた特定の識別情報の組合せとなったとき、または、前記第2の可変表示手段による識別情報の可変表示の表示結果が前記特定の識別情報の組合せとなったときに、遊技者にとって有利な特定遊技状態に制御する遊技機であって、
前記第1の始動条件と前記第2の始動条件の成立にそれぞれ基づいて、乱数を発生する乱数発生手段(例えば、乱数回路104)と、
前記乱数発生手段が発生した乱数値に基づいて前記第1と第2の可変表示手段の可変表示を用いた遊技の進行を制御する遊技制御手段(例えば、CPU101)と、
を備え、
前記乱数発生手段は、
所定周期で数値データを更新して出力する数値データ更新手段(例えば、基準クロック信号生成回路201,カウントクロック信号生成回路202、カウンタ203)と、
第1のラッチ信号(例えば、第1のラッチ信号SLAの立ち上がり)に応答して、前記数値データ更新手段から出力された数値データを乱数値として記憶する第1の乱数値記憶手段(例えば、第1の乱数値記憶回路205A)と、
第2のラッチ信号(例えば、第2のラッチ信号SLBの立ち上がり)に応答して、前記数値データ更新手段から出力された数値データを乱数値として記憶する第2の乱数値記憶手段(例えば、第2の乱数値記憶回路205B)と、
前記第1のラッチ信号の出力タイミングを示す第1のラッチタイミング信号と、前記第2のラッチ信号の出力タイミングを示す第2のラッチタイミング信号と、を生成するラッチタイミング信号生成手段(例えば、カウントクロック信号生成回路202,マスク回路211,4進カウンタ212)と、
前記第1の始動条件が成立したことに基づいて入力される第1の始動信号(例えば、始動信号SSA)を、前記ラッチタイミング信号生成手段により生成された第1のラッチタイミング信号(例えば、信号S2Aの立ち上がり)に同期させて、第1のラッチ信号(例えば、ラッチ信号SLA)として前記第1の乱数値記憶手段に出力する第1のラッチ信号出力手段(例えば、第1のラッチ信号出力回路204A)と、
前記第2の始動条件が成立したことに基づいて入力される第2の始動信号(例えば、始動信号SSA)を、前記ラッチタイミング信号生成手段により生成された第2のラッチタイミング信号(例えば、信号S2Bの立ち上がり)に同期させて、第2のラッチ信号(例えば、ラッチ信号SLB)として前記第2の乱数値記憶手段に出力する第2のラッチ信号出力手段(例えば、第2のラッチ信号出力回路204B)と、を含み、
前記ラッチタイミング信号出力手段は、前記数値データ更新手段が数値データを更新してから次に更新するまでの各期間(例えば、カウンタ203がカウント値を更新してから次に更新するまでの期間)中に、第1のラッチタイミング信号(ラッチクロック信号S2Aの立ち上がり)と第2のラッチタイミング信号(ラッチクロック信号S2Bの立ち上がり)とを、いずれか一方のラッチタイミング信号のみが出力されるように、それぞれ、周期的に出力し、
前記遊技制御手段は、
前記第1の乱数値記憶手段に記憶された乱数値と前記第2の乱数値記憶手段に記憶された乱数値とを、それぞれ、前記第1の乱数値記憶手段と前記第2の乱数値記憶手段から読み出して記憶する記憶手段(例えば、RAM102)と、
前記第1の開始条件が成立したことに基づいて、該第1の開始条件成立の契機となった第1の始動条件の成立により生成されて前記記憶手段に記憶された乱数値が所定の判定値データと合致するか否かを判定することにより、第1可変表示手段での可変表示における表示結果を特定表示結果とするか否かを決定し、前記第2の開始条件が成立したことに基づいて、該第2の開始条件の契機となった第2の始動条件の成立により生成されて前記記憶手段に記憶された乱数値が所定の判定値データと合致するか否かを判定することにより、第2の可変表示手段での可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段(例えば、CPU103がステップS111の処理を実行する部分)と、を含む、
ことを特徴とする遊技機。
前記ラッチタイミング信号生成手段(例えば、図12におけるカウントクロック信号生成回路202)は、前記数値データ更新手段が数値データを更新する周期である所定周期の2倍の周期を有する信号である前記第1のラッチタイミング信号と、前記所定周期の2倍の周期を有し、前記第1のラッチタイミング信号とは位相が180°ずれた信号である前記第2のラッチタイミング信号とを、出力する、ことを特徴とする。
前記ラッチタイミング信号生成手段(例えば、カウントクロック信号生成回路202、マスク回路211,4進カウンタ212)は、前記数値データ更新手段が数値データを更新する周期のn倍(nは自然数)の周期を有する信号である前記第1のラッチタイミング信号と、前記所定周期のm(mはnと異なる自然数)倍の周期を有する信号である前記第2のラッチタイミング信号と、を出力する、ことを特徴とする。
nはmより小さく、
前記ラッチタイミング信号生成手段(例えば、カウントクロック信号生成回路202、マスク回路211,4進カウンタ212)は、前記第2のラッチタイミング信号を、m×所定周期毎に出力し、前記第1のラッチタイミング信号を、第2のラッチタイミング信号を出力するタイミングを除いて、n×所定周期毎に出力する。
前記乱数発生手段の数値データ更新手段は、
所定周期の基準クロック信号を出力する基準クロック信号出力手段(例えば、基準クロック信号生成回路201)と、
前記基準クロック信号に基づき、周期が同一で位相が異なる複数の信号を生成するクロック信号生成手段(例えばカウントクロック信号生成回路202)と、を含み、
前記クロック信号生成手段は、
前記基準クロック信号出力手段から前記基準クロック信号が入力されるクロック端子(例えば、カウントクロック信号生成回路202のクロック入力端子Clk)と、
第1の信号が入力される入力端子(例えば、カウントクロック信号生成回路202の入力端子D)と、
前記第1の信号を前記クロック端子から入力された前記基準クロック信号の前記所定の周期毎に変化するタイミング(例えば、基準クロック信号S0がローレベルからハイレベルへと立ち上がるタイミングT11,T12,T13,T14,T15,T16,T17,…など)に同期させて出力する第1の出力端子(例えば、カウントクロック信号生成回路202の正相出力(Q))と、
前記第1の出力端子から出力される信号の逆相信号を出力する第2の出力端子(例えばカウントクロック信号生成回路202逆相出力Q(バー))と、を含み、
該第2の出力端子を前記入力端子に接続することにより、前記第1の出力端子から出力される第1のクロック信号(例えば、信号S1)と、前記第2の出力端子から出力され、前記第1のクロック信号と周期が同一で位相が異なる第2のクロック信号(例えば、信号S2)と、を生成し、
前記数値データ更新手段は、該クロック信号生成手段により生成された第1又は第2のクロック信号の所定の態様での変化に応答して、数値データを更新する更新手段(例えば、カウンタ203)、を含む。
前記遊技制御手段は、
前記表示結果決定手段が、前記第1の乱数値記憶手段(例えば、第1の乱数値記憶回路205A)から乱数値を読み出す前に、該第1の乱数値記憶手段に第1の出力制御信号(例えば、読出制御信号SRCA)を出力して該第1の乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が前記第1の乱数値記憶手段から乱数値を読み出した後、該第1の乱数値記憶手段への第1の出力制御信号の出力を停止して該第1の乱数値記憶手段を読出不能状態に制御し、前記表示結果決定手段が、前記第2の乱数値記憶手段(例えば、第1の乱数値記憶回路205B)から乱数値を読み出す前に、該第2の乱数値記憶手段に第2の出力制御信号(例えば、読出制御信号SRCB)を出力して該第2の乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が前記第2の乱数値記憶手段から乱数値を読み出した後、該第2の乱数値記憶手段への第2の出力制御信号の出力を停止して該第2の乱数値記憶手段を読出不能状態に制御する読出制御手段(例えばCPU103がステップS122及びS125の処理を実行する部分)を含む、
ことを特徴とする。
前記第1の乱数値記憶手段(例えば、第1の乱数値記憶回路205A)は、前記第1のラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力される第1の出力制御信号に対して受信不能状態に制御する第1の出力制御信号受信制御手段(例えば乱数値記憶回路222AのAND回路303など)を含み、
前記第2の乱数値記憶手段(例えば、第2の乱数値記憶回路205B)は、前記第2のラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力される第2の出力制御信号に対して受信不能状態に制御する第2の出力制御信号受信制御手段(例えば乱数値記憶回路222BのAND回路303など)を含む、
ことを特徴とする。
前記第1の乱数値記憶手段は、前記読出制御手段から第1の出力制御信号が入力されているとき、前記第1のラッチ信号出力手段から出力されるラッチ信号に対して受信不能状態に制御する第1のラッチ信号受信制御手段(例えば乱数値記憶回路222AのAND回路301など)を含み、
前記第2の乱数値記憶手段は、前記読出制御手段から第2の出力制御信号が入力されているとき、前記第2のラッチ信号出力手段から出力されるラッチ信号に対して受信不能状態に制御する第2のラッチ信号受信制御手段(例えば乱数値記憶回路222AのAND回路301など)を含む、
ことを特徴とする。
請求項1の遊技装置によれば、1つの数値データ更新手段を用いて、複数の可変表示手段用の乱数を抽出することができ回路効率が良い。
また、数値データをラッチするタイミングが、第1のと第2の乱数値記憶手段でずれるため、一つの数値データを両方の乱数値記憶手段が共通に記憶するおそれがない。
請求項2乃至4の遊技装置によれば、簡単な構成で、タイミングのずれたラッチタイミング信号を生成することができる。
請求項5の遊技装置によれば、基準クロックに基づいて数値データを更新させることができる。
また、数値データの更新タイミングと数値データのラッチタイミングとを確実に異ならせることができるため、前記乱数値の取得を確実且つ安定的に行うことができる。
主基板11には、第1及び第2普通可変入賞球装置5A、5Bに配置された始動入賞口スイッチや、第1及び第2特別可変入賞球装置6A、6Bに設けられた大入賞口スイッチ、及びその他の入賞口への遊技球の入賞等を検出するためのスイッチなどを含んだ各入賞口スイッチ70からの配線も接続されている。
乱数回路104の具体的構成は、図3を参照して後述する。
図3に示すように、乱数回路104は、基準クロック信号生成回路201と、カウントクロック信号生成回路202と、カウンタ203と、第1のラッチ信号出力回路204Aと、第1の乱数値記憶回路205Aと、第2のラッチ信号出力回路204Bと、第2の乱数値記憶回路205Bと、を備える。
その後、CPU103は、読出制御信号SRCAを出力し、記憶値を読み出し、特図保留メモリにセットし(空きがあれば)、その後読出制御信号SRCAをオフして、読み出し不可状態とする。
その後、CPU103は、読出制御信号SRCBを出力し、記憶値を読み出し、特図保留メモリにセットし(空きがあれば)、その後読出制御信号SRCBをオフして、読み出し不可状態とする。
ステップS10の一般的処理では、遊技制御に関する一般的な処理を実行する。
さらに、ステップS18の賞球処理では、各入賞口スイッチ70から入力された検出信号に基づく賞球数の設定などを行い、所定の払出制御基板に対して払出制御コマンドを出力可能とする。
図8に示す特別図柄プロセス処理において、CPU103は、まず、第1可変表示装置4Aに対応して設けられた第1普通可変入賞球装置5Aに遊技球が入賞したか否かを、例えば第1普通可変入賞球装置5Aに設けられて各入賞口スイッチ70に含まれる始動入賞口スイッチからの検出信号をチェックすることなどによって、判定する(ステップS100)。
また、第1の可変表示装置4Aにおける特図ゲームでの大当たり判定に使用する乱数値と、第2の可変表示装置4Bにおける特図ゲームでの大当たり判定に使用する乱数値と、をラッチするタイミングが異なるように、第1のラッチ信号SLAと第2のラッチ信号SLBの出力タイミングを調整したので、両特図ゲームで、同一の乱数値を取り込んだり、乱数が同期する等の問題が発生せず、適切なランダム性を有して大当たり状態が成立し、遊技の興趣を高めることができる。
例えば、上記実施の形態においては、第1のラッチクロック信号S2Aと第2のラッチクロック信号S2Bとを同一の周期で位相が180°異なる信号としたが、第1と第2のラッチクロック信号S2AとS2Bとの周期やデューティは、カウンタ203がカウント値データを更新してから次に更新するまでの各期間中に、ラッチクロック信号SLA、SLBの立ち上がり(ラッチタイミング信号)が1回のみ発生するならば、任意である。
また、例えば、第1可変表示装置4Aと第2可変表示装置4Bとで実行される特図ゲームについて、何らかの連動性(一方の遊技が他方に影響を与える)を持たせても良い。
この場合には、CPU103から、適宜ラッチ指示信号を第1のラッチ信号出力回路204A又は第2のラッチ信号出力回路204Bに出力し、カウンタ203のカウント値をラッチさせる。
この場合には、CPU103から、適宜ラッチ指示信号を第1のラッチ信号出力回路204A又は第2のラッチ信号出力回路204Bに出力し、カウンタ203のカウント値をラッチさせる。
2 … 遊技盤
3 … 遊技機用枠
4A、4B … 可変表示装置
5A、5B … 普通可変入賞球装置
6A、6B … 特別可変入賞球装置
8L、8R … スピーカ
9 … 遊技効果ランプ
11 … 主基板
12 … 表示制御基板
70 … 各入賞口スイッチ
100 … 遊技制御用マイクロコンピュータ
101、113 … ROM
102、114 … RAM
103、112 … CPU
104 … 乱数回路
105 … I/Oポート
107 … スイッチ回路
110 … 発振回路
111 … リセット回路
115A、115B … VDP
116A、116B … CGROM
117A、117B … VRAM
Claims (8)
- 第1の始動条件が成立した後に第1の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する第1の可変表示手段と、前記第1の始動条件とは異なる第2の始動条件が成立した後に第2の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する第2の可変表示手段とを備え、前記第1の可変表示手段による識別情報の可変表示の表示結果が予め定められた特定の識別情報の組合せとなったとき、または、前記第2の可変表示手段による識別情報の可変表示の表示結果が前記特定の識別情報の組合せとなったときに、遊技者にとって有利な特定遊技状態に制御する遊技機であって、
前記第1の始動条件と前記第2の始動条件の成立にそれぞれ基づいて、乱数を発生する乱数発生手段と、
前記乱数発生手段が発生した乱数値に基づいて前記第1と第2の可変表示手段の可変表示を用いた遊技の進行を制御する遊技制御手段と、
を備え、
前記乱数発生手段は、
所定周期で数値データを更新して出力する数値データ更新手段と、
第1のラッチ信号に応答して、前記数値データ更新手段から出力された数値データを乱数値として記憶する第1の乱数値記憶手段と、
第2のラッチ信号に応答して、前記数値データ更新手段から出力された数値データを乱数値として記憶する第2の乱数値記憶手段と、
前記第1のラッチ信号の出力タイミングを示す第1のラッチタイミング信号と、前記第2のラッチ信号の出力タイミングを示す第2のラッチタイミング信号と、を生成するラッチタイミング信号生成手段と、
前記第1の始動条件が成立したことに基づいて入力される第1の始動信号を、前記ラッチタイミング信号生成手段により生成された第1のラッチタイミング信号に同期させて、第1のラッチ信号として前記第1の乱数値記憶手段に出力する第1のラッチ信号出力手段と、
前記第2の始動条件が成立したことに基づいて入力される第2の始動信号を、前記ラッチタイミング信号生成手段により生成された第2のラッチタイミング信号に同期させて、第2のラッチ信号として前記第2の乱数値記憶手段に出力する第2のラッチ信号出力手段と、を含み、
前記ラッチタイミング信号生成手段は、前記第1のラッチタイミング信号と前記第2のラッチタイミング信号とを、前記数値データ更新手段が数値データを更新してから次に更新するまでの各期間中に、いずれか一方のラッチタイミング信号のみが出力されるように、それぞれ、周期的に出力し、
前記遊技制御手段は、
前記第1の乱数値記憶手段に記憶された乱数値と前記第2の乱数値記憶手段に記憶された乱数値とを、それぞれ、前記第1の乱数値記憶手段と前記第2の乱数値記憶手段から読み出して記憶する記憶手段と、
前記第1の開始条件が成立したことに基づいて、該第1の開始条件成立の契機となった第1の始動条件の成立により生成されて前記記憶手段に記憶された乱数値が所定の判定値データと合致するか否かを判定することにより、第1可変表示手段での可変表示における表示結果を特定表示結果とするか否かを決定し、前記第2の開始条件が成立したことに基づいて、該第2の開始条件の契機となった第2の始動条件の成立により生成されて前記記憶手段に記憶された乱数値が所定の判定値データと合致するか否かを判定することにより、第2の可変表示手段での可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、を含む、
ことを特徴とする遊技機。 - 前記ラッチタイミング信号生成手段は、前記数値データ更新手段が数値データを更新する周期である所定周期の2倍の周期を有する信号である前記第1のラッチタイミング信号と、前記所定周期の2倍の周期を有し、前記第1のラッチタイミング信号とは位相が180°ずれた信号である前記第2のラッチタイミング信号とを、出力する、ことを特徴とする請求項1に記載の遊技機。
- 前記ラッチタイミング信号生成手段は、前記数値データ更新手段が数値データを更新する周期のn倍(nは自然数)の周期を有する信号である前記第1のラッチタイミング信号と、前記所定周期のm(mはnと異なる自然数)倍の周期を有する信号である前記第2のラッチタイミング信号と、を出力する、ことを特徴とする請求項1に記載の遊技機。
- nはmより小さく、
前記ラッチタイミング信号生成手段は、前記第2のラッチタイミング信号を、m×所定周期毎に出力し、前記第1のラッチタイミング信号を、第2のラッチタイミング信号を出力するタイミングを除いて、n×所定周期毎に出力する、ことを特徴とする請求項3に記載の遊技機。 - 前記乱数発生手段の数値データ更新手段は、
所定周期の基準クロック信号を出力する基準クロック信号出力手段と、
前記基準クロック信号に基づき、周期が同一で位相が異なる複数の信号を生成するクロック信号生成手段と、を含み、
前記クロック信号生成手段は、
前記基準クロック信号出力手段から前記基準クロック信号が入力されるクロック端子と、
第1の信号が入力される入力端子と、
前記第1の信号を前記クロック端子から入力された前記基準クロック信号の前記所定の周期毎に変化するタイミングに同期させて出力する第1の出力端子と、
前記第1の出力端子から出力される信号の逆相信号を出力する第2の出力端子と、を含み、
該第2の出力端子を前記入力端子に接続することにより、前記第1の出力端子から出力される第1のクロック信号と、前記第2の出力端子から出力され、前記第1のクロック信号と周期が同一で位相が異なる第2のクロック信号と、を生成し、
前記数値データ更新手段は、該クロック信号生成手段により生成された第1又は第2のクロック信号の所定の態様での変化に応答して、数値データを更新する更新手段、を含む
ことを特徴とする請求項1乃至4のいずれか1項に記載の遊技機。 - 前記遊技制御手段は、
前記表示結果決定手段が、前記第1の乱数値記憶手段から乱数値を読み出す前に、該第1の乱数値記憶手段に第1の出力制御信号を出力して該第1の乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が前記第1の乱数値記憶手段から乱数値を読み出した後、該第1の乱数値記憶手段への第1の出力制御信号の出力を停止して該第1の乱数値記憶手段を読出不能状態に制御し、前記表示結果決定手段が、前記第2の乱数値記憶手段から乱数値を読み出す前に、該第2の乱数値記憶手段に第2の出力制御信号を出力して該第2の乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が前記第2の乱数値記憶手段から乱数値を読み出した後、該第2の乱数値記憶手段への第2の出力制御信号の出力を停止して該第2の乱数値記憶手段を読出不能状態に制御する読出制御手段を含む、
ことを特徴とする請求項1乃至5のいずれか1項に記載の遊技機。 - 前記第1の乱数値記憶手段は、前記第1のラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力される第1の出力制御信号に対して受信不能状態に制御する第1の出力制御信号受信制御手段を含み、前記第2の乱数値記憶手段は、前記第2のラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力される第2の出力制御信号に対して受信不能状態に制御する第2の出力制御信号受信制御手段を含む、
ことを特徴とする請求項6に記載の遊技機。 - 前記第1の乱数値記憶手段は、前記読出制御手段から第1の出力制御信号が入力されているとき、前記第1のラッチ信号出力手段から出力されるラッチ信号に対して受信不能状態に制御する第1のラッチ信号受信制御手段を含み、
前記第2の乱数値記憶手段は、前記読出制御手段から第2の出力制御信号が入力されているとき、前記第2のラッチ信号出力手段から出力されるラッチ信号に対して受信不能状態に制御する第2のラッチ信号受信制御手段を含む、
ことを特徴とする請求項6又は7に記載の遊技機。
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