JP2005294564A - 半導体デバイスおよび半導体デバイスの製造方法 - Google Patents

半導体デバイスおよび半導体デバイスの製造方法 Download PDF

Info

Publication number
JP2005294564A
JP2005294564A JP2004108050A JP2004108050A JP2005294564A JP 2005294564 A JP2005294564 A JP 2005294564A JP 2004108050 A JP2004108050 A JP 2004108050A JP 2004108050 A JP2004108050 A JP 2004108050A JP 2005294564 A JP2005294564 A JP 2005294564A
Authority
JP
Japan
Prior art keywords
film
interface
metal
silicide
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004108050A
Other languages
English (en)
Other versions
JP4261408B2 (ja
Inventor
Tatsuo Shimizu
達雄 清水
Takeshi Yamaguchi
豪 山口
Yukie Nishikawa
幸江 西川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2004108050A priority Critical patent/JP4261408B2/ja
Priority to US11/049,661 priority patent/US7115953B2/en
Priority to CNB2005100524421A priority patent/CN100492663C/zh
Publication of JP2005294564A publication Critical patent/JP2005294564A/ja
Application granted granted Critical
Publication of JP4261408B2 publication Critical patent/JP4261408B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】
Ｓｉ基板上に高誘電体材料を成膜したとき、界面ダングリングボンドが多量に残留し、表面欠陥密度（Ｄｉｔ）の増大・移動度の低下・界面反応性の増大・低誘電率層の発生といった重大な問題が発生している。更に高誘電体をゲート絶縁膜に使うと、バンドオフセットが十分に取れない場合がある。
【解決手段】
Ｓｉを主成分とする半導体基板上に形成した非金属シリサイド薄膜を用いることで、反応性が低く、水素終端よりも安定な構造が得られる。そのため界面荒れが抑えられ、その結果、表面欠陥密度（Ｄｉｔ）の増大・移動度の低下・界面反応性の増大・低誘電率層の発生という問題が抑えられる。
【選択図】 図１

Description

本発明は、半導体デバイス、例えば、金属・絶縁体・半導体（ＭＩＳ）型電界効果トランジスタに係り、半導体基板上に形成された非金属薄膜シリサイドにより、半導体のダングリングボンドを終端させた構造の半導体デバイスおよび半導体デバイスの製造方法に関する。
ＵＬＳＩ（Ultra Large Scale Integration）デバイスの微細化や低消費電力化のために、ゲート絶縁膜の薄膜化が要求されるようになってきている。従来、ＦＥＴ（Field Effect Transistor）のチャンネルに誘起される電荷量を確保するために、ゲート絶縁膜を薄膜化することによって容量を大きくする手法が採られてきた。その結果として、ゲート酸化膜であるＳｉＯ2膜の薄膜化が推し進められ、現在は１０オングストローム（１ｎｍ）を大きく切る厚さにまで到達しようとしている。
ここに至り、ＳｉＯ2膜では、ゲート漏れ電流が大きくなり、待機電力の散逸から消費電力が押さえられないところまで来ている。例えば、膜厚８オングストローム（０．８ｎｍ）のＳｉＯ2膜でもＭＯＳＦＥＴは正常動作するものの、ゲート漏れ電流が１ｋＡ／ｃｍ2にまで達しており、消費電力の面での問題が極めて大きなものとなっている。
消費電力をいかに低下させるかという観点からは、実際の膜厚を厚くすることが有効である。このため、誘電率の高い物質（High-K dielectric）を用いることで、ＳｉＯ2膜よりも厚膜で電荷量を確保しようとする試みが活発に検討されている。誘電率が高く安定な物質として多くの酸化物があり、絶縁膜としての開発が進められている。現在、特に有望視されている物質としては、ＨｆＳｉＯＮなどがあるが、これらの誘電率が高い酸化物をＳｉ基板上に直接成膜すると、成膜の過程や後の高温過程において、界面に低誘電率層が発生してしまう。今後、ＳｉＯ2膜厚に換算（換算膜厚）して０．５ｎｍ以下という要求もあり、低誘電率層の発生は致命的と言える。
また界面に関して、その欠陥密度が非常に重要な意味を持っている。すなわち、界面に欠陥があると、電子や正孔の動きを邪魔することになり、移動度を著しく劣化させることになる。永年用いられてきたＳｉＯ2とＳｉの界面では、界面欠陥が非常に少ない構成にすることが可能である。この場合は、界面欠陥密度Ｄｉｔは１０9ｃｍ-2eＶ-1のオーダーにまで低減可能である。その点から、ＳｉＯ2をベースにしたシリケート物質であれば、界面欠陥をある程度低くすることが可能と考えられ、盛んに開発が行われている。しかし、次の世代になれば、シリケートでは誘電率という意味で十分ではなく、将来のために、誘電率の高い酸化物を絶縁膜として開発していく必要がある。ところがここでまた大きな問題がある。誘電率の高い酸化物をＳｉ基板上に直接成膜した場合、界面には非常に多くの界面欠陥が発生するという問題である。例えば、実際にＳｉ（１１１）面上にＣｅＯ2をエピタキシャル成長させた場合、界面欠陥密度Ｄｉｔは５×１０13ｃｍ-2eＶ-1に達している。そして、集積回路の高速動作に沿う形で考えれば、界面欠陥密度はＳｉＯ2・Ｓｉ界面並かそれ以下（１０9ｃｍ-2eＶ-1のオーダー以下）に抑えることが必須命題である。
これに対して、絶縁性材料をＳｉ基板上にエピタキシャル成長させる方法が提案されている（以下に挙げている多くの文献参照のこと）。低誘電率層発生抑制と界面欠陥密度の極小化という強い要請に鑑みると、これまでに提案されている、これらのエピタキシャル成長絶縁膜では、いずれも、低誘電率層が発生しないことと界面欠陥密度がＳｉＯ2・Ｓｉ界面程度に抑えることとを両立させることは出来なかった。一方、Ｓｉ上にアモルファスの酸化物を成長させる提案も数多くなされているが、やはり、低誘電率層発生抑制と界面欠陥密度の極小化という課題を解決し、両立させている開発はなかった。
更に、高誘電率酸化物をＳｉ上に直接エピタキシャル成長させた場合、電子障壁が十分に取れず、トンネル電流を抑えることが出来ないことが指摘されている（例えば下記の非特許文献５など）。
特開２００２−１００７６６公報 Japanese Journal of Applied Physics 30 pL1415 (1991) (Ishiwara) Japanese Journal of Applied Physics 33 p1472 (1994) (Ishiwara) Journal of Vacuum Science & Technology B18 p2139 (2000) (Motorola) Applied Physics Letter 65 p3182 (1994) (Saeki) Science vol.293 p468 (2001) (McKee) 2002 IEDM Technical Digest p955 (2002) (McKee) Journal of Vacuum Science & Technology B20 p257 (2002) (Norton)
上記非特許文献１、２では、Ｓｉ基板上にＳｉＯ2が残存した形で、ＳｒあるいはＴｉ金属などを厚く成膜している。この時、界面近傍には、低誘電率層が発生しており、ゲート絶縁膜として必要な０．５ｎｍ以下のＳｉＯ2換算膜厚を達成することは厳密には不可能である。
たとえば、Ｔｉ金属を成膜したものでは、界面ではＴｉシリケートが発生している。また、Ｔｉに関しては、更に問題があり、この成膜過程で出来る誘電体（ＴｉＯ2やＳｒＴｉＯ3）の伝導帯のバンドオフセットが非常に低くなるため、もともとゲート絶縁膜には適していなかった。以下でも同様であり、一連の文献はＳｉ上への酸化物のエピタキシャル成長に主眼があり、電界効果トランジスタにおいてとても重要な界面特性やバンドオフセットに関する解決策とはならない。
非特許文献３では、上記非特許文献１、２を拡張した開発であり、初期ＳｉＯ2膜を薄くして、Ｓｒ量を変え、ＳｉＯ2上にＳｒを成膜してＳｒシリケートを作成している。熱処理後は、界面がＳｉＯ2に近い状態にまで低誘電率化してしまう。このように、耐酸化性が非常に低いため、ゲート絶縁膜として必要な０．５ｎｍ以下のＳｉＯ2換算膜厚を達成することは不可能である。
非特許文献４では水素終端を用いてＳｒＯを直接成膜している。成膜中に水素は界面から抜けるが、Ｓｉ界面のダングリングボンドがＳｒＯという極性の無い物質で終端することはほぼ不可能である。そのため、界面欠陥が多量に発生してしまうことになる。一般に、水素終端面を用いた場合、成膜中に終端が壊れてしまい、界面部分は活性になってしまう。フォーミングガスアニ−ル（ＦＧＡ）を行っても、界面が出来た後での回復には限界があり、回復しきれない分だけ、界面の反応性が残ることになる。そのため、後処理温度によっては、界面酸化が進行し、低誘電率層が発生する。また、高誘電体材料をエピタキシャル成長させた場合でも、界面欠陥密度が大きなもの（Ｄｉｔ=５×１０13ｃｍ-2eＶ-1）となってしまい、FGAを行っても、一桁程度の回復しかしない。また、酸素中でアニ−ルを行うと、上記のように界面に低誘電率のシリケートが発生してしまうことが分っている。
非特許文献5、６では、１ＭＬのＳｒＳｉ2を成膜し、その上に余分な金属Ｓｒを更に成膜した後酸素を導入している。ＳｒＳｉ2上に余分なＳｒを導入すると、低温であってもシリサイド膜厚が厚くなってしまい、絶縁性が破壊され、終端構造がとれなくなってしまう。しかも十分に時間やＳｒ量を制御していないため、シリサイド膜厚がランダムに分布することになり、界面はかなり荒れることになる。この荒れた金属的シリサイド上にＳｒＯが成膜された形となっている。通常シリサイドは金属的であり、その上にＳｒＯを作成しても、バンドギャップは開かない。ＳｒＯが酸化物として、ボンドを余分に出さない物質だからである。また、金属的なシリサイドは、ダングリングボンドが余っているために耐酸化性が著しく低下する。また上記のように、ランダムな厚みの金属シリサイドを導入していることを反映して、界面には欠陥が多く、フォーミングガスアニ−ルを行っても、欠陥密度Ｄｉｔは１０11ｃｍ-2eＶ-1のオーダーで残ってしまう。この文献で行われている開発では、主にＳｒＴｉＯ3などをＳｉ上にエピタキシャル成長させるための下地としてＢａＳｉ2やＳｒＳｉ2などのシリサイドを採用している点がポイントである。この場合、下地の格子情報を上部に成長させる酸化物などに引き継ぐことが最も大切なことであるため、界面の少数の欠陥は存在しても構わないことになる。このシリサイド上にＳｒＯ、ＢａＯ、ＳｒＴｉＯ３3、ＢａＴｉＯ3といった酸化物をエピ成長させた場合の界面の欠陥は、成膜時には１０12ｃｍ-2程度である（成膜後のアニ−ルによって一桁の改善はみられる）。この１０12ｃｍ-2という値は、Ｓｉ上エピタキシャル成長時に格子定数を引き継ぐための下地としては、非常に小さな値である。一方、これでＳｉ上にゲート絶縁膜を形成し、電界効果トランジスタを形成する場合には、Ｓｉ／絶縁膜界面の欠陥としては、あまりにも、大きな値である。
非特許文献7には、非特許文献５、６と類似した開発に関して記されている。しかし、初期に作成するＳｉＳｒ2シリサイドに膜厚分布があり、この膜厚分布のため、界面が非常に活性な状態にある。そのため、低温５５０℃、酸素中でのＢａ成膜時にシリケート構造が発生している。非特許文献５、６に比べ、本文献では、シリサイドに大きな膜厚分布があるため、より界面の活性度が高く、耐酸化性が低いことになる。
電界効果トランジスタを作成する目的で、シリケートを含めた高誘電体膜をＳｉ基板上に直接成膜した場合、界面低誘電率層が発生してしまい、ＳｉＯ2換算膜厚にして１ｎｍを大きく切るようなゲート絶縁膜（現在では０．５ｎｍ以下が目標であるが、将来は更に薄くなる可能性もある）を作成するのが困難である。例として、ＺｒＯ2ではＺｒシリケートが、ＳｒＴｉＯ3ではＳｉＯ2が界面に発生する。耐酸化性を向上するための、新たな発明が求められている。また、Ｓｉ基板上に直接成膜が出来、低誘電率層が出来ない場合でも、界面欠陥密度が大きいのでは意味がない。
また、特許文献１には、Ｌａシリサイド等、２モノレイヤ以下の厚さのシリサイドによりＳｉ基板を終端させ、さらにその上に絶縁膜を形成した電界効果トランジスタが開示されている。しかしながら、この特許文献1のシリサイドは金属とされており、反応性が非常に強くなり薄膜化に向かない。これは、Ｌａ等、３価の物質の場合、Ｌａ側のボンドが余り、Ｓｉのダングリングボンドはうまく終端されないことに起因する。一旦、シリケートができると、シリケート自体が低い誘電率である上、シリケートで酸素をブロックすることはできないので基板Ｓｉの酸化がランダムに進行し上部薄膜との界面が荒れたものとなってしまう。これらはゲート絶縁膜としては問題となる。
本発明は、かかる従来の課題の認識に基づいてなされたものであり、その目的は、Ｓｉを主成分とする半導体基板上に形成された非金属シリサイド薄膜により前記半導体基板のＳｉのダングリングボンドが終端されていることを特徴とする半導体デバイスおよび半導体デバイスの製造方法を提供することにある。
本発明は、例えば、Ｓｉ（シリコン）を主成分とする半導体基板上に直接接合してエピタキシャル成長させることによって人為的にバンドギャップを開き、耐酸化性を向上させた薄膜非金属シリサイド層を設け、さらに高誘電体酸化物を用いたゲート絶縁膜が形成された半導体デバイスを提供する。
また、本発明の半導体デバイスの非金属シリサイド薄膜は、例えば、スパッタ、ＣＶＤ、ＡＬＤ、又はＭＢＥのいずれかにより１モノレイヤ形成することを特徴とする半導体デバイスの製造方法を提供する。
本発明は、耐酸化性に著しく優れ、低誘電率層が発生せず、かつ、界面欠陥密度が、極めて小さい半導体デバイスを提供することにある。更に、高抵抗シリサイドを導入して電子障壁を上昇させた半導体デバイスおよびその製造方法を提供する。
本発明の実施の形態を説明する前に、まず、本発明の概要について、以下説明する。
半導体基板上に非金属薄膜シリサイド（この薄膜は、バンドギャップが十分開いた絶縁体である）を介して絶縁体薄膜を成膜すると、絶縁膜・半導体界面のダングリングボンドは、成膜過程・その後の高温過程を通して、非金属薄膜シリサイドにより終端が保たれる。その結果、界面の活性が低下し、耐酸化性が著しく向上する。同時に、界面のダングリングボンドが終端できているため、界面欠陥を一掃することが出来る。これは、Ｓｉ・ＳｉＯ2界面での界面欠陥よりも、より低密度の界面欠陥しか発生しないことを意味しており、ゲート絶縁膜の作成の下地として非常に有効である。
ここで、非金属シリサイド薄膜の形態としては以下の二つが考えられる。
第一は、価数が＋２あるいは＋４である金属MをダイシリサイドMＳｉ2という形で、１ＭＬ（モノレイヤ）成膜されたものである。つまり、Ｓｉ（００１）面の（２×１）構造上に１ＭＬのシリサイドを高温（物質によって６００〜９００℃）で形成すると、非常に安定な再構成構造が実現できる。この時、Ｓｉ（００１）面のダングリングボンドは電子を受け取り終端され、丁度１ＭＬのシリサイドにより、ギャップが開いて最安定化することを今回発見した。ここで、金属は微量ずつ制御しながら成膜する必要があるが、金属量が多くなった場合は、高温で保つことで、再度離脱させることが可能である。何故なら、１ＭＬ着いた構造が非常に安定な構造であるのに対し、余分な金属が付着した構造はエネルギーの上昇をもたらすからである。上記の安定なシリサイドが１ＭＬ出来た上に余分の金属が存在する場合、高温では余分な金属を飛ばすことが可能である。但し、高温すぎれば内部への潜り込みもあり得るので注意が必要である。すなわち適温がある。高温側に条件を緩める方法としては、Ｓｉ基板中にＡｓをドープする方法（チャンネルを作成する際に、ドープしたもの、カウンタードープしたものなどをそのまま使えばよい。）がある。すなわち、ＡｓをドープすることでＳｉ基板中に金属が潜り込むことを防ぐことができるため、より高温にして、余分な金属を飛ばすことが可能となる。このようにして、高温での１ＭＬ絶縁性薄膜ダイシリサイドの自己生成過程を使うと、高精度で１ＭＬのMＳｉ2構造を作成することが容易に出来る（後に示す実施例ではＤｉｔが８×１０8ｃｍ-2eＶ-1まで出来ていることが分るが、この値が限界というわけではない。理論的には、更に高精度化も可能である。）。金属Mは、＋２価のものとしては、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｃｏ、 Ｎｉ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ｚｎから選ばれた少なくとも一つの元素が有効であり、＋４価のものとしては、Ｔｉ、Ｚｒ、Ｈｆ、Ｍｏ、Ｗ、Ｒｕ、Ｏｓ、Iｒから選ばれた少なくとも一つの元素が有効である。
第二は、価数が＋２である金属MをモノシリサイドＭＳｉという形で、１ＭＬ成膜されたものである。
つまり、Ｓｉ（００１）面の（２×１）構造上に１ＭＬのシリサイドを高温で形成すると、非常に安定な再構成構造が実現できる。この時、Ｓｉ（００１）面のダングリングボンドは電子を受け取り終端され、丁度１ＭＬのシリサイドにより、ギャップが開いて最も安定化することを今回初めて見出した。
ここで、金属は微量ずつ制御しながら成膜する必要があるが、金属量が多くなった場合は、中高温（物質によって４００〜７００℃）で保つことで、再度離脱させることが可能である。何故なら、１ＭＬ着いた構造が非常に安定な構造であるのに対し、余分な金属が付着した構造はエネルギーの上昇をもたらすからである。このようにして、高温での過程を使うと、高精度で１ＭＬのＭＳｉ構造を作成することが容易に出来る。金属Ｍは、Ｍｇ、 Ｃａ、Ｓｒ、Ｂａ、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ｚｎから選ばれた少なくとも一つの元素である。
第三は、価数が＋４である金属MをモノシリサイドMＳｉという形で、１ＭＬ成膜されたものである。
つまり、Ｓｉ（００１）面の（１×１）上に１ＭＬのシリサイドを高温で形成すると、非常に安定な再構成構造が実現できる。この時、Ｓｉ（００１）面のダングリングボンドは電子を受け取り終端され、丁度１ＭＬのシリサイドにより、ギャップが開いて最安定化することを今回発見した。ここで、金属は微量ずつ制御しながら成膜する必要があるが、金属量が多くなった場合は、中高温（物質によって４００〜７００℃）で保つことで、再度離脱させることが可能である。何故なら、１ＭＬ着いた構造が非常に安定な構造であるのに対し、余分な金属が付着した構造はエネルギーの上昇をもたらすからである。このようにして、高温での過程を使うと、高精度で１ＭＬのMＳｉ構造を作成することが容易に出来る。金属Ｍは、Ｔｉ、Ｚｒ、Ｈｆ、Ｍｏ、W、Ｒｕ、Os、Ｉｒから選ばれた少なくとも一つの元素が有効である。
また、上記非金属シリサイド上の誘電体膜にランダムにＳｒなどの金属が余分にあると、ギャップ内部に金属的な表面状態（部分的に電子が詰まった状態）が発生して、Ｄｉｔの悪化、界面反応性の増大などが起こる。しかし、上記シリサイド上に、更に安定な極薄膜高抵抗シリサイドを規則正しい再構成構造を持つように成膜すると、ギャップ内状態によるピニング効果を用いて、Ｓｉ基板と絶縁膜の伝導帯側のバンドオフセットを大きくできる。しかも、規則正しく並べることが出来ているので、移動度への影響はほとんどない。
例えば、高誘電率で知られているチタン酸化物などは伝導帯側のバンドオフセットが小さく問題視されているが、上記のピニング効果を用いることで、伝導帯側バンドオフセットを１．０ｅＶ、価電子帯側バンドオフセット１．１ｅＶにすることが可能である。ここで、高抵抗シリサイドとは、上記非金属シリサイド上に、シリサイド極薄膜を形成し、バンドギャップ中に局在状態が加わった状態を意味するものとする。
以上の非金属シリサイド界面構造を用いると、誘電体膜の初期膜として、アルカリ土類酸化物に限る必要はない。文献５ではアルカリ土類酸化物に制限しているが、Ｓｉ基板表面の終端が出来ていないために界面構造が不安定であるからである。例えば、単層ＳｒＳｉ2（７００℃成膜）成膜後、アモルファスＨｆＯ2(１５０℃成膜、その後５００℃ anneal)成膜が可能であり、単層シリサイド単独で（ＳｒＳｉ2／ＳｒOという界面は必要ない）非常に有効である。
ここで絶縁膜と下地の非金属薄膜シリサイドの関係について簡単にまとめておく。金属Ｍが構成要素となる、本発明の非金属薄膜シリサイドに関して考える。本発明による特殊なシリサイド薄膜は、通常のバルクシリサイドに比べて酸化・窒化に対し非常に安定である。そのため、通常であれば金属Ｍが酸化（窒化）されてしまう場合でも酸化（窒化）が進まない。例えば、通常のシリサイドＨｆＳｉ2をＳｉ上に作成した場合を考えてみる。
この上にＴｉO2を成膜した場合、シリサイド部分の酸化が進み、最終的には下地に低誘電率層が発生してしまう。それに対し、非金属シリサイドとしてＨｆＳｉ2を作成した場合には、耐酸化性が非常に高まっている。そのため、上部にＴｉＯ2を成膜しても、下地部分には低誘電率層が発生しない。このように、本発明による非金属薄膜シリサイドにより終端した基板に対し、ゲート絶縁膜として、酸化物（ＳｉO2、Ａｌ2Ｏ3 、Ｙ2O3、Ｌａ2O3、Ｇｄ2O3、Ｃｅ2O3、ＣｅＯ2、Ｔａ2Ｏ5、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、ＬａＡｌＯ3、ＳｒＨｆＯ3、ＳｒＺｒＯ3、ＳｒＴｉＯ3、ＨｆＳｉO、ＨｆＡｌＯ、ＡｌＳｉOなど）、窒化物(Ｓｉ3N4、ＡｌＮ、Ｈｆ3Ｎ4、Ｚｒ3Ｎ4、Ｔｉ3Ｎ4など)、酸窒化物（ＳｉOＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯN、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＡｌＳｉＯＮなど）など様々な物質が使用できる。このように多くの絶縁膜が採用可能になったのは、界面シリサイドが基板表面を極めて良好に終端したためである。
（第１の実施例）
次に、本発明の第１の実施例として、Ｓｉ基板上にアモルファスＨｆＯ2誘電体膜を設けたＭＯＳＦＥＴについて説明する。
図１は、本発明による第１実施例であるＭＯＳＦＥＴのゲート絶縁膜の部分を示す断面図である。すなわち、本実施例のＦＥＴは、シリコン基板１１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上に非金属シリサイド薄膜１２、ゲート絶縁膜１３を介してゲート電極１４が設けられている。ここで、シリサイドは１ＭＬ（Mono Layer）の非金属薄膜ＴｉＳｉ2シリサイドであり、Ｓｉ基板のダングリングボンドを終端している。
これを製造工程に従って説明する。まず、主面が（００１）面のＳｉ基板１１の清浄表面を出現させた。この過程は通常用いられているＨＦ（フッ酸）処理を行い、極薄酸化膜ＳｉO2を室温のオゾン酸化によって作成し、表面の保護を行った。この基板をＭＢＥ装置に搬送し、超高真空において、２５０℃にて最表面の不純物を飛ばして除去し、次いで８８０℃の高温にすることで表面の極薄酸化膜ＳｉO2を飛ばして除去した。この時は、清浄表面が出現して、２×１構造となっていることをＲＨＥＥＤ（Reflection High Energy Electron Diffraction；反射高速電子回折）により確認した。
次に、非金属シリサイド薄膜ＴｉＳｉ2を作成した。K−セル（クヌーセンセル）からＴｉを微量ずつ飛ばし（シャッター開閉）、ＲＨＥＥＤ信号を見ながらコントロールしている。基板温度は７００℃の高温にして、シャッターの開閉に工夫している。Ｔｉの必要量はＴｉＳｉ2が１ＭＬとなるようになる量として計算が可能なので、（１）１０％ずつ９回に分けて飛ばしＲＨＥＥＤ信号強度が安定するまで１０秒ずつ待ち時間を入れ、次いで（２）２％ずつ４回・待ち時間５秒にて成膜させ、最後に（３）０．５％の高精度にて４回・待ち時間５秒にて成膜を行っている。このプロセスは最後の（３）の過程ではＲＨＥＥＤ信号強度の変化が極めて小さくなり最大強度を迎えていることがわかる。更にＴｉ成膜を続けた場合、ＲＨＥＥＤ信号強度が低下に向かうことが確認できる。この低下に向かったＲＨＥＥＤ信号強度も更に高温の８００℃にて待ち時間を１０秒程度おくと、余分のＴｉが飛び１ＭＬのＴｉＳｉ2へと戻ることが確認できている。このようにして、１ＭＬのＴｉＳｉ2が作成できる。ここでは、高温過程を７００℃と８００℃に分けている。初期段階で１００℃程度低温にしているわけは、初期段階で高温すぎると、Ｔｉの表面での動きが大きくなり、Ｔｉの定着率が悪くなるのと同時に、Ｔｉの基板への潜り込みが問題になるからである。そこで１ＭＬまでは７００℃で行い、それ以上の余分なＴｉが仮にあった場合に備えて８００℃に一度温度を上げる過程を導入するのがもっとも良いと考えられる。
この１ＭＬのＴｉＳｉ2を室温にてＳＴＳ（scanning tunneling spectroscopy）観察を行った結果、表面の絶縁性が実現しており、バンドギャップが開いているシリサイド（以下、非金属シリサイドと呼ぶ）であることが確認された。この表面は酸素に対して成膜温度（７００℃）以下できわめて安定であり、界面酸化を避けた形での、酸素中で酸化物成膜が可能である。それに対し、成膜温度（７００℃）以下であっても、絶縁性は余分な金属には弱く、余分なＴｉがあるとその分はシリサイド化が進み、界面は金属へと進んでいく。金属に変わってしまうと、酸素に対しては反応性があり、界面酸化が進むことになる。
たとえば、Ｔｉを０．２ＭＬ作成してその上にアモルファスＨｆＯ2膜の作成を試みたところ、界面にＴｉシリケートとＳｉO2薄膜が出現し、厚い低誘電率層ができてしまった。
作成した１ＭＬのＴｉＳｉ2絶縁膜作成ずみのＳｉ基板をスパッタ装置に搬送する。まず超高真空にして、２５０℃にて表面の不純物を飛ばして除去する。その後、アモルファスＨｆＯ2を化合物モード（ＨｆＯ2やＨｆＯの形にて粒子が飛んでいる状態）で２５０℃の低温にてスパッタ成膜を行った。ＨｆＯ2は４ｎｍの膜厚とした。ここでは酸素分圧をスパッタ成膜初期から高めに設定することが可能であり、そうすることで（化合物モードで成膜している効果もあって）界面に金属状態のＨｆが付着することを完全に防ぐことが可能である。
上記でポイントとなるのは、酸素分圧を成膜初期から高くすることが出来ることと、スパッタの化合物モードを用いたことであるが、この片方だけでも、上記ほどではないにしても特性のよい成膜が可能である。つまり、酸素分圧を初期から高めにして成膜することで、様々な成膜方法が取れることになる。たとえばＭＢＥ法にて成膜初期から酸素を導入して成膜することが可能である。また、ＣＶＤ法でも化合物が付着する形なので、非常によい誘電体膜が作成可能であると考えられる。その様子は次の実施例にて作成している。このような過程は、基板表面が酸素に対し強い構造を作成できたからこそ可能になった過程といえ、この非金属シリサイド薄膜は非常に大きな効果を持っていることがわかる。
次に、電極１４として、ＴｉＮをスパッタ―により成膜した。
このようにして得られたｎ型のＭＩＳＦＥＴに関して調べた。絶縁膜はＳｉＯ2膜厚に換算した膜厚（ＥＯＴ）が６．７オングストロームと小さいゲート絶縁膜であった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、０．１Ａ／ｃｍ2という非常に小さな値が得られた。
比較例として、ＳｉＯ2膜のみの絶縁膜において同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０5Ａ／ｃｍ2であり、１０6倍にも達していることから、リーク特性のよい絶縁膜が作成できていることがわかる。Ｓｉ基板・誘電体界面や誘電体・電極界面に欠陥が発生していない、良好な構造が作成できていることになる。
このとき、Ｓｉ基板と誘電体の間の界面欠陥密度Ｄｉｔを測定すると、およそ９×１０8ｃｍ-2というＳｉ基板上のＳｉO2薄膜界面の最適化した場合の値を凌駕する良好な値であった。このことは、シリサイド構造を作る過程・その上に高誘電体薄膜を作成する過程を絞り込んだ結果得られたものである。その結果、Ｓｉ・ＳｉＯ2界面での電子の移動度以上の高い移動度（５５０ｃｍ2V-1ｓｅｃ-1）が得られており、この界面作成過程が非常に有効であることが確認された。
次に、シリコン基板ではなく、ひずみシリコン基板でも同様の構造が可能であり、ひずみ基板にしたことによる移動度の向上が実現されることがわかった。１ＭＬ絶縁性シリサイドでは、１パーセント程度の基板格子定数の変化は吸収可能であり、全く同様の構造が作成可能であった。もちろん、その上部に誘電体をエピタキシャル成長させる場合、誘電体部分の格子定数と下地基板の格子定数がプラスマイナス１．５％程度を目途に一致している必要はある。アモルファス誘電体薄膜を用いる場合には、誘電体の格子定数に条件はつかない。
そこで１％ひずみシリコン基板の上で上記と同じ構造を作成した。ひずみシリコン基板と誘電体の間の界面欠陥密度Ｄｉｔを測定すると、およそ１×１０9ｃｍ-2という値であり、上記Ｓｉ基板上のアモルファスＨｆＯ２の場合とほぼ一致していた。移動度を測定した結果６５０ｃｍ2V-1ｓｅｃ-1という高い値が得られ、ひずみシリコン基板上での絶縁性シリサイド薄膜の有効性が確認された。
また別の比較例として、Ｓｉ基板を清浄化処理して、水素終端を行ない、その上に上記（ＨｆＯ2のスパッタによる成膜）と同じ条件でＨｆＯ2薄膜を作成した。この時、界面にはＨｆシリケートの低誘電体層が発生しており、ＳｉO2換算膜厚を押し下げてしまうことが確認された。同様に、多くの物質で、成膜段階、或いは高温過程を通る中で界面に低誘電率層が出現してしまうことが報告されている。これに対し、本発明の非金属シリサイド層がある場合には、耐酸化性が著しく向上しており、様々な誘電体膜をその上に成膜可能であることがわかった。
（第２の実施例）
次に、本発明の第２実施例として、Ｓｉ基板上にアモルファスＳｒＨｆＯ3誘電体膜を設けたＭＯＳＦＥＴについて説明する。
図２は、第２実施例であるＭＯＳＦＥＴのゲート絶縁膜の部分を示す断面図である。
すなわち、本実施例のＦＥＴは、シリコン基板２１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上に絶縁性シリサイド薄膜２２、ゲート絶縁膜２３を介してゲート電極２４が設けられている。ここで、シリサイドは１ＭＬ（Mono Layer）の非金属薄膜ＳｒＳｉ2シリサイドであり、Ｓｉ基板のダングリングボンドを終端している。
これを製造工程に従って説明する。まず、主面が（００１）面のＳｉ基板１１の清浄表面を出現させた。この過程は実施例１で説明した通りである。
次に、非金属シリサイド薄膜ＳｒＳｉ2を作成した.ｋ−セル(クヌーセンセル)からＳｒを微量ずつ飛ばし（シャッター開閉）、ＲＨＥＥＤ信号を見ながらコントロールしている。基板温度は６００℃の高温にして、シャッターの開閉に工夫している。Ｓｒの必要量はＳｒＳｉ2が１ＭＬとなるようになる量として計算が可能なので、（１）１０％ずつ９回に分けて飛ばしＲＨＥＥＤ信号強度が安定するまで１０秒ずつ待ち時間を入れ、次いで（２）２％ずつ４回・待ち時間５秒にて成膜し、最後に（３）０．５％の高精度にて４回・待ち時間５秒にて成膜を行っている。このプロセスは最後の（３）の過程ではＲＨＥＥＤ信号強度の変化が極めて小さくなり最大強度を迎えていることがわかる。更にＳｒ成膜を続けた場合、ＲＨＥＥＤ信号強度が低下に向かうことが確認できる。この低下に向かったＲＨＥＥＤ信号強度も更に高温の７００℃にて待ち時間を１０秒程度おくと、余分のＳｒが飛び１ＭＬのＳｒＳｉ2へと戻ることが確認できている。このようにして、１ＭＬのＳｒＳｉ2が作成できる。ここでは、高温過程を６００℃と７００℃に分けている。初期段階で１００℃程度低温にしているわけは、初期段階で高温すぎると、Ｓｒの表面での動きが大きくなり、Ｓｒの定着率が悪くなるのと同時に、Ｓｒの基板への潜り込みが問題になるからである。そこで１ＭＬまでは６００℃で行い、それ以上の余分なＳｒが仮にあった場合に備えて７００℃に一度温度を上げる過程を導入するのがもっとも良いと考えられる。
この点は実施例１でも同じであったが、Ｓｒの場合の方が１００℃ずつ低温であった。シリサイドごとに最適な温度が決定されるが、ほとんどの物質（Ｍｇ、Ｃａ、Ｂａ、Ｃｏ、 Ｎｉ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ｚｎ、Ｍｏ、Ｗ、Ｒｕ、Os, ＩｒはＳｒと同じ過程で実行可能である。一部高温のＴｉと同じ過程が好ましいことがわかった。その一部とはＣｅ、Ｈｆ、Ｚｒである。
この１ＭＬのＳｒＳｉ2を室温にてＳＴＳ（scanning tunneling spectroscopy）観察を行うと、表面の絶縁性が実現しており、バンドギャップが開いているシリサイド(非金属シリサイド)であることが確認された。
この表面は酸素に対して成膜温度（６００℃）以下できわめて安定であり、界面酸化を避けた形での、酸素中で酸化物成膜が可能である。それに対し、成膜温度（６００℃）以下であっても、絶縁性は余分な金属には弱く、余分なＳｒがあるとその分はシリサイド化が進み、界面は金属へと進んでいく。金属に変わってしまうと、酸素に対しては反応性があり、界面酸化が進むことになる。たとえば、Ｓｒを０．２ＭＬ作成してその上にアモルファスＨｆＯ2膜の作成を試みたところ、界面にＳｒシリケートとＳｉO2薄膜が出現し、厚い低誘電率層ができてしまった。
作成した１ＭＬのＳｒＳｉ2絶縁膜作成ずみのＳｉ基板をＣＶＤ装置に搬送する。まず超高真空にして、２５０℃にて表面の不純物を飛ばして除去する。その後、アモルファスＳｒＨｆＯ3を２５０℃の低温にて成膜した。ＳｒＨｆＯ3は４ｎｍの膜厚とした。ここでは酸素分圧を成膜初期から高めに設定することが可能であり、そうすることで界面に金属状態のＨｆやＳｒが付着することを完全に防ぐことが可能である。その後、５５０℃・５分間の酸素中アニールを行った。
このとき、Ｓｉ基板と誘電体の間の界面欠陥密度Ｄｉｔを測定すると、およそ８×１０8ｃｍ-2eＶ-1 という良好な値であった。このことは、シリサイド構造を作る過程・その上に高誘電体薄膜を作成する過程を絞り込んだ結果得られたものである。その結果、高い移動度（５６０ｃｍ2V-1ｓｅｃ-1）が得られており、この界面作成過程が非常に有効であることが確認された。
１％ひずみシリコン基板の上で上記と同じ構造を作成した。ひずみシリコン基板と誘電体の間の界面欠陥密度Ｄｉｔを測定すると、およそ９×１０8ｃｍ-2eＶ-1という値であり、上記Ｓｉ基板上のアモルファスＳｒＨｆＯ3の場合とほぼ一致していた。移動度を測定した結果６７０ｃｍ2V-1ｓｅｃ-1という高い値が得られ、ひずみシリコン基板上での絶縁性シリサイド薄膜の有効性が確認された。
（第三の実施例）
次に、本発明による第３実施例として、Ｓｉ基板上にアモルファスＺｒＯ2誘電体膜を設けたＭＯＳＦＥＴについて説明する。
図３は、本発明による第３の実施例のＭＯＳＦＥＴにおけるゲート絶縁膜の部分を示す断面図である。
すなわち、本実施例のＦＥＴでは、シリコン基板３１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上に非金属シリサイド薄膜３２、ゲート絶縁膜３３を介してゲート電極３４が設けられている。ここで、シリサイドは１ＭＬ（Mono Layer）の非金属の薄膜ＮｉＳｉモノシリサイドであり、Ｓｉ基板のダングリングボンドを終端している。
これを製造工程に従って説明する。まず、主面が（００１）面のＳｉ基板１１の清浄表面を出現させた。この過程は実施例１で説明した通りである。
次に、非金属モノシリサイド薄膜ＮｉＳｉを作成した。K−セル（クヌーセンセル）からＮｉを微量ずつ飛ばし（シャッター開閉）、ＲＨＥＥＤ信号を見ながらコントロールしている。基板温度は４５０℃の高温にして、シャッターの開閉に工夫している。
Ｎｉの必要量はＮｉＳｉが１ＭＬとなるようになる量として計算が可能なので、（１）１０％ずつ９回に分けて飛ばしＲＨＥＥＤ信号強度が安定するまで１０秒ずつ待ち時間を入れ、次いで（２）２％ずつ４回・待ち時間５秒にて成膜し、最後に（３）０．５％の高精度にて４回・待ち時間５秒にて成膜を行っている。このプロセスは最後の（３）の過程ではＲＨＥＥＤ信号強度の変化が極めて小さくなり最大強度を迎えていることがわかる。
更にNi成膜を続けた場合、ＲＨＥＥＤ信号強度が低下に向かうことが確認できる。この低下に向かったＲＨＥＥＤ信号強度も更に高温の５５０℃にて待ち時間を１０秒程度おくと、余分のＮｉが飛び１ＭＬのＮｉＳｉへと戻ることが確認できている。このようにして、１ＭＬのＮｉＳｉが作成できる。ここでは、高温過程を４５０℃と５５０℃に分けている。初期段階で１００℃程度低温にしているわけは、初期段階で高温すぎると、Ｎｉの表面での動きが大きくなり、Ｎｉの定着率が悪くなるのと同時に、Ｎｉの基板への潜り込みが問題になるからである。そこで１ＭＬまでは４５０℃で行い、それ以上の余分なＮｉが仮にあった場合に備えて５５０℃に一度温度を上げる過程を導入するのがもっとも良いと考えられる。この点は実施例１や２でも同じであったが、ＮｉＳｉの場合の方がかなり低温であった。モノシリサイドの生成温度が低いためであり、有効なすべての物質（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ｚｎ）に対して、全く同様の過程で作成可能である。
この１ＭＬのＮｉＳｉを室温にてＳＴＳ（scanning tunneling spectroscopy）観察を行うと、表面の絶縁性が実現しており、バンドギャップが開いているシリサイド(非金属シリサイド)であることが確認された。この表面は酸素に対して成膜温度（４５０℃）以下できわめて安定であり、界面酸化を避けた形での、酸素中で酸化物成膜が可能である。それに対し、成膜温度（４５０℃）以下であっても、絶縁性は余分な金属には弱く、余分なＮｉがあるとその分はシリサイド化が進み、界面は金属へと進んでいく。
金属に変わってしまうと、酸素に対しては反応性があり、界面酸化が進むことになる。たとえば、Ｎｉを０．２ＭＬ作成してその上にアモルファスＨｆＯ2膜の作成を試みたところ、界面にＳｉＯ2薄膜が出現し、厚い低誘電率層ができてしまった。
作成した１ＭＬのＮｉＳｉ絶縁膜作成ずみのＳｉ基板をＣＶＤ装置に搬送する。まず超高真空にして、２５０℃にて表面の不純物を飛ばして除去する。その後、アモルファスＺｒＯ2を２５０℃の低温にて成膜した。ＺｒＯ2は４ｎｍの膜厚とした。ここでは酸素分圧を成膜初期から高めに設定することが可能であり、そうすることで界面に金属状態のＺｒが付着することを完全に防ぐことが可能である。その後５５０℃・５分間の酸素中アニールを行った。このとき、シリサイド膜の安定性が心配であるが、５５０℃・５分の酸素中アニールでは界面に変化は現れることはなかった。
更にここで、１０５０℃の数秒間のアニールを行った場合でも、界面構造そのものが非常に安定であることを反映して、界面低誘電率層が出現することはなかった。
このとき、Ｓｉ基板と誘電体の間の界面欠陥密度Ｄｉｔを測定すると、およそ２×１０9ｃｍ-2eＶ-1という良好な値であった。このことは、シリサイド構造を作る過程・その上に高誘電体薄膜を作成する過程を絞り込んだ結果得られたものである。その結果、高い移動度（５００ｃｍ2V-1ｓｅｃ-1）が得られており、この界面作成過程が非常に有効であることが確認された。
１％ひずみシリコン基板の上で上記と同じ構造を作成した。ひずみシリコン基板と誘電体の間の界面欠陥密度Ｄｉｔを測定すると、およそ４×１０9ｃｍ-2eＶ-1という値であり、上記Ｓｉ基板上のアモルファスＺｒＯ2の場合とほぼ一致していた。移動度を測定した結果６００ｃｍ2V-1ｓｅｃ-1という高い値が得られ、ひずみシリコン基板上での非金属シリサイド薄膜の有効性が確認された。
（第４の実施例）
次に、本発明の第４実施例として、Ｓｉ基板上にエピタキシャルＣａ（Ｚｒ、Ｔｉ）Ｏ3誘電体膜を設けたＭＯＳＦＥＴについて説明する。
図４は、第４実施例によるＭＯＳＦＥＴのゲート絶縁膜の部分を示す断面図である。
すなわち、本実施例のＦＥＴは、シリコン基板４１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上に非金属シリサイド薄膜４２、ゲート絶縁膜４３を介してゲート電極４４が設けられている。ここで、シリサイドは１ＭＬ（Mono Layer）の非金属シリサイド薄膜ＣａＳｉ2シリサイドであり、Ｓｉ基板のダングリングボンドを終端している。
これを製造工程に従って説明する。まず、主面が（００１）面のＳｉ基板４１の清浄表面を出現させた。この過程は実施例１で説明した通りである。
次に、非金属シリサイド薄膜ＣａＳｉ2を作成した。K−セル（クヌーセンセル）からＣａを微量ずつ飛ばし（シャッター開閉）、ＲＨＥＥＤ信号を見ながらコントロールしている。基板温度は６００℃の高温にして、シャッターの開閉に工夫している。Ｃａの必要量はＣａＳｉ2が１ＭＬとなるようになる量として計算が可能なので、（１）１０％ずつ９回に分けて飛ばしＲＨＥＥＤ信号強度が安定するまで１０秒ずつ待ち時間を入れ、次いで（２）２％ずつ４回・待ち時間５秒にて成膜し、最後に（３）０．５％の高精度にて４回・待ち時間５秒にて成膜を行っている。このプロセスは最後の（３）の過程ではＲＨＥＥＤ信号強度の変化が極めて小さくなり最大強度を迎えていることがわかる。更にＣａ成膜を続けた場合、ＲＨＥＥＤ信号強度が低下に向かうことが確認できる。この低下に向かったＲＨＥＥＤ信号強度も更に高温の７００℃にて待ち時間を１０秒程度おくと、余分のＣａが飛び１ＭＬのＣａＳｉ2へと戻ることが確認できている。このようにして、１ＭＬのＣａＳｉ2が作成できる。ここでは、高温過程を６００℃と７００℃に分けている。
初期段階で１００℃程度低温にしているわけは、初期段階で高温すぎると、Ｓｒの表面での動きが大きくなり、Ｃａの定着率が悪くなるのと同時に、Ｃａの基板への潜り込みが問題になるからである。そこで１ＭＬまでは６００℃で行い、それ以上の余分なＣａが仮にあった場合に備えて７００℃に一度温度を上げる過程を導入するのがもっとも良いと考えられる。この点は実施例１でも同じであったが、Ｃａの場合の方が１００℃ずつ低温であった。
この１ＭＬのＣａＳｉ2を室温にてＳＴＳ（scanning tunneling spectroscopy）観察を行うと、表面の絶縁性が実現しており、バンドギャップが開いているシリサイド（非金属シリサイド）であることが確認された。
この表面は酸素に対して成膜温度（６００℃）以下できわめて安定であり、界面酸化を避けた形での、酸素中で酸化物成膜が可能である。それに対し、成膜温度（６００℃）以下であっても、絶縁性は余分な金属には弱く、余分なＣａがあるとその分はシリサイド化が進み、界面は金属へと進んでいく。金属に変わってしまうと、酸素に対しては反応性があり、界面酸化が進むことになる。たとえば、Ｃａを０．２ＭＬ作成してその上にアモルファスＨｆＯ2膜の作成を試みたところ、界面にＣａシリケートとＳｉＯ2薄膜が出現し、厚い低誘電率層ができてしまった。
作成した１ＭＬのＣａＳｉ2絶縁膜作成ずみのＳｉ基板をそのままＭＢＥ装置の中に留め、絶縁膜の作成をした。ＣａO膜をまず１ＭＬだけ成膜した。Ｃａを、オゾンフラックス１．５×１０12分子／秒ｃｍ2 を流した状態で、圧力１０-7パスカル、基板温度は２００℃という低温にて成長させている。次に（Ｚｒ、Ｔｉ）Ｏ2を１ＭＬだけ成膜した。（Ｚｒ、Ｔｉ）固溶金属を、オゾンフラックス１．５×１０12分子／秒ｃｍ2 を流した状態で、圧力１０-7パスカル、基板温度は２００℃という、ＣａOと同条件にて成長させている。あとはこれを繰り返すことで、Ｃａ（Ｚｒ、Ｔｉ）Ｏ3エピタキシャル成長膜を形成した。Ｃａ（Ｚｒ、Ｔｉ）Ｏ3膜は４ｎｍの膜厚とした。ここではオゾンフラックスを成膜初期から流すことが可能であり、そうすることで界面に金属状態のＣａやＺｒ、Ｔｉなどが付着することを完全に防ぐことが可能である。その後５５０℃・５分間の酸素中アニールを行った。Ｃａ（Ｔｉ、Ｚｒ）Ｏ3は格子定数がＳｉとほぼ一致しており、ＳｒＴｉＯ3よりもＳｉ上へのエピタキシャル成長に向いている。また、Ｓｉに対する伝導帯側のバンドオフセットも１ｅＶ以上ある物質なので、ゲート絶縁膜として有効である。
本発明の実施例によらなければ、Ｓｉと絶縁膜の界面に低誘電率膜が出来てしまうため、Ｃａ（Ｔｉ、Ｚｒ）O3をゲート絶縁膜として使用することはなかったが、本発明の実施例によれば、極めて有効である。
（第５の実施例）
次に、本発明による第５実施例として、Ｓｉ基板上にアモルファスＳｒＴｉＯ3誘電体膜を設けたＭＯＳＦＥＴについて説明する。
図５は、第５実施例によるＭＯＳＦＥＴのゲート絶縁膜の部分を示す断面図である。
すなわち、本実施例のＦＥＴは、シリコン基板５１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上に非金属シリサイド薄膜５２、ゲート絶縁膜５３を介してゲート電極５４が設けられている。ここで、シリサイドは１ＭＬ（Mono Layer）の非金属薄膜ＳｒＳｉ2シリサイド上に再構成構造にして４倍の大きさになるようにシリサイド構造を再構成した高抵抗シリサイドであり、Ｓｉ基板のダングリングボンドを終端している。
これを製造工程に従って説明する。まず、主面が（００１）面のＳｉ基板１１の清浄表面を出現させた。この過程は実施例１で説明した通りである。
次に、非金属シリサイド薄膜ＳｒＳｉ2を作成した。この過程は実施例２と全く同様である。その後、基板温度６００℃の高温にて、Ｓｒを０．０６２５ＭＬに相当するだけK−セル（クヌーセンセル）からＳｒを微量ずつ飛ばした。この時、ＲＨＥＥＤ信号を観察していると、一旦信号が消えるが十分に時間が経つと、当初の非金属シリサイド薄膜において示していた再構成構造の４倍の大きさの再構成構造が出現する。
このシリサイド構造を室温にてＳＴＳ（scanning tunneling spectroscopy）観察を行うと、表面は絶縁性を示しているが、バンドギャップ中に局在状態が出現しており、高抵抗の半導体状態になっていることが判明した。この表面は酸素に対して成膜温度（６００℃）以下できわめて安定であり、界面酸化を避けた形での、酸素中で酸化物成膜が可能であった。この高抵抗シリサイドも、これまでの実施例の非金属シリサイドとほぼ同等の耐酸化性があるが、成膜温度（６００℃）以下であっても、高抵抗性は余分な金属には弱く、余分なＳｒがあるとその分はシリサイド化が進み、界面は金属へと進んでいく。金属に変わってしまうと、酸素に対しては反応性があり、界面酸化が進むことになる。たとえば、Ｓｒを０．２ＭＬ作成してその上にアモルファスＨｆＯ2膜の作成を試みたところ、界面にＳｒシリケートとＳｉＯ2薄膜が出現し、厚い低誘電率層ができてしまった。
次に、上記の高抵抗シリサイドＳｒＳｉ2膜作成ずみのＳｉ基板をＣＶＤ装置に搬送した。まず超高真空にして、２５０℃にて表面の不純物を飛ばして除去する。その後、アモルファスＳｒＴｉＯ3を２５０℃の低温にて成膜した。ＳｒＴｉＯ3は２０ｎｍの膜厚とした。ここでは酸素分圧を成膜初期から高めに設定することが可能であり、そうすることで界面に金属状態のＴｉやＳｒが付着することを完全に防ぐことが可能である。その後５５０℃・５分間の酸素中アニールを行った。
このとき、Ｓｉ基板と誘電体の間の界面欠陥密度Ｄｉｔを測定すると、およそ1×１０9ｃｍ-2eＶ-1という良好な値であった。このことは、シリサイド構造を作る過程・その上に高誘電体薄膜を作成する過程を絞り込んだ結果得られたものである。その結果、高い移動度（５４０ｃｍ2V-1ｓｅｃ-1）が得られており、この界面作成過程が非常に有効であることが確認された。高抵抗シリサイド構造では、界面に局在状態が出来るが、上記にあるように、周期性をきちんと保った構造を形成しているため、ランダム性からくる散乱が排除されていることが分る。
次に、電極5４として、ＴｉＮをスパッタにより成膜した。
このようにして得られたｎ型のＭＩＳＦＥＴに関して調べた。絶縁膜はＳｉＯ2膜厚に換算した膜厚（ＥＯＴ）が２．６オングストロームと小さいゲート絶縁膜であった。また、５ＭＶ／ｃｍという大きな電界をかけた時のリーク電流を測定すると、１Ａ／ｃｍ2という非常に小さな値が得られた。通常ＳｒＴｉＯ3では電子障壁が低いため、リーク電流が止まらず、この膜厚では測定不可のである。それにも拘わらず、測定が出来ているのは、ゲート絶縁膜のバンドオフセットが、１．０ｅＶに上昇しているためである。高抵抗シリサイドが持つバンドギャップ中の局在状態によりピニングが起こさせ、バンドオフセットを上昇させることに成功した。
比較例として、ＳｉＯ2膜のみの絶縁膜において同じＥＯＴにおける、５ＭＶ／ｃｍでのリーク電流を外挿により求めると１０8Ａ／ｃｍ2であり、１０8倍にも達していることから、リーク特性のよい絶縁膜が作成できていることがわかる。Ｓｉ基板・誘電体界面や誘電体・電極界面に欠陥が発生していない、良好な構造が作成できていることになる。
（第六の実施例）
次に、本発明による第６実施例として、Ｓｉ基板上にアモルファスＬａＡｌＯ3誘電体膜を設けたＭＯＳＦＥＴについて説明する。
図６は、本発明による第６の実施例のＭＯＳＦＥＴにおけるゲート絶縁膜の部分を示す断面図である。
すなわち、本実施例のＦＥＴでは、シリコン基板６１の表面部分に、ソース領域Ｓ、ドレイン領域Ｄが形成され、これらの間に形成されたチャネル領域の上に非金属シリサイド薄膜６２、ゲート絶縁膜６３を介してゲート電極６４が設けられている。ここで、シリサイドは１ＭＬ（Mono Layer）の非金属の薄膜ＴｉＳｉモノシリサイドであり、Ｓｉ基板のダングリングボンドを終端している。
これを製造工程に従って説明する。まず、主面が（００１）面のＳｉ基板１１の清浄表面を出現させた。この過程は実施例１で説明した通りである。更にＳｉ基板を高温（１０５０℃）にてアニールすることで、清浄化表面の構造を（１×１）構造にした。
次に、非金属モノシリサイド薄膜TｉＳｉを作成した。K−セル（クヌーセンセル）からＴｉを微量ずつ飛ばし（シャッター開閉）、ＲＨＥＥＤ信号を見ながらコントロールしている。基板温度は５５０℃の高温にして、シャッターの開閉に工夫している。
Ｔｉの必要量はTｉＳｉが１ＭＬとなるようになる量として計算が可能なので、（１）１０％ずつ９回に分けて飛ばしＲＨＥＥＤ信号強度が安定するまで１０秒ずつ待ち時間を入れ、次いで（２）２％ずつ４回・待ち時間５秒にて成膜し、最後に（３）０．５％の高精度にて４回・待ち時間５秒にて成膜を行っている。このプロセスは最後の（３）の過程ではＲＨＥＥＤ信号強度の変化が極めて小さくなり最大強度を迎えていることがわかる。
更にＴｉ成膜を続けた場合、ＲＨＥＥＤ信号強度が低下に向かうことが確認できる。この低下に向かったＲＨＥＥＤ信号強度も更に高温の６５０℃にて待ち時間を１０秒程度おくと、余分のTｉが飛び１ＭＬのTｉＳｉへと戻ることが確認できている。このようにして、１ＭＬのTｉＳｉが作成できる。ここでは、高温過程を５５０℃と６５０℃に分けている。初期段階で１００℃程度低温にしているわけは、初期段階で高温すぎると、Tｉの表面での動きが大きくなり、Tiの定着率が悪くなるのと同時に、Tiの基板への潜り込みが問題になるからである。そこで１ＭＬまでは５５０℃で行い、それ以上の余分なTｉが仮にあった場合に備えて６５０℃に一度温度を上げる過程を導入するのがもっとも良いと考えられる。この点は実施例１や２でも同じであったが、TｉＳｉの場合の方がかなり低温であった。モノシリサイドの生成温度が低いためであり、有効なすべての物質（Ｔｉ、Ｚｒ、Ｈｆ、Ｃｅ、Ｍｏ、Ｗ、Ｒｕ、Ｏｓ、Iｒ）に対して、全く同様の過程で作成可能である。
この１ＭＬのTｉＳｉを室温にてＳＴＳ（scanning tunneling spectroscopy）観察を行うと、表面の絶縁性が実現しており、バンドギャップが開いているシリサイド(非金属シリサイド)であることが確認された。この表面は酸素に対して成膜温度（５５０℃）以下できわめて安定であり、界面酸化を避けた形での、酸素中で酸化物成膜が可能である。それに対し、成膜温度（５５０℃）以下であっても、絶縁性は余分な金属には弱く、余分なTｉがあるとその分はシリサイド化が進み、界面は金属へと進んでいく。
金属に変わってしまうと、酸素に対しては反応性があり、界面酸化が進むことになる。たとえば、Tｉを０．２ＭＬ作成してその上にアモルファスＨｆＯ2膜の作成を試みたところ、界面にＳｉＯ2薄膜が出現し、厚い低誘電率層ができてしまった。
作成した１ＭＬのTｉＳｉ絶縁膜作成ずみのＳｉ基板をＣＶＤ装置に搬送する。まず超高真空にして、２５０℃にて表面の不純物を飛ばして除去する。その後、アモルファスＬａＡｌＯ3を２５０℃の低温にて成膜した。ＬａＡｌＯ3は４ｎｍの膜厚とした。ここでは酸素分圧を成膜初期から高めに設定することが可能であり、そうすることで界面に金属状態のＬａやＡｌが付着することを完全に防ぐことが可能である。その後５５０℃・５分間の酸素中アニールを行った。このとき、シリサイド膜の安定性が心配であるが、５５０℃・５分の酸素中アニールでは界面に変化は現れることはなかった。
更にここで、１０５０℃の数秒間のアニールを行った場合でも、界面構造そのものが非常に安定であることを反映して、界面低誘電率層が出現することはなかった。
このとき、Ｓｉ基板と誘電体の間の界面欠陥密度Ｄｉｔを測定すると、およそ１×１０9ｃｍ-2eＶ-1という良好な値であった。このことは、シリサイド構造を作る過程・その上に高誘電体薄膜を作成する過程を絞り込んだ結果得られたものである。その結果、高い移動度（５２０ｃｍ2V-1ｓｅｃ-1）が得られており、この界面作成過程が非常に有効であることが確認された。
１％ひずみシリコン基板の上で上記と同じ構造を作成した。ひずみシリコン基板と誘電体の間の界面欠陥密度Ｄｉｔを測定すると、およそ２×１０9ｃｍ-2eＶ-1という値であり、上記Ｓｉ基板上のアモルファスＬａＡｌＯ3の場合とほぼ一致していた。移動度を測定した結果６３０ｃｍ2V-1ｓｅｃ-1という高い値が得られ、ひずみシリコン基板上での非金属シリサイド薄膜の有効性が確認された。
本発明の半導体デバイスの例として、実施例ではＭＩＳＦＥＴについて説明を行ったが、
本発明は、ＣＭＯＳ等のロジック回路や、ＳＲＡＭ、ＤＲＡＭ、フラッシュ、ＭＲＡＭ、FeＲＡＭ等のメモリ（特に周辺回路）への適用、さらにはこれらを組み合わせて混載したシステムＬＳＩへの応用も考えられる。
以上、本発明の実施例で説明したように、Ｓｉを主成分とする半導体基板上に形成された非金属シリサイド薄膜により、半導体基板のＳｉのダングリングボンドが極めて良好に終端されているので、次のような効果が得られる。
（１）高温過程を通しても、ダンリングボンドの終端が維持される。（２）基板・誘電体界面は耐酸化性に極めて優れ、反応性に乏しい界面になる。（３）基板・誘電体界面の欠陥は殆ど認められず、良好な界面を形成する。従って、この基板上にさらに誘電体薄膜、および電極を形成して電界効果トランジスタ等の半導体デバイスを構成した場合、上述した効果が得られた結果として、デバイスの移動度をＳｉ／ＳｉＯ2界面に比べて飛躍的に向上させることが可能となる。
この非金属シリサイド成膜過程で表面終端が完了しているため、表面は非常に安定で、耐酸化性も向上している。その上には、これまででは特性が十分発揮できなかった様々な高誘電率材料の成膜も可能となる。例えば、通常であれば界面酸化性のために低誘電率層ＳｉＯ2が出来てしまうような高誘電体膜（例えばアモルファスＨｆＯ2, アモルファスＺｒＯ2、アモルファスＳｒＨｆＯ3、エピタキシャルＣａ（Ｚｒ、Ｔｉ）Ｏ3など）を低誘電率層の発生なしで作成することが可能となる。また、ＬＳＩ作成工程での高温過程にも強い界面である。
更に、この非金属シリサイドの上に規則正しくならんだ高抵抗シリサイドを作成することが可能である。この場合、バンドギャップ中に局在状態が発生しているが、金属ではなく、半導体的な振る舞いを示す。金属にまで達してしまうと、次第に耐酸化性が落ちてしまうので使用範囲に制限が大きくなってしまう。それに対し、局在状態を作成した段階までであれば、耐酸化性は非常に高い。この高抵抗シリサイドを用いて、フェルミエネルギーのピニングを起こさせることで、Ｓｉ基板とゲート絶縁膜の間のバンドオフセットを伝導帯側と価電子帯側で同程度になるように制御することが可能になる。例えば、高誘電体でありながら、伝導帯バンドオフセットが殆ど取れないとされているＳｒＴｉＯ3やＴｉＯ2などでも、伝導帯バンドオフセットを１．０ｅＶにまで引き上げることが出来る。また、温度や成膜速度を最適化することで規則正しく並べることが出来るため、界面局在状態によるランダムな散乱は発生せず、キャリアの移動度が低下することはない。
本発明の第１の実施例によるＭＯＳＦＥＴのゲート絶縁膜部分を模式的に示す断面図。 本発明の第２の実施例によるＭＯＳＦＥＴのゲート絶縁膜部分を模式的に示す断面図。 本発明の第３の実施例によるＭＯＳＦＥＴのゲート絶縁膜部分を模式的に示す断面図。 本発明の第４の実施例によるＭＯＳＦＥＴのゲート絶縁膜部分を模式的に示す断面図。 本発明の第５の実施例によるＭＯＳＦＥＴのゲート絶縁膜部分を模式的に示す断面図。 本発明の第６の実施例によるＭＯＳＦＥＴのゲート絶縁膜部分を模式的に示す断面図。
符号の説明
１１、２１、３１、４１、５１、６１・・・Ｓｉ基板
１２・・・非金属ＴｉＳｉ2薄膜
１３・・・ＨｆＯ2膜
１４・・・ＴｉＮゲート電極
２２・・・非金属ＳｒＳｉ2薄膜
２３・・・ＳｒＨｆＯ3高誘電体膜
２４、３４、４４、５４、６４・・・ゲート電極
３２・・・非金属ＮｉＳｉモノシリサイド薄膜
３３・・・ＺｒＯ2高誘電体膜
４２・・・非金属ＣａＳｉ2薄膜
４３・・・Ｃａ（Ｔｉ、Ｚｒ）Ｏ3高誘電体膜
５２・・・非金属ＳｒＳｉ2薄膜
５３・・・ＳｒＴｉＯ3高誘電体膜
６２・・・非金属ＴｉＳｉ薄膜
６３・・・ＬａＡｌＯ3高誘電体膜

Claims (14)

  1. Ｓｉを主成分とする半導体基板上に形成された非金属シリサイド薄膜により前記半導体基板のＳｉのダングリングボンドが終端されていることを特徴とする半導体デバイス。
  2. 前記非金属シリサイド薄膜は、金属（M）対Ｓｉの比が１：２（MＳｉ2）であり、Ｍは２価もしくは４価の金属であることを特徴とする請求項１記載の半導体デバイス。
  3. 前記金属（Ｍ）は、Mg、Ｃａ、Ｓｒ、Ｂａ、Co、Ni、Pd、Pt、Cu、Ag、Zn、 Ｔｉ、Ｚｒ、Ｈｆ、Ｃｅ、Mo、W、Ｒｕ、Ｏｓ、Iｒから選ばれた少なくとも一つの元素であることを特徴とする請求項２記載の半導体デバイス。
  4. 前記半導体デバイスは、前記非金属シリサイド薄膜上に絶縁膜が形成され、さらにその上に電極が形成されたＭＩＳ型電界効果トランジスタであることを特徴とする請求項２記載の半導体デバイス。
  5. 前記非金属シリサイド薄膜上の絶縁膜は、酸化物、窒化物、酸窒化物の何れかであることを特徴とする請求項４記載の半導体デバイス。
  6. 前記非金属シリサイド薄膜は、金属（M）対Ｓｉの比が１：１（ＭＳｉ）であり、Ｍは２価の金属であることを特徴とする請求項１記載の半導体デバイス。
  7. 前記金属（Ｍ）は、Mg、Ｃａ、Ｓｒ、Ｂａ、Co、Ni、Pd、Pt、Cu、Ag、Znから選ばれた少なくとも一つの元素であることを特徴とする請求項６記載の半導体デバイス。
  8. 前記非金属シリサイド薄膜は、金属（M）対Ｓｉの比が１：１（ＭＳｉ）であり、Ｍは４価の金属であることを特徴とする請求項１記載の半導体デバイス。
  9. 前記金属（Ｍ）は、Ｔｉ、Ｚｒ、Ｈｆ、Ｃｅ、Ｍｏ、Ｗ、Ｒｕ、Ｏｓ、Iｒから選ばれた少なくとも一つの元素であることを特徴とする請求項８記載の半導体デバイス。
  10. 前記半導体デバイスは、前記非金属シリサイド薄膜上に絶縁膜が形成され、さらにその上に電極が形成されたＭＩＳ型電界効果トランジスタであることを特徴とする請求項６または請求項８記載の半導体デバイス。
  11. 前記非金属シリサイド薄膜上の絶縁膜は、酸化物、窒化物、酸窒化物の何れかであることを特徴とする請求項１０記載の半導体デバイス。
  12. 前記非金属シリサイドシ薄膜上にさらに高抵抗シリサイド膜が再構成構造を持つように形成されていることを特徴とする請求項１記載の半導体デバイス。
  13. 請求項１記載の半導体デバイスの非金属シリサイド薄膜を、スパッタ、ＣＶＤ、ＡＬＤ、又はＭＢＥのいずれかにより１モノレイヤ形成することを特徴とする半導体デバイスの形成方法。
  14. 前記非金属シリサイド薄膜上にさらに高抵抗シリサイド膜が再構成構造を持つように形成されていることを特徴とする請求項１３に記載の半導体デバイスの形成方法。
JP2004108050A 2004-03-31 2004-03-31 半導体デバイスおよび半導体デバイスの製造方法 Expired - Fee Related JP4261408B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004108050A JP4261408B2 (ja) 2004-03-31 2004-03-31 半導体デバイスおよび半導体デバイスの製造方法
US11/049,661 US7115953B2 (en) 2004-03-31 2005-02-04 Semiconductor device and method of manufacturing semiconductor device
CNB2005100524421A CN100492663C (zh) 2004-03-31 2005-02-28 半导体器件和半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004108050A JP4261408B2 (ja) 2004-03-31 2004-03-31 半導体デバイスおよび半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
JP2005294564A true JP2005294564A (ja) 2005-10-20
JP4261408B2 JP4261408B2 (ja) 2009-04-30

Family

ID=35050091

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004108050A Expired - Fee Related JP4261408B2 (ja) 2004-03-31 2004-03-31 半導体デバイスおよび半導体デバイスの製造方法

Country Status (3)

Country Link
US (1) US7115953B2 (ja)
JP (1) JP4261408B2 (ja)
CN (1) CN100492663C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273531A (ja) * 2006-03-30 2007-10-18 Toshiba Corp 半導体装置およびその製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060289948A1 (en) * 2005-06-22 2006-12-28 International Business Machines Corporation Method to control flatband/threshold voltage in high-k metal gated stacks and structures thereof
US7432139B2 (en) * 2005-06-29 2008-10-07 Amberwave Systems Corp. Methods for forming dielectrics and metal electrodes
US20070001231A1 (en) * 2005-06-29 2007-01-04 Amberwave Systems Corporation Material systems for dielectrics and metal electrodes
CN103632940B (zh) * 2012-08-23 2016-04-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US9496373B2 (en) 2015-04-02 2016-11-15 International Business Machines Corporation Damage-resistant fin structures and FinFET CMOS
CN107835789B (zh) * 2015-06-12 2020-07-31 株式会社丰田自动织机 含有CaSi2的组合物及硅材料的制造方法
CN106328509B (zh) * 2016-08-31 2019-05-03 上海华力微电子有限公司 一种形成mis结构的方法
US20190106805A1 (en) * 2017-10-10 2019-04-11 Wisconsin Alumni Research Foundation Crystallization of amorphous multicomponent ionic compounds

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3940552B2 (ja) 2000-09-25 2007-07-04 株式会社東芝 電界効果トランジスタ及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273531A (ja) * 2006-03-30 2007-10-18 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20050230759A1 (en) 2005-10-20
CN1677691A (zh) 2005-10-05
CN100492663C (zh) 2009-05-27
JP4261408B2 (ja) 2009-04-30
US7115953B2 (en) 2006-10-03

Similar Documents

Publication Publication Date Title
US6821873B2 (en) Anneal sequence for high-κ film property optimization
Wu et al. High-κ dielectrics and advanced channel concepts for Si MOSFET
TWI278918B (en) High K dielectric film and method for making
US6852645B2 (en) High temperature interface layer growth for high-k gate dielectric
US6914312B2 (en) Field effect transistor having a MIS structure and method of fabricating the same
US7205186B2 (en) System and method for suppressing oxide formation
TWI512979B (zh) 含氧阻障層的金屬閘極堆疊的場效電晶體裝置
US20080293259A1 (en) METHOD OF FORMING METAL/HIGH-k GATE STACKS WITH HIGH MOBILITY
US8785272B2 (en) Process to make high-K transistor dielectrics
TW200926293A (en) Lanthanide dielectric with controlled interfaces
US10068984B2 (en) Method of manufacturing high-k dielectric using HfO/Ti/Hfo layers
US7601578B2 (en) Defect control in gate dielectrics
CN106653605B (zh) 半导体结构的形成方法
KR100567712B1 (ko) 반도체 장치 및 이를 제조하기 위한 방법
US20110037131A1 (en) Gate structure for field effect transistor
JP4261408B2 (ja) 半導体デバイスおよび半導体デバイスの製造方法
JP4309320B2 (ja) 半導体装置及びその製造方法
EP2294609B1 (en) Interfacial layer regrowth control in high-k gate structure for field effect transistor
US7820538B2 (en) Method of fabricating a MOS device with non-SiO2 gate dielectric
JP2008243994A (ja) 半導体装置及びその製造方法
JP2008311661A (ja) 半導体素子及びそのゲート形成方法
JP5057957B2 (ja) 半導体装置及びその製造方法
JP4757579B2 (ja) 絶縁ゲート型半導体装置及びその製造方法
JP2007273587A (ja) 絶縁膜および半導体装置
US20160042956A1 (en) Interface layer for gate stack using 03 post treatment

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090203

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090205

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130220

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140220

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees