JP2005276960A

JP2005276960A - 横型ｍｏｓトランジスタ

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Publication number: JP2005276960A
Application number: JP2004085937A
Authority: JP
Inventors: Shinichiro Suga; 真一郎菅; Takumi Kawai; 匠川合
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-03-24
Filing date: 2004-03-24
Publication date: 2005-10-06
Anticipated expiration: 2024-03-24
Also published as: JP4868710B2; US20050212012A1; US7075159B2

Abstract

【課題】ゲート配線構造及びソース・ドレイン層の配置構造を最適化して、電流駆動能力の向上とオン抵抗の低減が可能な横型ＭＯＳトランジスタを提供すること
【解決手段】Ｘ方向に第１ゲート配線１１がＹ方向ピッチＹ１で直線状に配線され、Ｙ方向に第２ゲート配線１２が２本１組でＸ方向ピッチＸ１で蛇行して配線される。第２ゲート配線１２の蛇行はピッチＹ１の略中央部にある屈曲部１４を挟んで形成される。隣接する第１及び第２ゲート配線により、広幅領域と狭幅領域とが連結された瓶状形状の拡散層領域が区画される。広幅領域には拡散層領域と配線層１８とを接続するコンタクト１６が配置され、配線層１８はＸ方向に沿って２列に並走して配線される。１つの拡散層領域は四方に隣接する拡散層領域とは異なる電極領域でありＭＯＳトランジスタが構成される。単位領域当りの電流駆動能力に優れ、オン抵抗も僅少な横型ＭＯＳトランジスタが構成される。
【選択図】図１

Description

本発明は、ＭＯＳトランジスタのレイアウト構造に関するものであり、特に、横型ＭＯＳトランジスタのレイアウト構造に関するものである。

特許文献１に開示されている半導体装置では、横型ＤＳＡ（２重拡散自己整合方式）パワーＭＯＳＦＥＴについて、ソースコンタクト間距離を縮小してオン抵抗の低減を図ることを目的としている。図９に示すようにそのユニットセルは、個々にゲート層２３に囲まれたソースコンタクト２５のうち、隣接する４つのソースコンタクト２５で囲まれる四角形領域内にドレインコンタクト２７が設けられ、その周辺がゲート層２３で囲まれる構造を有している。ドレインコンタクト２７は、四角形領域の対角線に並行な辺を有してソースコンタクト２５と対向して配置され、あるいは対角線上に設けられ、縮小したコンタクト間距離によりオン抵抗の低減を図るものである。

特開平９−１２９８６７号公報（第１図、第３図）

上記特許文献１では、隣接するソースコンタクトで囲まれる四角形領域の対角線方向においてソースコンタクトとドレインコンタクトとの距離が縮小され、オン抵抗が低減するものではある。

しかしながら、四角形領域の各辺を構成するゲート層を挟んでドレインコンタクト同士が対向して配置されることとなる。また、四角形領域を構成するゲート層に沿ってソースコンタクト同士が対向して配置されることとなる。ゲート層を挟んでドレインコンタクト同士およびソースコンタクト同士が対向するＭＯＳトランジスタ構造の領域は、ＭＯＳトランジスタとして動作しない。ＭＯＳトランジスタとして動作しないＭＯＳトランジスタ構造を含むユニットセルでは電流駆動能力、およびオン抵抗が制限されてしまい問題である。

本発明は前記背景技術の課題を解消するためになされたものであり、ゲート層の配線構造およびソース・ドレイン領域の配置構造を最適化することにより、電流駆動能力を向上させると共にオン抵抗の低減を図ることが可能な横型ＭＯＳトランジスタを提供することを目的とする。

前記目的を達成するために、本発明に係る横型ＭＯＳトランジスタは、第１方向と交差する第２方向に第１所定ピッチで配置され、第１方向に配線される第１ゲート配線と、第１ゲート配線と同一の配線層であって、第１方向に２本１組として第２所定ピッチで配置され、第２方向に配線される第２ゲート配線とを備え、第２ゲート配線は、隣接する第１ゲート配線間において屈曲部を備えて、第１所定ピッチごとに蛇行することを特徴とする。

本発明の横型ＭＯＳトランジスタでは、第１方向に配線される第１ゲート配線と、第２方向に配線される第２ゲート配線とは同一の配線層であり、第１方向に第１所定ピッチごとに１つに、第２方向に第２所定ピッチごとに２つに区画されるメッシュ構造を有して構成される。更に、第２ゲート配線は、隣接する第１ゲート配線間に備えられる屈曲部により第１所定ピッチごとに蛇行する。

これにより、第１ゲート配線と第２ゲート配線とが交差して構成されるメッシュ構造によれば、メッシュ構造を構成するゲート配線を挟んで四方にＭＯＳトランジスタが構成されるため、単位面積あたりのゲート幅を大きくすることができるところ、ソース層またはドレイン層といった同極の電極領域は対角方向にしか存在せず、ゲート配線を挟んで同極領域が対向することはない。このため、トランジスタ動作を行わないＭＯＳトランジスタ構造を極小化することができる。また、第２ゲート配線が蛇行しながら第２方向に配線されるため、第２方向における単位長さあたりのゲート幅を拡大することができる。

トランジスタ動作を行わないＭＯＳトランジスタ構造を極小化しながら、単位長さあたり、および単位面積あたりのゲート幅を拡大することができる。単位領域あたりの有効トランジスタ領域を大きくすることができ、単位領域あたりの電流駆動能力に優れ、オン抵抗も僅少な横型ＭＯＳトランジスタを構成することができる。

本発明によれば、横型ＭＯＳトランジスタにおいて、ゲート層の配線構造およびソース層・ドレイン層といった拡散層領域の配置構造を最適化することができ、電流駆動能力を向上とオン抵抗の低減を図ることが可能な横型ＭＯＳトランジスタを提供することが可能となる。

以下、本発明の横型ＭＯＳトランジスタについて具体化した実施形態を図１乃至図８に基づき図面を参照しつつ詳細に説明する。

本実施形態の横型ＭＯＳトランジスタについて、図１にレイアウト構成を示し、図２乃至図４に図１に示すＡＡ乃至ＣＣ位置での断面構造を示す。実施形態の横型ＭＯＳトランジスタは、例えば、スイッチング電源等のパワー制御を行う制御用ＩＣに内蔵されている出力段のトランジスタである。

図２乃至図４に示すように、制御用ＩＣを構成するチップの基台であるＮ型基板２２、または半導体基板状に構成されるＮ型ウェル層２２内の表面部にＰ型拡散層２４Ａ乃至２４Ｅがソース・ドレイン層として形成されＰＭＯＳトランジスタが構成される。

ここで、図２乃至図４では、ＰＭＯＳトランジスタが例示されているがＮＭＯＳトランジスタについても同様に構成することができる。Ｐ型、Ｎ型といった導電型の違いは、図２乃至図４に示す断面縦構造により決定されるものであり、Ｐ型、Ｎ型の導電型の別に関わらず、図１に示すレイアウト構成を適用することができるからである。

図１を参照してレイアウト構成を説明する。図中Ｘ方向には、第１ゲート配線１１がＹ方向ピッチＹ１で配線されている。また、図中Ｙ方向には、第２ゲート配線１２が、２本を１組としてＸ方向ピッチＸ１で配線されている。第１および第２ゲート配線１１、１２は共に、同一配線層で形成されるメッシュ構造を有してＭＯＳトランジスタのゲート電極を構成している。ここで配線層とは、例えば多結晶シリコン層である。第１ゲート配線１１は、屈曲されることなくＸ方向に直線状に配線されているため、第１ゲート配線１１はＸ方向に最短径路で配線されることとなる。第１ゲート配線１１上の配線径路および第１ゲート配線１１から分岐する第２ゲート配線１２に至る配線径路において、ゲート抵抗が低減される。第１および第２ゲート配線１１、１２で囲まれた領域は拡散層領域であり、ソース／ドレイン層といった電極領域を構成している。

第２ゲート配線１２は、第１ゲート配線１１のピッチＹ１の略中央部で、斜め方向に屈曲する屈曲部１４を備えている。隣接する第１ゲート配線１１と第２ゲート配線１２とで挟まれた拡散層領域において、屈曲部１４が第２ゲート配線１２ごとに鏡面対称の関係を有して互いに反対方向に屈曲することにより、第２ゲート配線１２で挟まれるＸ方向の距離は、屈曲部を挟んで広い幅を有する広幅領域と幅が狭まる狭幅領域とが連結された瓶状形状を有することとなる。

このとき、隣接する第２ゲート配線１２が鏡面対称の関係にあるので、広幅領域と狭幅領域とで構成されている瓶状形状の拡散層領域は、Ｙ方向における配置方向が交互に反転してＸ方向に沿って配置されている。また、第２ゲート配線１２は、第１ゲート配線１１と直交して交差するので、拡散層領域は隣接する領域同士でＸ／Ｙの各々の方向に正対して対向する。

瓶状形状の拡散層領域のうち広幅領域には、拡散層領域とメタル層等で構成される配線層１８とを接続するコンタクト１６が配置されている。この場合、拡散層領域の瓶状形状がＸ方向に沿って交互に反転するので、Ｙ方向ピッチＹ１内においてＸ方向に沿って交互に２列の広幅領域が並ぶ。広幅領域に配置されているコンタクト１６も２列に配置されると共に、コンタクト１６を包含して配線される配線層１８もコンタクト１６の２列の配列に沿ってＸ方向に配線される。ピッチＹ１内で配線される２本の配線層１８は、Ｘ方向に配置される拡散層領域と交互に接続され、各々がソース層、ドレイン層を構成する。

Ｙ方向ピッチＹ１ごとにソース層およびドレイン層として配線層１８により取り出された配線は、上位コンタクト２０を介して上位配線層２８（図２乃至図４、参照）に接続される。上位配線層２８は、例えばメタル層で構成されており、この場合、上位コンタクト２０は、いわゆるビアコンタクトである。図１のＭＯＳトランジスタが大電流をスイッチング制御する場合、ソース層およびドレイン層からの電流径路における配線抵抗は極力低減されることが好ましい。このため、上位配線層２８は、ＭＯＳトランジスタ構造の上層において広い配線幅を有して構成される。更には２次元の広がりを有する平板状に構成される場合も考えられる。

配線層１８と上位配線層２８とを接続する上位コンタクト２０は、ゲート配線１１、１２の上層にあるため、ゲート配線１１、１２の直上に配置されることも可能である。図１では、拡散層領域における狭幅領域に上位コンタクト２０が配置されている。配置頻度については、配線層１８と上位配線層２８との接続抵抗を考慮して決定すればよい。

１つの拡散層領域と、その四辺であるＸ／Ｙ方向に隣接する各々２つずつの拡散層領域とは、異なる電極領域を構成しており、１つの拡散層領域を区画する四辺のゲート配線１１、１２を挟んでソース／ドレイン層が形成されＭＯＳトランジスタが構成される。

第１および第２ゲート配線１１、１２によりメッシュ構造のゲート配線形状を有しており、メッシュ構造の四方にＭＯＳトランジスタが構成されるため、ＭＯＳトランジスタのレイアウトにおける単位面積あたりのゲート幅を大きくすることができ、更に第２ゲート配線１２がＹ方向に蛇行するので、Ｙ方向における単位長さあたりのゲート幅を拡大することができる。

また、Ｘ／Ｙ方向ではソース層とドレイン層との異った電極の拡散層領域が対向するところ、Ｘ／Ｙ方向の各々について拡散層領域は正対するので、ソース層同士またはドレイン層同士といった同極の拡散層領域が対向するのは対角方向においてのみとなる。対角方向に対向する拡散層領域に挟まれるゲート配線１１、１２の交差領域はトランジスタ動作に寄与することのない非活性領域となるが、第１ゲート配線１１および第２ゲート配線１２が直交することにより、この非活性領域を必要最小限の面積とすることができる。

非活性領域を必要最小限としながら有効なゲート幅の拡大を図ることができ、単位領域あたりで有効にトランジスタ動作を行うＭＯＳトランジスタ構造を大きくすることができ、単位領域あたりの電流駆動能力に優れ、オン抵抗も僅少な横型ＭＯＳトランジスタを構成することができる。

図２乃至図４は、図１に示すＡＡ乃至ＣＣ断面である。ＡＡ断面（図２）は、狭幅領域の断面図である。狭幅領域にあるＰ型拡散層領域２４Ｂを共通の拡散層領域として、Ｘ方向両端部にゲート配線１２が備えられ、隣接するＰ型拡散層領域２４Ａ、２４Ｃと共にＭＯＳトランジスタを構成する。ゲート配線１２に挟まれたＰ型拡散層領域２４Ｂは、狭幅領域では配線層１８との接続のためのコンタクト１６を配置する幅はなく、コンタクト１６に代えて上位コンタクト２０が配置され、配線層１８が上位配線層２８と接続されている。尚、図２中、２６、２７は層間絶縁膜である。

ＢＢ断面（図３）は、広幅領域の断面図である。広幅領域にあるＰ型拡散層領域２４Ｂを共通の拡散層領域として、Ｘ方向両端部にゲート配線１２が備えられ、隣接するＰ型拡散層領域２４Ａ、２４Ｃと共にＭＯＳトランジスタを構成する。ゲート配線１２に挟まれたＰ型拡散層領域２４Ｂは十分な幅を有しており、コンタクト１６が配置されＰ型拡散層２４Ｂと配線層１８とが接続されている。尚、図３中、２６、２７は層間絶縁膜である。

ＣＣ断面（図４）は、瓶状形状の拡散層領域の断面図である。Ｐ型拡散層領域２４Ｂは、略中央部を挟んで狭幅領域（図４（１））と広幅領域（図４（２））とに２分され、狭幅領域には上位コンタクト２０が、広幅領域にはコンタクト１６が、各々配置されている。尚、図４中、２６、２７は層間絶縁膜である。

次に、実施形態のレイアウトパターンについて、単位面積あたりのゲート幅ηおよびオン抵抗ＲＯＮを、図５乃至図７に示す比較パターン（１）ないし（３）との間で比較する。比較にあたっては、図５の比較パターン（１）を基準パターンとし、比較パターン（１）についての単位面積あたりのゲート幅ηおよびオン抵抗ＲＯＮに対して規格化する。

基準パターンとなる図５の比較パターン（１）は、Ｘ方向に直線状に配線されるゲート配線１１ＡがＹ方向に一定のピッチで配置される、いわゆるストライプパターンである。ＭＯＳトランジスタを構成する際の最も基本的なレイアウトである。単位ユニットＵ１は、ゲート配線１１Ａを含み、Ｙ方向に１ピッチ幅であってＸ方向にコンタクト１６および上位コンタクト２０を一つずつ含む領域である。コンタクト１６、２０はＸ方向に一定のピッチで配置されている。単位ユニットＵ１におけるゲート幅ＵＧ１は、Ｘ方向におけるコンタクト配置の２ピッチ分の長さである。

図６の比較パターン（２）では、比較パターン（１）（図５）のゲート配線１１Ａを蛇行させてゲート配線１１Ｂが配線されている。ゲート配線を蛇行させることによりゲート幅の拡大を図った構成である。単位ユニットＵ２は、Ｘ方向にはゲート配線１１Ｂの蛇行の起点を境界とする蛇行の１ピッチを含み、Ｙ方向にゲート配線１１Ｂの配置の１ピッチを含む領域である。単位ユニットＵ２におけるゲート幅ＵＧ２は、蛇行するゲート配線１１Ｂの１ピッチ長となる。

図７の比較パターン（３）では、ゲート配線は、Ｙ方向に一定のピッチでＸ方向に直線状に配線されるゲート配線１１Ｃと、Ｘ方向に一定のピッチでＹ方向に直線状に配線されるゲート配線１２Ｃとで格子状に構成される、いわゆるメッシュパターンである。格子状にゲート配線を構成することによりゲート幅の拡大を図った構成である。単位ユニットＵ３は、ゲート配線１１Ｃ、１２Ｃを中央部に含み、Ｘ方向およびＹ方向の各々のゲート配線ピッチの中央部で区画された領域である。単位ユニットＵ３におけるゲート幅ＵＧ３は、Ｘ方向における１ピッチ長からゲート配線１１Ｃ、１２Ｃの交差領域長を減じた長さＵＧ３１と、Ｙ方向における１ピッチ長から交差領域長を減じた長さＵＧ３２との和であり、ＵＧ３＝ＵＧ３１＋ＵＧ３２を有している。

図８には、実施形態のレイアウトパターンについての基本ユニットＵ０を示す。単位ユニットＵ０は、各々１本のゲート配線１１、１２を含んで、Ｘ方向において隣接ゲート配線間の中央部で、およびＹ方向において屈曲部１４の中央部で区画された領域である。単位ユニットＵ０におけるゲート幅ＵＧ０は、Ｘ方向における１ピッチ長からゲート配線１１、１２の交差領域長を減じた長さＵＧ０１と、Ｙ方向における１ピッチ長から交差領域長を減じた長さＵＧ０２との和であり、ＵＧ０＝ＵＧ０１＋ＵＧ０２を有している。

実施形態のレイアウトパターン（図１）と比較パターン（１）乃至（３）との、単位面積あたりのゲート幅ηｘ（ｘ＝０乃至３）およびオン抵抗ＲＯＮｘ（ｘ＝０乃至３）の比較結果を表１に示す。ここで、単位面積あたりのゲート幅
ηｘとは、単位ユニットＵｘ（ｘ＝０乃至３）の面積Ｓｘ（ｘ＝０乃至３）、単位ユニットあたりのゲート幅ＵＧｘ（ｘ＝０乃至３）により、ηｘ＝ＵＧｘ／Ｓｘで算出される値である。表１においては、比較パターン（１）を基本パタ
ーンとし単位面積あたりのゲート幅η１およびオン抵抗ＲＯＮ１に対する比を示す。

実施形態では、η比が、比較パターン（１）のストライプ形状に比して１．５倍以上となり、比較パターン（３）のメッシュ形状より大きくなっており、単位面積あたりのゲート幅を、他のパターンに比して大きく確保することができる。また、ＲＯＮ比が、比較パターン（１）のストライプ形状に比して２０％低減され、比較パターン（３）のメッシュ形状より小さくなっており、オン抵抗を、他のパターンに比して低減することができる。

ここで、Ｘ方向およびＹ方向は、第１方向および第２方向の一例であり、第１および第２方向が直交する場合にあたる。この場合、第１所定ピッチはピッチＹ１であり、第２所定ピッチはピッチＸ１である。

以上詳細に説明したとおり、本実施形態に係る横型ＭＯＳトランジスタによれば、Ｘ方向に第２ゲート配線１２がピッチＸ１で配線される際、配線間の拡散層領域は、狭幅領域と広幅領域とで交互に繰り返されて面積効率よく配置される。また、Ｙ方向においては、第１ゲート配線１１を挟んで対向する拡散層領域は、対向辺が同一幅であって対向位置がずれることなく全対向辺に渡って正対して配置される。対向する拡散層領域に隣接する拡散層領域は異った電極として構成されるところ、対向辺がずれて同極の拡散層領域が対向することはない。トランジスタ動作しないＭＯＳトランジスタ構造が形成されてしまうことはなく、効率よくトランジスタ動作をさせることができる。

また、ピッチＹ１内で２列に配置される広幅領域は、各々異なる電極の拡散層領域であり、ソース層およびドレイン層が構成されている。ソース層およびドレイン層との間でバイアス径路を形成する配線層は、Ｘ方向に沿って直線状に配線され効率的なレイアウトを構成することができる。

また、第１ゲート配線１１が直線状に配線されるため、第１ゲート配線１１をＸ方向に最短径路で配線することができる。第１ゲート配線１１の配線径路において、および第１ゲート配線１１からＹ方向に分岐する第２ゲート配線１２に至る配線径路において、ゲート抵抗を低減することができる。

また、第１ゲート配線１１と第２ゲート配線１２とが直交するので、ゲート配線の交差領域を必要最小限の面積とすることができる。対角位置関係にある同極の拡散層領域により構成されるトランジスタ動作に寄与しない構造部分を、必要最小限の面積とすることができる。

第１ゲート配線１１と第２ゲート配線１２とにより構成されるメッシュ構造の四方にＭＯＳトランジスタが構成され単位面積あたりのゲート幅を大きくすることができる。このとき、同極電極の領域は対角方向にしか存在せずその間に挟まれるゲート配線は必要最小限の面積であるので、トランジスタ動作を行わないＭＯＳトランジスタ構造を極小化することができる。また、第２ゲート配線１２が蛇行しながらＹ方向に配線されるため、Ｙ方向における単位長さあたりのゲート幅を拡大することができる。

トランジスタ動作を行わないＭＯＳトランジスタ構造を極小化しながら、単位領域あたりのゲート幅を拡大することができる。単位領域あたりで有効にトランジスタ動作を行うＭＯＳトランジスタ構造を大きくすることができ、単位領域あたりの電流駆動能力に優れ、オン抵抗も僅少な横型ＭＯＳトランジスタを構成することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、図２乃至図４においてＰＭＯＳトランジスタを例に説明したが、本発明はこれに限定されるものではなく、ＮＭＯＳトランジスタにも同様に適用できることは言うまでもない。
また、本実施形態では、配線層１８と上位配線層２８とを接続する上位コンタクト２０は、ピッチＹ１ごとに拡散層領域における狭幅領域に配置される場合を示したが、コンタクト抵抗等に応じて、更に疎に上位コンタクト２０を配置すればよい場合もあり、逆に更に密に配置することも可能である。

ここで、本発明の技術思想により、従来技術における課題を解決するための手段を以下に列記する。
（付記１）第１方向と交差する第２方向に第１所定ピッチで配置され、前記第１方向に配線される第１ゲート配線と、
前記第１ゲート配線と同一の配線層であって、前記第１方向に２本１組として第２所定ピッチで配置され、前記第２方向に配線される第２ゲート配線とを備え、
前記第２ゲート配線は、隣接する前記第１ゲート配線間において屈曲部を備えて、前記第１所定ピッチごとに蛇行することを特徴とする横型ＭＯＳトランジスタ。
（付記２）前記第２ゲート配線は、隣接する配線間で鏡面対称の関係を有して蛇行し、
前記屈曲部は、隣接する前記第１ゲート配線間において前記第２方向の略中央部にあることを特徴とする付記１に記載の横型ＭＯＳトランジスタ。
（付記３）隣接する前記第１ゲート配線および隣接する前記第２ゲート配線により取り囲まれる拡散層領域は、
前記第１方向においては、前記屈曲部を挟んで、前記第２方向に１対の狭幅領域および広幅領域が交互に反転して配置され、
前記第２方向においては、前記狭幅領域または前記広幅領域が対向して配置されることを特徴とする付記２に記載の横型ＭＯＳトランジスタ。
（付記４）前記広幅領域には、前記拡散層領域と配線層とを接続するコンタクトを備えることを特徴とする付記３に記載の横型ＭＯＳトランジスタ。
（付記５）前記コンタクトは、隣接する前記第１ゲート配線間で、前記第１方向に２列に配列され、
前記配線層は、前記コンタクトを包含して前記第１ゲート配線に沿って配線されることを特徴とする付記４に記載の横型ＭＯＳトランジスタ。
（付記６）前記第１ゲート配線は、直線状に配線されてなることを特徴とする付記１に記載の横型ＭＯＳトランジスタ。
（付記７）前記第１ゲート配線と前記第２ゲート配線とは直交することを特徴とする付記１に記載の横型ＭＯＳトランジスタ。
（付記８）前記第１ゲート配線に沿って配線される２列の前記配線層は、該横型ＭＯＳトランジスタにおいて、各々異なる端子に接続されてなることを特徴とする付記５に記載の横型ＭＯＳトランジスタ。
（付記９）前記２列の配線層に接続されてなる拡散層領域は、該横型ＭＯＳトランジスタにおけるドレイン層およびソース層であることを特徴とする付記８に記載の横型ＭＯＳトランジスタ。
（付記１０）前記第１ゲート配線に沿って配線される２列の前記配線層は、該横型ＭＯＳトランジスタにおいて、各々異なる端子に接続されてなり、
前記狭幅領域には、前記各配線層と前記各配線層の各々に共通な２組の上位配線層とを接続する２種類の上位コンタクトを備えることを特徴とする付記５に記載の横型ＭＯＳトランジスタ。
（付記１１）前記２種類の上位コンタクトは、前記２列の配線層のうち互いに一つ置きの配線層を、各々異なる２組の上位配線層に接続してなることを特徴とする付記１０に記載の横型ＭＯＳトランジスタ。
（付記１２）前記２組の上位配線層は、前記配線層に交差して配線されてなることを特徴とする付記１０に記載の横型ＭＯＳトランジスタ。
（付記１３）前記２組の上位配線層は、前記第２方向に伸長して配線されてなることを特徴とする付記１２に記載の横型ＭＯＳトランジスタ。
（付記１４）前記２組の上位配線層は、前記配線層に交差して平板状に配置されてなることを特徴とする付記１０に記載の横型ＭＯＳトランジスタ。
（付記１５）該横型ＭＯＳトランジスタは、パワートランジスタを構成することを特徴とする付記１に記載の横型ＭＯＳトランジスタ。
（付記１６）該横型ＭＯＳトランジスタがパワー制御用の半導体集積回路装置に内蔵されてなることを特徴とする付記１５に記載の横型ＭＯＳトランジスタ。
（付記１７）前記パワー制御は、スイッチング電源の制御を含むことを特徴とする付記１６に記載の横型ＭＯＳトランジスタ。

実施形態の横型ＭＯＳトランジスタの部分平面図である。図１のＡＡ断面図である。図１のＢＢ断面図である。図１のＣＣ断面図である。比較パターン（１）の部分平面図である。比較パターン（２）の部分平面図である。比較パターン（３）の部分平面図である。実施形態における比較パターンの部分平面図である。背景技術の横型ＭＯＳトランジスタの部分平面図である。

符号の説明

１１第１ゲート配線
１１Ａ、１１Ｂ、１１Ｃ、１２Ｃゲート配線
１２第２ゲート配線
１４屈曲部
１６コンタクト
１８配線層
２０上位コンタクト
２２Ｎ型基板またはＮ型ウェル層
２４Ａ乃至２４ＥＰ型拡散層
２８上位配線層
Ｕ０、Ｕ１、Ｕ２、Ｕ３単位ユニット
ＵＧ０、ＵＧ１、ＵＧ２、ＵＧ３単位ユニットＵ１におけるゲート幅
Ｘ１Ｘ方向ピッチ
Ｙ１Ｙ方向ピッチ
ＲＯＮｘ（ｘ＝０乃至３）オン抵抗
ηｘ（ｘ＝０乃至３）単位面積あたりのゲート幅

Claims

第１方向と交差する第２方向に第１所定ピッチで配置され、前記第１方向に配線される第１ゲート配線と、
前記第１ゲート配線と同一の配線層であって、前記第１方向に２本１組として第２所定ピッチで配置され、前記第２方向に配線される第２ゲート配線とを備え、
前記第２ゲート配線は、隣接する前記第１ゲート配線間において屈曲部を備えて、前記第１所定ピッチごとに蛇行することを特徴とする横型ＭＯＳトランジスタ。
前記第２ゲート配線は、隣接する配線間で鏡面対称の関係を有して蛇行し、
前記屈曲部は、隣接する前記第１ゲート配線間において前記第２方向の略中央部にあることを特徴とする請求項１に記載の横型ＭＯＳトランジスタ。
隣接する前記第１ゲート配線および隣接する前記第２ゲート配線により取り囲まれる拡散層領域は、
前記第１方向においては、前記屈曲部を挟んで、前記第２方向に１対の狭幅領域および広幅領域が交互に反転して配置され、
前記第２方向においては、前記狭幅領域または前記広幅領域が対向して配置されることを特徴とする請求項２に記載の横型ＭＯＳトランジスタ。
前記広幅領域には、前記拡散層領域と配線層とを接続するコンタクトを備えることを特徴とする請求項３に記載の横型ＭＯＳトランジスタ。
前記コンタクトは、隣接する前記第１ゲート配線間で、前記第１方向に２列に配列され、
前記配線層は、前記コンタクトを包含して前記第１ゲート配線に沿って配線されることを特徴とする請求項４に記載の横型ＭＯＳトランジスタ。
前記第１ゲート配線は、直線状に配線されてなることを特徴とする請求項１に記載の横型ＭＯＳトランジスタ。
前記第１ゲート配線と前記第２ゲート配線とは直交することを特徴とする請求項１に記載の横型ＭＯＳトランジスタ。