JP2005258485A

JP2005258485A - メモリデバイス制御方法および装置

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Publication number: JP2005258485A
Application number: JP2004064918A
Authority: JP
Inventors: Hideki Kamegawa; 秀樹亀川
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-03-09
Filing date: 2004-03-09
Publication date: 2005-09-22
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Abstract

【課題】CPUが管理するROM空間およびRAM空間にそれぞれ充当される物理RAMの容量を容易に変更することができるメモリデバイス制御装置を提供。
【解決手段】アドレスデコーダ10では、アドレス信号20をデコードしてアクセス信号22とアクセス信号24を生成する。OR回路12では、アクセス信号22とアクセス信号24の論理和を演算してチップイネーブル信号26を生成する。アドレス発生回路14では、アドレス信号20に基づいてRAM18を先頭アドレスから降順にアクセスするアドレス信号28を生成する。アドレス反転回路16では、アクセス信号24が論理”1”のときアドレス信号28の各ビットを反転して出力し、アクセス信号24が論理”0”のときそのまま出力する。RAM18では、チップイネーブル信号26が論理”1”のとき、アドレス反転回路16から供給されるアドレス信号30に従って読み出しまたは書き込みを行う。
【選択図】図１

Description

本発明は、外部から供給されるアドレス信号に基づいてメモリデバイスに供給するアドレス信号を生成するメモリデバイス制御方法および装置に関するものである。

マイクロコンピュータ上で動作するソフトウエアは、通常、マイクロコンピュータ内部のリソースであるROM（Read Only Memory）およびRAM（Random Access Memory）を使用する。ROMはプログラムを格納する目的に供され、RAMはプログラムで生成されるデータを保持する目的に供される。EVAチップ（評価用チップ）では、プログラムデバッグの容易性の観点から、ROMとして供されるアドレス空間およびRAMとして供されるアドレス空間に対して物理的にはRAMとして動作するデバイスを充当することが一般的である。

図６は、EVAチップの構成例を示すブロック図であり、RAMおよびROMと中央処理装置（CPU）との関係について記述したものである。図６において、CPU60には、RAM62、ROM64および、例えば、割り込み制御、DAM転送制御などを実行する周辺デバイス66がバス68を介して接続され、さらにデバッガ70が直接接続されている。デバッガ70は、JTAG（Joint Test Action Group）の規格に基づいて供される場合が多く、ICE（In-circuit Emulator）デバッガなどを使用してCPU60を直接制御し、バス68に対してアクセスを発生させることが可能である。なお、RAM62およびROM64にはそれぞれ、物理的にはRAMとして動作するデバイスが充当される。

図７は、図６で示したEVAチップの構成のうち、RAM62およびROM64の部分についてやや詳細に記述した図である。図７において、アドレスデコーダ80は、CPU60からバス68へ出力されるアドレス信号84を入力してデコードし、ROM64へのアクセスを指し示すアクセス信号86と、RAM62へのアクセスを指し示すアクセス信号88とを生成する。アドレス発生回路82は、アドレス信号84を入力とし、RAM62およびROM64へ供給するアドレス信号90を生成する。

RAM62は、アクセス信号88をアクセスイネーブルとして受け取り、アドレス発生回路82から供給されるアドレス信号90に従ってデータ等の書き込みや読み出しを行い、ROM64は、アクセス信号86をアクセスイネーブルとして受け取り、アドレス発生回路82から供給されるアドレス信号90に従ってプログラム等の書き込みや読み出しを行う。RAM62およびROM64は、先に述べたように共に物理的にはRAMとして動作するデバイスであるが、RAM62はRAMとして使用され、ROM64はROMとして使用される。

図８〜図10は、図６のCPU60により管理されるアドレス空間について、ROM空間とRAM空間の部分を抜粋して記述したものである。なお、Address(ROM)およびAddress(RAM)は、それぞれROM空間の先頭アドレス、RAM空間の先頭アドレスを示す。図８は、RAM空間の一部にRAMデバイス０（RAM62に相当）およびRAMデバイス１（ROM64に相当）をAddress(RAM)の位置から配置し、図９は、ROM空間の一部にRAMデバイス０およびRAMデバイス１をAddress(ROM)の位置から配置し、図10は、RAM空間およびROM空間の一部にそれぞれRAMデバイス０およびRAMデバイス１をAddress(RAM)、Address(ROM)の位置から配置した場合である。

なお、RAMに対しては、通常、アドレスの大きい方向に（昇順）順次アクセスするが、アドレスの小さい方向（降順）に順次アクセスする場合もある（例えば、特許文献１参照）。
特開平11-340958号公報

しかしながら、コンピュータシステムの使用目的によっては、CPUが管理するROM空間およびRAM空間に充当される各物理RAMのメモリ容量を自由に変えたい場合がある。例えば、EVAチップは、マイクロコンピュータで動作するさまざまなソフトウエアの開発に供することができるように、EVAチップにおけるCPUが管理するROM空間とRAM空間とに充当される物理RAMの容量の比率は柔軟に対応できることが求められる。しかし、装置内に組み込まれた物理RAMを交換することは容易ではないので、図７に示す従来の構成では、ROM空間およびRAM空間にそれぞれ充当される物理RAM62，64のメモリ容量を簡単に変更することは困難であるという問題があった。

また、メモリ容量の小さい物理RAMを多数実装することにより、メモリ容量の変更要請に対応することも可能であるが、実装される物理RAMの数が増加すると、取り付け面積やコストが増大してしまうという問題があった。

本発明はこのような従来技術の欠点を解消し、CPUが管理するROM空間およびRAM空間にそれぞれ充当される物理RAMの容量を容易に変更することができるメモリデバイス制御方法および装置を提供することを目的とする。

本発明によるメモリデバイス制御方法は、上述の課題を解決するために、中央処理装置が管理するアドレス空間における第１のアドレス空間と第２のアドレス空間とにメモリデバイスを充当するメモリデバイス制御方法において、中央処理装置から第１のアドレス空間のアドレス信号が与えられたとき、アドレス信号に基づいてメモリデバイスを先頭アドレスから昇順にアクセスする第１のアドレス信号を生成してメモリデバイスへ供給し、中央処理装置から第２のアドレス空間のアドレス信号が与えられたとき、アドレス信号に基づいてメモリデバイスを最終アドレスから降順にアクセスする第２のアドレス信号を生成してメモリデバイスへ供給することを特徴とする。

また、本発明によるメモリデバイス制御装置は、中央処理装置が管理するアドレス空間における第１のアドレス空間と第２のアドレス空間とにメモリデバイスを充当するメモリデバイス制御装置において、中央処理装置から第１のアドレス空間のアドレス信号が与えられたとき、アドレス信号に基づいてメモリデバイスを先頭アドレスから昇順にアクセスする第１のアドレス信号を生成してメモリデバイスへ供給する手段と、中央処理装置から第２のアドレス空間のアドレス信号が与えられたとき、アドレス信号に基づいてメモリデバイスを最終アドレスから降順にアクセスする第２のアドレス信号を生成してメモリデバイスへ供給する手段とを含むことを特徴とする。

また、本発明によるメモリデバイス制御装置は、中央処理装置が管理するアドレス空間における第１のアドレス空間と第２のアドレス空間とにメモリデバイスを充当するメモリデバイス制御装置において、中央処理装置から、第１のアドレス空間のアドレス信号が与えられたとき第１のアクセス信号を生成し、第２のアドレス空間のアドレス信号が与えられたとき第２のアクセス信号を生成するアドレスデコード手段と、アドレスデコード手段で生成された第１のアクセス信号と第２のアクセス信号の論理和を演算することによりチップイネーブル信号を生成してメモリデバイスへ出力する論理和演算手段と、中央処理装置から与えられるアドレス信号に基づいてメモリデバイスを先頭アドレスから昇順にアクセスする第３のアドレス信号を発生するアドレス発生手段と、アドレス発生手段で発生された第３のアドレス信号を、アドレスデコード手段により第２のアクセス信号が生成されたとき反転させてメモリデバイスヘ供給し、第２のアクセス信号が生成されないときそのままメモリデバイスへ供給するアドレス反転手段とを含ことを特徴とする。

本発明によれば、中央処理装置からアドレス空間における第１の空間のアドレス信号が与えられたときメモリデバイスを先頭アドレスから昇順にアクセスし、中央処理装置から第２の空間のアドレス信号が与えられたとき、メモリデバイスの最終アドレスから降順にアクセスしているので、第１の空間に対応するメモリデバイスのメモリ容量と第２の空間に対応するメモリデバイスのメモリ容量とを、メモリデバイスが有する全メモリ容量の範囲内において、自由に変更することができる。例えば、EVAチップを使用した開発においては、CPUが管理する第１の空間と第２の空間とに対応するメモリデバイスの各容量を、メモリデバイスが有する全メモリ容量の範囲内において、ソフトウエアの開発に応じて簡単に変更できるという効果が得られる。

また、本発明によれば、中央処理装置から第１の空間のアドレス信号が与えられたときにメモリデバイスに供給されたアドレス信号のうち最上位のアドレス信号と、中央処理装置から第２の空間のアドレス信号が与えられたときにメモリデバイスに供給されたアドレス信号のうち最下位のアドレス信号とを比較しているので、第１の空間に対応するメモリデバイスのアドレス空間と第２の空間に対応するメモリデバイスのアドレス空間との干渉状態を迅速に検出することができる。例えば、EVAチップを使った開発時に、ソフトウエアで物理RAMの想定外の領域にアクセスが発生した場合に、これを早期に発見できるという効果が得られる。

次に添付図面を参照して本発明によるメモリデバイス制御方法および装置の実施例を詳細に説明する。本発明によるメモリデバイス制御装置の第１の実施例は、図１に示すように、アドレスデコーダ10、OR回路12、アドレス発生回路14、アドレス反転回路18およびRAM14から構成される。なお、接続線に付した参照符号は同接続線に現れる信号を表す（図２〜図５の場合も同様である）。また、本実施例では、説明の便宜上、バイト単位でのアドレス印加および論理は全て正論理を前提とする（第２の実施例の場合も同様である）。

アドレスデコーダ10およびアドレス発生回路14に入力されるアドレス信号20は、外部の中央処理装置（CPU）から供給されるアドレス信号であって、CPUが管理するアドレス空間における第１のアドレス空間および第２のアドレス空間のアドレス信号である。本実施例では、第１のアドレス空間は、RAM18をRAMとしてアクセスする空間（以下、RAMアドレス空間と称する）とし、第２のアドレス空間はRAM18をROMとしてアクセスする空間（以下、ROMアドレス空間と称する）とする。

アドレスデコーダ10は、アドレス信号20をデコードしてRAMアドレス空間のアドレス信号かROMアドレス空間のアドレス信号かを判定し、RAMアドレス空間のアドレス信号である場合はアクセス信号22を生成し、ROMアドレス空間のアドレス信号である場合はアクセス信号24を生成するものである。ここで、アクセス信号20は、RAM18をRAMとして使用することを示すチップイネーブル信号であり、アクセス信号24は、RAM18をROMとして使用することを示すチップイネーブル信号であるが、いずれもRAM18を選択状態とするとき論理”1”となる。

アドレスデコーダ10に接続されているOR回路12は、アクセス信号22とアクセス信号24の論理和を演算してチップイネーブル信号26を生成する論理和演算回路である。したがって、チップイネーブル信号26は、アクセス信号22およびアクセス信号24の少なくとも一方が論理”1”のとき論理”1”を示す。アドレス発生回路14は、アドレス信号20に基づいてアドレス信号28を生成するものである。本実施例では、アドレス信号20がRAMアドレス空間またはROMアドレス空間の先頭アドレスから昇順に生成された信号であるとき、RAM18を先頭アドレスから昇順にアクセスするアドレス信号28を生成する。

アドレスデコーダ10およびアドレス発生回路14に接続されているアドレス反転回路16は、アドレスレコーダ10から与えられるアクセス信号24が論理”1”のとき、アドレス発生回路14により生成されたアドレス信号28の各ビットを反転して出力し、アクセス信号24が論理”0”のとき、アドレス信号28をそのまま出力するものである。図２は、アドレス反転回路16の構成例を示す。

図２において、アドレス信号28を構成する最下位のビット28(0)〜最上位のビット28(n)は、セレクタ102に入力されると共にそれぞれインバータ回路100(0)〜100(n)に入力される。インバータ回路100(0)〜100(n)はそれぞれ、ビット28(0)〜28(n)を反転させてビット104(0)〜104(n)をセレクタ102へ出力する。これにより、アドレス信号28は、RAM18を最終アドレスから降順にアクセスするアドレス信号104に変換される。セレクタ102は、アクセス信号24が論理”1”のときアドレス信号104を選択し、アクセス信号24が論理”0”のときアドレス信号28を選択し、選択した信号をアドレス信号30として出力する。

図１に戻って、OR回路12およびアドレス反転回路16に接続されているRAM18は、OR回路12から与えられるチップイネーブル信号26が論理”1”を示すとき、アドレス反転回路16から供給されるアドレス信号30が示すアドレスに対して、データやプログラムの書き込みや読み出しを行うメモリデバイスである。

このように構成されたメモリデバイス制御装置の動作について説明すると、アドレスデコーダ10では、アドレス信号20をデコードしてアクセス信号22およびアクセス信号24を生成する。アクセス信号22およびアクセス信号24はOR回路12に入力され、アクセス信号24はさらにアドレス反転回路16に入力される。OR回路12では、アクセス信号22とアクセス信号24の論理和を演算してチップイネーブル信号26を生成する。チップイネーブル信号26はRAM18に入力される。

一方、アドレス発生回路14では、アドレス信号84に基づいてアドレス信号28を生成し、これをRAM18へ供給する。ここで、アドレス信号28は、前述したように、アドレス信号20がRAMアドレス空間またはROMアドレス空間の先頭アドレスから昇順に生成された信号であるとき、RAM18を先頭アドレスから最終アドレスの方向へ昇順にアクセスするアドレス信号となる。アドレス信号28はアドレス反転回路16に入力される。

アドレス反転回路16では、アクセス信号24が論理”1”のとき、アドレス発生回路14から出力されるアドレス信号28の各ビットを反転して出力し、アクセス信号24が論理”0”のとき、アドレス信号28を反転しないでそのまま出力する。ここで、アドレス信号28は、RAM18を先頭アドレスから最終アドレスの方向へ昇順にアクセスするアドレス信号であるので、反転されたアドレス信号は、RAM18を最終アドレスから先頭アドレスの方向へ降順にアクセスするアドレス信号となる。アドレス反転回路16の出力は、アドレス信号30としてRAM18に入力される。

したがって、RAM18は、アドレス信号20がRAMアドレス空間のアドレス信号であるとき、先頭アドレスから昇順にアクセスされ、アドレス信号20がROMアドレス空間のアドレス信号であるとき、最終アドレスから降順にアクセスされる。すなわち、RAM18は、先頭アドレスから降順にRAMとして使用され、最終アドレスから昇順にROMとして使用される。先頭アドレスから降順にROMとして使用し、最終アドレスから昇順にRAMとして使用してもよい。

以上説明したように第１の実施例によれば、RAM18を、CPUが管理するアドレス空間の第１の空間（例えば、RAMアドレス空間）に対しては先頭アドレスから昇順に使用し、第２の空間（例えば、ROMアドレス空間）に対しては最終アドレスから降順に使用するので、実装される物理RAM18のうち、RAMアドレス空間に充当される領域およびROMアドレス空間に充当する領域の各容量を可変にすること可能となり、物理RAMの用途を拡大することができる。例えば、EVAチップを使用した開発においては、ソフトウエアの開発に応じてメモリデバイスの容量を簡単に変更できるという効果が得られる。

図３は、本発明によるメモリデバイス制御装置の第２の実施例であり、図１に示すメモリデバイス制御装置に干渉検出部40を追加したものである。本実施例では、この干渉検出部40により、外部のCPUが管理するアドレス空間におけるRAMアドレス空間に対応するRAM18の領域と、ROMアドレス空間に対応するRAM18の領域が干渉する状態を検知して外部へ通報するものである。なお、図３に示すアドレスデコーダ10、OR回路12、アドレス発生回路14、アドレス反転回路16およびRAM18はそれぞれ、図１において同一の参照符号が付された構成要素と同じであるので、主に干渉検出部40について以下説明する。

干渉検出部40は、RAM空間アドレス保持レジスタ42、ROM空間アドレス保持レジスタ44およびこれらの保持レジスタ42，44に接続された比較器46から構成される。そして、RAM空間アドレス保持レジスタ42およびROM空間アドレス保持レジスタ44の各入力側は、アドレスデコーダ10、アドレス反転回路16および単一クロックで同期する同期バスに接続され、アクセス信号24、アドレス信号30および同期クロック52が入力される。

RAM空間アドレス保持レジスタ42は、アドレスデコーダ10から出力されるアクセス信号22が論理”1”でアクセス信号24が論理”0”であるときに、RAM18に供給されたアドレス信号30うち最も大きいアドレス信号を保持するモジュールである。このRAM空間アドレス保持レジスタ42は、例えば、図４に示すように、ｎ＋１個のビット保持回路200(0)〜200(n)、比較器202およびAND回路204から構成される。なお、外部から入力されるリセット信号210，同期クロック212，アドレス信号214およびアクセス信号216は、図３のリセット信号54，同期クロック52，アドレス信号30およびアクセス信号22にそれぞれ対応する。

ビット保持回路200(0)〜200(n)は、アドレス信号214の最下位ビット214(0)から最上位ビット214(n)までをビット別に保持するものであり、各ビット保持回路は同じ構成となっている。例えば、ビット保持回路200(n)は、セレクタ206とD型フリップフロップ（D型FF）208から構成される。そして、セレクタ206にはビット214(n)とD型フリップフロップ208の出力218(n)とが入力され、セレクタ206の出力はD型フリップフロップ208に入力される。

セレクタ206は、AND回路204の出力222が論理”1”のときビット214(n)を選択し、論理”0”のときD型フリップフロップ208の出力ビット218(n)を選択して出力するものである。D型フリップフロップ208は、同期クロック212に従ってセレクタ206の出力を取り込みビット218(n)を出力するものである。したがって、ビット保持回路218(n)は、AND回路204の出力222が論理”1”のとき、入力されるビット214(n)をビット218(n)として出力し、出力222が論理”0”のとき、直前に出力していたビット218(n)をそのまま保持する。なお、D型フリップフロップ208は、リセット信号210により初期化され、ビット214(n)は論理”0”に設定される。

ビット保持回路200(0)〜200(n)に接続されている比較器202は、入力Ａと入力Ｂの大小を比較し、Ａ＜Ｂのとき出力Ｙを論理”1”とし、Ａ＜Ｂ以外のとき出力Ｙを論理”0”とするマグニチュードコンパレータである。具体的には、ビット保持回路200(0)〜200(n)から出力されるビット218(0)〜218(n)により構成されるアドレス信号218と外部からのアドレス信号214とを比較し、アドレス信号214がアドレス信号218より大きいとき出力220を論理”1”とし、それ以外のとき論理”0”とする。比較器202に接続されているAND回路204は、アクセス信号216が論理”1”のとき、比較器202の出力220を出力222として出力するゲート回路である。

このように構成されたRAM空間アドレス保持レジスタ42は、アクセス信号216が論理”1”であるとき、入力されるアドレス信号214と保持しているアドレス信号218とを比較し、アドレス信号214がアドレス信号218より大きいとき、そのアドレス信号214を新たに保持し、アドレス信号214がアドレス信号218より大きくないとき、保持しているアドレス信号218をそのまま保持する。このような動作は、アドレス信号214が入力される毎に繰り返される。したがって、RAM空間アドレス保持レジスタ42は、ビット保持回路200(0)〜200(n)が初期化された後に入力されたアドレス信号214のうち最上位のアドレス信号を保持することになる。

一方、ROM空間アドレス保持レジスタ44は、アドレスデコーダ10から出力されるアクセス信号24が論理”1”であるときに、RAM18に供給されたアドレス信号30うち最も小さいアドレス信号を保持するモジュールである。図５は、ROM空間アドレス保持レジスタ44の構成例である。このROM空間アドレス保持レジスタ44は、図４のRAM空間アドレス保持レジスタ42と基本的に同じ構成であり、ｎ＋１個のビット保持回路200(0)〜200(n)、比較器202およびAND回路204から構成される。

ただし、ROM空間アドレス保持レジスタ44では、アクセス信号216に替えてアクセス信号300（＝図３のアドレスデコーダ10から出力されるアクセス信号24）がAND回路204に入力され、ビット保持回路200(0)〜200(n)内の各D型フリップフロップ208は、リセット信号210が印加されたとき論理”1”を保持するものとし、比較器202は、アドレス信号214がビット保持回路200(0)〜200(n)により保持されているビット218(0)〜ビット218(n)から構成されるアドレス信号218より小さいとき出力220を論理”1”にするものとし、AND回路204は、アクセス信号300が論理”1”のとき比較器202の出力220を出力222として出力するものとする。

このように構成されたROM空間アドレス保持レジスタ44は、アクセス信号300が論理”1”であるとき、入力されるアドレス信号214と保持しているアドレス信号218とを比較し、アドレス信号214がアドレス信号218より小さいとき、そのアドレス信号214を新たに保持し、アドレス信号214がアドレス信号218より小さくないとき、保持しているアドレス信号218をそのまま保持する。このような動作は、アドレス信号214が入力される毎に繰り返される。したがって、ROM空間アドレス保持レジスタ44は、ビット保持回路200(0)〜200(n)が初期化された後に入力されたアドレス信号214のうち最下位のアドレス信号を保持することになる。

図３に戻って、RAM空間アドレス保持レジスタ42およびROM空間アドレス保持レジスタ44はそれぞれ、保持しているアドレス信号をアドレス信号48、アドレス信号50として出力する。比較器46は、アドレス信号48とアドレス信号50の大きさを比較する。そして、アドレス信号48≦アドレス信号50のとき、RAM18をRAMアドレス空間に充当されたRAMとしてアクセスするアクセスと、RAM18をROMアドレス空間に充当されたROMとしてアクセスするアクセスとは、RAM18の中で排他的であり、正常な状態であると判断する。

しかし、アドレス信号48＞アドレス信号50のとき、RAM18をRAMアドレス空間に充当されたRAMとしてアクセスするアクセスと、RAM18をROMアドレス空間に充当されたROMとしてアクセスするアクセスとは、RAM18の中で互いに干渉しており、異常な状態であると判断して警報56を出力する。なお、（アドレス信号50）−（アドレス信号48）＝Ｋが一定の値を超えたとき警報を出力するようにしてもよい。

以上説明したように第２の実施例によれば、RAM18をRAMアドレス空間に充当されたRAMとしてアクセスしたアドレス信号30のうち最上位のアドレス信号と、RAM18をROMアドレス空間に充当されたROMとしてアクセスしたアドレス信号30のうち最下位のアドレス信号とを比較しているので、RAM18におけるRAMアドレス空間に対応する領域とROMアドレス空間に対応する領域とが干渉した状態を検出することができる。したがって、CPUでは、メモリデバイス制御装置から出力される警報56に基づいて早期に所定の対策を講じることができる。例えば、EVAチップを使った開発時に、ソフトウエアで物理RAMの想定外の領域にアクセスが発生した場合に、これを早期に発見できるという効果が得られる。

なお、第１および第２の実施例では、バイト単位でのアドレス印加を想定しているが、ワード単位でのアドレス印加においても適用可能である。この場合、例えば、４byte単位でのアドレス印加の場合、図１および図３におけるアドレス発生回路14の出力を右に２ビットシフトさせ、RAM18にバイトセレクト信号を印加すればよい。

本発明は、マイクロコンピュータ上で動作するソフトウエア、およびIP（Intellectual Property）類を先行開発するシステムに提供する評価用チップやマイクロコンピュータ自身に適用可能である。

本発明によるメモリデバイス制御装置の第１の実施例を示すブロック図である。図１に示すメモリデバイス制御装置におけるアドレス反転回路の構成例を示す回路図である。本発明によるメモリデバイス制御装置の第２の実施例を示すブロック図である。図３に示すメモリデバイス制御装置におけるRAM空間アドレス保持レジスタの構成例を示す回路図である。図３に示すメモリデバイス制御装置におけるROM空間アドレス保持レジスタの構成例を示す回路図である。従来のEVAチップの構成例を示すブロック図である。図６に示すEVAチップにおけるRAMおよびROMの部分をやや詳細に示した図である。 CPUが管理するアドレス空間におけるRAM空間の一部にRAMデバイス０およびRAMデバイス１を充当した例を示す図である。 CPUが管理するアドレス空間におけるROM空間の一部にRAMデバイス０およびRAMデバイス１を充当した例を示す図である。 CPUが管理するアドレス空間におけるROM空間およびRAM空間の一部にRAMデバイス０およびRAMデバイス１をそれぞれ充当した例を示す図である。

符号の説明

10 アドレスデコーダ
12 OR回路
14 アドレス発生回路
16 アドレス反転回路
18 RAM
40 干渉検出部
42 RAM空間アドレス保持レジスタ
44 ROM空間アドレス保持レジスタ
46 比較器

Claims

中央処理装置が管理するアドレス空間における第１のアドレス空間と第２のアドレス空間とにメモリデバイスを充当するメモリデバイス制御方法において、該方法は、
前記中央処理装置から前記第１のアドレス空間のアドレス信号が与えられたとき、該アドレス信号に基づいて前記メモリデバイスを先頭アドレスから昇順にアクセスする第１のアドレス信号を生成して該メモリデバイスへ供給し、前記中央処理装置から前記第２のアドレス空間のアドレス信号が与えられたとき、該アドレス信号に基づいて前記メモリデバイスを最終アドレスから降順にアクセスする第２のアドレス信号を生成して該メモリデバイスへ供給することを特徴とするメモリデバイス制御方法。
請求項１に記載のメモリデバイス制御方法において、該方法は、前記中央処理装置から前記第２のアドレス空間のアドレス信号が与えられたとき、該アドレス信号に基づいて前記メモリデバイスを先頭アドレスから昇順にアクセスする第３のアドレス信号を生成し、該第３のアドレス信号を反転させて前記第２のアドレス信号を生成することを特徴とするメモリデバイス制御方法。
請求項１に記載のメモリデバイス制御方法において、前記メモリデバイスはRAMであることを特徴とするメモリデバイス制御方法。
請求項３に記載のメモリデバイス制御方法において、前記第１のアドレス空間にRAMまたはROMとして供される空間を、前記第２のアドレス空間にROMまたはRAMとして供される空間をそれぞれ設定し、メモリデバイスとして用いる前記RAMを、前記第１のアドレス信号を供給してRAMまたはROMとして使用し、前記第２のアドレス信号を供給してROMまたはRAMとして使用することを特徴とするメモリデバイス制御方法。
請求項１に記載のメモリデバイス制御方法において、該方法はさらに、前記メモリデバイスに供給された第１のアドレス信号のうち最も上位のアドレス信号と前記メモリデバイスに供給された第２のアドレス信号のうち最も下位のアドレス信号とを保持し、該最も上位のアドレス信号が該最も下位のアドレス信号より少なくとも大きくなったとき警報を出力することを特徴とするメモリデバイス制御方法。
中央処理装置が管理するアドレス空間における第１のアドレス空間と第２のアドレス空間とにメモリデバイスを充当するメモリデバイス制御装置において、該装置は、
前記中央処理装置から前記第１のアドレス空間のアドレス信号が与えられたとき、該アドレス信号に基づいて前記メモリデバイスを先頭アドレスから昇順にアクセスする第１のアドレス信号を生成して該メモリデバイスへ供給する手段と、前記中央処理装置から前記第２のアドレス空間のアドレス信号が与えられたとき、該アドレス信号に基づいて前記メモリデバイスを最終アドレスから降順にアクセスする第２のアドレス信号を生成して該メモリデバイスへ供給する手段とを含むことを特徴とするメモリデバイス制御装置。
請求項６に記載のメモリデバイス制御装置において、前記メモリデバイスはRAMであることを特徴とするメモリデバイス制御装置。
請求項６に記載のメモリデバイス制御装置において、該装置はさらに、前記メモリデバイスに供給された第１のアドレス信号のうち最も上位のアドレス信号と前記メモリデバイスに供給された第２のアドレス信号のうち最も下位のアドレス信号とを保持する保持手段と、該保持手段で保持された最も下位のアドレス信号と最も上位のアドレス信号とを比較し、該最も上位のアドレス信号が該最も下位のアドレス信号より少なくとも大きくなったとき警報を出力する比較手段とを含むことを特徴とするメモリデバイス制御装置。
中央処理装置が管理するアドレス空間における第１のアドレス空間と第２のアドレス空間とにメモリデバイスを充当するメモリデバイス制御装置において、該装置は、
前記中央処理装置から、前記第１のアドレス空間のアドレス信号が与えられたとき第１のアクセス信号を生成し、前記第２のアドレス空間のアドレス信号が与えられたとき第２のアクセス信号を生成するアドレスデコード手段と、
該アドレスデコード手段で生成された第１のアクセス信号と第２のアクセス信号の論理和を演算することによりチップイネーブル信号を生成して前記メモリデバイスへ出力する論理和演算手段と、
前記中央処理装置から与えられるアドレス信号に基づいて前記メモリデバイスを先頭アドレスから昇順にアクセスする第３のアドレス信号を発生するアドレス発生手段と、
該アドレス発生手段で発生された第３のアドレス信号を、前記アドレスデコード手段により第２のアクセス信号が生成されたとき反転させて前記メモリデバイスヘ供給し、第２のアクセス信号が生成されないときそのまま該メモリデバイスへ供給するアドレス反転手段とを含むことを特徴とするメモリデバイス制御装置。
請求項６に記載のメモリデバイス制御装置を含むことを特徴とする評価用チップ。
請求項７に記載のメモリデバイス制御装置を含むことを特徴とする評価用チップ。