JP2005244158A - 高密度ピンのボンディング構造 - Google Patents

高密度ピンのボンディング構造 Download PDF

Info

Publication number
JP2005244158A
JP2005244158A JP2004238437A JP2004238437A JP2005244158A JP 2005244158 A JP2005244158 A JP 2005244158A JP 2004238437 A JP2004238437 A JP 2004238437A JP 2004238437 A JP2004238437 A JP 2004238437A JP 2005244158 A JP2005244158 A JP 2005244158A
Authority
JP
Japan
Prior art keywords
pin
insulator
lead frame
arrangement
pins
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004238437A
Other languages
English (en)
Inventor
Shih-Hsiung Lien
世雄 連
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Optimum Care International Tech Inc
Original Assignee
Optimum Care International Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Optimum Care International Tech Inc filed Critical Optimum Care International Tech Inc
Publication of JP2005244158A publication Critical patent/JP2005244158A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06134Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136Covering only the central area of the surface to be connected, i.e. central arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】 ピンの高密度排列を簡単に実施することができる高密度ピンのボンディング構造を提供する。
【解決手段】 主に公知のリードフレーム交差状ピンに改良を加え、リードフレームは複数排列のブロック状ピンを具え、該ピン底端には少なくとも1個の導接面を形成し、各ピンの導接面に少なくとも1個の絶縁体を設置し、かつ各ピンの絶縁体は間隔を開けた交差設置を呈し、これにより各絶縁体の相互に隣り合った露出状導接面は間隔を開けた交差排列状を呈する。
【選択図】図2

Description

本発明は、一種の高密度ピンのボンディング構造の技術分野に属する。特にウエハの搭載に応用し、対外導電性を持つリードフレームのピンのボンディング構造を構成し、これによりピンは高密度の交差となり簡単に排列することができる高密度ピンのボンディング構造に係る。
現在、電子製品設計のトレンドは多機能、高容量(メモリ容量が大きい)、高速伝送及びコンパクトが主流となっている。単一製品が単一機能のみを具える場合には、相対的に内部の機能性ICチップのさらなるコンパクト化が要求され、しかも、高速で大量の出力或いは記録を実現するために、ICチップはより細密で多量のピンと回路板との接続が求められる。
図8及び図9に示すように、ウエハ30を搭載するリードフレーム10のピン20は多量かつ高密度の構造を具えている必要があるため、ソルダリング拡散により2本のピン20が相互接触する瑕疵を引起し易い。このため、市場ではリードフレーム10のピン20構造を製造する時、ピン20底部に突起ブロック201をプレス形成し、これにより該突起ブロック201底端を回路板と溶接する導接面202とし、しかも特に隣り合った別のピン20の突起ブロック201を異なる位置に設置し、これにより交差状排列を形成し、ソルダリングの相互付着を防止する方法がしばしば用いられる。
しかし、公知のリードフレーム10各ピン20の突起ブロック201構造は交差状排列を金型プレス製造により成型しなければならないため、金型製造が非常に困難である(特に針状のピン20のプレス)ばかりでなく、該リードフレーム10のコストを下げることもできない。しかもプレス時の瑕疵状況を生じ易いため、品質管理コストの増加をも招いており、加えてボンディング後のICチップの歩留に悪影響を与えている。
公知構造には以下の欠点があった。
そのリードフレームの各ピンの突起ブロック構造は交差状排列を金型プレス製造により成型しなければならないため、金型製造が非常に困難である(特に針状のピンのプレス)ばかりでなく、リードフレームのコストを下げることもできない。
しかもプレス時には不良品が出易いため、品質管理コストの増加を招き、ボンディング完成後のICチップの歩留に悪影響を与えている。
本発明は上記構造の問題点を解決した高密度ピンのボンディング構造を提供するものである。
上記課題を解決するため、本発明は下記の高密度ピンのボンディング構造を提供する。
それは主にウエハを搭載し、対外導電性を構成するリードフレームのピンのボンディングに対して応用し、これによりピンは簡単にボンディングされ高密度交差排列構造を呈し、製造が容易となり、製造コスト及び品質管理コストを低下させることができ、
主にリードフレームを含み、該リードフレームは複数排列のブロック状ピンを具え、ピン底端面を対外電性の導接面とし、各ピンの導接面を選び少なくとも1個の絶縁体を設置し、かつ各ピンの絶縁体は間隔交差位置排列を呈し、これにより各絶縁体は相互に隣り合ったの露出状導接面を呈し、間隔交差排列状を形成し、こうしてピンは高密度排列を達成し、製造を簡単にし、しかも回路板の導接点上を選び上記間隔交差位置排列の絶縁体を設置し、ピンの交差排列を達成することを特徴とする高密度ピンのボンディング構造である。
上記のように本発明の絶縁体がリードフレームのピンの導接面一部分を遮蔽する構造により、その他導接面は露出し交差排列状を呈し、組立て時のソルダリングなど導電物質の相互付着を予防することができる。よって、リードフレームにはさらに密集し、さらに多数のピンを設置し、チップの接続用とし、現在の電子製品の多機能、高容量(メモリ容量が大きい)、高速伝送及びコンパクト化のニーズを達成することができる。
特に、本発明の絶縁体構造及び排列状態の実施は、公知のピンをプレス加工し交差排列状の突起ブロックを成型する製造方式に比べ便利かつ簡単であるだけでなく、交差排列状の突起ブロックを直接するプレス成型するという困難な技術を採用する必要がなくなり、金型コスト、プレス製造コストの低下を実現することができる。しかも、簡単かつ精密に交差排列導接面のボンディングを実施可能で、品質管理を容易にし、ICの歩留及び安定性を増進することができる。
さらに、導接面の面積設計をやや大きくし、さらには回路板接点サイズ及び位置により、該絶縁体が遮蔽する範囲を随時制御可能であるため、露出交差排列状を呈する導接面には規格の弾力化が可能という利点が生じる。よって、回路板など外部設備との対応使用を十分に行うことができる。
図に示すように、本発明の実施例方式はリードフレーム1を含む。
該リードフレーム1はチップ3或いは外界電性設備(回路板の排列状接点位置及び数)の必要に応じて、複数の矩形ブロック状を構成する。しかも数列配置の金属ピン11構造を呈し、これによりブロック状ピン11は上端に少なくとも一個のチップ3搭載面111を具える。該ピン11下端面は外界との電性接続の導接面112とする。その排列数及び排列状態は図2及び図7に示すように、二列、四列或いはその他の数とし、平行或いは放射状或いは他の規則的或いは不規則的な形状排列とすることができる。しかも、各ピン11の排列はリードフレーム1の方式を構成し、金属材質を用い製成し、直接該チップ3に搭載し、モールディング4により封入しダイジングした後、ピン11が独立、固定し、対外的に電気的に接続するリードフレーム1を構成する。或いは金属材質によりピン11を製造後、先ずモールディングにより固定しかつダイジング(すなわち、チップ3を搭載する前に先にモールディングによりピン11を固定する)を行い、チップ3を搭載可能なリードフレーム1独立した物品として構成する。
本発明は該リードフレーム1がチップ3を搭載し封入する前、或いはチップ3を搭載し封入後、特に各ピン11下端の導接面112位置を選び少なくとも一個の絶縁材質で構成する絶縁体2を設置し(図1参照)、該絶縁体2によりピン11の導接面112部分を遮蔽し(該絶縁体2の形状は各式形状とすることができる)、しかも各ピン11の絶縁体2は間隔交差位置排列状設置を呈する(図2参照)。こうして、各絶縁体2の相互に隣り合った露出状導接面112もまた間隔交差排列状態を形成する。これにより本発明高密度ピン11は交差露出状排列の導接面112構造をボンディングし、該ピン11の高密度設置はソルダリング相互付着の問題を解決することができる。
上記のように、該ピン11底面には絶縁体2を設置し、交差露出状排列の導接面112を形成する。該ピン11構造は矩形ブロック状に限るものでなく、図3、4に示すように、ブロック状ピン11内及び外端或いは内端に凹状階段面113a、113bを形成する形状とすることもできる。該凹状階段面113a、113bにより該チップ3が延伸する金属リード5を接続し、しかも該凹状階段面113a、113bの相互に隣り合った位置において突起ブロック114a、114b及びその底面の一導接面112を形成する。これにより該導接面112において設置する交差排列を構成する絶縁体2は、交差露出状排列の導接面112を形成する。
或いは図5に示すように、該ブロック状ピン11は内端及び中央に近い位置においてそれぞれ凹状階段面113cを形成し、これにより2個の間隔が開いた突起ブロック114c及びその底面の導接面112を形成する。これによりそれぞれその中の一個の突起ブロック114の導接面112を選び、遮蔽し交差排列を構成する絶縁体2を設置し、もう一方の突起ブロック114の導接面112は露出し交差排列状を呈する。こうしてピン11間のソルダリング相互付着の発生を防止することができる。本発明ピン11構造は特定のものに限定されず。ピン11底端を対外導接点とすることができる任意の構造形状はすべて上記特徴により絶縁体2遮蔽部分を実施することができる。
次に、本発明は該リードフレーム1のピン11導接面112において少なくとも1個の絶縁体2を構成し、該リードフレーム1においてチップ3を搭載する前、或いはチップ3を搭載し封入後において、一種の絶縁膜により粘着し構成、或いは点モールディング固定方式により該絶縁体2を構成し、或いは図6に示すように、チップ3或いはリードフレーム1に対して封入するモールディング4を運用し、モールディング4をピン11の導接面112にまで延伸し、これにより絶縁体2が導接面112一部分を遮蔽する構造を構成することができる。この時、遮蔽されていない他の部分の導接面112は当然、露出状を呈し交差排列状態を形成する。
すなわち、ピン11の底端導接面112において成形或いは接着固定し、一部分を絶縁遮蔽する実施例においても、本発明の該絶縁体2構造及び交差排置特徴を達成することができる。
本発明矩形ブロック状ピンを絶縁体に実施する断面指示図である。 本発明ピンを絶縁体に実施し、外部に露出する導接面の交差排列を形成する底面指示図である。 本発明ピンに突起ブロック及び絶縁体を設置する実施例の断面指示図である。 本発明ピンに突起ブロック及び絶縁体を設置する別種の実施例の断面指示図である。 本発明ピンに2個の突起ブロック及び絶縁体を設置する実施例の断面指示図である。 本発明のモールディングにより絶縁体を構成する実施例の指示図である。 本発明絶縁体を四列ピンに実施する指示図である。 公知の交差排列を呈するピンの断面図である。 公知の交差排列を呈するピンの底面指示図である。
符号の説明
1 リードフレーム
11 ピン
111 搭載面
112 導接面
113a、113b、113c 凹状階段面
114a、114b、114c 突起ブロック
2 絶縁体
3 チップ
4 モールディング
5 金属リード

Claims (3)

  1. 主にリードフレームを含み、
    該リードフレームはチップを搭載し外部と電気的に接続させるための物品で、複数の矩形ブロック状でしかも数列配置のピン構造を構成し、該ブロック状ピンは下端面に外界との電性接続を行うための導接面を具え、
    少なくとも一個の絶縁体により該導接面の一部分を選び遮蔽し、しかも各ピンの絶縁体は間隔を開け交差する排列状設置を呈し、こうして、各絶縁体は相互に隣り合った露出状を呈し、該導接面も間隔を開け交差する排列状態を形成し、これによりピンは交差露出状排列を構成することを特徴とする高密度ピンのボンディング構造。
  2. 前記ピンの形状は矩形ブロック状を含み、
    また底端に少なくとも一個の凹状階段面を形成し、該凹状階段面の相互に隣り合った位置において突起ブロック及びその底面の一導接面を形成することも可能で、
    また底端内側及び中央に近い位置にそれぞれ凹状階段面を形成し、これにより2個の間隔が開いた突起ブロック及びその底面の導接面を形成し、それぞれその中の一個の突起ブロックの導接面を選び遮蔽し絶縁体を設置することを特徴とする請求項1記載の高密度ピンのボンディング構造。
  3. 前記絶縁体は絶縁膜により接着、点モールディング、或いはモールディングにより構成することができ、前記リードフレームに前記チップを搭載する前、或いは後に実施可能であることを特徴とする請求項1記載の高密度ピンのボンディング構造。
JP2004238437A 2004-02-25 2004-08-18 高密度ピンのボンディング構造 Pending JP2005244158A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW093104819A TWI253736B (en) 2004-02-25 2004-02-25 Composition structure of high-density pin

Publications (1)

Publication Number Publication Date
JP2005244158A true JP2005244158A (ja) 2005-09-08

Family

ID=34859739

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004238437A Pending JP2005244158A (ja) 2004-02-25 2004-08-18 高密度ピンのボンディング構造

Country Status (3)

Country Link
US (1) US20050184365A1 (ja)
JP (1) JP2005244158A (ja)
TW (1) TWI253736B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300717A (ja) * 2007-06-01 2008-12-11 Denso Corp モールドパッケージ

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826827B1 (en) 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
US7453157B2 (en) * 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
US7863737B2 (en) * 2006-04-01 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with wire bond pattern
US9288905B2 (en) 2013-11-11 2016-03-15 Seagate Technology Llc Shaped internal leads for a printed circuit substrate
TWI761052B (zh) * 2021-01-28 2022-04-11 瑞昱半導體股份有限公司 積體電路導線架及其半導體裝置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
JP3062192B1 (ja) * 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300717A (ja) * 2007-06-01 2008-12-11 Denso Corp モールドパッケージ

Also Published As

Publication number Publication date
US20050184365A1 (en) 2005-08-25
TW200414477A (en) 2004-08-01
TWI253736B (en) 2006-04-21

Similar Documents

Publication Publication Date Title
US5200366A (en) Semiconductor device, its fabrication method and molding apparatus used therefor
JPH04256342A (ja) 半導体パッケージ
JP2010267728A (ja) 半導体パッケージ、リードフレーム、及び半導体パッケージの製造方法
US20080308951A1 (en) Semiconductor package and fabrication method thereof
KR101420514B1 (ko) 전자부품들이 구비된 기판구조 및 전자부품들이 구비된 기판구조의 제조방법
JP2005244158A (ja) 高密度ピンのボンディング構造
KR100201383B1 (ko) 인터페이스 조립체를 구비한 유에프비지에이 패키지
JP5404454B2 (ja) 半導体装置及び半導体装置の製造方法
CN110676233B (zh) 一种压接式功率开关模块及其制备方法
CN202564280U (zh) 引线框架及半导体模块
JP4141789B2 (ja) 電力用半導体装置
KR19980070133A (ko) 반도체 장치, 반도체 장치의 실장장치 및, 반도체 장치의 제조방법
KR20200093636A (ko) 전력 반도체 패치 패키징 구조
JPH11274233A (ja) 半導体装置およびその製造方法
KR20110080491A (ko) 반도체 칩 패키지 제조방법
JPH08250624A (ja) 半導体装置およびその製造方法
KR100751892B1 (ko) 리드프레임의 고밀도 리드선 배열구조
KR100258351B1 (ko) 반도체패키지
JP3076953B2 (ja) Tga型半導体装置
JPH08316361A (ja) 半導体装置
EP1659628A1 (en) High lead density electronic device
KR100257406B1 (ko) 반도체 패키지 및 제조방법
KR102207274B1 (ko) 회로기판 및 회로기판 제조방법
CN117457506A (zh) 封装方法、芯片器件及包括其的电子装置
KR200394553Y1 (ko) 크기가 축소된 칩의 패키지 구조

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060421

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060621

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060621

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090806

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100107