JP2005243222A - 汎用書き込みプリコンペンセイションを行うための方法及び装置 - Google Patents

Abstract

【課題】非線形ビット・シフトなどの望ましくないシフトは、PRMLチャネルの性能を劣化させる。
【解決手段】汎用書き込みプリコンペンセイションを行うための回路４００は、N個の粗フェーズ信号を発生する粗フェーズ発生装置４１０と、粗フェーズ発生装置に連結され、N個の粗フェーズ信号を用いてM個の密フェーズ信号を発生するため密フェーズ発生装置４１２と、密フェーズ発生装置に連結され、M個の密フェーズ信号から１つの密フェーズ信号を選択して受信した書き込みデータにシフトをもたらし第１の所望のプレコンペンセイションを達成するためのプリコンペンセイション・デコーダ４２０，２４ラッチ４３０，データＭＵＸ４４０，書き込みドライバ４５０とを含む。
【選択図】図４

Description

本発明は一般的にはデータ処理に関するものであり、より具体的には汎用書き込みプリコンペンセイションを行うための方法及び装置に関するものである。

磁気ディスク・ドライブ装置（ハード・ディスク・ドライブなど）の最近開発されたデータ記憶装置では記憶容量とデータ・アクセス速度が増大してきている。こうした利点によって、磁気ディスク・ドライブはコンピュータ・システム用の補助記憶装置として広く用いられるようになってきている。より一般的には、ディスク・ドライブ技術におけるこうした改良に関連するパルス通信における発展は、最近、広範囲のパルス通信システムにおける速度と信頼性の増大をもたらしている。以下に本発明を磁気ディスク・ドライブ装置との関連で詳細に説明するが、パルス通信の分野の当業者であれば、本発明が多様なパルス通信におけるデータ・パルス検出のための改良された方法を提供していることは容易に理解するであろう。

記憶容量及びアクセス速度に影響を及ぼす磁気ディスク・ドライブ装置の基本的な特徴はヘッド、記録媒体、サーボ機構、読み取り／書き込みチャネルで用いられる信号処理技術などである。これらのうちで、PRML（部分応答最尤度復号）検出を用いた信号処理技術が最近のディスク・ドライブ装置において認められる記憶容量の増大及び高アクセス速度に大きく貢献している。

磁気ディスク・ドライブ装置の一般的な読み取り／書き込みチャネル回路における読み取りチャネル回路はその装置の記録／再生ヘッドによって発生されたアナログ読み取り信号の初期処理用の構成部品を含む。この処理は自動ゲイン制御（AGC）増幅、フィルタリング、及び等化、さらにアナログ−デジタル変換を行う。

磁気ディスクあるいはテープ記憶装置においては、データは通常飽和記録によって磁気媒体上に記憶され、その媒体の各部分は２つの方向のうちの１の飽和点まで磁気化される。記憶されるデータは通常一定の制約を満たすように符号化され、符号化されたデータは磁気化の方向を調節するために用いられる。NRZI（非ゼロ復帰インバート）として知られている符号化表示においては、符号化されたデータの各“１”ビットが磁気化の方向における遷移をもたらし、その符号化されたデータの各“０”ビットが磁気化方向を無変化のままにする。NRZの場合、強度変調（AM）におけるゼロ強度、フェーズ・シフト・キーイング（PSK）におけるゼロ・フェーズ・シフト、あるいは周波数シフト・キーイング（FSK）における中間周波数などのように中立、あるいは静止状態は存在しない。注：任意のデータ・シグナリング速度、つまりビット・レートで、NRZはマンチェスター・コーディングが必要とする帯域幅の半分だけを必要とする。NRZコーディングの場合、磁石極性変化を示すために“１”を、そして極性変化がないことを示すために“０”を用いることができる。記録ヘッドが媒体上のトラックに沿って移動する際に一連の符号化されたNRZIビットが各クロック毎に１ビットが書き込まれるように、クロック信号が用いられる。

記録されたデータ・トラック上を再生ヘッドが通過すると、磁気化の各遷移毎に電圧パルスが生じる。連続的な磁気遷移は反対方向であるから、連続した電圧パルスは反対の極性を有している。 “１”ビットをパルスが発生したクロック、そして“０”ビットをパルスが発生しなかったクロックと関連付けることで、得られた電圧波形から、書き込まれたNRZIデータ配列を再構成することができる。そして最初のユーザ・データをそのNRZIデータから復号することができる。

書き込まれた、あるいは送信されたデータ配列を復元するためには、受信装置はクロック信号と受信された波形との同期化を必要とする。この同期化されたクロック信号毎に、受信装置あるいは読み取り回路は取り囲んでいる波形を処理して１ビット分のNRZIデータ配列を発生させる。個別の同期化クロック信号をデータ波形と共に記憶あるいは送信することは不可能であるか、あるいは少なくとも望ましくない場合が往々にしてある。その代わり、タイミング情報をそのデータ波形自体から取り出して同期化されたクロック信号を「復元」するために用いることができるようにするために、符号化されたNRZIデータ配列には一定の制約が課される。そうした方式は「自己クロッキング」と呼ばれる。

磁気記録における非線形ビット・シフト（NLBS）は先行する遷移の近接効果による書き込み遷移の位置のシフトである。PRMLにおいては、読み出された波形が同期的に規則正しい時間間隔でサンプリングされる。サンプル値は書き込み遷移の位置に依存している。従って、非線形ビット・シフトなどの望ましくないシフトはサンプル値に誤差を発生させ、それがPRMLチャネルの性能を劣化させる。

書き込みプリコンペンセイションとは信号の事前等化を助けるために書き込みデータ・タイミングの方向をシフトさせる方法である。これによって最終的な読み出し信号が最適化される、つまり、物理的／磁気的特性の理解に基づいて、磁気媒体上に磁気を書き込む前にその位置の前後の磁気からの歪み効果を予測して、どんな書き込み信号が最も鮮明な読み出し信号を作り出すかについての予測に基づいて修正された書き込み信号が得られる。ディスク媒体には磁気が書き込まれているので、近接した磁気は相互を望ましくない信号タイミング・シフトとして部分的に消去しあう場合がある。書き込みプリコンペンセイションはこの問題を解決するのに役立つ。媒体上の磁気は隣接磁気に基づいて相当量の書き込みプリコンペンセイションを必要とする場合がある。磁気が２あるいは３磁気分離れていても（１００１）、この部分消去による影響が読み出し性能に悪影響を及ぼすほど大きくなってしまう可能性もある。

別の現象は、「北」及び「南」（NあるいはS）が書き込みドライバ、ヘッド、あるいは媒体の影響のいずれかからタイミング非対称をもってしまう可能性があることである。タイミング非対称補正は、タイミング非対象補正が異なった理由／要因で行われるとは言え、書き込み信号タイミングのシフティングを含むという点で書き込みプリコンペンセイションと類似している。タイミング非対称補正は磁気的要素に代わってコンピュータやHDD読み取りチャネルの電子的特性によって決められるタイミング・シフトを行う。書き込みタイミング非対称を補正して書き込みプリコンペンセイションを行えることは読み取り信号性能を向上させる。書き込み配列に基づいて磁気毎にプリコンペンセイションの量を変化させることができるのが望ましい。

今日の高密度記録は書き込みプリコンペンセイションにおける一層の柔軟性を必要としている。現在、書き込みプリコンペンセイションの方法は余分な設計時間を必要とする独立型回路に依存している。公知のソリューションはすべてサイクル毎ベースで利用できるプリコンペンセイション状態の数を制限するアーキテクチャを有している。

従って、汎用書き込みプリコンペンセイションを行う方法及び装置が必要であることが理解されよう。

上に述べた従来技術における制約を克服するため、そして、本明細書を読み進め理解すれば明らかになるその他の制約を克服するために、本発明は汎用書き込みプリコンペンセイションを行うための方法及び装置を開示する。

本発明は受信された書き込みデータにシフトをもたらし所望のプリコンペンセイションを達成するために選択できる複数のフェーズ信号を提供することで上記の問題を解決する。

本発明の原理に基づくシステムはN個の粗フェーズ信号を発生する粗フェーズ発生装置と、上記粗フェーズ発生装置に連結され、上記N個の粗フェーズ信号を用いてM個の密フェーズ信号を発生するため密フェーズ発生装置と、上記密フェーズ発生装置に連結され、上記M個の密フェーズ信号から１つの密フェーズ信号を選択して受信書き込みデータにシフトをもたらし第１の所望のプレコンペンセイションを達成するための書き込みプリコンペンセイション回路とを含む。

本発明の別の実施形態では、磁気記憶装置が提供される。その磁気記憶装置はデータを記録するための磁気記憶媒体と、上記磁気記憶媒体を動かすためのモータと、上記磁気記憶媒体からデータを読み取り、上記媒体にデータを書き込むためのヘッドと、磁気記憶媒体に対して上記ヘッドの位置を合わせるためのアクチュエータと、そして上記磁気記憶媒体上で符号化された信号を処理するためのデータ・チャネルとを含んでおり、上記データ・チャネルは、N個の粗フェーズ信号を発生するための粗フェーズ発生装置と、上記粗フェーズ発生装置に連結され、N個の粗フェーズ信号を用いてM個の密フェーズ信号を発生する密フェーズ発生装置と、上記密フェーズ発生装置に連結され、上記M個の密フェーズ信号から１つの密フェーズ信号を選んで受信された書き込みデータにシフトをもたらし、第１の所望のプリコンペンセイションを行うための書き込みプリコンペンセイション回路とを含む。

本発明の別の実施形態で、汎用書き込みプリコンペンセイションを行う方法が提供される。その方法はN個の粗フェーズ信号を発生するステップと、上記N個の粗フェーズ信号を用いてM個の密フェーズ信号を発生するステップと、上記M個の密フェーズ信号から１つの密フェーズ信号を選んで受信された書き込みデータにシフトをもたらし、第１の所望のプリコンペンセイションを達成するステップとを含む。

これらの、そして他の種々の、本発明を特徴付ける新規性の利点及び特徴が本明細書に添付されその一部を構成している特許請求の範囲に指摘されている。しかしながら、本発明とその利用によって得られる利点や目的をよりよく理解するためには、明細書の一部を形成する図面と、それに伴う本発明による装置の具体例を図示、説明している記述部分を参照するべきであろう。

本発明によれば、書き込みタイミング非対称を補正して書き込みプリコンペンセイションを行うことができるので、読み取り信号の品質を向上させることができる。

本発明の実施の形態についての以下の説明で、本明細書の一部を構成し、本発明の実施が可能な具体的な実施形態を図示した添付図面を参照する。以下の図面全体で、同じ参照番号は対応する部分を示す。なお、本発明の範囲から逸脱せずに構造的変更を行うことができるので、その他の実施の形態も可能である。

本発明は汎用書き込みプリコンペンセイションを行うための方法及び装置を提供する。本発明は受信した書き込みデータにシフトをもたらして所望のプリコンペンセイションを達成するため選択される複数のフェーズ信号を提供する。

図１は本発明の一実施形態による記憶システム１００を示している。図１で、トランスデューサ１１０はアクチュエータ１２０の制御下にある。上記アクチュエータ１２０はトランスデューサ１１０の位置を制御する。トランスデューサ１１０は磁気ディスク１３０上にデータを書き込んだりそれからデータを読み取ったりする。この読み取り／書き込み信号はデータ・チャネル１４０に送られる。信号処理システム１５０はアクチュエータ１２０を制御し、データ・チャネル１４０の信号を処理する。加えて、メディア・トランスレータ１６０は信号処理システム１５０に制御されて、磁気ディスク１３０をトランスデューサ１１０に対して移動させる。しかしながら、本発明は、特定のタイプの記憶システム１００あるいはその記憶システム１００で用いられる媒体１３０のタイプには限定されない。

図２は本発明の一実施形態による磁気ディスク・ドライブ装置２００の構成図である。図２で、ディスク２１０はスピンドル・モータ２３４によって回転され、ヘッド２１２はディスク２１０の対応する面にそれぞれ配置される。ヘッド２１２はE型ブロック・アセンブリ２１４からディスク２１０に延びる対応するサーボ・アーム上に取り付けられている。ブロック・アセンブリ２１４は対応する回転ボイス・コイル・アクチュエータ２３０を有している。ボイス・コイル・アクチュエータ２３０はブロック・アセンブリ２１４を駆動し、それによってヘッドの位置を変化させ、１つあるいは複数のディスク２１０上の特定の位置からデータを読み取ったり、その特定の位置にデータを書き込む。

プリアンプ２１６はヘッド２１２によってピックアップされた信号を事前増幅して、それによって読み取り／書き込みチャネル回路２１８に読み取り動作中に増幅された信号を提供する。書き込み動作中には、プリアンプ２１６は符号化された書き込みデータ信号を読み取り／書き込みチャネル回路２１８からヘッド２１２に送る。読み取り動作において、読み取り／書き込みチャネル回路２１８はプリアンプ２１６によって出力された読み取り信号からデータ・パルスを検出し、そのデータ・パスルを復号する。読み取り／書き込みチャネル回路２１８はその復号されたデータ・パルスをディスク・データ制御装置（DDC）２０に送る。さらに、読み取り／書き込みチャネル回路２１８はDDC２２０から受信した書き込みデータを符号化し、その符号化したデータをプリアンプ２１６に出力する。

DDC２２０はホスト・コンピュータ（図示せず）から受信したデータを、読み取り／書き込みチャネル回路２１８及びプリアンプ２１６を介してディスク２１０上に書き込むと同時に、ディスク２１０からの読み取りデータを上記ホスト・コンピュータに転送する。DDC２２０は上記ホスト・コンピュータとマイクロコントローラ２２４と間のインターフェイスも行う。バッファRAM（ランダム・アクセス・メモリー）２２２はDDC２２０とホスト・コンピュータ、マイクロコントローラ２２４、及び読み取り／書き込みチャネル回路２１８間で転送されるデータを一時的に保存する。マイクロコントローラ２２４はホスト・コンピュータからの読み取り及び書き込みコマンドに応じて、トラック・シーキング及びトラック追従機能を制御する。

ROM（読み取り専用メモリー）２２６はマイクロコントローラ２２４用の制御プログラム及び種々の設定値を記憶する。サーボ・ドライバ２２８はヘッド２１２の位置を制御するマイクロコントローラ２２４から発生される制御信号に応じてアクチュエータ２３０を駆動する駆動電流を発生する。この駆動電流はアクチュエータ２３０のボイスコイルに与えられる。アクチュエータ２３０はサーボ・ドライバ２２８から供給される駆動電流の方向と量に従って、ディスク２１０に対するヘッド２１２の位置決めを行う。スピンドル・モータ・ドライバ２３２はスピンドル・モータ２３４を駆動し、このスピンドル・モータ２３４はディスク２１０を制御するためのマイクロコントローラ２２４によって発生される制御値に従ってディスク２１０を回転させる。

図３は本発明の一実施形態による汎用プリコンペンセイション３００を示す図である。図３で、NRZI書き込みデータに対してはプリコンペンセイション３１０及びタイミング非対称補正３１２が行われている。図３に示されているパターンは一連の“０”３２０及び“１”３２２を含む。最適読み出し信号は、例えば１ビット・セルあるいは１フル・レート期間の図に示されているような率でシフトされる第一の磁気を必要としている。５％の北（N）磁気に対してタイミング非対称が必要な場合、全タイミング・シフトはプリコンペンセイション＋タイミング非対称補正３１２の合計である。従って、北（N）磁気３５０に対するプリコンペンセイションは−１２％３５２である。しかしながら、５％の北（N）磁気に対してタイミング非対称が必要なのであるから、非対称補正によるプリコンペンセイションの複合的調整は−７％３５４となる。

図４は本発明の一実施形態によるプリコンペンセイションを行うための回路の構成図４００である。図４で、粗フェーズ発生装置４１０は密フェーズ発生装置４１２を駆動する。粗フェーズ発生装置４１０は第1レベル・フェーズ信号である。図４で、粗フェーズ発生装置４１０は密フェーズ発生装置４１２を駆動するためのフェーズ信号を提供する。密フェーズ発生装置４１２は第2のレベル即ち「より緻密な」レベルのフェーズ信号発生装置である。フェーズ発生装置４１０、４１２をインターポレータと呼ぶこともある。

プリコンペンセイション・デコーダ４２０は書き込みデータ・パターン４２２に基づきフル・レートでどのフェーズを選択すべきかを決定する。フェーズ・ステップ量は所望のプリコンペンセイション・ステップ・サイズによって決められる。密フェーズ信号４１４はFP0−FP23までのラベルが付されている。密フェーズ信号４１４は２４ｘラッチ４３０でプリコンペンセイション・データをラッチするために用いられる。各FPX信号４１４は同じ書き込みデータ４２６をラッチして、FPXデータ４３２と呼ばれる信号を出力する。一度データがラッチされると、プリコンペンセイション・デコーダ４２０がデータ・パターンに基づいてどのフェーズが必要であるかを選択する４２４。プリコンペンセイション・デコーダ４２０は書き込みデータ入力パターン４２２に基づいてデータMux４４０の線を選択し、書き込みドライバ４５０に対してプリコンペンセイション・データ４４２を出力する。プリコンペンセイションNRZI書き込みデータ４５２は書き込みドライバ４５０によって提供される。

従って、粗フェーズ及び密フェーズ発生装置回路４１０，４１２はデータをシフトさせるために複数のタイミング遅延を出力する。そのタイミング遅延はプリコンペンセイトされたフェーズでの選択によって作られる信号遅延を示す。この遅延ステップは０−３６０度の範囲で所定の数の異なったフェーズを提供するが、３６０度未満の異なった設計を用いてもよい。図４で、２４の遅延設定を示しているが、その２４の遅延の種々の組み合わせは示されていない。正確な要求通りの遅延を用いることができるようにするためには、すべての遅延を発生させて、書き込みデータ配列に基づいて１つの遅延を選択できるようにすることが必要である。

図５は本発明の一実施形態による図４の粗フェーズ発生装置４１０のブロック構成図５００を示すものである。図５に、4段階VCO５１０及び４遅延段階５１２−５１８が示されている。遅延段階５１２−５１８の出力はバッファ５２０−５２６に提供される。この粗フェーズ発生装置ブロック５００は粗フェーズを発生させる手段を提供する。４段階差分VCOで利用することができるフェーズは４５度増分５４０で０−３６０度である。VCOが２ｘFあるいはその書き込みデータに必要とされるフル・レートの2倍で作動する場合、差分分周器を用いて２２．５度ステップ５３０で０−３６０度のフェーズを発生させることができる。

必要とされるプリコンペンセイションの量は媒体及びヘッドによる。+／−３６％の書き込みプリコンペンセイションが必要な場合、必要とされる最大粗フェーズは０．３６×（３６０）＝１２９．６度である。この場合、プリコンペンセイションに必要な最も近い粗フェーズは１３５度となる。図５は１F周波数レートで、例えば0、２２．５、４５、６７．５、９０、１１２．５、１３５、１５７．５、１８０、２０２．５、２２５、２４７．５、２７０、２９２．５、３１５、３３７．５など２２．５度刻み５３０で０−１３５度のフェーズをどのように発生することができるかを示している。この場合のプリコンペンセイションでは１３５度以上のフェーズは用いられないが、所望のプリコンペンセイションの程度に応じてどんなフェーズでも用いることができる。VCOが２ｘFあるいは書き込みデータに必要なフル・レートの2倍で作動する場合、ステップ・サイズ（刻み）５４０は０、１８０、４５、２２５、９０、２７０、１３５、３１５となる。図６は本発明の１つの実施の形態による１F ６１０及び２F ６２０粗フェーズ信号を示している。

図７は本発明の一実施形態による密フェーズ回路７００の構成図である。図７で、粗フェーズ入力７１０がドライバ７１２−７２４に与えられる。フェーズ・ステップの量は所望のプリコンペンセイション・ステップ・サイズで決められる。密フェーズ信号はFP0−FP２３ ７３０のラベルが付されており、電圧平均化技術で生成される。上記のドライバ７１２−７２４間では直列に連結された抵抗器７４０が用いられている。各抵抗器７４０からのノードはFP0−FP２３ ７３０を発生するために用いられる。出力インバータ７５０がこの信号をより明確にして次の段階を駆動する。

図８は本発明の一実施形態で中間ノードFP0s−FP４sがどのように発生されるかを示している。図８で、線８３０−８３４は密フェーズ信号FP1s−FP3s、つまり、図７の抵抗器を有する電圧分周器アレイであって、粗フェーズ入力８４０、８４２は平均化、インターポレートを行って密フェーズ信号を作るために用いられる。

この平均化技術を適切に作動させるためには、電圧が正しく平均化するようFPXのスルー・レートを適切に設定する必要がある。ドライバは信号強度を最大化しなければならないが、フル・サプライ・スイングを行ってはならない。シリコン・プロセスを通じてドライバを調節したり、周波数範囲に応じて温度を調整する必要があるかもしれない。各フェーズ・ステップは２２．５／４＝５．６２５度で、これはクロック期間Tの１．５６２５％である。このような設計の場合は、２４フェーズ信号のすべてが生成される。粗フェーズ信号P１５７．５及びP３３７．５は抵抗器配列を駆動するための余剰フェーズである。これらのエンドFP信号、FP0及びFP２３はその抵抗器配列の端部での電圧平均化を正しいフェーズ遅延ステップ・サイズ量に対して適切な量に保つ役割を果たす。

図９は本発明の一実施形態による密フェーズ信号の別の構成図９００を示している。この図は、Tの３５．９％までの総フェーズ移動と、出力インバータで処理された後のより先鋭なエッジを示している。この密フェーズ信号は図４で示す２４ｘラッチでプリコンペンセイションをラッチするために用いられる。

図１０は本発明の一実施形態による２４ｘラッチブロック１０００の構成図である。密フェーズ入力１０１０は２４ラッチ１０２０、１０２２をクロックするために提供される。書き込みデータ１０３０はこれら２４ラッチ１０２０、１０２２のデータ入力ポートに提供される。書き込みデータ１０３０はすべての２４ラッチ１０２０、１０２２に対して共通である。各FPX信号１０１０は同じ書き込みデータ１０３０をラッチして、FPXデータ１０４０と呼ばれる信号を出力する。

図１１は本発明の一実施形態による図４に示すプリコンペンセイションMuxの構成図１１００である。ラッチされると、プリコンペンセイション・デコーダがデータ・パターンに基づいてどのフェーズが必要かを選択する。上記プリコンペンセイション・デコーダは正しいFPXデータ１１２０を選択してプリコンペンセイション・データ１１４０として書き込みドライバに出力するためにどのパス・ゲート１１１０を短絡させるべきかを選択する。

図１２は本発明の一実施形態によるMux選択タイミングがどのように行われるかを示すタイミング図１２００である。FP０（１２１０）、FP8（１２１２）、FP23（１２１４）はこの例で選択される密フェーズ信号であり、FP0データ１２２０、FP8データ１２２２、及びFP23データ１２２４をラッチするために用いられるクロックである。このプリコンペンセイション・デコーダは適切な配列をピックするためにデータMuxセレクト１２４０を駆動する。図１２で、NRZI書き込みデータのタイミング移動は０％（１２３０）、１２．５％（１２３２）、１２．５％（１２３４）そして３５．９％（１２３６）である。図４に示すプリコンペンセイション・デコーダは書き込みデータ入力パターン１２５０に基づいてデータMuxセレクト・ラインを選択する。設計者はメディア記録技術に基づいてどのようにパターン認識を行うかを決めることができる。その設計は、２、４、８あるいは１６状態のプリコンペンセイションを選べる程柔軟に行えるようになっている。

図１３は本発明の一実施形態におけるプリコンペンセイションのためのカスタマー設定の一例と４状態プリコンペンセイション１３００のためのNRZI書き込みデータに基づくデコーダ・セレクトとを示している。中央（下線１）のNRZIデータ遷移１３１０は１３１２の1ビット・セル前、そして１３１４の1ビット・セル後の隣接遷移状態に基づいて与えられた量だけシフトされたビットである。従って、プリコンペンセイション状態1の場合、−１２．５％プリコンペンセイション・シフト（１３２０）するためのカスタマー設定はその遷移のためにFP0(１３３０)を選択することが必要となるであろう。どれだけの状態が選ばれようと、この設計例では、プリコンペンセイション量の違いは最大３５．９％である。従って、FP２３−FP０＝２３．５％−（−１２．５％）＝３５．９％となる。カスタマーが０％基準を設定するのは任意である。各プリコンペンセイション状態は０％から３５．９％の相対可変範囲を有する。

図１４は本発明の一実施形態において、８状態プリコンペンセイション（１４００）がどのようにデコードされるかを示している。８状態プリコンペンセイションはシフト量が２つ前のビット・セル（１４１２）と１つ後のビット・セル（１４１４）に基づいて行われることを除けば、同様の方法で行うことができる。

図１５は本発明の一実施形態で16状態デコーダ１５００がどのように実施できるかを示す表の一部である。今後の記録技術は16状態プリコンペンセイションを必要とする可能性があり、その場合、シフトの量は2ビット前のセル（１５１２）と２ビット後のセル（１５１４）によって決まる。

状態の量は必要性や利用できる遅延ステップの数によっては制約されるだけである。本発明については２４の利用できる遅延設定を参照して上に説明したが、状態の数は増やすことも減らすこともできる。これらの状態のいずれにおいても、デコーダはタイミング非対称の必要性に基づいて変化することが必要となるかもしれない。前にも述べたように、その遷移のためのプリコンペンセイション量に磁気Nをシフトさせたり加えることができる。従って、実際には、タイミング非対称補正が付加されると、４状態プリコンペンセイションは二倍化されて８状態プリコンペンセイションになる。デコーダは交互に現れる１を追跡し、選択された非対称量を加えればよいだけである。

さらに、本発明の実施の形態を実施して、これらのコンセプトを拡張することによって広い周波数範囲を提供することができる。上にも述べたように、FPXノードでのスルー・レートが正しい作動範囲にある場合に、密フェーズ発生装置は正しく作動する。しかしながら、周波数が増大すると、FPXノード信号スイングは帯域幅に制約があり、低下してしまう。実際に利用できる周波数範囲は約２−１である。こうした周波数範囲はFPXノードのスルー・レートの変更を必要とするであろう。１つの解決方法はその密フェーズ発生装置に可変エッジ・レート・ドライバを備えることである。しかしながら、これにはプロセス速度及び温度を調べるための一定の較正が必要になる。４−１程度のより広い周波数範囲を得るためのより良い方法は密フェーズ発生装置を駆動する粗フェーズ信号を切り換えること、及び基準クロックにM分周器を加えることであろう。

図１６は本発明の一実施形態でM分周器１６７０を用いて汎用プリコンペンセイションを行うための回路の構成図１６００である。M分周器１６７０は好ましくは１あるいは２のいずれかである。M分周器１６７０が２の場合、書き込みデータ１６２２は２で分周されて、ビット・セルは２ｘTとなる。ビット・セルの長さが２倍なので、このプリコンペンセイション率は効果的に２で分周される。従って、M=2の場合、最大プリコンペンセイションは３５．９％／２、つまり１８．０％程度に過ぎないであろう。M=2に対して３５．９％の同じ最大プリコンペンセイション率を得るためには、違った組み合わせの粗フェーズを選択することができる。図１７はM＝２の時に粗フェーズの異なった組み合わせを選択する粗フェーズMuxブロック１７００を示している。図１７は１のM分周器（１７１０）及び２のM分周器（１７１２）のための粗フェーズ選択を示す表である。M＝２（１７１２）の場合、同じプリコンペンセイション率シフトを維持するために粗フェーズを２倍にする必要がある。

図１８は本発明の一実施形態による汎用書き込みプリコンペンセイションを行うための方法を示すフローチャート１８００である。第一に、N個の粗フェーズ信号を発生する（１８１０）。このN個の粗フェーズ信号を用いてM個の密フェーズ信号を発生させる（１８２０）。そのM個の密フェーズ信号から１つの密フェーズ信号を選択して受信した書き込みデータにシフトをもたらし、第1の所望のプリコンペンセイションを達成する（１８３０）。

図１−１８を参照して上述したプロセスは、例えば、図１に示す１台以上の固定及び／又は取り外し可能データ記憶装置１８８、あるいはその他のデータ記憶またはデータ通信装置など、コンピュータで読み取り可能な媒体あるいは担体に具体的に組み込むことができる。コンピュータ・プログラム１９０をメモリ１７０にロードして、そのコンピュータ・プログラム１９０を実行させるようにプロセッサ１７２を構成することもできる。このコンピュータ・プログラム１９０は、図１のプロセッサ１７２によって読み出され実行されると、その装置により本発明の一実施形態のステップあるいは要素を実行するのに必要なステップを行わせる命令を含む。

本発明の例示的な実施の形態に関する上記の説明は説明の目的で提示されたものである。すべての可能な実施の形態を述べている訳ではなく、開示されている具体的な形態に本発明を限定する意図もない。上記の教示に照らせば、多くの修正や変更が可能である。本発明の範囲は、上記の詳細な説明ではなく、附属の特許請求の範囲によって限定される。

本発明の一実施形態による記憶システムを示すブロック図である。 本発明の一実施形態による磁気ディスク・ドライブ装置の構成図である。 本発明の一実施形態による汎用プリコンペンセイションを示す図である。 本発明の一実施形態によるプリコンペンセイションを行うための回路の構成図である。 本発明の一実施形態による図４の粗フェーズ発生装置の回路図である。 本発明の一実施形態による１F及び２F粗フェーズ信号を示す図である。 本発明の一実施形態による密フェーズ発生装置の回路図である。 本発明の一実施形態によるFP0からFP4までの中間ノードがどのように発生されるかを示す図である。 本発明の一実施形態による密フェーズ信号の別の例を示す図である。 本発明の一実施形態による２４ｘラッチ・ブロックの構成図である。 本発明の一実施形態による図４のプリコンペンセイションMuxの構成図である。 本発明の一実施形態によるMux選択タイミングがどのように行われるかを示すタイミング図である。 本発明の一実施形態によるプリコンペンセイションのカスタマー設定と４状態プリコンペンセイションのためのNRZI書き込みデータに基づくデコーダ選択の一例を示す図である。 本発明の一実施形態による８状態プリコンペンセイションがどのようにデコードされるかを示す図である。 本発明の一実施形態による１６状態デコーダがどのようにインプリメントされるかを示す表の一部を示す図である。 本発明の一実施形態によるM分周器によって汎用プリコンペンセイションを行うための回路の構成図である。 図１６においてMが２の場合の異なった組み合わせの粗フェーズを選択する粗フェーズMuxブロックを示す図である。 本発明の一実施形態による汎用書き込みプリコンペンセイションを行うための方法のフローチャートである。

符号の説明

１００…記憶システム、
１１０…トランスデューサ、
１２０…アクチュエータ、
１３０…媒体、
１４０…データ・チャネル、
１５０…信号処理システム、
１６０…メディア・トランスレータ、
１７０…メモリ、
１７２…プロセッサ、
１８８…固定及び／又は取り外し可能データ記憶装置、
１９０…コンピュータ・プログラム、
２００…磁気ディスク・ドライブ装置、
２１０…ディスク、
２１２…ヘッド、
２１４…Ｅ型ブロック・アセンブリ、
２１６…プリアンプ、
２１８…読み取り／書き込みチャネル回路、
２２０…ディスク・データ制御装置（ＤＤＣ）、
２２２…バッファＲＡＭ、
２２４…マイクロコントローラ、
２２６…ＲＯＭ、
２２８…サーボ・ドライバ、
２３０…アクチュエータ、
２３２…スピンドル・モータ・ドライバ、
２３４…スピンドル・モータ、
３００…汎用プリコンペンセイション、
３１０…プリコンペンセイション補正、
３１２…非対称補正、
４００…プリコンペンセイション回路、
４１０…粗フェーズ発生装置、
４１２…蜜フェーズ発生装置、
４１４…蜜フェーズ信号、
４２０…プリコンペンセイション・デコーダ、
４２６…書き込みデータ、
４３０…２４ラッチ、
４４０…データＭＵＸ、
４５０…書き込みドライバ、
４５２…ＮＲＺＩ書き込みデータ、
５００…粗フェーズ回路、
５１０…４段階ＶＣＯ、
５１２，５１４，５１６，５１８…遅延段階、
５２０，５２２，５２４，５２６…バッファ、
５３０…１Ｆレートで使えるフェーズ、
５４０…２Ｆレートで使えるフェーズ、
６１０…１Ｆ粗フェーズ、
６２０…２Ｆ粗フェーズ、
７００…蜜フェーズ回路、
７１０…粗フェーズ入力、
７１２，７１４，７１６，７１８，７２０，７２２，７２４…ドライバ、
７４０…抵抗器、
８３０，８３２，８３４…蜜フェーズ信号、
８４０，８４２…粗フェーズ入力、
１０００…２４ラッチブロック、
１０１０…蜜フェーズ入力、
１０２０，１０２２…ラッチ、
１０３０…書き込みデータ、
１０４０…ＦＰＸデータ、
１１００…プリコンペンセイションＭＵＸ、
１１１０…パス・ゲート・スイッチ、
１１４０…プリコンペンセイション・データ、
１２４０…データＭＵＸ選択、
１３１０，１３１２，１３１４…ＮＲＺＩデータ遷移、
１３２０…プリコンペンセイション・シフト、
１６００…汎用プリコンペンセイション回路、
１６７０…Ｍ分周器。

Claims (34)

1. N個の粗フェーズ信号を発生するための粗フェーズ発生装置と、
   前記粗フェーズ発生装置に連結され、前記N個の粗フェーズ信号を用いてM個の密フェーズ信号を発生するための密フェーズ発生装置と、
   前記密フェーズ発生装置に連結され、前記M個の密フェーズ信号から１つの密フェーズ信号を選択して受信した書き込みデータにシフトをもたらし、第１の所望のプリコンペンセイションを達成するための書き込みプリコンペンセイション回路と、
   を有することを特徴とする汎用書き込みプリコンペンセイションを行うための回路。
2. 前記選択された密フェーズ信号が受信した書き込みデータにシフトをもたらし、第１の所望のポジティブ・プリコンペンセイションを達成することを特徴とする請求項１記載の回路。
3. 前記選択された密フェーズ信号が受信した書き込みデータにシフトをもたらし、第１の所望のネガティブ・プリコンペンセイションを達成することを特徴とする請求項１記載の回路。
4. 前記密フェーズ信号を選択することにより、さらに受信した書き込みデータにシフトをもたらしてポジティブ又はネガティブ・タイミング非対称補正を達成することを特徴とする請求項１記載の回路。
5. 前記粗フェーズ発生装置が、第１の周波数で作動し３６０度／（２X）の増分で０−３６０度の範囲の２X個のフェーズ信号を提供するX段階差分環状VCO（電圧制御発振器）を有することを特徴とする請求項１記載の回路。
6. 前記粗フェーズ発生装置が第２の周波数で作動するX段階差分環状VCOを有し、さらに前記粗フェーズ発生装置が差分分周器を有し、３６０度／（８X）の増分で０−３６０度の範囲の４X個のフェーズ信号を提供することを特徴とする請求項１記載の回路。
7. 前記密フェーズ発生装置が電圧を平均化してM個の密フェーズ信号を発生するためのインターポレータを有することを特徴とする請求項１記載の回路。
8. 前記密フェーズ発生装置がさらに前記N個の粗フェーズ信号のうちの１つを受信するドライバと、前記M個の密フェーズ信号を発生するための前記ドライバ間に配置された直列に連結された抵抗器を有することを特徴とする請求項７記載の回路。
9. 前記プリコンペンセイション回路がさらに、
   前記密フェーズ発生装置に連結され、該密フェーズ発生装置から１つの基準クロックを受信すると共に書き込みデータを受信するプリコンペンセイション・デコーダと、
   前記密フェーズ発生装置及びプリコンペンセイション・デコーダに連結され、前記プリコンペンセイション・デコーダからの前記書き込みデータとM個の密フェーズ・クロック信号を供給され、そのM個の密フェーズ・クロック信号によってシフトされたM個のラッチされた書き込みデータ信号を出力するラッチ回路と、
   前記ラッチ回路およびプリコンペンセイション・デコーダに連結されるデータ・セレクタであって、前記プリコンペンセイション・デコーダから、前記シフトされたM個のラッチされた書き込みデータ信号のうちのどれをプリコンペンセイトされた書き込みデータとして当該データ・セレクタに提供するかを示す１つのデータ選択信号を受信するデータ・セレクタと、
   を有することを特徴とする請求項１記載の回路。
10. さらに前記プリコンペンセイトされた書き込みデータを受信してNRZI書き込みデータを出力する書き込みドライバを有することを特徴とする請求項９記載の回路。
11. シフトされたM個のラッチされた書き込みデータのうちの１つを選択して受信した書き込みデータにシフトをもたらし、タイミング非対称補正を達成することを特徴とする請求項１０記載の回路。
12. さらに、基準クロックを分周してM個の密フェーズ・クロック信号のスルー・レートを増大すると共に、前記M個の密フェーズ・クロック信号に対してより広い周波数範囲を提供するための分周器を有し、前記の用いられた粗フェーズ・クロック信号を変化させることにより前記第１の所望のプリコンペンセイションを行うことを特徴とする請求項９記載の回路。
13. データを記録するための磁気記憶媒体と、
    前記磁気記憶媒体を動かすためのモータと、
    前記磁気記憶媒体からデータを読み取り、前記媒体にデータを書き込むためのヘッドと、
    前記磁気記憶媒体に対して前記ヘッドの位置決めを行うためのアクチュエータと、
    前記磁気記憶媒体上で符号化された信号を処理するためのデータ・チャネルとを有し、
    前記データ・チャネルがN個の粗フェーズ信号を発生するための粗フェーズ発生装置と、該粗フェーズ発生装置に連結され、N個の粗フェーズ信号を用いてM個の密フェーズ信号を発生する密フェーズ発生装置と、該密フェーズ発生装置に連結される書き込みプリコンペンセイション回路であって、前記M個の密フェーズ信号から１つの密フェーズ信号を選んで受信した書き込みデータにシフトをもたらし、第一の所望のプリコンペンセイションを行うための書き込みプリコンペンセイション回路とを有することを特徴とする磁気記憶装置。
14. 前記選択された密フェーズ信号が受信した書き込みデータにシフトをもたらし、第１の所望のポジティブ・プリコンペンセイションを達成することを特徴とする請求項１３記載の磁気記憶装置。
15. 前記選択された密フェーズ信号が受信した書き込みデータにシフトをもたらし、第１の所望のネガティブ・プリコンペンセイションを達成することを特徴とする請求項１３記載の磁気記憶装置。
16. さらに、前記密フェーズ信号を選択することにより、受信した書き込みデータにシフトをもたらしてタイミング非対称補正を達成することを特徴とする請求項１３記載の磁気記憶装置。
17. 前記粗フェーズ発生装置が第１の周波数で作動し３６０度／（２X）の増分で０−３６０度の範囲の２X個のフェーズ信号を提供するX段階差分環状VCOを有することを特徴とする請求項１３記載の磁気記憶装置。
18. 前記粗フェーズ発生装置が第２の周波数で作動するX段階差分環状VCOを有し、さらに前記粗フェーズ発生装置が差分分周器を有し、３６０度／（８X）の増分で０−３６０度の範囲の４X個のフェーズ信号を提供することを特徴とする請求項１３記載の磁気記憶装置。
19. 前記密フェーズ発生装置が電圧を平均化してM個の密フェーズ信号を発生するインターポレータを有することを特徴とする請求項１３記載の磁気記憶装置。
20. 前記密フェーズ発生装置がさらに前記N個の粗フェーズ信号のうちの１つを受信するドライバと、前記M個の密フェーズ信号を発生するための前記ドライバ間に配置された直列に連結された抵抗器を有することを特徴とする請求項１９記載の磁気記憶装置。
21. 前記書き込みプリコンペンセイション回路がさらに、
    前記密フェーズ発生装置に連結されており、該密フェーズ発生装置から基準クロックを受信すると共に、前記書き込みデータを受信するプリコンペンセイション・デコーダと、
    前記密フェーズ発生装置及びプリコンペンセイション・デコーダと連結されており、前記プリコンペンセイション・デコーダからの書き込みデータと前記M個の密フェーズ・クロック信号を供給されると共に、前記M個の密フェーズ・クロック信号によってシフトされたM個のラッチされた書き込みデータ信号を供給するラッチ回路と、
    前記ラッチ回路及びプリコンペンセイション・デコーダと連結されるデータ・セレクタであって、前記プリコンペンセイション・デコーダから、前記シフトされたM個のラッチされた書き込みデータ信号のどれをプリコンペンセイトされた書き込みデータとして当該データ・セレクタに提供するかを示すデータ選択信号を受信するデータ・セレクタと、
    を有することを特徴とする請求項１３記載の磁気記憶装置。
22. さらに、前記プリコンペンセイトされた書き込みデータを受信して、NRZI書き込みデータを出力する書き込みドライバを有することを特徴とする請求項２１記載の磁気記憶装置。
23. さらにシフトされたM個のラッチされた書き込みデータ信号のうちの１つを選択して受信した書き込みデータにシフトをもたらしてタイミング非対称補正を達成することを特徴とする請求項２２記載の磁気記憶装置。
24. さらに、前記基準クロックを分周して前記M個の密フェーズ・クロック信号のスルー・レートを増大させ、前記密フェーズ・クロック信号に対して広い周波数範囲を提供するための分周器を有し、前記用いられた粗フェーズ・クロック信号を変化させることにより前記第１の所望のプリコンペンセイションを行うことを特徴とする請求項２１記載の磁気記憶装置。
25. N個の粗フェーズ信号を発生するステップと、
    前記N個の粗フェーズ信号を用いてM個の密フェーズ信号を発生するステップと、
    前記M個の密フェーズ信号から１つの密フェーズ信号を選んで受信した書き込みデータにシフトをもたらし、第１の所望のプリコンペンセイションを達成するステップと、
    を含むことを特徴とする汎用書き込みプリコンペンセイションを行うための方法。
26. 前記１つの密フェーズ信号を選択するステップがさらに１つの密フェーズ信号を選択して第１の所望のポジティブ・プリコンペンセイションを達成するステップを含むことを特徴とする請求項２５記載の方法。
27. 前記１つの密フェーズ信号を選択するステップがさらに１つの密フェーズ信号を選択して第１の所望のネガティブ・プリコンペンセイションを達成するステップを含むことを特徴とする請求項２５記載の方法。
28. 前記１つの密フェーズ信号を選択するステップがさらに、１つの密フェーズ信号を選択して、さらに受信した書き込みデータにシフトをもたらしポジティブあるいはネガティブ・タイミング非対称補正を達成するステップを含むことを特徴とする請求項２５記載の方法。
29. 前記N個の粗フェーズ信号を発生するステップがさらに、３６０度／Xの増分で０−３６０度の範囲のX個のフェーズ信号を提供するステップを含むことを特徴とする請求項２５記載の方法。
30. 前記N個の粗フェーズ信号を発生するステップがさらに、３６０度／（２X）の増分で０−３６０度の範囲の２X個のフェーズ信号を提供するステップを含むことを特徴とする請求項２５記載の方法。
31. 前記N個の粗フェーズ信号を用いてM個の密フェーズ信号を発生させるためのステップがさらに、前記N個の粗フェーズ信号に対して電圧を平均化して前記M個の密フェーズ信号を発生させるステップを含むことを特徴とする請求項２５記載の方法。
32. 前記M個の密フェーズ信号から１つの密フェーズ信号を選択して受信した書き込みデータにシフトをもたらし、第１の所望のプリコンペンセイションを達成するためのステップがさらに、
    前記M個の密フェーズ・クロック信号に基づいて書き込みデータをシフトさせM個のシフトされた書き込みデータ信号を生成するステップと、
    基準クロック及び書き込みデータを受信すると、データ選択信号を出力して前記M個のシフトされた書き込みデータ信号の１つを選択してプリコンペンセイトされた書き込みデータとして提供するステップと
    を含むことを特徴とする請求項２５記載の方法。
33. 前記１つのデータ選択信号を出力して前記M個のシフトされた書き込みデータ信号の１つを選択するステップがさらに前記書き込みデータのタイミング非対称補正を達成するステップを含むことを特徴とする請求項３２記載の方法。
34. 前記基準クロックを分周して前記M個の密フェーズ・クロック信号のスルー・レートを増大し、そして、前記M個の密フェーズ・クロック信号に対して広い周波数範囲を提供するステップと、
    前記用いられた粗フェーズ・クロック信号を変更して前記第１の所望のプリコンペンセイションを行うステップと、
    をさらに含むことを特徴とする請求項３２記載の方法。

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