JP2005236996A - 低電圧領域信号の高電圧領域への変換 - Google Patents
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Abstract
【課題】 信号の電圧領域の変換を高速かつ効率的に行うことが重要となっている。高い周波数で変換して消費パワーを低減することが望ましい。
【解決手段】 信号を低電圧領域から高電圧領域に変換する方法は、低電圧領域の入力信号を受け取るステップと、前記入力信号を用いて、第1のキャリアタイプを有する第1のトランジスタと、前記第1のキャリアタイプとは異なる第2のキャリアタイプを有する第2のトランジスタと、前記第2のキャリアタイプを有する第3のトランジスタを制御するステップを有する。前記第1のトランジスタは前記出力端子に結合され、高電圧領域の第1の値に対応する第1の電圧とさらに結合される。前記第2のトランジスタと前記第3のトランジスタは前記出力端子と第2の電圧であって前記高電圧領域の第2の値に対応する電圧の間に直列に結合される。前記出力電圧は前記入力信号に基づき前記第1の電圧または前記第2の電圧に対応するように選択される。
【選択図】 図1
【解決手段】 信号を低電圧領域から高電圧領域に変換する方法は、低電圧領域の入力信号を受け取るステップと、前記入力信号を用いて、第1のキャリアタイプを有する第1のトランジスタと、前記第1のキャリアタイプとは異なる第2のキャリアタイプを有する第2のトランジスタと、前記第2のキャリアタイプを有する第3のトランジスタを制御するステップを有する。前記第1のトランジスタは前記出力端子に結合され、高電圧領域の第1の値に対応する第1の電圧とさらに結合される。前記第2のトランジスタと前記第3のトランジスタは前記出力端子と第2の電圧であって前記高電圧領域の第2の値に対応する電圧の間に直列に結合される。前記出力電圧は前記入力信号に基づき前記第1の電圧または前記第2の電圧に対応するように選択される。
【選択図】 図1
Description
本発明は信号の変換に関し、特に信号の低電圧領域から高電圧領域への変換に関する。
情報通信レートが高くなるにしたがって、信号の電圧領域の変換を高速に行うことが重要となっている。この種の変換は大きなパワーを消費するので、変換を効率的に行うことが重要である。したがって、高い周波数で変換して消費パワーを低減することが望ましい。
本発明の一実施形態によると、信号を低電圧領域から高電圧領域に変換する方法は、低電圧領域の入力信号を受け取るステップと、前記入力信号を用いて、第1のキャリアタイプを有する第1のトランジスタと、前記第1のキャリアタイプとは異なる第2のキャリアタイプを有する第2のトランジスタと、前記第2のキャリアタイプを有する第3のトランジスタを制御するステップを有する。前記第1のトランジスタは前記出力端子に結合され、高電圧領域の第1の値に対応する第1の電圧とさらに結合される。前記第2のトランジスタと前記第3のトランジスタは前記出力端子と第2の電圧であって前記高電圧領域の第2の値に対応する電圧の間に直列に結合される。前記出力電圧は前記入力信号に基づき前記第1の電圧または前記第2の電圧に対応するように選択される。
本発明の一実施形態が有する重要な技術的特長は、高速動作が可能なことである。一実施形態による、低電圧領域から高電圧領域に信号を変換する回路は、高速トランジスタ、具体的にはNMOSトランジスタを含む。これにより、部品の応答時間を低減し、回路がギガヘルツオーダーの周波数に応答することができるようになる。上記の部品構成により、本回路は高周波数信号をより正確に処理することができるようになる。
本発明の一実施形態の他の特徴は、パワー消費を削減できることである。本発明の一実施形態による回路は、動作サイクル中、部品に常時パワーを供給する必要がない。上記実施形態は全体としてより少ないパワーしか消費せず、これによりシステムの他の要素が使用するパワーを節約し、あるいはシステム全体の動作にかかるコストを削減することも可能である。これは、部品に絶えずパワーを供給しなければならない、電流ミラーローディングを用いるコンバータ等の回路と比較して有利である。上記その他の態様により高速通信等への応用が可能であるかもしれない。当業者には添付した図面、説明、請求項から他の技術的特徴が容易に明らかとなるであろう。さらにまた、特定の特長を上で列記したが、本発明の実施形態はこれらの特長の一部を含むものもあれば、全部を含むものもある。また、上に列記した特長は含まないものもある。
図1は、本発明の一実施形態による、入力信号101を低電圧領域から高電圧領域に変換する回路100を示す回路図である。回路100は、高電圧110とグランド電圧あるいは共通電圧112に結合している。回路100は入力信号110を低電圧領域から高電圧領域に変換する。例えば、低電圧領域とは約1.25ボルトであり、高電圧領域とは約2.5ボルトである。高電圧領域は高電圧110に対応する。本実施形態の回路100は、反転NANDゲート102、インバータ104、金属酸化物半導体電界効果トランジスタ(MOSFET)106、108、114、116、118を含む。また、出力アンプ120も含む。
反転NANDゲート102は入力信号101とパワーダウン信号の論理的NAND演算を行う。パワーダウン信号は回路100を閉じたり起動したりして、回路100が動作していないときには消費パワーを削減する。一実施形態において、パワーダウン信号のハイとローは低電圧領域と対応する。反転NANDゲート102はトランジスタ、抵抗等、好適な部品を含む。
インバータ104は反転NANDゲート102の出力を反転する好適な部品であれば何でもよい。反転された出力はトランジスタ114と118のゲートに供給され、これらトランジスタを制御するのに用いられる。インバータ104は反転NANDゲート102の出力信号を遅らせ、反転NANDゲート102から制御デバイスに直接行く制御信号の方がインバータ104を介して行く制御信号よりも1サイクル以上早くなる。
制御トランジスタ106と108は、いかなるタイプのトランジスタでもよく、そのキャリアはいかなるタイプでもよい。例えば、制御トランジスタ106と108は、金属酸化物半導体電界効果トランジスタ(MOSFET)でもよく、そのキャリアタイプは正(PMOS)でも負(NMOS)でもよい。図示した実施形態において、制御トランジスタ106と108はそれぞれPMOSトランジスタとNMOSトランジスタである。制御トランジスタ106と108のゲート端子は反転NANDゲート102の出力に結合している。このように、制御トランジスタ106と108は反転NANDゲート102の出力により制御される。制御トランジスタ106はインバータ104の出力とも結合しており、制御トランジスタ106がインバータ104の出力を制御できるようになっている。制御トランジスタ108は共通電圧112と結合しており、制御トランジスタ108が駆動されたとき、電圧が共通電圧112に低下する。制御トランジスタ106と108の組み合わせによりトランジスタ118の動作を制御することができる。
トランジスタ114、116、118は好適なトランジスタであればどのようなものでもよく、主キャリアのタイプ(一般的に「キャリアタイプ」と呼ぶ)もどちらでもよい。例えば、トランジスタ114、116、118は、金属酸化物半導体電界効果トランジスタ(MOSFET)でもよく、そのキャリアタイプは正(PMOS)でも負(NMOS)でもよい。トランジスタ114はトランジスタ116と118とはキャリアタイプが反対であることが多い。このように、例えば、トランジスタ114がPMOSのとき、トランジスタ116と118はNMOSトランジスタであってもよい。一般的にNMOSトランジスタはPMOSトランジスタより応答時間が短いので、回路100の応答性を高めるため、トランジスタ116と118はNMOSトランジスタであることが望ましい。図示した実施形態において、トランジスタ114と116は出力端子119のところで結合している。トランジスタ114は高電圧110および出力アンプ120の入力とさらに結合している。このように、トランジスタ114は出力アンプ120に印加される電圧を高電圧110に上げる。トランジスタ116と118は出力端子119と共通電圧112の間に直列に結合している。このように構成されたトランジスタ116と118は出力アンプ120の入力に印加される電圧を共通電圧112にする。
出力アンプ120は、トランジスタ114、116、118により出力アンプ120の入力に生成された電圧の振幅を増幅する増幅手段であれば何でもよい。出力アンプ120の特徴応答時間は一般的に回路100の特徴応答時間よりも大幅に短い。したがって、出力アンプ120に信号を増幅する適切な時間を与えるために、出力アンプ120により回路100から出力される電圧は、通常、電圧領域間の電圧差より非常に小さい。出力アンプ120の入力は、トランジスタ114、116、118の集まった出力端子119に対応する。
動作中に、回路100は入力信号101が低電圧になるとそれに応じて高電圧110の出力信号を生成する。入力信号101が低いと、反転NANDゲート102がハイ出力となり、そのハイ出力はインバータ104でロー出力に反転され、トランジスタ114が活性化される。反転NANDゲート102がハイ出力となると、トランジスタ106がオフとなり、トランジスタ108はオンとなり、トランジスタ118はオフとなる。こうして、出力端子119は高電圧110に引き上げられる。
入力信号101がハイのとき、反転NANDゲート102はロー出力となり、インバータ104の出力はハイとなる。トランジスタ114の活性化は弱い。反転NANDゲート102の出力はトランジスタ106をオンとし、トランジスタ108をオフとする。こうしてトランジスタ118がオンとなる。トランジスタ116と118の効果が一緒になって出力端子119が共通電圧112に引き下げ、ロー出力となる。
本発明には多数の実施形態があり、各実施形態には多数のバリエーションがある。具体的に示した回路100はその一例に過ぎない。例えば、反転NANDゲート102とインバータ104の替わりに他の好適な部品、例えばインバータやダイオード等を用いてトランジスタ114、116、118に好適な制御信号とタイミングを供給してもよい。また、トランジスタ114、116、118は他のタイプのトランジスタと取り替えてもよく、例えば異なるキャリアタイプを有するトランジスタでもよい。このような実施形態も上で説明した回路100の範囲内に入ると理解すべきである。
図2は、回路100の動作方法の一例を示すフローチャート200を示す。ステップ202において、回路100は入力信号101を受け取る。判断ステップ204に示したように、入力信号101がハイかローかにより回路100の動作は異なる。入力信号101がローのとき、高電圧に結合されたトランジスタ114はステップ206で活性化される。入力信号101はステップ208でトランジスタ106を不活性化し、トランジスタ108を活性化する。ステップ210において、制御トランジスタ106と108はトランジスタ118のゲート電圧を下げ、一連のトランジスタ116と118を不活性化する。一連のトランジスタ116と118は不活性化されるので、トランジスタ114は活性化される一方、ステップ212においてトランジスタ114は出力端子の電圧をハイに引き上げる。
一方、入力信号がハイのとき、ステップ214においてトランジスタ114はあまり活性化されない。ステップ216において、制御トランジスタ106は活性化され、トランジスタ108は不活性化される。ステップ218において、インバータ104からの出力信号がトランジスタ118を活性化可能となる。ステップ220において、トランジスタ118の活性化とトランジスタ114の不活性化により、一連のトランジスタ116と118が出力端子119の電圧を共通電圧112に引き下げる。
出力端子119の電圧がハイまたはローに設定されると、出力アンプ120はステップ222においてその信号を増幅する。判断ステップ224に示したように、回路100に入力信号101が継続して入力されるときは、ステップ202からステップを繰り返す。入力信号101が継続しないときは、終了する。説明した動作方法は本発明の多様な実施形態である多数の動作方法のほんの一例であることを理解すべきである。特に、上で説明した実施形態に当てはまる動作方法は、本発明の実施形態の範囲内にある。
本発明の実施形態を説明したが、当業者は無数の変更、バリエーション、改変、変換、修正を考えられるであろう。本発明は、添付した請求の範囲に入る無数の変更、バリエーション、改変、変換、修正をも含むことを意図するものである。
なお、本発明の開示にあたり、以下の付記を記す。
(付記1)
信号を低電圧領域から高電圧領域に変換する方法であって、
低電圧領域の入力信号を受け取るステップと、
前記入力信号を用いて、第1のキャリアタイプを有する第1のトランジスタと、前記第1のキャリアタイプとは異なる第2のキャリアタイプを有する第2のトランジスタと、前記第2のキャリアタイプを有する第3のトランジスタを制御して出力端子に出力電圧を生成するステップとを有し、
前記第1のトランジスタは前記出力端子に結合され、高電圧領域の第1の値に対応する第1の電圧とさらに結合され、
前記第2のトランジスタと前記第3のトランジスタは前記出力端子と第2の電圧であって前記高電圧領域の第2の値に対応する電圧の間に直列に結合され、
前記出力電圧は前記入力信号に基づき前記第1の電圧または前記第2の電圧に対応するように選択されることを特徴とする方法。
(付記2)
付記1に記載の方法であって、高電圧領域と低電圧領域の最大値の間の差より小さい電圧値になるまで前記出力電圧を少なくとも2倍増幅するステップをさらに有することを特徴とする方法。
(付記3)
付記1に記載の方法であって、
前記入力信号は論理演算を前記入力信号に適用するように動作可能な論理ゲートで受け取られ、
前記方法は、前記トランジスタが前記入力信号を用いて制御される前に前記論理ゲートの前記論理演算を前記入力信号に適用するステップをさらに有することを特徴とする方法。
(付記4)
付記1に記載の方法であって、
前記低電圧領域のハイは1.25ボルトであり、
前記高電圧領域のハイは2.5ボルトであることを特徴とする方法。
(付記5)
付記1に記載の方法であって、前記制御するステップは、前記第2のトランジスタまたは第3のトランジスタの少なくとも一方を制御するよう動作可能な、少なくとも1つの制御トランジスタに前記入力信号を印加するステップを有することを特徴とする方法。
(付記6)
付記5に記載の方法であって、前記方法は、
前記入力信号を2つの部分に分け、前記入力信号の第1の部分を前記制御トランジスタに印加するステップと、
前記入力信号の第2の部分を反転するステップと、
前記入力信号の前記第2の部分を前記第1のトランジスタのゲート端子に印加するステップとを有することを特徴とする方法。
(付記7)
付記1に記載の方法であって、前記入力信号は1ギガヘルツより大きい周波数であることを特徴とする方法。
(付記8)
信号を低電圧領域から高電圧領域へ変換する回路であって、
低電圧領域の入力信号を受け取るように動作するレシーバと、
第1のキャリアタイプの第1のトランジスタであって、出力端子と結合し、高電圧領域の第1の値に対応する第1の電圧とさらに結合したトランジスタと、
前記第1のキャリアタイプとは異なる第2のキャリアタイプの第2のトランジスタと、
前記第2のキャリアタイプの第3のトランジスタであって、前記第2のトランジスタと前記第3のトランジスタは前記出力端子と前記高電圧領域の第2の値に対応する第2の電圧との間に直列に結合されたところの第3のトランジスタと、
前記第1、第2、第3のトランジスタを制御して、前記入力信号に応じて前記第1の電圧または前記第2の電圧のいずれかに対応する出力を前記出力端末に生成するように動作する制御構造とを有することを特徴とする回路。
(付記9)
付記8に記載の回路であって、前記高電圧領域と前記低電圧領域の最大値間の差より少ない電圧になるまで前記出力電圧を少なくとも2倍増幅するように動作する出力アンプをさらに有することを特徴とする回路。
(付記10)
付記8に記載の回路であって、前記レシーバは前記入力信号に演算を適用するように動作する論理ゲートをさらに有することを特徴とするレシーバ。
(付記11)
付記8に記載の回路であって、
前記低電圧領域のハイは1.25ボルトであり、
前記高電圧領域のハイは2.5ボルトであることを特徴とする回路。
(付記12)
付記8に記載の回路であって、前記制御構造は、前記第2のトランジスタまたは第3のトランジスタの少なくとも一方を制御するよう動作可能な、少なくとも1つの制御トランジスタを有することを特徴とする回路。
(付記13)
付記12に記載の回路であって、
前記制御構造は、前記入力信号を2つの部分に分けるように動作し、
前記制御構造は、前記入力信号の第1の部分を前記制御トランジスタに印加するようにさらに動作し、
前記制御構造は、前記入力信号の第2の部分を反転するように動作するインバータをさらに有し、
前記制御構造は、前記入力信号の前記第2の部分を前記第1のトランジスタのゲート端子に印加するようにさらに動作することを特徴とする回路。
(付記14)
付記8に記載の回路であって、前記入力信号は1ギガヘルツより大きい周波数であることを特徴とする回路。
(付記15)
信号を低電圧領域から高電圧領域に変換する回路であって、
低電圧領域の入力信号を受け取る手段と、
前記入力信号を用いて、第1のキャリアタイプを有する第1のトランジスタと、前記第1のキャリアタイプとは異なる第2のキャリアタイプを有する第2のトランジスタと、前記第2のキャリアタイプを有する第3のトランジスタを制御して出力端子に出力電圧を生成する手段とを有し、
前記第1のトランジスタは前記出力端子に結合され、高電圧領域の第1の値に対応する第1の電圧とさらに結合され、
前記第2のトランジスタと前記第3のトランジスタは前記出力端子と第2の電圧であって前記高電圧領域の第2の値に対応する電圧の間に直列に結合され、
前記出力電圧は前記入力信号に基づき前記第1の電圧または前記第2の電圧に対応するように選択されることを特徴とする回路。
(付記16)
付記15に記載の回路であって、高電圧領域と低電圧領域の最大値の間の差より小さい電圧値になるまで前記出力電圧を少なくとも2倍増幅する手段をさらに有することを特徴とする回路。
(付記17)
付記15に記載の回路であって、
前記トランジスタが前記入力信号を用いて制御される前に前記論理ゲートの前記論理演算を前記入力信号に適用する手段をさらに有することを特徴とする回路。
(付記18)
信号を低電圧領域から高電圧領域へ変換する回路であって、
反転NANDゲートと、
前記反転NANDゲートに結合したインバータと
第1のキャリアタイプの第1のトランジスタであって、出力端子と結合し、高電圧領域の第1の値に対応する第1の電圧とさらに結合したトランジスタと、
前記第1のキャリアタイプとは異なる第2のキャリアタイプの第2のトランジスタと、
前記第2のキャリアタイプの第3のトランジスタであって、前記第2のトランジスタと前記第3のトランジスタは前記出力端子と前記高電圧領域の第2の値に対応する第2の電圧との間に直列に結合されたところの第3のトランジスタと、
第4のトランジスタであって、前記第4のトランジスタのゲート端子で前記インバータに結合し、前記第3のトランジスタのゲート端子にさらに結合したトランジスタと、
第5のトランジスタであって、前記第5のトランジスタのゲート端子で前記反転NANDゲートと結合し、前記第2の電圧と前記第3のトランジスタのゲート端子にさらに結合したところのトランジスタとを有することを特徴とする回路。
(付記19)
付記18に記載の回路であって、
前記第1、第2、第3、第4、第5のトランジスタはすべて金属酸化物半導体電界効果トランジスタ(MOSFET)であり、
前記第1と第4のトランジスタは正キャリアタイプのMOSFETであり、
前記第2、第3、第5のトランジスタは負キャリアタイプのMOSFETであることを特徴とする回路。
(付記20)
付記18に記載の回路であって、前記高電圧領域と前記低電圧領域の最大値間の差より実質的に小さい量になるまで前記出力電圧を増幅するように動作する出力アンプをさらに有することを特徴とする回路。
(付記1)
信号を低電圧領域から高電圧領域に変換する方法であって、
低電圧領域の入力信号を受け取るステップと、
前記入力信号を用いて、第1のキャリアタイプを有する第1のトランジスタと、前記第1のキャリアタイプとは異なる第2のキャリアタイプを有する第2のトランジスタと、前記第2のキャリアタイプを有する第3のトランジスタを制御して出力端子に出力電圧を生成するステップとを有し、
前記第1のトランジスタは前記出力端子に結合され、高電圧領域の第1の値に対応する第1の電圧とさらに結合され、
前記第2のトランジスタと前記第3のトランジスタは前記出力端子と第2の電圧であって前記高電圧領域の第2の値に対応する電圧の間に直列に結合され、
前記出力電圧は前記入力信号に基づき前記第1の電圧または前記第2の電圧に対応するように選択されることを特徴とする方法。
(付記2)
付記1に記載の方法であって、高電圧領域と低電圧領域の最大値の間の差より小さい電圧値になるまで前記出力電圧を少なくとも2倍増幅するステップをさらに有することを特徴とする方法。
(付記3)
付記1に記載の方法であって、
前記入力信号は論理演算を前記入力信号に適用するように動作可能な論理ゲートで受け取られ、
前記方法は、前記トランジスタが前記入力信号を用いて制御される前に前記論理ゲートの前記論理演算を前記入力信号に適用するステップをさらに有することを特徴とする方法。
(付記4)
付記1に記載の方法であって、
前記低電圧領域のハイは1.25ボルトであり、
前記高電圧領域のハイは2.5ボルトであることを特徴とする方法。
(付記5)
付記1に記載の方法であって、前記制御するステップは、前記第2のトランジスタまたは第3のトランジスタの少なくとも一方を制御するよう動作可能な、少なくとも1つの制御トランジスタに前記入力信号を印加するステップを有することを特徴とする方法。
(付記6)
付記5に記載の方法であって、前記方法は、
前記入力信号を2つの部分に分け、前記入力信号の第1の部分を前記制御トランジスタに印加するステップと、
前記入力信号の第2の部分を反転するステップと、
前記入力信号の前記第2の部分を前記第1のトランジスタのゲート端子に印加するステップとを有することを特徴とする方法。
(付記7)
付記1に記載の方法であって、前記入力信号は1ギガヘルツより大きい周波数であることを特徴とする方法。
(付記8)
信号を低電圧領域から高電圧領域へ変換する回路であって、
低電圧領域の入力信号を受け取るように動作するレシーバと、
第1のキャリアタイプの第1のトランジスタであって、出力端子と結合し、高電圧領域の第1の値に対応する第1の電圧とさらに結合したトランジスタと、
前記第1のキャリアタイプとは異なる第2のキャリアタイプの第2のトランジスタと、
前記第2のキャリアタイプの第3のトランジスタであって、前記第2のトランジスタと前記第3のトランジスタは前記出力端子と前記高電圧領域の第2の値に対応する第2の電圧との間に直列に結合されたところの第3のトランジスタと、
前記第1、第2、第3のトランジスタを制御して、前記入力信号に応じて前記第1の電圧または前記第2の電圧のいずれかに対応する出力を前記出力端末に生成するように動作する制御構造とを有することを特徴とする回路。
(付記9)
付記8に記載の回路であって、前記高電圧領域と前記低電圧領域の最大値間の差より少ない電圧になるまで前記出力電圧を少なくとも2倍増幅するように動作する出力アンプをさらに有することを特徴とする回路。
(付記10)
付記8に記載の回路であって、前記レシーバは前記入力信号に演算を適用するように動作する論理ゲートをさらに有することを特徴とするレシーバ。
(付記11)
付記8に記載の回路であって、
前記低電圧領域のハイは1.25ボルトであり、
前記高電圧領域のハイは2.5ボルトであることを特徴とする回路。
(付記12)
付記8に記載の回路であって、前記制御構造は、前記第2のトランジスタまたは第3のトランジスタの少なくとも一方を制御するよう動作可能な、少なくとも1つの制御トランジスタを有することを特徴とする回路。
(付記13)
付記12に記載の回路であって、
前記制御構造は、前記入力信号を2つの部分に分けるように動作し、
前記制御構造は、前記入力信号の第1の部分を前記制御トランジスタに印加するようにさらに動作し、
前記制御構造は、前記入力信号の第2の部分を反転するように動作するインバータをさらに有し、
前記制御構造は、前記入力信号の前記第2の部分を前記第1のトランジスタのゲート端子に印加するようにさらに動作することを特徴とする回路。
(付記14)
付記8に記載の回路であって、前記入力信号は1ギガヘルツより大きい周波数であることを特徴とする回路。
(付記15)
信号を低電圧領域から高電圧領域に変換する回路であって、
低電圧領域の入力信号を受け取る手段と、
前記入力信号を用いて、第1のキャリアタイプを有する第1のトランジスタと、前記第1のキャリアタイプとは異なる第2のキャリアタイプを有する第2のトランジスタと、前記第2のキャリアタイプを有する第3のトランジスタを制御して出力端子に出力電圧を生成する手段とを有し、
前記第1のトランジスタは前記出力端子に結合され、高電圧領域の第1の値に対応する第1の電圧とさらに結合され、
前記第2のトランジスタと前記第3のトランジスタは前記出力端子と第2の電圧であって前記高電圧領域の第2の値に対応する電圧の間に直列に結合され、
前記出力電圧は前記入力信号に基づき前記第1の電圧または前記第2の電圧に対応するように選択されることを特徴とする回路。
(付記16)
付記15に記載の回路であって、高電圧領域と低電圧領域の最大値の間の差より小さい電圧値になるまで前記出力電圧を少なくとも2倍増幅する手段をさらに有することを特徴とする回路。
(付記17)
付記15に記載の回路であって、
前記トランジスタが前記入力信号を用いて制御される前に前記論理ゲートの前記論理演算を前記入力信号に適用する手段をさらに有することを特徴とする回路。
(付記18)
信号を低電圧領域から高電圧領域へ変換する回路であって、
反転NANDゲートと、
前記反転NANDゲートに結合したインバータと
第1のキャリアタイプの第1のトランジスタであって、出力端子と結合し、高電圧領域の第1の値に対応する第1の電圧とさらに結合したトランジスタと、
前記第1のキャリアタイプとは異なる第2のキャリアタイプの第2のトランジスタと、
前記第2のキャリアタイプの第3のトランジスタであって、前記第2のトランジスタと前記第3のトランジスタは前記出力端子と前記高電圧領域の第2の値に対応する第2の電圧との間に直列に結合されたところの第3のトランジスタと、
第4のトランジスタであって、前記第4のトランジスタのゲート端子で前記インバータに結合し、前記第3のトランジスタのゲート端子にさらに結合したトランジスタと、
第5のトランジスタであって、前記第5のトランジスタのゲート端子で前記反転NANDゲートと結合し、前記第2の電圧と前記第3のトランジスタのゲート端子にさらに結合したところのトランジスタとを有することを特徴とする回路。
(付記19)
付記18に記載の回路であって、
前記第1、第2、第3、第4、第5のトランジスタはすべて金属酸化物半導体電界効果トランジスタ(MOSFET)であり、
前記第1と第4のトランジスタは正キャリアタイプのMOSFETであり、
前記第2、第3、第5のトランジスタは負キャリアタイプのMOSFETであることを特徴とする回路。
(付記20)
付記18に記載の回路であって、前記高電圧領域と前記低電圧領域の最大値間の差より実質的に小さい量になるまで前記出力電圧を増幅するように動作する出力アンプをさらに有することを特徴とする回路。
100 回路
102 反転NANDゲート
104 インバータ
106、108、114、116、118 MOS電界効果トランジスタ
110 高電圧電源
112 共通電圧
120 出力アンプ
102 反転NANDゲート
104 インバータ
106、108、114、116、118 MOS電界効果トランジスタ
110 高電圧電源
112 共通電圧
120 出力アンプ
Claims (10)
- 信号を低電圧領域から高電圧領域に変換する方法であって、
低電圧領域の入力信号を受け取るステップと、
前記入力信号を用いて、第1のキャリアタイプを有する第1のトランジスタと、前記第1のキャリアタイプとは異なる第2のキャリアタイプを有する第2のトランジスタと、前記第2のキャリアタイプを有する第3のトランジスタを制御して出力端子に出力電圧を生成するステップとを有し、
前記第1のトランジスタは前記出力端子に結合され、高電圧領域の第1の値に対応する第1の電圧とさらに結合され、
前記第2のトランジスタと前記第3のトランジスタは前記出力端子と第2の電圧であって前記高電圧領域の第2の値に対応する電圧の間に直列に結合され、
前記出力電圧は前記入力信号に基づき前記第1の電圧または前記第2の電圧に対応するように選択されることを特徴とする方法。 - 信号を低電圧領域から高電圧領域へ変換する回路であって、
低電圧領域の入力信号を受け取るように動作するレシーバと、
第1のキャリアタイプの第1のトランジスタであって、出力端子と結合し、高電圧領域の第1の値に対応する第1の電圧とさらに結合したトランジスタと、
前記第1のキャリアタイプとは異なる第2のキャリアタイプの第2のトランジスタと、
前記第2のキャリアタイプの第3のトランジスタであって、前記第2のトランジスタと前記第3のトランジスタは前記出力端子と前記高電圧領域の第2の値に対応する第2の電圧との間に直列に結合されたところの第3のトランジスタと、
前記第1、第2、第3のトランジスタを制御して、前記入力信号に応じて前記第1の電圧または前記第2の電圧のいずれかに対応する出力を前記出力端末に生成するように動作する制御構造とを有することを特徴とする回路。 - 請求項2に記載の回路であって、前記高電圧領域と前記低電圧領域の最大値間の差より少ない電圧になるまで前記出力電圧を少なくとも2倍増幅するように動作する出力アンプをさらに有することを特徴とする回路。
- 請求項2または3に記載の回路であって、前記レシーバは前記入力信号に演算を適用するように動作する論理ゲートをさらに有することを特徴とするレシーバ。
- 請求項2ないし4いずれか一項に記載の回路であって、
前記低電圧領域のハイは1.25ボルトであり、
前記高電圧領域のハイは2.5ボルトであることを特徴とする回路。 - 請求項2ないし5いずれか一項に記載の回路であって、前記制御構造は、前記第2のトランジスタまたは第3のトランジスタの少なくとも一方を制御するよう動作可能な、少なくとも1つの制御トランジスタを有することを特徴とする回路。
- 請求項6に記載の回路であって、
前記制御構造は、前記入力信号を2つの部分に分けるように動作し、
前記制御構造は、前記入力信号の第1の部分を前記制御トランジスタに印加するようにさらに動作し、
前記制御構造は、前記入力信号の第2の部分を反転するように動作するインバータをさらに有し、
前記制御構造は、前記入力信号の前記第2の部分を前記第1のトランジスタのゲート端子に印加するようにさらに動作することを特徴とする回路。 - 請求項2ないし7いずれか一項に記載の回路であって、前記入力信号は1ギガヘルツより大きい周波数であることを特徴とする回路。
- 信号を低電圧領域から高電圧領域に変換する回路であって、
低電圧領域の入力信号を受け取る手段と、
前記入力信号を用いて、第1のキャリアタイプを有する第1のトランジスタと、前記第1のキャリアタイプとは異なる第2のキャリアタイプを有する第2のトランジスタと、前記第2のキャリアタイプを有する第3のトランジスタを制御して出力端子に出力電圧を生成する手段とを有し、
前記第1のトランジスタは前記出力端子に結合され、高電圧領域の第1の値に対応する第1の電圧とさらに結合され、
前記第2のトランジスタと前記第3のトランジスタは前記出力端子と第2の電圧であって前記高電圧領域の第2の値に対応する電圧の間に直列に結合され、
前記出力電圧は前記入力信号に基づき前記第1の電圧または前記第2の電圧に対応するように選択されることを特徴とする回路。 - 信号を低電圧領域から高電圧領域へ変換する回路であって、
反転NANDゲートと、
前記反転NANDゲートに結合したインバータと
第1のキャリアタイプの第1のトランジスタであって、出力端子と結合し、高電圧領域の第1の値に対応する第1の電圧とさらに結合したトランジスタと、
前記第1のキャリアタイプとは異なる第2のキャリアタイプの第2のトランジスタと、
前記第2のキャリアタイプの第3のトランジスタであって、前記第2のトランジスタと前記第3のトランジスタは前記出力端子と前記高電圧領域の第2の値に対応する第2の電圧との間に直列に結合されたところの第3のトランジスタと、
第4のトランジスタであって、前記第4のトランジスタのゲート端子で前記インバータに結合し、前記第3のトランジスタのゲート端子にさらに結合したトランジスタと、
第5のトランジスタであって、前記第5のトランジスタのゲート端子で前記反転NANDゲートと結合し、前記第2の電圧と前記第3のトランジスタのゲート端子にさらに結合したところのトランジスタとを有することを特徴とする回路。
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US5952851A (en) * | 1997-09-16 | 1999-09-14 | Programmable Microelectronics Corporation | Boosted voltage driver |
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