JP2005236142A - Horizontal short channel dmos and its manufacturing method and semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a horizontal short channel DMOS which is excellent in high speed switching characteristics and current driving characteristics for reducing a gate resistance and an on-resistance. <P>SOLUTION: In this horizontal short channel DMOS1A, an n-type well 134 for on-resistance reduction is formed so as not to be brought into contact with a p-type well 114 in the neighborhood of the surface of an n<SP>-</SP>-type epitaxial layer 110; and an n-type buried layer 108 containing n-type impurity whose concentration is higher than that of the n<SP>-</SP>-type epitaxial layer 110 is formed in a boundary between a p<SP>-</SP>-type semiconductor substrate 106 and the n<SP>-</SP>-type epitaxial layer 110, so as not to be brought into contact with an n-type well 134 for on-resistance reduction at least in a part overlapped with a p-type well 114 when it is flatly viewed. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、横型短チャネルＤＭＯＳ及びその製造方法に関する。   The present invention relates to a lateral short-channel DMOS and a method for manufacturing the same.

図３０は、従来の横型短チャネルＤＭＯＳの断面図である。この横型短チャネルＤＭＯＳ８は、図３０に示すように、Ｐ-型半導体基体８０６の表面近傍に形成されたＮ-型エピタキシャル層８１０と、Ｎ-型エピタキシャル層８１０の表面近傍に形成されチャネル形成領域Ｃを含むＰ型ウェル８１４と、Ｐ型ウェル８１４の表面近傍に形成されたＮ+型ソース領域８１６と、Ｎ-型エピタキシャル層８１０の表面近傍に形成されたＮ+型ドレイン領域８１８と、チャネル形成領域Ｃの上部にゲート絶縁膜８２０を介して形成されたポリシリコンゲート電極８２２とを備えている（例えば、特許文献１及び非特許文献１参照。）。 FIG. 30 is a cross-sectional view of a conventional lateral short-channel DMOS. This lateral short channel DMOS 8 includes an N − type epitaxial layer 810 formed in the vicinity of the surface of the P − type semiconductor substrate 806 and a channel formation region formed in the vicinity of the surface of the N − type epitaxial layer 810 as shown in FIG. A P-type well 814 containing C; an N + -type source region 816 formed near the surface of the P-type well 814; an N + -type drain region 818 formed near the surface of the N − -type epitaxial layer 810; A polysilicon gate electrode 822 formed via a gate insulating film 820 is provided on the formation region C (see, for example, Patent Document 1 and Non-Patent Document 1).

そして、この横型短チャネルＤＭＯＳ８においては、Ｎ+型ソース領域８１６はソース電極８２６を介して図示しないソース端子に接続され、Ｎ+型ドレイン領域８１８はドレイン電極８２８を介して図示しないドレイン端子に接続され、ポリシリコンゲート電極８２２は図示しないゲート端子に接続されている。また、Ｐ-型半導体基体８０６は０Ｖに固定されたグランド８３２に接続されている。 In this lateral short-channel DMOS 8, the N + type source region 816 is connected to a source terminal (not shown) via a source electrode 826, and the N + type drain region 818 is connected to a drain terminal (not shown) via a drain electrode 828. The polysilicon gate electrode 822 is connected to a gate terminal (not shown). The P − type semiconductor substrate 806 is connected to a ground 832 fixed at 0V.

しかしながら、この横型短チャネルＤＭＯＳ８においては、ポリシリコンゲート電極の抵抗が高いため、高速スイッチングが容易ではないという問題点があった。   However, the lateral short-channel DMOS 8 has a problem that high-speed switching is not easy because the resistance of the polysilicon gate electrode is high.

図３１は、従来の他の横型短チャネルＤＭＯＳの断面図である。この横型短チャネルＤＭＯＳ９は、図３１に示すように、層間絶縁膜９２４上に形成されたゲート抵抗低減用金属層９３０が、ポリシリコンゲート電極９２２と接続された構造を有している。このため、この横型短チャネルＤＭＯＳ９によれば、ゲート抵抗低減用金属層９３０がポリシリコンゲート電極９２２に接続されているため、全体としてゲート電極層の抵抗が低くなり、高速スイッチングが可能となっている。   FIG. 31 is a cross-sectional view of another conventional lateral short-channel DMOS. As shown in FIG. 31, the lateral short-channel DMOS 9 has a structure in which a gate resistance reducing metal layer 930 formed on an interlayer insulating film 924 is connected to a polysilicon gate electrode 922. For this reason, according to the lateral short-channel DMOS 9, since the gate resistance reducing metal layer 930 is connected to the polysilicon gate electrode 922, the resistance of the gate electrode layer is lowered as a whole, and high-speed switching is possible. Yes.

しかしながら、この横型短チャネルＤＭＯＳ９においては、ポリシリコンゲート電極９２２とゲート抵抗低減用金属層９３０とを接続するために設けられる層間絶縁膜のコンタクトホール（Ａ）及びゲート抵抗低減用金属層９３０とソース電極９２６及びドレイン電極９２８とを電気的に分離するための分離領域（Ｂ）とが必要であるため、ポリシリコンゲート電極のゲート長が長くなり、結果的にオン抵抗が大きくなってしまうという問題点があった。
特開平８−２１３６１７号公報（第２頁、第１図） 山崎浩著「パワーＭＯＳＦＥＴの応用技術」日刊工業新聞社（初版第８刷）、１９９８年１０月２３日、図２．１及び第９頁〜第１２頁 However, in this lateral short channel DMOS 9, the contact hole (A) of the interlayer insulating film provided for connecting the polysilicon gate electrode 922 and the gate resistance reducing metal layer 930, and the gate resistance reducing metal layer 930 and the source Since the isolation region (B) for electrically isolating the electrode 926 and the drain electrode 928 is necessary, the gate length of the polysilicon gate electrode is increased, resulting in an increase in on-resistance. There was a point.
Japanese Patent Laid-Open No. 8-213617 (2nd page, FIG. 1) Hiroshi Yamazaki, "Applied Technology of Power MOSFET", Nikkan Kogyo Shimbun (first edition, 8th edition), October 23, 1998, Fig. 2.1 and pages 9-12

そこで、本発明は上記のような問題を解決するためになされたもので、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することを目的とする。また、本発明は、そのような優れた横型短チャネルＤＭＯＳを製造することができる横型短チャネルＤＭＯＳの製造方法を提供することを目的とする。   Accordingly, the present invention has been made to solve the above-described problems, and an object thereof is to provide a lateral short-channel DMOS having low gate resistance and low on-resistance, and excellent in high-speed switching characteristics and current drive characteristics. . Another object of the present invention is to provide a method for manufacturing a lateral short channel DMOS capable of manufacturing such an excellent lateral short channel DMOS.

（１）本発明の横型短チャネルＤＭＯＳは、Ｐ-型半導体基体の表面に形成されたＮ-型エピタキシャル層と、このＮ-型エピタキシャル層の表面近傍に形成されチャネル形成領域を含むＰ型ウェルと、このＰ型ウェルの表面近傍に形成されたＮ+型ソース領域と、
前記Ｎ-型エピタキシャル層の表面近傍に、前記Ｐ型ウェルと接しないように形成されたオン抵抗低減用Ｎ型ウェルと、このオン抵抗低減用Ｎ型ウェルの表面近傍に形成されたＮ+型ドレイン領域と、前記Ｎ+型ソース領域から前記Ｎ+型ドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えた横型短チャネルＤＭＯＳであって、前記Ｐ-型半導体基体と前記Ｎ-型エピタキシャル層との境界の、平面的に見て少なくとも前記Ｐ型ウェルと重なり合う部分に形成され、前記Ｎ-型エピタキシャル層より高濃度のＮ型不純物を含むＮ型埋め込み層であって、前記オン抵抗低減用Ｎ型ウェルと接触しないように形成されたＮ型埋め込み層をさらに備えたことを特徴とする。 (1) A lateral short channel DMOS according to the present invention includes an N − type epitaxial layer formed on the surface of a P − type semiconductor substrate, and a P type well including a channel forming region formed near the surface of the N − type epitaxial layer. And an N + type source region formed near the surface of the P type well,
An N-type well for reducing on-resistance formed near the surface of the N − -type epitaxial layer so as not to contact the P-type well, and an N + -type formed near the surface of the N-type well for reducing on-resistance A drain region, a gate electrode formed at least above the channel formation region of the region extending from the N + type source region to the N + type drain region via a gate insulating film, and connected to the gate electrode A lateral short-channel DMOS comprising a metal layer for reducing gate resistance, wherein a portion of the boundary between the P − type semiconductor substrate and the N − type epitaxial layer overlaps at least the P type well in plan view to be formed, the N - a N-type buried layer containing a high concentration of N type impurity -type epitaxial layer, is formed so as not to contact the oN resistance lowering N-type well Characterized in that further comprising an N-type buried layer.

このため、本発明の横型短チャネルＤＭＯＳによれば、Ｎ-型エピタキシャル層の表面近傍に、Ｐ型ウェルと接しないようにオン抵抗低減用Ｎ型ウェルが形成され、このオン抵抗低減用Ｎ型ウェルの表面近傍にＮ+型ドレイン領域が形成されているため、オン時におけるＮ+型ドレイン領域からＮ+型ソース領域への電流経路の大部分は抵抗の低いオン抵抗低減用Ｎ型ウェルとなるため、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、本発明の横型短チャネルＤＭＯＳは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。 For this reason, according to the lateral short-channel DMOS of the present invention, an N-type well for reducing on-resistance is formed in the vicinity of the surface of the N − -type epitaxial layer so as not to contact the P-type well. since the N + -type drain region near the surface of the well is formed, and most low on-resistance lowering N-type well resistance of the current path from the N + -type drain region to the N + -type source region during oN Therefore, the on-resistance can be sufficiently reduced as a whole even when the gate length is increased in order to reduce the gate resistance. Therefore, the lateral short-channel DMOS according to the present invention is a lateral short-channel DMOS having low gate resistance and low on-resistance and excellent in high-speed switching characteristics and current drive characteristics.

また、本発明の横型短チャネルＤＭＯＳによれば、Ｎ-型エピタキシャル層よりも高濃度のＮ型不純物を含むオン抵抗低減用Ｎ型ウェルを別途設けることにしたので、Ｎ-型エピタキシャル層の不純物濃度自体を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。 Further, according to the lateral short-channel DMOS according to the present invention, N - -type epitaxial layer than so decided to provide a separate on-resistance lowering N-type well containing a high concentration of N-type impurity, N - -type epitaxial layer impurities Even when the concentration itself is not increased, the on-resistance can be reduced, and the withstand voltage performance of the lateral short-channel DMOS is not lowered.

本発明の横型短チャネルＤＭＯＳにおいては、前記オン抵抗低減用Ｎ型ウェルの不純物濃度は、１×１０+18個／ｃｍ3以上であることが好ましく、３×１０+18個／ｃｍ3以上であることがより好ましい。また、前記Ｎ-型エピタキシャル層の不純物濃度は、１×１０+17個／ｃｍ3以下であることが好ましく、５×１０+16個／ｃｍ3以下であることがより好ましい。 In the lateral short-channel DMOS according to the present invention, the impurity concentration of the N-type well for reducing on-resistance is preferably 1 × 10 +18 / cm 3 or more, and preferably 3 × 10 +18 / cm 3 or more. More preferably. The impurity concentration of the N − -type epitaxial layer is preferably 1 × 10 +17 atoms / cm 3 or less, and more preferably 5 × 10 +16 atoms / cm 3 or less.

このように構成することにより、オン抵抗低減用Ｎ型ウェルのオン抵抗を十分に低減するとともに、横型短チャネルＤＭＯＳの耐圧性能を十分維持することができる。   With this configuration, the on-resistance of the N-type well for reducing on-resistance can be sufficiently reduced, and the breakdown voltage performance of the lateral short-channel DMOS can be sufficiently maintained.

本発明の横型短チャネルＤＭＯＳにおいては、オフ時にはドレイン電極の電圧が上昇するため、Ｐ-型半導体基体とＮ-型エピタキシャル層とのＰＮ接合が逆バイアスになり、空乏層がこのＰＮ接合からＮ-型エピタキシャル層に延びてくる、また、このとき、ソース電極の電位もドレイン電極の電位よりも低く設定されているため、Ｐ型ウェルとＮ-型エピタキシャル層とのＰＮ接合も逆バイアスになり、このＰＮ接合からＮ-型エピタキシャル層に空乏層が延びてくる。このとき、これらの空乏層同士が接触すると、より緩やかな条件でもブレークダウンが起こり易くなるため、耐圧性能が低下することになる。 In the lateral short-channel DMOS of the present invention, the voltage of the drain electrode rises when off, so that the PN junction between the P − type semiconductor substrate and the N − type epitaxial layer is reverse-biased, and the depletion layer becomes N Since the potential of the source electrode is set lower than the potential of the drain electrode, the PN junction between the P-type well and the N - type epitaxial layer is also reverse-biased. A depletion layer extends from this PN junction to the N − -type epitaxial layer. At this time, when these depletion layers come into contact with each other, breakdown is likely to occur even under a milder condition, and the pressure resistance performance is reduced.

しかしながら、本発明の横型短チャネルＤＭＯＳによれば、Ｐ-型半導体基体とＮ-型エピタキシャル層との境界の、平面的に見て少なくともＰ型ウェルと重なり合う部分にはＮ-型エピタキシャル層より高濃度のＮ型不純物を含むＮ型埋め込み層が形成されているため、オフ時に上記した空乏層同士が接触することが効果的に抑制されるようになる。このため、これらの空乏層が接触することによる耐圧性能の低下を抑制することができるようになる。 However, according to the lateral short-channel DMOS of the present invention, the boundary between the P − type semiconductor substrate and the N − type epitaxial layer is higher than the N − type epitaxial layer at least in a portion overlapping the P type well in plan view. Since the N-type buried layer containing the N-type impurity at the concentration is formed, the above-described depletion layers are effectively prevented from contacting each other at the time of OFF. For this reason, it becomes possible to suppress a decrease in the pressure resistance performance due to the contact of these depletion layers.

また、このことにより、Ｐ-型半導体基体とＮ-型エピタキシャル層とのＰＮ接合と、Ｐ型ウェルとＮ-型エピタキシャル層とのＰＮ接合の距離を短くでき、ひいてはＮ-型エピタキシャル層の厚さを薄くすることができるようになる。このため、Ｎ-型エピタキシャル層を成長させるための時間や横型短チャネルＤＭＯＳを取り囲む位置に形成する素子分離領域を形成するための時間を短縮することができるようになるため、製造時間の短縮化及び製造コストの低減化の効果も得られる。 This also shortens the distance between the PN junction between the P − type semiconductor substrate and the N − type epitaxial layer and the PN junction between the P type well and the N − type epitaxial layer, and thus the thickness of the N − type epitaxial layer. The thickness can be reduced. For this reason, the time for growing the N − type epitaxial layer and the time for forming the element isolation region formed at the position surrounding the lateral short-channel DMOS can be shortened, so that the manufacturing time can be shortened. In addition, the effect of reducing the manufacturing cost can be obtained.

なお、上記したＮ型埋め込み層は、オン抵抗低減用Ｎ型ウェルと接触しないように形成されているため、電流経路としては働かず、この意味において縦型ＤＭＯＳとして一般にに用いられているＮ型埋め込み層とは区別されるものである。   The N-type buried layer is formed so as not to contact the N-type well for reducing on-resistance, and therefore does not function as a current path. In this sense, the N-type buried layer is generally used as a vertical DMOS. It is distinguished from the buried layer.

本発明の横型短チャネルＤＭＯＳにおいては、上記した空乏層同士が接触するのをより効果的に抑制するためには、Ｐ-型半導体基体とＮ型埋め込み層とのＰＮ接合からＮ型埋め込み層側（Ｎ-型エピタキシャル層側）に延びてくる空乏層を短い距離にすることが好ましい。このため、Ｎ型埋め込み層の不純物濃度をある程度高くすることが必要である。その一方において、Ｐ-型半導体基体とＮ型埋め込み層とのＰＮ接合における耐圧の低下を抑制する観点からは、Ｎ型埋め込み層の不純物濃度をむやみに高くしないことが好ましい。
この観点からは、前記Ｎ型埋め込み層の不純物濃度は、５×１０+17個／ｃｍ3〜５×１０+19個／ｃｍ3であることが好ましく、１×１０+18個／ｃｍ3〜５×１０+18個／ｃｍ3の範囲にあることがより好ましい。 In the lateral short-channel DMOS of the present invention, in order to more effectively suppress the contact between the depletion layers, the N-type buried layer side from the PN junction between the P − -type semiconductor substrate and the N-type buried layer. It is preferable to make the depletion layer extending to the (N − -type epitaxial layer side) a short distance. For this reason, it is necessary to increase the impurity concentration of the N-type buried layer to some extent. On the other hand, it is preferable not to increase the impurity concentration of the N-type buried layer unnecessarily from the viewpoint of suppressing a decrease in breakdown voltage at the PN junction between the P − type semiconductor substrate and the N-type buried layer.
From this viewpoint, the impurity concentration of the N-type buried layer is preferably 5 × 10 +17 atoms / cm 3 to 5 × 10 +19 atoms / cm 3 , and preferably 1 × 10 +18 atoms / cm 3 . More preferably, it is in the range of 5 × 10 +18 pieces / cm 3 .

本発明の横型短チャネルＤＭＯＳにおいては、上記したようにＰ-型半導体基体とＮ型埋め込み層とのＰＮ接合における耐圧の低下を抑制することが好ましく、このためには、Ｎ型埋め込み層の不純物濃度をＰ-型半導体基体の不純物濃度よりも高くすること（言い換えれば、Ｐ-型半導体基体としてＮ型埋め込み層の不純物濃度よりも低濃度の不純物濃度を含むＰ-型半導体基体を用いること）が好ましい。 In the lateral short-channel DMOS of the present invention, as described above, it is preferable to suppress a decrease in breakdown voltage at the PN junction between the P − type semiconductor substrate and the N-type buried layer. Making the concentration higher than the impurity concentration of the P − type semiconductor substrate (in other words, using a P − type semiconductor substrate containing an impurity concentration lower than the impurity concentration of the N type buried layer as the P − type semiconductor substrate). Is preferred.

本発明の横型短チャネルＤＭＯＳにおいては、Ｎ型埋め込み層を、横型短チャネルＤＭＯＳを取り囲む素子分離領域に接触しないように形成する。   In the lateral short-channel DMOS of the present invention, the N-type buried layer is formed so as not to contact the element isolation region surrounding the lateral short-channel DMOS.

（２）上記（１）に記載の横型短チャネルＤＭＯＳにおいては、前記Ｎ型埋め込み層は、平面的に見て、前記オン抵抗低減用Ｎ型ウェルと重なり合わないように形成されていることが好ましい。 (2) In the lateral short-channel DMOS described in (1) above, the N-type buried layer is formed so as not to overlap with the N-type well for reducing on-resistance in plan view. preferable.

このように構成することにより、Ｎ型埋め込み層とオン抵抗低減用Ｎ型ウェルとの接触を考慮する必要がなくなるため、Ｎ-型エピタキシャル層の厚さを極力薄くすることができるようになる。
この場合、オン抵抗低減用Ｎ型ウェルは、その周辺部では深さが浅くなっていてＮ型埋め込み層と接触しにくくなっている。このため、前記Ｎ型埋め込み層は、平面的に見て、オン抵抗低減用Ｎ型ウェルを形成する際に用いるイオン打ち込み用マスクの開口部と重なり合わないように形成されていてもよく、その場合でも所定の効果が得られる。 With this configuration, it is not necessary to consider the contact between the N-type buried layer and the on-resistance reducing N-type well, so that the thickness of the N − -type epitaxial layer can be made as thin as possible.
In this case, the N-type well for reducing on-resistance has a shallow depth at the periphery thereof and is difficult to come into contact with the N-type buried layer. Therefore, the N-type buried layer may be formed so as not to overlap with the opening of the ion implantation mask used when forming the N-type well for reducing on-resistance in plan view. Even in the case, a predetermined effect can be obtained.

（３）上記（１）又は（２）に記載の横型短チャネルＤＭＯＳにおいては、前記Ｎ-型エピタキシャル層の表面近傍には、前記Ｐ型ウェルと前記Ｎ+型ドレイン領域との間の領域に、前記Ｐ型ウェルと接しないように、フローティング状態のＰ型拡散層が形成されていることが好ましい。 (3) In the lateral short-channel DMOS according to (1) or (2) above, a region between the P-type well and the N + -type drain region is provided near the surface of the N − -type epitaxial layer. It is preferable that a P-type diffusion layer in a floating state is formed so as not to contact the P-type well.

このように構成することにより、このＰ型拡散層が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時におけるＮ+型ドレイン領域からＮ+型ソース領域への電流は、このＰ型拡散層を避けてこのＰ型拡散層より深い部分（Ｎ-型エピタキシャル層）を流れるため、オン抵抗を増加させることもない。
この観点からは、前記Ｐ型拡散層の不純物濃度は、３×１０+16個／ｃｍ3〜５×１０+18個／ｃｍ3の範囲にあることがより好ましく、１×１０+17個／ｃｍ3〜１×１０+18個／ｃｍ3の範囲にあることがさらに好ましい。 With this configuration, the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer is formed is relaxed, and the breakdown voltage can be further stabilized. Since the current from the N + -type drain region to the N + -type source region during the on-state flows through a portion deeper than this P-type diffusion layer (N − -type epitaxial layer) avoiding this P-type diffusion layer, the on-resistance Does not increase.
From this viewpoint, the impurity concentration of the P-type diffusion layer is more preferably in the range of 3 × 10 +16 pieces / cm 3 to 5 × 10 +18 pieces / cm 3 , and 1 × 10 +17 pieces / cm 3. More preferably, it is in the range of cm 3 to 1 × 10 +18 pieces / cm 3 .

（４）上記（３）に記載の横型短チャネルＤＭＯＳにおいては、前記Ｐ型拡散層は、前記オン抵抗低減用Ｎ型ウェルに接しないように形成されていることが好ましい。 (4) In the lateral short-channel DMOS described in (3) above, the P-type diffusion layer is preferably formed so as not to contact the N-type well for reducing on-resistance.

このように構成することにより、バイアスされていないＰ型拡散層がオン抵抗低減用Ｎ型ウェルに接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。   With this configuration, the P-type diffusion layer that is not biased is configured not to contact the N-type well for reducing on-resistance, so that a decrease in breakdown voltage and an increase in leakage current can be suppressed as much as possible. .

（５）上記（３）又は（４）に記載の横型短チャネルＤＭＯＳにおいては、前記Ｐ型拡散層から前記Ｎ+型ドレイン領域に至る領域においては、前記ゲート電極はフィールド酸化膜を介して前記Ｎ-型エピタキシャル層と対峙していることが好ましい。 (5) In the lateral short-channel DMOS according to (3) or (4) above, in the region from the P-type diffusion layer to the N + -type drain region, the gate electrode is inserted through a field oxide film. It is preferable to face the N − type epitaxial layer.

このように構成することにより、Ｐ型拡散層が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層からＮ+型ドレイン領域に至る領域においては、ゲート絶縁膜の厚さを厚くすることができる。このため、ゲート電極をフィールド酸化膜を介してＮ-型エピタキシャル層と対峙させるように構成することができ、その結果、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。 With this configuration, the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer is formed is relaxed. Therefore, in the region from the P-type diffusion layer to the N + -type drain region, the gate insulating film The thickness of can be increased. Therefore, the gate electrode can be configured to face the N − type epitaxial layer through the field oxide film, and as a result, the capacitance between the gate and the source and between the gate and the drain can be reduced. Switching characteristics can be further improved.

（６）上記（１）〜（５）のいずれかに記載の横型短チャネルＤＭＯＳにおいては、前記Ｎ-型エピタキシャル層には、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルが、前記Ｐ型ウェルを覆うように形成されていることが好ましい。 (6) In the above (1) to according to any one of (5) lateral short-channel DMOS, the N - type in the epitaxial layer, the N - type than the epitaxial layer high density and the ON resistance lowering N It is preferable that an N − type well for withstand voltage including an N type impurity having a lower concentration than the type well is formed so as to cover the P type well.

このように構成することにより、Ｐ型ウェルを覆うように耐圧確保用Ｎ-型ウェルを形成することで、横型短チャネルＤＭＯＳの耐圧を耐圧確保用Ｎ-型ウェルの不純物濃度で制御できるようになる結果、Ｎ-型エピタキシャル層の不純物濃度を例えば論理回路のように横型短チャネルＤＭＯＳ以外の回路に適した濃度（例えば、１×１０+16個／ｃｍ3以下。）にすることができ、半導体装置全体としての特性を優れたものとすることができる。 With this configuration, by forming the breakdown voltage securing N − type well so as to cover the P type well, the breakdown voltage of the lateral short-channel DMOS can be controlled by the impurity concentration of the breakdown voltage securing N − type well. As a result, the impurity concentration of the N − -type epitaxial layer can be adjusted to a concentration suitable for a circuit other than the lateral short-channel DMOS such as a logic circuit (for example, 1 × 10 +16 pieces / cm 3 or less). The characteristics of the entire semiconductor device can be made excellent.

（７）上記（１）〜（５）のいずれかに記載の横型短チャネルＤＭＯＳにおいては、前記Ｎ-型エピタキシャル層には、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルが、前記Ｐ型ウェル及び前記オン抵抗低減用Ｎ型ウェルを覆うように形成されていることが好ましい。 (7) In the above (1) to according to any one of (5) lateral short-channel DMOS, the N - type in the epitaxial layer, the N - type than the epitaxial layer high density and the ON resistance lowering N It is preferable that an N − type well for withstand voltage including an N type impurity having a lower concentration than the type well is formed so as to cover the P type well and the N type well for reducing on-resistance.

このように構成することによっても、Ｐ型ウェル及びオン抵抗低減用Ｎ型ウェルを覆うように耐圧確保用Ｎ-型ウェルを形成することで、横型短チャネルＤＭＯＳの耐圧を耐圧確保用Ｎ-型ウェルの不純物濃度で制御できるようになる結果、Ｎ-型エピタキシャル層の不純物濃度を例えば論理回路のように横型短チャネルＤＭＯＳ以外の回路に適した濃度（例えば、１×１０+16個／ｃｍ3以下。）にすることができ、半導体装置全体としての特性を優れたものとすることができる。 Also with this configuration, the breakdown voltage securing N − type well is formed so as to cover the P type well and the on-resistance reducing N type well, whereby the breakdown voltage of the lateral short-channel DMOS can be set to the breakdown voltage securing N − type. As a result of being able to control by the impurity concentration of the well, the impurity concentration of the N − -type epitaxial layer is adjusted to a concentration suitable for a circuit other than the lateral short-channel DMOS such as a logic circuit (for example, 1 × 10 +16 pieces / cm 3). And the like, and the characteristics of the entire semiconductor device can be made excellent.

上記（６）又は（７）に記載の横型短チャネルＤＭＯＳにおいては、前記耐圧確保用Ｎ-型ウェルの不純物濃度は、５×１０+16個／ｃｍ3以下であることがより好ましく、２×１０+16個／ｃｍ3以下であることがさらに好ましい。 In the lateral short-channel DMOS described in the above (6) or (7), the impurity concentration of the N − -type well for securing the withstand voltage is more preferably 5 × 10 +16 pieces / cm 3 or less, and 2 × More preferably, it is 10 +16 pieces / cm 3 or less.

（８）本発明の横型短チャネルＤＭＯＳは、
上記（１）に記載の横型短チャネルＤＭＯＳの製造方法であって、
（ａ）Ｐ-型半導体基体を準備する第一の工程と、
（ｂ）このＰ-型半導体基体の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして前記Ｐ-型半導体基体にＮ型の不純物を打ち込んで、後に前記Ｎ型埋め込み層となるＮ型拡散層を形成する第二の工程と、
（ｃ）酸素雰囲気下で熱処理を行って前記Ｎ型拡散層をさらに拡散させる第三の工程と、
（ｄ）前記第１のイオン打ち込み用マスクを除去後、前記Ｐ-型半導体基体上にＮ-型エピタキシャル層を形成する第四の工程と、
（ｅ）前記Ｎ-型エピタキシャル層の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクをマスクとしてＮ型の不純物を打ち込んで、前記オン抵抗低減用Ｎ型ウェルを形成する第五の工程と、
（ｆ）前記第２のイオン打ち込み用マスクを除去後、前記Ｎ-型エピタキシャル層の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、この第３のイオン打ち込み用マスクをマスクとしてＰ型の不純物を打ち込んで、前記オン抵抗低減用Ｎ型ウェルと接しないように前記Ｐ型ウェルを形成する第六の工程と、
（ｇ）前記第３のイオン打ち込み用マスクを除去後、前記Ｎ-型エピタキシャル層の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第七の工程と、
（ｈ）このゲート絶縁膜上又はこのゲート絶縁膜上及び前記フィールド酸化膜上の所定領域に前記ゲート電極を形成する第八の工程と、
（ｉ）少なくともこのゲート電極と前記フィールド酸化膜とをマスクとしてＮ型の不純物を打ち込んで、前記Ｎ+型ソース領域及び前記Ｎ+型ドレイン領域を形成する第九の工程と、をこの順序で含むことを特徴とする。 (8) The lateral short-channel DMOS of the present invention is
A method of manufacturing a lateral short-channel DMOS as described in (1) above,
(A) a first step of preparing a P − type semiconductor substrate;
(B) The P - type on one surface of the semiconductor substrate to form a first ion implantation mask having a predetermined opening, the first ion implantation mask the P as a mask - N type semiconductor substrate A second step of implanting type impurities to form an N-type diffusion layer that will later become the N-type buried layer;
(C) performing a heat treatment in an oxygen atmosphere to further diffuse the N-type diffusion layer;
(D) a fourth step of forming an N − type epitaxial layer on the P − type semiconductor substrate after removing the first ion implantation mask;
(E) A second ion implantation mask having a predetermined opening is formed on the surface of the N − -type epitaxial layer, and N-type impurities are implanted using the second ion implantation mask as a mask. A fifth step of forming a resistance-reducing N-type well;
(F) After removing the second ion implantation mask, a third ion implantation mask having a predetermined opening is formed on the surface of the N − -type epitaxial layer, and the third ion implantation mask is formed. A sixth step of implanting P-type impurities as a mask to form the P-type well so as not to contact the N-type well for reducing on-resistance;
(G) After removing the third ion implantation mask, a field oxide film having a predetermined opening is formed on the surface of the N − type epitaxial layer, and gate insulation is formed in the opening of the field oxide film by thermal oxidation. A seventh step of forming a film;
(H) an eighth step of forming the gate electrode on the gate insulating film or on a predetermined region on the gate insulating film and the field oxide film;
(I) a ninth step of forming the N + -type source region and the N + -type drain region by implanting N-type impurities using at least the gate electrode and the field oxide film as a mask in this order; It is characterized by including.

このため、本発明の横型短チャネルＤＭＯＳの製造方法によれば、上記（１）に記載の優れた横型短チャネルＤＭＯＳが得られる。   Therefore, according to the method for manufacturing a lateral short-channel DMOS of the present invention, the excellent lateral short-channel DMOS described in (1) above can be obtained.

（９）上記（８）に記載の横型短チャネルＤＭＯＳの製造方法においては、前記第二の工程においては、第１のイオン打ち込み用マスクとして、少なくとも前記第五の工程で用いる第２のイオン打ち込み用マスクの開口部に対応する領域を遮蔽するように形成されたマスクを用いることが好ましい。 (9) In the method of manufacturing a lateral short-channel DMOS as described in (8) above, in the second step, the second ion implantation used as at least the fifth step as a first ion implantation mask. It is preferable to use a mask formed so as to shield a region corresponding to the opening of the mask for use.

このため、本発明の横型短チャネルＤＭＯＳの製造方法によれば、上記（２）の第３文に記載の優れた横型短チャネルＤＭＯＳが得られる。   Therefore, according to the method for manufacturing a lateral short-channel DMOS of the present invention, an excellent lateral short-channel DMOS described in the third sentence of (2) above can be obtained.

（１０）上記（８）又は（９）に記載の横型短チャネルＤＭＯＳの製造方法においては、前記第六の工程においては、前記Ｎ-型エピタキシャル層における前記Ｐ型ウェルと前記Ｎ+型ドレイン領域との間の領域に、前記Ｐ型ウェルと接しないようにＰ型拡散層を形成することが好ましい。 (10) In the method of manufacturing a lateral short-channel DMOS according to (8) or (9), in the sixth step, the P-type well and the N + -type drain region in the N − -type epitaxial layer It is preferable to form a P-type diffusion layer in a region between and so as not to contact the P-type well.

このように構成することにより、上記（３）に記載の横型短チャネルＤＭＯＳが、上記（８）に記載の横型短チャネルＤＭＯＳの製造方法と同じ製造工程で得られる。   With this configuration, the lateral short-channel DMOS described in (3) above is obtained in the same manufacturing process as the lateral short-channel DMOS manufacturing method described in (8) above.

（１１）上記（１０）に記載の横型短チャネルＤＭＯＳの製造方法においては、前記第六の工程においては、前記オン抵抗低減用Ｎ型ウェルに接しないように前記Ｐ型拡散層を形成することが好ましい。 (11) In the method for manufacturing a lateral short-channel DMOS as described in (10) above, in the sixth step, the P-type diffusion layer is formed so as not to contact the N-type well for reducing on-resistance. Is preferred.

このように構成することにより、上記（４）に記載の横型短チャネルＤＭＯＳが、上記（８）に記載の横型短チャネルＤＭＯＳの製造方法と同じ製造工程で得られる。   With this configuration, the lateral short-channel DMOS described in (4) can be obtained in the same manufacturing process as the lateral short-channel DMOS manufacturing method described in (8).

（１２）上記（１０）又は（１１）に記載の横型短チャネルＤＭＯＳの製造方法においては、前記第七の工程においては、前記Ｐ型拡散層から前記Ｎ+型ドレイン領域に至る領域を含むように前記フィールド酸化膜を形成することが好ましい。 (12) In the method for manufacturing a lateral short-channel DMOS as described in (10) or (11) above, the seventh step includes a region extending from the P-type diffusion layer to the N + -type drain region. Preferably, the field oxide film is formed.

このように構成することにより、上記（５）に記載の横型短チャネルＤＭＯＳが、上記（８）に記載の横型短チャネルＤＭＯＳの製造方法と同じ製造工程で得られる。   With this configuration, the lateral short-channel DMOS described in (5) can be obtained in the same manufacturing process as the lateral short-channel DMOS manufacturing method described in (8).

（１３）上記（８）〜（１２）のいずれかに記載の横型短チャネルＤＭＯＳの製造方法においては、前記第四の工程と第六の工程との間に、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルを、前記Ｐ型ウェルが形成される領域を覆うように形成することが好ましい。 (13) In the method for manufacturing a lateral short-channel DMOS according to any one of (8) to (12) above, the N − type epitaxial layer is interposed between the fourth step and the sixth step. It is preferable to form an N − type well for securing a breakdown voltage including an N type impurity having a high concentration and a lower concentration than the N type well for reducing on-resistance so as to cover a region where the P type well is formed.

このように構成することにより、上記（６）に記載の横型短チャネルＤＭＯＳが、上記（８）に記載の横型短チャネルＤＭＯＳの製造方法と同じ製造工程で得られる。   With this configuration, the lateral short-channel DMOS described in (6) can be obtained by the same manufacturing process as the lateral short-channel DMOS manufacturing method described in (8).

（１４）上記（８）〜（１２）のいずれかに記載の横型短チャネルＤＭＯＳの製造方法においては、前記第四の工程と第五の工程との間に、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルを、前記Ｐ型ウェル及び前記オン抵抗低減用Ｎ型ウェルが形成される領域を覆うように形成することが好ましい。 (14) In the method for manufacturing a lateral short-channel DMOS according to any one of (8) to (12) above, the N − type epitaxial layer is interposed between the fourth step and the fifth step. A breakdown voltage securing N − -type well containing an N-type impurity having a high concentration and a lower concentration than the N-type well for reducing on-resistance covers a region where the P-type well and the N-type well for reducing on-resistance are formed. It is preferable to form as follows.

このように構成することにより、上記（７）に記載の横型短チャネルＤＭＯＳが、上記（８）に記載の横型短チャネルＤＭＯＳの製造方法と同じ製造工程で得られる。   With this configuration, the lateral short-channel DMOS described in (7) can be obtained by the same manufacturing process as the lateral short-channel DMOS manufacturing method described in (8).

上記（８）〜（１４）のいずれかに記載の横型短チャネルＤＭＯＳの製造方法においては、前記第五の工程の前に、横型短チャネルＤＭＯＳを取り囲むようにＰ型の素子分離領域を形成することが好ましい。   In the method for manufacturing a lateral short-channel DMOS according to any one of (8) to (14), a P-type element isolation region is formed so as to surround the lateral short-channel DMOS before the fifth step. It is preferable.

（１５）本発明の半導体装置は、上記（１）〜（７）のいずれかに記載の横型短チャネルＤＭＯＳを含むことを特徴とする。 (15) A semiconductor device according to the present invention includes the lateral short-channel DMOS according to any one of (1) to (7).

このため、本発明の半導体装置によれば、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを含むため、優れたパワー制御用の半導体装置となる。   For this reason, according to the semiconductor device of the present invention, since it includes a lateral short-channel DMOS having low gate resistance and low on-resistance and excellent in high-speed switching characteristics and current drive characteristics, it is an excellent power control semiconductor device.

上記（１５）に記載の半導体装置は、さらに論理回路を含むものとすることができる。このように構成することにより、本発明の半導体装置は、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとこれを制御する論理回路とを含むため、優れたパワー制御用の半導体装置となる。   The semiconductor device described in (15) may further include a logic circuit. With this configuration, the semiconductor device of the present invention includes a lateral short-channel DMOS having low gate resistance and low on-resistance, excellent high-speed switching characteristics and current drive characteristics, and a logic circuit that controls the lateral short-channel DMOS. Thus, a semiconductor device for power control is obtained.

ここで、この半導体装置においては、前記横型短チャネルＤＭＯＳとして、上記（６）又は（７）に記載の横型短チャネルＤＭＯＳを採用することが好ましい。このように構成することにより、Ｎ-型エピタキシャル層の内部に耐圧確保用Ｎ-型ウェルを形成した横型短チャネルＤＭＯＳを採用することで、横型短チャネルＤＭＯＳの耐圧を耐圧確保用Ｎ-型ウェルの不純物濃度で制御できるようになる結果、Ｎ-型エピタキシャル層の不純物濃度を論理回路に適した濃度（例えば、１×１０+16個／ｃｍ3以下。）にすることができ、さらに特性のよい優れた半導体装置とすることができる。 Here, in this semiconductor device, it is preferable to employ the lateral short-channel DMOS described in (6) or (7) as the lateral short-channel DMOS. With this configuration, N - -type epitaxial layer N internal pressure-resistant securing - -type well by adopting the formed lateral short-channel DMOS a, N a withstand ensure the breakdown voltage of the lateral short-channel DMOS - -type well As a result, it is possible to control the impurity concentration of the N − -type epitaxial layer to a concentration suitable for a logic circuit (for example, 1 × 10 +16 pieces / cm 3 or less). A good semiconductor device can be obtained.

以上説明したように、本発明によればゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することができる。また、本発明によれば、そのように優れた横型短チャネルＤＭＯＳを比較的容易に製造することができる。   As described above, according to the present invention, it is possible to provide a lateral short-channel DMOS having low gate resistance and low on-resistance and excellent in high-speed switching characteristics and current drive characteristics. Further, according to the present invention, such an excellent lateral short-channel DMOS can be manufactured relatively easily.

以下、図面を用いて、本発明の実施の形態を詳しく説明する。
［実施形態１Ａ］
図１は、実施形態１Ａに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａは、図１に示すように、Ｐ-型のシリコンからなるＰ-型半導体基体１０６の表面にはＮ-型エピタキシャル層１１０が形成されている。このＮ-型エピタキシャル層１１０の表面近傍にはチャネル形成領域Ｃを含むＰ型ウェル１１４が形成され、このＰ型ウェル１１４の表面近傍にはＮ+型ソース領域１１６が形成されている。一方、Ｎ-型エピタキシャル層１１０の表面近傍には、Ｐ型ウェル１１４と接しないようにオン抵抗低減用Ｎ型ウェル１３４が形成され、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍にはＮ+型ドレイン領域１１８が形成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[Embodiment 1A]
FIG. 1 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1A. Lateral short-channel DMOS1A according to the embodiment 1A, as shown in FIG. 1, P - on the surface of the type semiconductor substrate 106 N - - P consisting -type silicon type epitaxial layer 110 is formed. A P-type well 114 including a channel formation region C is formed near the surface of the N − -type epitaxial layer 110, and an N + -type source region 116 is formed near the surface of the P-type well 114. On the other hand, an N-type well 134 for reducing on-resistance is formed in the vicinity of the surface of the N − -type epitaxial layer 110 so as not to contact the P-type well 114. A + type drain region 118 is formed.

そして、Ｎ+型ソース領域１１６からＮ+型ドレイン領域１１８に至る領域のうち少なくともチャネル形成領域Ｃの上部には、ゲート絶縁膜１２０を介してゲート電極としてのポリシリコンゲート電極１２２が形成されている。そして、ポリシリコンゲート電極１２２はゲート抵抗低減用金属層１３０に接続されている。このゲート抵抗低減用金属層１３０は、ソース電極１２６を構成する金属層及びドレイン電極１２８を構成する金属層と同一層として構成されている。また、Ｎ+型ドレイン領域１１８の右側方には、素子分離領域１４０が設けられている。 A polysilicon gate electrode 122 as a gate electrode is formed at least above the channel formation region C in the region from the N + type source region 116 to the N + type drain region 118 via the gate insulating film 120. Yes. The polysilicon gate electrode 122 is connected to the gate resistance reducing metal layer 130. The gate resistance reducing metal layer 130 is configured as the same layer as the metal layer constituting the source electrode 126 and the metal layer constituting the drain electrode 128. An element isolation region 140 is provided on the right side of the N + type drain region 118.

このため、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａによれば、Ｎ-型エピタキシャル層１１０の表面近傍に、オン抵抗低減用Ｎ型ウェル１３４がＰ型ウェル１１４と接しないように形成され、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍にＮ+型ドレイン領域１１８が形成されているため、オン時におけるＮ+型ドレイン領域１１８からＮ+型ソース領域１１６への電流経路の大部分は抵抗の低いオン抵抗低減用Ｎ型ウェル１３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。 Therefore, according to the lateral short-channel DMOS 1A according to the embodiment 1A, the N-type well 134 for reducing on-resistance is formed in the vicinity of the surface of the N − -type epitaxial layer 110 so as not to contact the P-type well 114. since the N + -type drain region 118 in the vicinity of the surface of the resistance lowering N-type well 134 is formed from N + -type drain region 118 at the time on most of the current path to the N + -type source region 116 of the resistor The N-type well 134 for reducing on-resistance is low, and the on-resistance can be sufficiently reduced as a whole even when the gate length is increased in order to reduce the gate resistance. Therefore, the lateral short-channel DMOS 1A according to the embodiment 1A is a lateral short-channel DMOS having low gate resistance and low on-resistance and excellent in high-speed switching characteristics and current drive characteristics.

また、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａによれば、Ｎ-型エピタキシャル層１１０よりも高濃度のＮ型不純物を含むオン抵抗低減用Ｎ型ウェル１３４を別途設けることとしたので、Ｎ-型エピタキシャル層１１０の不純物濃度自体を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。 Further, embodiments according to the lateral short-channel DMOS1A according to Embodiment 1A, N - than -type epitaxial layer 110 so it was decided to provide a separate on-resistance lowering N-type well 134 containing a high concentration of N-type impurity, N - -type Even when the impurity concentration itself of the epitaxial layer 110 is not increased, the on-state resistance can be reduced, and the breakdown voltage performance of the lateral short-channel DMOS is not deteriorated.

実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、Ｐ型ウェル１１４の深さは例えば１．５μｍであり、Ｎ+型ソース領域１１６の深さは例えば０．３μｍであり、Ｎ+型ドレイン領域１１８の深さも例えば０．３μｍであり、オン抵抗低減用Ｎ型ウェル１３４の深さは例えば２μｍである。また、Ｎ-型エピタキシャル層１１０の厚さは例えば１０μｍである。
実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、オン抵抗低減用Ｎ型ウェル１３４の不純物濃度は、例えば１×１０+19個／ｃｍ3であり、Ｎ-型エピタキシャル層１１０の不純物濃度は、例えば１×１０+16個／ｃｍ3である。 In the lateral short-channel DMOS 1A according to the embodiment 1A, the depth of the P-type well 114 is, for example, 1.5 μm, the depth of the N + -type source region 116 is, for example, 0.3 μm, and the N + -type drain region 118 The depth of the N-type well 134 for reducing on-resistance is, for example, 2 μm. Further, the thickness of the N − type epitaxial layer 110 is, for example, 10 μm.
In lateral short-channel DMOS1A according to the embodiment 1A, the impurity concentration of the ON resistance lowering N-type well 134 is, for example, 1 × 10 +19 pieces / cm 3, N - impurity concentration type epitaxial layer 110, for example 1 × 10 +16 pieces / cm 3 .

実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、オフ時にはドレイン電極１２８の電圧が上昇するため、Ｐ-型半導体基体１０６とＮ-型エピタキシャル層１１０とのＰＮ接合が逆バイアスになり、空乏層がこのＰＮ接合からＮ-型エピタキシャル層１１０に延びてくる。また、このとき、ソース電極１２６の電位もドレイン電極１２８の電位よりも低く設定されているため、Ｐ型ウェル１１４とＮ-型エピタキシャル層１１０とのＰＮ接合も逆バイアスになり、このＰＮ接合からＮ-型エピタキシャル層１１０に空乏層が延びてくる。このとき、これらの空乏層同士が接触すると、より緩やかな条件でもブレークダウンが起こり易くなるため、耐圧性能が低下することになる。 In the lateral short-channel DMOS 1A according to the embodiment 1A, since the voltage of the drain electrode 128 increases when the transistor is turned off, the PN junction between the P − type semiconductor substrate 106 and the N − type epitaxial layer 110 becomes reverse bias, and the depletion layer The N − type epitaxial layer 110 extends from the PN junction. At this time, since the potential of the source electrode 126 is also set lower than the potential of the drain electrode 128, the PN junction between the P-type well 114 and the N − -type epitaxial layer 110 is also reverse-biased. A depletion layer extends to the N − type epitaxial layer 110. At this time, when these depletion layers come into contact with each other, breakdown is likely to occur even under a milder condition, and the pressure resistance performance is reduced.

このオフ時における空乏層が延びてくる様子を図２及び図３に示す。図２は、実施形態１Ａに係る横型短チャネルＤＭＯＳの空乏層を説明するために示す断面図である。図３は、実施形態１Ａの比較例１に係る横型短チャネルＤＭＯＳの空乏層を説明するために示す断面図である。
図２及び図３に示すように、実施形態１Ａの比較例１に係る横型短チャネルＤＭＯＳ１ａにおいては、これらの空乏層間の距離が短かくなるために、これらの空乏層同士が接触し易くなり、より緩やかな条件でもブレークダウンが起こり易くなることがわかる。これに対して、実施形態１に係る横型短チャネルＤＭＯＳ１Ａによれば、Ｐ-型半導体基体１０６とＮ-型エピタキシャル層１１０との境界の、平面的に見て少なくともＰ型ウェル１１４と重なり合う部分にはＮ-型エピタキシャル層１１０より高濃度のＮ型不純物を含むＮ型埋め込み層１０８が形成されているため、オフ時に上記した空乏層同士が接触することが効果的に抑制されるようになる。このため、これらの空乏層が接触することによる耐圧性能の低下を抑制することができるようになる。 FIGS. 2 and 3 show how the depletion layer extends during the off time. FIG. 2 is a cross-sectional view for explaining a depletion layer of the lateral short-channel DMOS according to embodiment 1A. 3 is a cross-sectional view for explaining a depletion layer of a lateral short-channel DMOS according to Comparative Example 1 of Embodiment 1A.
As shown in FIGS. 2 and 3, in the lateral short-channel DMOS 1a according to the comparative example 1 of the embodiment 1A, the distance between these depletion layers becomes short, so that these depletion layers are easily in contact with each other. It can be seen that breakdown is likely to occur even under milder conditions. On the other hand, according to the lateral short-channel DMOS 1A according to the first embodiment, the boundary between the P − type semiconductor substrate 106 and the N − type epitaxial layer 110 is at least overlapped with the P type well 114 in plan view. Since the N-type buried layer 108 containing an N-type impurity at a higher concentration than the N − -type epitaxial layer 110 is formed, the contact of the depletion layers with each other at the time of OFF is effectively suppressed. For this reason, it becomes possible to suppress a decrease in the pressure resistance performance due to the contact of these depletion layers.

また、このことにより、Ｐ-型半導体基体１０６とＮ-型エピタキシャル層１１０とのＰＮ接合と、Ｐ型ウェル１１４とＮ-型エピタキシャル層１１０とのＰＮ接合の距離を短くでき、ひいてはＮ-型エピタキシャル層１１０の厚さを薄くすることができるようになる。このため、Ｎ-型エピタキシャル層１１０を成長させるための時間や横型短チャネルＤＭＯＳ１Ａを取り囲む位置に形成する素子分離領域１４０を形成するための時間を短縮することができるようになるため、製造時間の短縮化及び製造コストの低減化の効果も得られる。 Further, by this, P - can shorten the distance of the PN junction between the type epitaxial layer 110, thus N - - PN junction between the type epitaxial layer 110, P-type well 114 and the N - -type semiconductor substrate 106 and the N type The thickness of the epitaxial layer 110 can be reduced. For this reason, the time for growing the N − -type epitaxial layer 110 and the time for forming the element isolation region 140 formed at the position surrounding the lateral short-channel DMOS 1A can be shortened. The effect of shortening and manufacturing cost can also be obtained.

なお、図４は実施形態１Ａの比較例２に係る縦型ＤＭＯＳの断面図であるが、上記したＮ型埋め込み層１０８は、オン抵抗低減用Ｎ型ウェル１３４と接触しないように形成されているため、電流経路としては働かず、この意味において図４に示す縦型ＤＭＯＳ１ｂとして一般に用いられているＮ型埋め込み層１０９とは区別されるものである。   FIG. 4 is a cross-sectional view of the vertical DMOS according to the comparative example 2 of the embodiment 1A. However, the N-type buried layer 108 is formed so as not to contact the N-type well 134 for reducing on-resistance. Therefore, it does not work as a current path, and in this sense, it is distinguished from the N-type buried layer 109 generally used as the vertical DMOS 1b shown in FIG.

実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、上記した空乏層同士が接触するのをより効果的に抑制するためには、Ｐ-型半導体基体１０６とＮ型埋め込み層１０８とのＰＮ接合からＮ型埋め込み層１０８側（Ｎ-型エピタキシャル層１１０側）に延びてくる空乏層を短い距離にすることが好ましい。このため、Ｎ型埋め込み層１０８の不純物濃度をある程度高くすることが必要である。その一方において、Ｐ-型半導体基体１０６とＮ型埋め込み層１０８とのＰＮ接合における耐圧の低下を抑制する観点からは、Ｎ型埋め込み層１０８の不純物濃度をむやみに高くしないことが好ましい。
このため、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、Ｎ型埋め込み層１０８の不純物濃度は、５×１０+17個／ｃｍ3〜５×１０+19個／ｃｍ3であることが好ましく、１×１０+18個／ｃｍ3〜５×１０+18個／ｃｍ3の範囲にあることがより好ましい。 In the lateral short-channel DMOS 1A according to the embodiment 1A, in order to more effectively suppress the depletion layers from contacting each other, an N-type buried layer 108 and a PN junction between the P − type semiconductor substrate 106 and the N-type buried layer 108 It is preferable that the depletion layer extending to the mold buried layer 108 side (N − type epitaxial layer 110 side) has a short distance. For this reason, it is necessary to increase the impurity concentration of the N-type buried layer 108 to some extent. On the other hand, from the viewpoint of suppressing a decrease in breakdown voltage at the PN junction between the P − -type semiconductor substrate 106 and the N-type buried layer 108, it is preferable that the impurity concentration of the N-type buried layer 108 is not increased excessively.
Therefore, in the lateral short-channel DMOS 1A according to the embodiment 1A, the impurity concentration of the N-type buried layer 108 is preferably 5 × 10 +17 pieces / cm 3 to 5 × 10 +19 pieces / cm 3 , More preferably, it is in the range of 1 × 10 +18 pieces / cm 3 to 5 × 10 +18 pieces / cm 3 .

実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、上記したようにＰ-型半導体基体１０６とＮ型埋め込み層１０８とのＰＮ接合における耐圧の低下を抑制することが好ましく、このためには、Ｎ型埋め込み層１０８の不純物濃度をＰ-型半導体基体１０６の不純物濃度よりも高くすること（言い換えれば、Ｐ-型半導体基体１０６としてＮ型埋め込み層１０８の不純物濃度よりも低濃度の不純物濃度を含むＰ-型半導体基体を用いること）が好ましい。 In the lateral short-channel DMOS 1A according to the embodiment 1A, it is preferable to suppress a decrease in breakdown voltage at the PN junction between the P − -type semiconductor substrate 106 and the N-type buried layer 108 as described above. The impurity concentration of the buried layer 108 is made higher than the impurity concentration of the P − type semiconductor substrate 106 (in other words, the P − type semiconductor substrate 106 has a lower impurity concentration than the impurity concentration of the N type buried layer 108. - the use of a type semiconductor substrate) is preferable.

実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、Ｎ型埋め込み層１０８を、横型短チャネルＤＭＯＳを取り囲む素子分離領域１４０に接触しないように形成する。   In the lateral short-channel DMOS 1A according to the embodiment 1A, the N-type buried layer 108 is formed so as not to contact the element isolation region 140 surrounding the lateral short-channel DMOS.

実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、Ｎ型埋め込み層１０８は、平面的に見て、オン抵抗低減用Ｎ型ウェル１３４と重なり合わないように形成されている。このため、Ｎ型埋め込み層１０８とオン抵抗低減用Ｎ型ウェル１３４との接触を考慮する必要がなくなるため、Ｎ-型エピタキシャル層１１０の厚さを極力薄くすることができるようになる。
なお、この場合、オン抵抗低減用Ｎ型ウェル１３４は、その周辺部では深さが浅くなっていてＮ型埋め込み層１０８と接触しにくくなっているため、Ｎ型埋め込み層１０８は、平面的に見て、オン抵抗低減用Ｎ型ウェル１３４を形成する際に用いるイオン打ち込み用マスクの開口部と重なり合わないように形成されていてもよく、その場合でも所定の効果が得られる。 In the lateral short-channel DMOS 1A according to the embodiment 1A, the N-type buried layer 108 is formed so as not to overlap with the N-type well 134 for reducing on-resistance when seen in a plan view. This eliminates the need to consider the contact between the N-type buried layer 108 and the N-type well 134 for reducing on-resistance, so that the thickness of the N − -type epitaxial layer 110 can be made as thin as possible.
In this case, since the N-type well 134 for reducing on-resistance has a shallow depth in the periphery thereof and is difficult to contact the N-type buried layer 108, the N-type buried layer 108 is planar. As seen, it may be formed so as not to overlap with the opening of the ion implantation mask used when forming the N-type well 134 for reducing on-resistance, and even in that case, a predetermined effect can be obtained.

［実施形態１Ｂ］
図５は、実施形態１Ｂに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂは、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａとよく似た構造を有しているが、図５に示すように、Ｎ-型エピタキシャル層１１０の表面近傍には、Ｐ型ウェル１１４とＮ+型ドレイン領域１１８との間の領域に、Ｐ型ウェル１１４と接しないように、フローティング状態のＰ型拡散層１３８が形成されている点で異なっている。 [Embodiment 1B]
FIG. 5 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1B. The lateral short-channel DMOS 1B according to the embodiment 1B has a structure similar to that of the lateral short-channel DMOS 1A according to the embodiment 1A. However, as shown in FIG. 5, near the surface of the N − -type epitaxial layer 110, The difference is that a floating P-type diffusion layer 138 is formed in a region between the P-type well 114 and the N + -type drain region 118 so as not to contact the P-type well 114.

このため、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂによれば、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａの有する効果に加えて、以下の効果が得られる。すなわち、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。   For this reason, according to the lateral short-channel DMOS 1B according to the embodiment 1B, in addition to the effects of the lateral short-channel DMOS 1A according to the embodiment 1A, the following effects are obtained. That is, the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 138 is formed is relaxed, and the breakdown voltage can be further stabilized.

なお、オン時におけるＮ+型ドレイン領域１１８からＮ+型ソース領域１１６への電流は、このＰ型拡散層１３８を避けてこのＰ型拡散層１３８より深い部分（Ｎ-型エピタキシャル層１１０）を流れるため、Ｐ型拡散層１３８を設けることによってオン抵抗を増加させることもない。 Note that the current from the N + -type drain region 118 to the N + -type source region 116 during the on-state avoids the P-type diffusion layer 138 and makes a portion deeper than the P-type diffusion layer 138 (N − -type epitaxial layer 110). Therefore, the on-resistance is not increased by providing the P-type diffusion layer 138.

実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂにおいては、Ｐ型拡散層１３８の不純物濃度は、例えば３×１０+17個／ｃｍ3である。 In the lateral short-channel DMOS 1B according to the embodiment 1B, the impurity concentration of the P-type diffusion layer 138 is, for example, 3 × 10 + 17 / cm 3 .

［実施形態１Ｃ］
図６は、実施形態１Ｃに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｃに係る横型短チャネルＤＭＯＳ１Ｃは、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂとよく似た構造を有しているが、Ｐ型拡散層１３８がオン抵抗低減用Ｎ型ウェル１３４に接しないように形成されている点で異なっている。 [Embodiment 1C]
FIG. 6 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1C. The lateral short-channel DMOS 1C according to the embodiment 1C has a structure similar to that of the lateral short-channel DMOS 1B according to the embodiment 1B, but the P-type diffusion layer 138 does not contact the N-type well 134 for reducing on-resistance. Are different in that they are formed.

このため、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１Ｃによれば、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂの有する効果に加えて、以下の効果が得られる。すなわち、バイアスされていないＰ型拡散層１３８がオン抵抗低減用Ｎ型ウェル１３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。   Therefore, according to the lateral short-channel DMOS 1C according to the embodiment 1C, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 1B according to the embodiment 1B. That is, since the P-type diffusion layer 138 that is not biased is configured not to contact the N-type well 134 for reducing on-resistance, a decrease in breakdown voltage and an increase in leakage current can be suppressed as much as possible.

［実施形態１Ｄ］
図７は、実施形態１Ｄに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｄに係る横型短チャネルＤＭＯＳ１Ｄは、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂとよく似た構造を有しているが、図７に示すように、Ｐ型拡散層１３８からＮ+型ドレイン領域１１８に至る領域においてポリシリコンゲート電極１２２がフィールド酸化膜１３６を介してＮ-型エピタキシャル層１１０と対峙している点で異なっている。 [Embodiment 1D]
FIG. 7 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1D. The lateral short-channel DMOS 1D according to the embodiment 1D has a structure similar to that of the lateral short-channel DMOS 1B according to the embodiment 1B. However, as shown in FIG. 7, from the P-type diffusion layer 138 to the N + -type drain region. The difference is that the polysilicon gate electrode 122 faces the N − type epitaxial layer 110 through the field oxide film 136 in the region extending to 118.

このため、実施形態１Ｄに係る横型短チャネルＤＭＯＳ１Ｄによれば、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層１３８からＮ+型ドレイン領域１１８に至る領域においては、厚いフィールド酸化膜１３６を介してポリシリコンゲート電極１２２をＮ-型エピタキシャル層１１０と対峙させるように構成することができるからである。 For this reason, according to the lateral short-channel DMOS 1D according to Embodiment 1D, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 1B according to Embodiment 1B. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 138 is formed is relaxed, so that the thick field oxide film 136 is formed in the region from the P-type diffusion layer 138 to the N + -type drain region 118. This is because the polysilicon gate electrode 122 can be configured to face the N − type epitaxial layer 110 via the n - type electrode.

［実施形態１Ｅ］
図８は、実施形態１Ｅに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｅに係る横型短チャネルＤＭＯＳ１Ｅは、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１Ｃとよく似た構造を有しているが、図８に示すように、Ｐ型拡散層１３８からＮ+型ドレイン領域１１８に至る領域においてポリシリコンゲート電極１２２がフィールド酸化膜１３６を介してＮ-型エピタキシャル層１１０と対峙している点で異なっている。 [Embodiment 1E]
FIG. 8 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1E. The lateral short-channel DMOS 1E according to the embodiment 1E has a structure similar to that of the lateral short-channel DMOS 1C according to the embodiment 1C. However, as shown in FIG. 8, from the P-type diffusion layer 138 to the N + -type drain region. The difference is that the polysilicon gate electrode 122 faces the N − type epitaxial layer 110 through the field oxide film 136 in the region extending to 118.

このため、実施形態１Ｅに係る横型短チャネルＤＭＯＳ１Ｅによれば、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１Ｃの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層１３８からＮ+型ドレイン領域１１８に至る領域においては、厚いフィールド酸化膜１３６を介してポリシリコンゲート電極１２２をＮ-型エピタキシャル層１１０と対峙させるように構成することができるからである。 Therefore, according to the lateral short-channel DMOS 1E according to the embodiment 1E, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 1C according to the embodiment 1C. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 138 is formed is relaxed, so that the thick field oxide film 136 is formed in the region from the P-type diffusion layer 138 to the N + -type drain region 118. This is because the polysilicon gate electrode 122 can be configured to face the N − type epitaxial layer 110 via the n - type electrode.

［実施形態２Ａ］
図９は、実施形態２Ａに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａは、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａとよく似た構造を有しているが、図９に示すように、Ｎ-型エピタキシャル層２１０には、Ｎ-型エピタキシャル層２１０よりも高濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェル２１２がＰ型ウェル２１４を覆うように形成されている点で異なっている。 [Embodiment 2A]
FIG. 9 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2A. Lateral short-channel DMOS2A according to the embodiment 2A, which has a similar structure as the lateral short-channel DMOS1A according to the embodiment 1A, as shown in FIG. 9, N - -type epitaxial layer 210, N - The difference is that an N − type well 212 for securing a breakdown voltage containing an N type impurity at a higher concentration than the type epitaxial layer 210 is formed so as to cover the P type well 214.

このため、実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａによれば、Ｐ型ウェル２１４を覆うように耐圧確保用Ｎ-型ウェル２１２を形成することで、横型短チャネルＤＭＯＳ２Ａの耐圧を耐圧確保用Ｎ-型ウェル２１２の不純物濃度で制御できるようになる結果、Ｎ-型エピタキシャル層２１０の不純物濃度を例えば論理回路のように横型短チャネルＤＭＯＳ以外の回路に適した濃度（例えば、１×１０+16個／ｃｍ3以下。）にすることができ、半導体装置全体としての特性を優れたものとすることができる。 Therefore, according to the lateral short-channel DMOS 2A according to the embodiment 2A, the breakdown voltage securing N − type well 212 is formed so as to cover the P-type well 214, whereby the breakdown voltage of the lateral short channel DMOS 2A is reduced to the breakdown voltage securing N −. As a result of being able to control by the impurity concentration of the type well 212, the impurity concentration of the N − type epitaxial layer 210 is suitable for a circuit other than the lateral short-channel DMOS, such as a logic circuit (for example, 1 × 10 +16 / Cm 3 or less.) And the characteristics of the entire semiconductor device can be made excellent.

［実施形態２Ｂ］
図１０は、実施形態２Ｂに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂは、実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａとよく似た構造を有しているが、図１０に示すように、耐圧確保用Ｎ-型ウェル２１２の表面近傍には、Ｐ型ウェル２１４とＮ+型ドレイン領域２１８との間の領域に、Ｐ型ウェル２１４と接しないようにＰ型拡散層２３８が形成されている点で異なっている。 [Embodiment 2B]
FIG. 10 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2B. Lateral short-channel DMOS2B according to the embodiment. 2B, has the similar structure as the lateral short-channel DMOS2A according to the embodiment 2A, as shown in FIG. 10, the withstand voltage ensured for N - near the surface of the mold well 212 Is different in that a P-type diffusion layer 238 is formed in a region between the P-type well 214 and the N + -type drain region 218 so as not to contact the P-type well 214.

このため、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂによれば、実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａの有する効果に加えて、以下の効果が得られる。すなわち、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。   Therefore, according to the lateral short-channel DMOS 2B according to the embodiment 2B, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 2A according to the embodiment 2A. That is, the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 238 is formed is relaxed, and the breakdown voltage can be further stabilized.

なお、オン時におけるＮ+型ドレイン領域２１８からＮ+型ソース領域２１６への電流は、このＰ型拡散層２３８を避けてこのＰ型拡散層２３８より深い部分（耐圧確保用Ｎ-型ウェル２１２）を流れるため、Ｐ型拡散層２３８を設けることによってオン抵抗を増加させることもない。 It should be noted that the current from the N + -type drain region 218 to the N + -type source region 216 when turned on avoids the P-type diffusion layer 238 and is deeper than the P-type diffusion layer 238 (the N − -type well 212 for securing withstand voltage). Therefore, the on-resistance is not increased by providing the P-type diffusion layer 238.

実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂにおいては、Ｐ型拡散層２３８の不純物濃度は、例えば３×１０+17個／ｃｍ3である。 In the lateral short-channel DMOS 2B according to Embodiment 2B, the impurity concentration of the P-type diffusion layer 238 is, for example, 3 × 10 +17 pieces / cm 3 .

［実施形態２Ｃ］
図１１は、実施形態２Ｃに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｃに係る横型短チャネルＤＭＯＳ２Ｃは、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂとよく似た構造を有しているが、Ｐ型拡散層２３８がオン抵抗低減用Ｎ型ウェル２３４に接しないように形成されている点で異なっている。 [Embodiment 2C]
FIG. 11 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2C. The lateral short-channel DMOS 2C according to the embodiment 2C has a structure similar to that of the lateral short-channel DMOS 2B according to the embodiment 2B, but the P-type diffusion layer 238 does not contact the N-type well 234 for reducing on-resistance. Are different in that they are formed.

このため、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２Ｃによれば、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂの有する効果に加えて、以下の効果が得られる。すなわち、バイアスされていないＰ型拡散層２３８がオン抵抗低減用Ｎ型ウェル２３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。   Therefore, according to the lateral short-channel DMOS 2C according to the embodiment 2C, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 2B according to the embodiment 2B. That is, since the P-type diffusion layer 238 that is not biased is configured not to contact the N-type well 234 for reducing on-resistance, a decrease in breakdown voltage and an increase in leakage current can be suppressed as much as possible.

［実施形態２Ｄ］
図１２は、実施形態２Ｄに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｄに係る横型短チャネルＤＭＯＳ２Ｄは、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂとよく似た構造を有しているが、図１２に示すように、Ｐ型拡散層２３８からＮ+型ドレイン領域２１８に至る領域においてポリシリコンゲート電極２２２がフィールド酸化膜２３６を介してＮ-型エピタキシャル層２１０と対峙している点で異なっている。 [Embodiment 2D]
FIG. 12 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2D. The lateral short-channel DMOS 2D according to the embodiment 2D has a similar structure to the lateral short-channel DMOS 2B according to the embodiment 2B. However, as shown in FIG. 12, the P + diffusion layer 238 to the N + drain region The difference is that the polysilicon gate electrode 222 is opposed to the N − type epitaxial layer 210 through the field oxide film 236 in the region up to 218.

このため、実施形態２Ｄに係る横型短チャネルＤＭＯＳ２Ｄによれば、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層２３８からＮ+型ドレイン領域２１８に至る領域においては、厚いフィールド酸化膜２３６を介してポリシリコンゲート電極２２２をＮ-型エピタキシャル層２１０と対峙させるように構成することができるからである。 For this reason, according to the lateral short-channel DMOS 2D according to Embodiment 2D, in addition to the effects of the lateral short-channel DMOS 2B according to Embodiment 2B, the following effects are obtained. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 238 is formed is relaxed, so that the thick field oxide film 236 is formed in the region from the P-type diffusion layer 238 to the N + -type drain region 218. This is because the polysilicon gate electrode 222 can be configured to face the N − type epitaxial layer 210 via the n - type electrode.

［実施形態２Ｅ］
図１３は、実施形態２Ｅに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｅに係る横型短チャネルＤＭＯＳ２Ｅは、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２Ｃとよく似た構造を有しているが、図１３に示すように、Ｐ型拡散層２３８からＮ+型ドレイン領域２１８に至る領域においてポリシリコンゲート電極２２２がフィールド酸化膜２３６を介してＮ-型エピタキシャル層２１０と対峙している点で異なっている。 [Embodiment 2E]
FIG. 13 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2E. The lateral short-channel DMOS 2E according to the embodiment 2E has a structure similar to that of the lateral short-channel DMOS 2C according to the embodiment 2C, but, as shown in FIG. 13, from the P-type diffusion layer 238 to the N + -type drain region. The difference is that the polysilicon gate electrode 222 is opposed to the N − type epitaxial layer 210 through the field oxide film 236 in the region up to 218.

このため、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２Ｅによれば、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２Ｃの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層２３８からＮ+型ドレイン領域２１８に至る領域においては、厚いフィールド酸化膜２３６を介してポリシリコンゲート電極２２２をＮ-型エピタキシャル層２１０と対峙させるように構成することができるからである。 For this reason, according to the lateral short-channel DMOS 2E according to the embodiment 2E, in addition to the effects of the lateral short-channel DMOS 2C according to the embodiment 2C, the following effects are obtained. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 238 is formed is relaxed, so that the thick field oxide film 236 is formed in the region from the P-type diffusion layer 238 to the N + -type drain region 218. This is because the polysilicon gate electrode 222 can be configured to face the N − type epitaxial layer 210 via the n - type electrode.

［実施形態３Ａ］
図１４は、実施形態３Ａに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ａに係る横型短チャネルＤＭＯＳ３Ａは、実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａとよく似た構造を有しているが、図１４に示すように、Ｎ-型エピタキシャル層３１０には、Ｎ-型エピタキシャル層３１０よりも高濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェル３１２がＰ型ウェル３１４及びオン抵抗低減用Ｎ型ウェル３３４を覆うように形成されている点で異なっている。 [Embodiment 3A]
FIG. 14 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 3A. Lateral short-channel DMOS3A according to the embodiment. 3A, has the similar structure as the lateral short-channel DMOS2A according to the embodiment 2A, as shown in FIG. 14, N - -type epitaxial layer 310, N - The difference is that an N − type well 312 for withstand voltage including an N type impurity having a higher concentration than the type epitaxial layer 310 is formed so as to cover the P type well 314 and the N type well 334 for reducing on-resistance.

このように、実施形態３Ａに係る横型短チャネルＤＭＯＳ３Ａは、耐圧確保用Ｎ-型ウェル３１２が、Ｐ型ウェル３１４及びオン抵抗低減用Ｎ型ウェル３３４を覆うように形成されている点で実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａとは異なっているが、実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａの場合と同様に、Ｐ型ウェル３１４は耐圧確保用Ｎ-型ウェル３１２に覆われているため、横型短チャネルＤＭＯＳ３Ａの耐圧を耐圧確保用Ｎ-型ウェル３１２の不純物濃度で制御できるようになる結果、Ｎ-型エピタキシャル層３１０の不純物濃度を例えば論理回路のように横型短チャネルＤＭＯＳ以外の回路に適した濃度（例えば、１×１０+16個／ｃｍ3以下。）にすることができ、半導体装置全体としての特性を優れたものとすることができる。 As described above, the lateral short-channel DMOS 3A according to the embodiment 3A is that the breakdown voltage securing N − type well 312 is formed so as to cover the P type well 314 and the ON resistance reducing N type well 334. Unlike the case of the lateral short-channel DMOS 2A according to the embodiment 2A, the P-type well 314 is covered with the N − -type well 312 for securing a breakdown voltage, as in the case of the lateral short-channel DMOS 2A according to the embodiment 2A. As a result that the breakdown voltage of the short channel DMOS 3A can be controlled by the impurity concentration of the N − type well 312 for securing the breakdown voltage, the impurity concentration of the N − type epitaxial layer 310 is suitable for a circuit other than the lateral short channel DMOS such as a logic circuit. Concentration (for example, 1 × 10 +16 pieces / cm 3 or less), and the characteristics of the entire semiconductor device are excellent. Can.

［実施形態３Ｂ］
図１５は、実施形態３Ｂに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂは、実施形態３Ａに係る横型短チャネルＤＭＯＳ３Ａとよく似た構造を有しているが、図１５に示すように、耐圧確保用Ｎ-型ウェル３１２の表面近傍には、Ｐ型ウェル３１４とＮ+型ドレイン領域３１８との間の領域に、Ｐ型ウェル３１４と接しないようにＰ型拡散層３３８が形成されている点で異なっている。 [Embodiment 3B]
FIG. 15 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 3B. Lateral short-channel DMOS3B according to the embodiment. 3B, has the similar structure as the lateral short-channel DMOS3A according to Embodiment 3A, as shown in FIG. 15, the withstand voltage ensured for N - near the surface of the type well 312 Is different in that a P-type diffusion layer 338 is formed in a region between the P-type well 314 and the N + -type drain region 318 so as not to contact the P-type well 314.

このため、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂによれば、実施形態３Ａに係る横型短チャネルＤＭＯＳ３Ａの有する効果に加えて、以下の効果が得られる。すなわち、Ｐ型拡散層３３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。   Therefore, according to the lateral short-channel DMOS 3B according to the embodiment 3B, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 3A according to the embodiment 3A. That is, the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 338 is formed is relaxed, and the breakdown voltage can be further stabilized.

なお、オン時におけるＮ+型ドレイン領域３１８からＮ+型ソース領域３１６への電流は、このＰ型拡散層３３８を避けてこのＰ型拡散層３３８より深い部分（耐圧確保用Ｎ-型ウェル３１２）を流れるため、Ｐ型拡散層３３８を設けることによってオン抵抗を増加させることもない。 It should be noted that the current from the N + -type drain region 318 to the N + -type source region 316 when turned on avoids the P-type diffusion layer 338 and is deeper than the P-type diffusion layer 338 (withstand voltage securing N − -type well 312. Therefore, the on-resistance is not increased by providing the P-type diffusion layer 338.

実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂにおいては、Ｐ型拡散層３３８の不純物濃度は、例えば３×１０+17個／ｃｍ3である。 In the lateral short-channel DMOS 3B according to Embodiment 3B, the impurity concentration of the P-type diffusion layer 338 is, for example, 3 × 10 +17 pieces / cm 3 .

［実施形態３Ｃ］
図１６は、実施形態３Ｃに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ｃに係る横型短チャネルＤＭＯＳ３Ｃは、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂとよく似た構造を有しているが、Ｐ型拡散層３３８がオン抵抗低減用Ｎ型ウェル３３４に接しないように形成されている点で異なっている。 [Embodiment 3C]
FIG. 16 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 3C. The lateral short-channel DMOS 3C according to the embodiment 3C has a similar structure to the lateral short-channel DMOS 3B according to the embodiment 3B, but the P-type diffusion layer 338 does not contact the N-type well 334 for reducing on-resistance. Are different in that they are formed.

このため、実施形態３Ｃに係る横型短チャネルＤＭＯＳ３Ｃによれば、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂの有する効果に加えて、以下の効果が得られる。すなわち、バイアスされていないＰ型拡散層３３８がオン抵抗低減用Ｎ型ウェル３３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。   Therefore, according to the lateral short-channel DMOS 3C according to the embodiment 3C, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 3B according to the embodiment 3B. That is, since the unbiased P-type diffusion layer 338 is configured not to contact the N-type well 334 for reducing on-resistance, it is possible to suppress a decrease in breakdown voltage and an increase in leakage current as much as possible.

［実施形態３Ｄ］
図１７は、実施形態３Ｄに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ｄに係る横型短チャネルＤＭＯＳ３Ｄは、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂとよく似た構造を有しているが、図１７に示すように、Ｐ型拡散層３３８からＮ+型ドレイン領域３１８に至る領域においてポリシリコンゲート電極３２２がフィールド酸化膜３３６を介してＮ-型エピタキシャル層３１０と対峙している点で異なっている。 [Embodiment 3D]
FIG. 17 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 3D. The lateral short-channel DMOS 3D according to the embodiment 3D has a structure similar to that of the lateral short-channel DMOS 3B according to the embodiment 3B. However, as shown in FIG. 17, from the P-type diffusion layer 338 to the N + -type drain region. The difference is that the polysilicon gate electrode 322 is opposed to the N − type epitaxial layer 310 via the field oxide film 336 in the region reaching 318.

このため、実施形態３Ｄに係る横型短チャネルＤＭＯＳ３Ｄによれば、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層３３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層３３８からＮ+型ドレイン領域３１８に至る領域においては、厚いフィールド酸化膜３３６を介してポリシリコンゲート電極３２２をＮ-型エピタキシャル層３１０と対峙させるように構成することができるからである。 For this reason, according to the lateral short-channel DMOS 3D according to the embodiment 3D, in addition to the effects of the lateral short-channel DMOS 3B according to the embodiment 3B, the following effects are obtained. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 338 is formed is relaxed, so that a thick field oxide film 336 is formed in the region from the P-type diffusion layer 338 to the N + -type drain region 318. This is because the polysilicon gate electrode 322 can be configured to face the N − -type epitaxial layer 310 via the n - type electrode.

［実施形態３Ｅ］
図１８は、実施形態３Ｅに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ｅに係る横型短チャネルＤＭＯＳ３Ｅは、実施形態３Ｃに係る横型短チャネルＤＭＯＳ３Ｃとよく似た構造を有しているが、図１８に示すように、Ｐ型拡散層３３８からＮ+型ドレイン領域３１８に至る領域においてポリシリコンゲート電極３２２がフィールド酸化膜３３６を介してＮ-型エピタキシャル層３１０と対峙している点で異なっている。 [Embodiment 3E]
FIG. 18 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 3E. The lateral short-channel DMOS 3E according to the embodiment 3E has a structure similar to that of the lateral short-channel DMOS 3C according to the embodiment 3C. However, as shown in FIG. 18, from the P-type diffusion layer 338 to the N + -type drain region. The difference is that the polysilicon gate electrode 322 is opposed to the N − type epitaxial layer 310 via the field oxide film 336 in the region reaching 318.

このため、実施形態３Ｅに係る横型短チャネルＤＭＯＳ３Ｅによれば、実施形態３Ｃに係る横型短チャネルＤＭＯＳ３Ｃの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層３３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層３３８からＮ+型ドレイン領域３１８に至る領域においては、厚いフィールド酸化膜３３６を介してポリシリコンゲート電極３２２をＮ-型エピタキシャル層３１０と対峙させるように構成することができるからである。 Therefore, according to the lateral short-channel DMOS 3E according to the embodiment 3E, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 3C according to the embodiment 3C. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 338 is formed is relaxed, so that a thick field oxide film 336 is formed in the region from the P-type diffusion layer 338 to the N + -type drain region 318. This is because the polysilicon gate electrode 322 can be configured to face the N − -type epitaxial layer 310 via the n - type electrode.

［実施形態３Ｆ］
図１９は、実施形態３Ｆに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ｆに係る横型短チャネルＤＭＯＳ３Ｆは、実施形態３Ｅに係る横型短チャネルＤＭＯＳ３Ｅとよく似た構造を有しているが、図１９に示すように、Ｎ型埋め込み層３０８が、オン抵抗低減用Ｎ型ウェル３３４の下方にまで延在している点で異なっている。 [Embodiment 3F]
FIG. 19 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 3F. The lateral short-channel DMOS 3F according to the embodiment 3F has a structure similar to that of the lateral short-channel DMOS 3E according to the embodiment 3E. However, as illustrated in FIG. The difference is that it extends below the N-type well 334.

このように、実施形態３Ｆに係る横型短チャネルＤＭＯＳ３Ｆは、Ｎ型埋め込み層３０８が、オン抵抗低減用Ｎ型ウェル３３４の下方にまで延在している点で異なっているが、実施形態３Ｅに係る横型短チャネルＤＭＯＳ３Ｅの場合と同様に、Ｐ-型半導体基体３０６とＮ-型エピタキシャル層３１０との境界の、平面的に見て少なくともＰ型ウェル３１４と重なり合う部分にはＮ-型エピタキシャル層３１０より高濃度のＮ型不純物を含むＮ型埋め込み層３０８が形成されているため、オフ時に上記した空乏層同士が接触することが効果的に抑制されるようになる。このため、これらの空乏層が接触することによる耐圧性能の低下を抑制することができるようになる。 As described above, the lateral short-channel DMOS 3F according to the embodiment 3F is different in that the N-type buried layer 308 extends below the N-type well 334 for reducing on-resistance. As in the case of the lateral short-channel DMOS 3E, the N − type epitaxial layer 310 is at least overlapped with the P type well 314 in plan view at the boundary between the P − type semiconductor substrate 306 and the N − type epitaxial layer 310. Since the N-type buried layer 308 containing a higher concentration of N-type impurities is formed, the above-described depletion layers are effectively prevented from contacting each other at the time of OFF. For this reason, it becomes possible to suppress a decrease in the pressure resistance performance due to the contact of these depletion layers.

また、このことにより、Ｐ-型半導体基体３０６とＮ-型エピタキシャル層３１０とのＰＮ接合と、Ｐ型ウェル３１４とＮ-型エピタキシャル層３１０とのＰＮ接合の距離を短くでき、ひいてはＮ-型エピタキシャル層３１０の厚さを薄くすることができるようになる。このため、Ｎ-型エピタキシャル層３１０を成長させるための時間や横型短チャネルＤＭＯＳ３Ｆを取り囲む位置に形成する素子分離領域３４０を形成するための時間を短縮することができるようになるため、製造時間の短縮化及び製造コストの低減化の効果も得られる。 Further, by this, P - can shorten the distance of the PN junction between the type epitaxial layer 310, thus N - - PN junction between the type epitaxial layer 310, P-type well 314 and the N - -type semiconductor substrate 306 and the N type The thickness of the epitaxial layer 310 can be reduced. For this reason, the time for growing the N − -type epitaxial layer 310 and the time for forming the element isolation region 340 formed at the position surrounding the lateral short-channel DMOS 3F can be shortened. The effect of shortening and manufacturing cost can also be obtained.

以上のように、実施形態１Ａ〜実施形態３Ｆを例にして本発明の横型短チャネルＤＭＯＳを説明したが、図２０を用いて、本発明の横型短チャネルＤＭＯＳの平面レイアウトについても説明する。図２０は、実施形態３Ｅに係る横型短チャネルＤＭＯＳの構造を模式的に示す平面図である。図２０（ａ）はＰ-型半導体基体の表面及びポリシリコンゲート電極３２２の構造を模式的に示す平面図であり、図２０（ｂ）はそれにソース電極３２６、ドレイン電極３２８及びゲート抵抗低減用金属層３３０をつけたものである。 As described above, the lateral short-channel DMOS of the present invention has been described by using the embodiments 1A to 3F as an example. The planar layout of the lateral short-channel DMOS of the present invention will also be described with reference to FIG. FIG. 20 is a plan view schematically showing the structure of the lateral short-channel DMOS according to embodiment 3E. FIG. 20A is a plan view schematically showing the surface of the P − -type semiconductor substrate and the structure of the polysilicon gate electrode 322, and FIG. 20B shows the source electrode 326, the drain electrode 328, and the gate resistance reducing portion. A metal layer 330 is attached.

この横型短チャネルＤＭＯＳ３Ｅは、図２０（ａ）及び図２０（ｂ）に示すように、中央に配置されたＮ+型ソース領域３１６が、外周部に配置されたＮ+型ドレイン領域３１８で囲まれた構造を有している。そして、Ｎ+型ソース領域３１６とＮ+型ドレイン領域３１８との間にポリシリコンゲート電極３２２が配置された構造を有している。なお、図２０（ａ）及び図２０（ｂ）中、オン抵抗低減用Ｎ型ウェル３３４及びＰ型拡散層３３８は省略してある。 In this lateral short-channel DMOS 3E, as shown in FIGS. 20A and 20B, an N + type source region 316 arranged at the center is surrounded by an N + type drain region 318 arranged at the outer periphery. Has a structure. A polysilicon gate electrode 322 is arranged between the N + type source region 316 and the N + type drain region 318. In FIGS. 20A and 20B, the N-type well 334 for reducing on-resistance and the P-type diffusion layer 338 are omitted.

図２１は、実施形態３Ｅに係る横型短チャネルＤＭＯＳの断面図である。図１８におけるものより広い範囲を示してある。この横型短チャネルＤＭＯＳ３Ｅは、図２１に示すように、外周をＮ+型ドレイン領域３１８で囲み、その内側にポリシリコンゲート電極３２２が配置され、さらにその内側にＮ+型ソース領域３１６が配置された構造を有している。このため、この横型短チャネルＤＭＯＳ３Ｅは、図２０及び図２１に示すように、ゲート幅が大きく電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。 FIG. 21 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 3E. A wider range than that in FIG. 18 is shown. As shown in FIG. 21, the lateral short-channel DMOS 3E is surrounded by an N + -type drain region 318, a polysilicon gate electrode 322 is disposed inside, and an N + -type source region 316 is disposed further inside. Have a structure. Therefore, the lateral short-channel DMOS 3E is a lateral short-channel DMOS having a large gate width and excellent current drive characteristics, as shown in FIGS.

次に、本発明の横型短チャネルＤＭＯＳを他の素子と集積した例について図２２を用いて説明する。図２２は、横型短チャネルＤＭＯＳ３Ｅと他の素子とを集積した半導体装置の断面図である。この半導体装置１０は、図２２に示すように、Ｎチャネルの横型短チャネルＤＭＯＳ３Ｅ、Ｐチャネルの横型ＭＯＳ３１、ＮチャネルＭＯＳトランジスタ３３、ＰチャネルＭＯＳトランジスタ３２、ＮＰＮバイポーラトランジスタ３５及びＰＮＰバイポーラトランジスタ３４を有している。そして、これらの素子はそれぞれ、Ｐ-型半導体基体３０６の表面に形成されたＮ-型エピタキシャル層３１０中に形成されている。 Next, an example in which the lateral short-channel DMOS of the present invention is integrated with other elements will be described with reference to FIG. FIG. 22 is a cross-sectional view of a semiconductor device in which a lateral short-channel DMOS 3E and other elements are integrated. The semiconductor device 10 includes an N-channel lateral short-channel DMOS 3E, a P-channel lateral MOS 31, an N-channel MOS transistor 33, a P-channel MOS transistor 32, an NPN bipolar transistor 35, and a PNP bipolar transistor 34, as shown in FIG. doing. Each of these elements is formed in an N − type epitaxial layer 310 formed on the surface of the P − type semiconductor substrate 306.

そして、横型短チャネルＤＭＯＳ３Ｅにおいては、耐圧確保用Ｎ-型ウェル３１２がＮ-型エピタキシャル層３１０中に形成され、この耐圧確保用Ｎ-型ウェル３１２中に、Ｐ型ウェル３１４及びＮ+型ソース領域３１６が形成されている。このため、この半導体装置１０によれば、横型短チャネルＤＭＯＳ３Ｅの耐圧を耐圧確保用Ｎ-型ウェル３１２の不純物濃度で制御できるようになる。その結果、Ｎ-型エピタキシャル層３１０の不純物濃度を他の素子（例えば、ＮチャネルＭＯＳトランジスタ３３及びＰチャネルＭＯＳトランジスタ３２）に適した濃度（例えば、耐圧確保用Ｎ-型ウェル３１２より低濃度）にすることができ半導体装置全体として特性の優れたものとすることができる。 In the lateral short-channel DMOS 3E, a breakdown voltage securing N − type well 312 is formed in the N − type epitaxial layer 310, and the breakdown voltage securing N − type well 312 includes a P type well 314 and an N + type source. Region 316 is formed. For this reason, according to the semiconductor device 10, the breakdown voltage of the lateral short-channel DMOS 3E can be controlled by the impurity concentration of the N − type well 312 for securing the breakdown voltage. As a result, the impurity concentration of the N − -type epitaxial layer 310 is set to a concentration suitable for other elements (for example, the N-channel MOS transistor 33 and the P-channel MOS transistor 32) (for example, lower concentration than the N − -type well 312 for withstanding voltage). The semiconductor device as a whole can have excellent characteristics.

［実施形態４］
図２３〜図２５は、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」における各製造工程を示す図である。実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態１Ｄに係る「横型短チャネルＤＭＯＳ１Ｄ」を製造するための製造方法である。図２３〜図２５を参照しながら、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。 [Embodiment 4]
23 to 25 are diagrams showing respective manufacturing steps in the “method for manufacturing a lateral short-channel DMOS” according to the fourth embodiment. The “method for manufacturing a lateral short-channel DMOS” according to the fourth embodiment is a manufacturing method for manufacturing the “lateral short-channel DMOS 1D” according to the embodiment 1D. With reference to FIGS. 23 to 25, the “method for manufacturing a lateral short-channel DMOS” according to the fourth embodiment will be described.

実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」は、図２３〜図２５に示すように、以下の（ａ）第一の工程〜（ｉ）第九の工程をこの順序で含んでいる。
（ａ）第一の工程
Ｐ-型のシリコン基板からなるＰ-型半導体基体１０６を準備する。Ｐ-型半導体基体１０６の不純物濃度は例えば３×１０+15個／ｃｍ3とする。
（ｂ）第二の工程
次に、Ｐ-型半導体基体１０６の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスク１５０を形成し、この第１のイオン打ち込み用マスク１５０をマスクとしてＰ-型半導体基体１０６にＮ型の不純物として例えばリンイオンを打ち込んで、後にＮ型埋め込み層１０８となるＮ型拡散層１０８ａを形成する。Ｎ型拡散層１０８ａの表面における不純物濃度は例えば２×１０+19個／ｃｍ3とする。また、Ｎ型拡散層１０８ａの深さは例えば７μｍとする。
（ｃ）第三の工程
次に、酸素雰囲気下でＰ-型半導体基体１０６の熱処理を行ってＮ型拡散層１０８ａをさらに拡散させてＮ型拡散層１０８ｂとする。 As shown in FIGS. 23 to 25, the “method for manufacturing a lateral short-channel DMOS” according to the fourth embodiment includes the following (a) first step to (i) ninth step in this order. .
Prepare type semiconductor substrate 106 - (a) the first step P - -type P made of a silicon substrate. The impurity concentration of the P − -type semiconductor substrate 106 is, eg, 3 × 10 + 15 / cm 3 .
(B) Second Step Next, a first ion implantation mask 150 having a predetermined opening is formed on one surface of the P − -type semiconductor substrate 106, and the first ion implantation mask 150 is used as a mask. As an N-type impurity, for example, phosphorus ions are implanted into the P − -type semiconductor substrate 106 to form an N-type diffusion layer 108 a that will later become the N-type buried layer 108. The impurity concentration on the surface of the N-type diffusion layer 108a is, for example, 2 × 10 + 19 / cm 3 . The depth of the N-type diffusion layer 108a is, for example, 7 μm.
(C) Third Step Next, the P − type semiconductor substrate 106 is heat-treated in an oxygen atmosphere to further diffuse the N-type diffusion layer 108a to form the N-type diffusion layer 108b.

（ｄ）第四の工程
次に、第１のイオン打ち込み用マスク１５０を除去後、Ｐ-型半導体基体１０６上にＮ-型のシリコンを結晶成長させてＮ-型エピタキシャル層１１０を形成する。Ｎ-型エピタキシャル層１１０の不純物濃度は例えば１×１０+16個／ｃｍ3とする。なお、Ｎ-型エピタキシャル層１１０形成過程において、Ｎ型拡散層１０８ａに含まれるＮ型不純物はＮ-型エピタキシャル層１１０側へ例えば２〜４μｍ拡散することとなる。
（ｅ）第五の工程
次に、Ｎ-型エピタキシャル層１１０の表面に所定の開口部を有する第２のイオン打ち込み用マスク１５２を形成し、この第２のイオン打ち込み用マスク１５２をマスクとして、Ｎ型の不純物として例えばリンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル１３４を形成する。このときの不純物濃度は例えば１×１０+19個／ｃｍ3とする。
（ｆ）第六の工程
次に、第２のイオン打ち込み用マスク１５２を除去後、Ｎ-型エピタキシャル層１１０の表面に所定の開口部を有する第３のイオン打ち込み用マスク１５４を形成し、この第３のイオン打ち込み用マスク１５４をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル１３４と接しないようにＰ型ウェル１１４を形成するとともに、オン抵抗低減用Ｎ型ウェル１３４における、Ｐ型ウェル１１４と対峙する領域にＰ型拡散層１３８を形成する。このときの不純物濃度は例えば３×１０+17個／ｃｍ3とする。なお、Ｐ型ウェル１１４とＰ型拡散層１３８は別工程で形成することもできる。 (D) Fourth Step Next, after removing the first ion implantation mask 150, N − -type silicon is grown on the P − -type semiconductor substrate 106 to form the N − -type epitaxial layer 110. The impurity concentration of the N − type epitaxial layer 110 is, eg, 1 × 10 +16 pieces / cm 3 . In the process of forming the N − -type epitaxial layer 110, the N-type impurity contained in the N-type diffusion layer 108a is diffused to the N − -type epitaxial layer 110 side by 2 to 4 μm, for example.
(E) Fifth Step Next, a second ion implantation mask 152 having a predetermined opening is formed on the surface of the N − type epitaxial layer 110, and the second ion implantation mask 152 is used as a mask. For example, phosphorus ions are implanted as an N-type impurity to form an N-type well 134 for reducing on-resistance. The impurity concentration at this time is, for example, 1 × 10 + 19 / cm 3 .
(F) Sixth Step Next, after removing the second ion implantation mask 152, a third ion implantation mask 154 having a predetermined opening on the surface of the N − type epitaxial layer 110 is formed. The third ion implantation mask 154 is used as a mask to implant, for example, boron ions as P-type impurities to form the P-type well 114 so as not to contact the on-resistance reduction N-type well 134 and to reduce the on-resistance N. A P type diffusion layer 138 is formed in a region of the type well 134 facing the P type well 114. The impurity concentration at this time is, for example, 3 × 10 + 17 / cm 3 . The P-type well 114 and the P-type diffusion layer 138 can also be formed in separate steps.

（ｇ）第七の工程
次に、第３のイオン打ち込み用マスク１５４を除去後、Ｎ-型エピタキシャル層１１０の表面に所定の開口部を有するフィールド酸化膜１３６を形成し、このフィールド酸化膜１３６の開口部に熱酸化によりゲート絶縁膜１２０を形成する。
（ｈ）第八の工程
次に、このゲート絶縁膜１２０及びフィールド酸化膜１３６の上面の所定領域にポリシリコンゲート電極１２２を形成する。
（ｉ）第九の工程
次に、レジスト１５６を形成後、このレジスト１５６とポリシリコンゲート電極１２２とフィールド酸化膜１３６とをマスクとしてＮ型の不純物として例えば砒素イオンを打ち込んで、Ｎ+型ソース領域１１６及びＮ+型ドレイン領域１１８を形成する。 (G) Seventh Step Next, after removing the third ion implantation mask 154, a field oxide film 136 having a predetermined opening is formed on the surface of the N − type epitaxial layer 110, and this field oxide film 136 is formed. A gate insulating film 120 is formed by thermal oxidation in the opening.
(H) Eighth Step Next, a polysilicon gate electrode 122 is formed in a predetermined region on the upper surfaces of the gate insulating film 120 and the field oxide film 136.
(I) Ninth Step Next, after the resist 156 is formed, for example, arsenic ions are implanted as an N-type impurity using the resist 156, the polysilicon gate electrode 122, and the field oxide film 136 as a mask to form an N + -type source. Region 116 and N + -type drain region 118 are formed.

この後、打ち込んだ不純物の活性化を行った後、層間絶縁膜１２４を形成する。その後、層間絶縁膜１２４に所定のコンタクトホールを開けた後、金属層を形成する。その後、金属層のパターンニングを行って、ソース電極１２６、ドレイン電極１２８及びゲート抵抗低減用金属層１３０とする。その後、Ｐ-型半導体基体１０６をグランド１３２に接続して、横型短チャネルＤＭＯＳ１Ｄとする（図７参照。）。 Thereafter, after the implanted impurity is activated, an interlayer insulating film 124 is formed. Thereafter, a predetermined contact hole is opened in the interlayer insulating film 124, and then a metal layer is formed. Thereafter, the metal layer is patterned to form the source electrode 126, the drain electrode 128, and the gate resistance reducing metal layer 130. Thereafter, the P − type semiconductor substrate 106 is connected to the ground 132 to form a lateral short channel DMOS 1D (see FIG. 7).

以上のように、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、実施形態１Ｄに係る、優れた「横型短チャネルＤＭＯＳ１Ｄ」を製造することができる。   As described above, according to the “method of manufacturing a lateral short-channel DMOS” according to the fourth embodiment, the excellent “lateral short-channel DMOS 1D” according to the first embodiment can be manufactured by a relatively easy method. .

なお、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂを製造する際には、上記製造方法の（ｇ）第七の工程において、Ｐ型拡散層１３８からＮ+型ドレイン領域１１８（Ｎ+型ドレイン領域１１８になる領域）に至る領域においてフィールド酸化膜１３６を開口するようにすればよい。
また、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａを製造する際には、さらに上記製造方法の（ｆ）第六の工程において、第３のイオン打ち込み用マスク１５４としてＰ型拡散層１３８に対応する部分が開口していないマスクを用いるようにすればよい。 Note that when the lateral short-channel DMOS 1B according to the embodiment 1B is manufactured, the N + -type drain region 118 (N + -type drain region 118) is formed from the P-type diffusion layer 138 in the seventh step (g) of the manufacturing method. The field oxide film 136 may be opened in a region up to (region to become).
Further, when manufacturing the lateral short-channel DMOS 1A according to the embodiment 1A, a part corresponding to the P-type diffusion layer 138 as the third ion implantation mask 154 in the sixth step (f) of the manufacturing method. A mask having no opening may be used.

また、実施形態１Ｅに係る横型短チャネルＤＭＯＳ１Ｅを製造する際には、上記製造方法の（ｅ）第五の工程〜（ｆ）第六の工程において、オン抵抗低減用Ｎ型ウェル１３４に接しないようにＰ型拡散層１３８を形成すればよい。
また、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１Ｃを製造する際には、上記製造方法の（ｅ）第五の工程〜（ｆ）第六の工程において、オン抵抗低減用Ｎ型ウェル１３４に接しないようにＰ型拡散層１３８を形成するとともに、（ｇ）第七の工程において、Ｐ型拡散層１３８からＮ+型ドレイン領域１１８に至る領域においてフィールド酸化膜１３６を開口するようにすればよい。 Further, when the lateral short-channel DMOS 1E according to the embodiment 1E is manufactured, the on-resistance reduction N-type well 134 is not contacted in the (e) fifth step to (f) sixth step of the manufacturing method. Thus, the P-type diffusion layer 138 may be formed.
Further, when the lateral short-channel DMOS 1C according to the embodiment 1C is manufactured, the on-resistance reduction N-type well 134 is not contacted in the (e) fifth step to (f) sixth step of the manufacturing method. The P-type diffusion layer 138 is formed as described above, and (g) in the seventh step, the field oxide film 136 may be opened in the region from the P-type diffusion layer 138 to the N + -type drain region 118.

［実施形態５］
図２６及び図２７は、実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」における製造工程を示す図である。実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態２Ｄに係る「横型短チャネルＤＭＯＳ２Ｄ」を製造するための製造方法である。図２６及び図２７を参照しながら、実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。 [Embodiment 5]
26 and 27 are diagrams showing manufacturing steps in the “method for manufacturing a lateral short-channel DMOS” according to the fifth embodiment. The “manufacturing method of the lateral short-channel DMOS” according to the fifth embodiment is a manufacturing method for manufacturing the “lateral short-channel DMOS 2D” according to the embodiment 2D. With reference to FIG. 26 and FIG. 27, the “method of manufacturing a lateral short-channel DMOS” according to the fifth embodiment will be described.

実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」は、以下の（ａ）第一の工程〜（ｉ）第九の工程を含んでいる。このうち、（ａ）第一の工程〜（ｄ）第四の工程は、実施形態４における、（ａ）第一の工程〜（ｄ）第四の工程（図２３及び図２４参照。）と全く同じであるので、説明は省略し、（ｄ−２）第四の工程（その２）〜（ｉ）第九の工程を、図２６及び図２７を用いて説明する。   The “method of manufacturing a lateral short-channel DMOS” according to the fifth embodiment includes the following (a) first step to (i) a ninth step. Among these, (a) 1st process-(d) 4th process are (a) 1st process-(d) 4th process (refer FIG.23 and FIG.24) in Embodiment 4. FIG. Since it is exactly the same, the description is omitted, and (d-2) the fourth step (No. 2) to (i) the ninth step will be described with reference to FIGS.

（ｄ-２）第四の工程（その２）
Ｎ-型エピタキシャル層２１０の表面に所定の開口部を有する第４のイオン打ち込み用マスク２５０を形成し、この第４のイオン打ち込み用マスク２５０をマスクとして、Ｎ型の不純物として例えばリンイオンを打ち込んで、後でＰ型ウェル２１４となる領域を覆うように耐圧確保用Ｎ-型ウェル２１２を形成する。このときの不純物濃度は例えば１×１０+17個／ｃｍ3とする。
（ｅ）第五の工程
次に、Ｎ-型エピタキシャル層２１０の表面に所定の開口部を有する第２のイオン打ち込み用マスク２５２を形成し、この第２のイオン打ち込み用マスク２５２をマスクとして、Ｎ型の不純物として例えばリンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル２３４を形成する。このときの不純物濃度は例えば１×１０+19個／ｃｍ3とする。
（ｆ）第六の工程
次に、第２のイオン打ち込み用マスク２５２を除去後、Ｎ-型エピタキシャル層２１０の表面に所定の開口部を有する第３のイオン打ち込み用マスク２５４を形成し、この第３のイオン打ち込み用マスク２５４をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル２３４と接しないようにＰ型ウェル２１４を形成するとともに、オン抵抗低減用Ｎ型ウェル２３４における、Ｐ型ウェル２１４と対峙する領域にＰ型拡散層２３８を形成する。このときの不純物濃度は例えば３×１０+17個／ｃｍ3とする。なお、Ｐ型ウェル２１４とＰ型拡散層２３８は別工程で形成することもできる。 (D-2) Fourth step (2)
A fourth ion implantation mask 250 having a predetermined opening is formed on the surface of the N − -type epitaxial layer 210, and phosphorus ions, for example, are implanted as N-type impurities using the fourth ion implantation mask 250 as a mask. Then, a breakdown voltage securing N − type well 212 is formed so as to cover a region that will later become the P type well 214. The impurity concentration at this time is the 1 × 10 +17 / cm 3 or example.
(E) Fifth Step Next, a second ion implantation mask 252 having a predetermined opening is formed on the surface of the N − type epitaxial layer 210, and the second ion implantation mask 252 is used as a mask. For example, phosphorus ions are implanted as N-type impurities to form an N-type well 234 for reducing on-resistance. The impurity concentration at this time is, for example, 1 × 10 + 19 / cm 3 .
(F) Sixth Step Next, after removing the second ion implantation mask 252, a third ion implantation mask 254 having a predetermined opening is formed on the surface of the N − type epitaxial layer 210. The third ion implantation mask 254 is used as a mask to implant, for example, boron ions as P-type impurities to form the P-type well 214 so as not to contact the on-resistance reducing N-type well 234, and to reduce the on-resistance N A P-type diffusion layer 238 is formed in a region of the type well 234 facing the P-type well 214. The impurity concentration at this time is, for example, 3 × 10 + 17 / cm 3 . The P-type well 214 and the P-type diffusion layer 238 can be formed in separate steps.

（ｇ）第七の工程
次に、第３のイオン打ち込み用マスク２５４を除去後、Ｎ-型エピタキシャル層２１０の表面に所定の開口部を有するフィールド酸化膜２３６を形成し、このフィールド酸化膜２３６の開口部に熱酸化によりゲート絶縁膜２２０を形成する。
（ｈ）第八の工程
次に、このゲート絶縁膜２２０及びフィールド酸化膜２３６の上面の所定領域にポリシリコンゲート電極２２２を形成する。
（ｉ）第九の工程
次に、レジスト２５６を形成後、このレジスト２５６とポリシリコンゲート電極２２２とフィールド酸化膜２３６とをマスクとしてＮ型の不純物として例えば砒素イオンを打ち込んで、Ｎ+型ソース領域２１６及びＮ+型ドレイン領域２１８を形成する。 (G) Seventh Step Next, after removing the third ion implantation mask 254, a field oxide film 236 having a predetermined opening is formed on the surface of the N − -type epitaxial layer 210, and this field oxide film 236 is formed. A gate insulating film 220 is formed by thermal oxidation in the opening.
(H) Eighth Step Next, a polysilicon gate electrode 222 is formed in a predetermined region on the upper surfaces of the gate insulating film 220 and the field oxide film 236.
(I) Ninth Step Next, after the resist 256 is formed, arsenic ions, for example, are implanted as N-type impurities using the resist 256, the polysilicon gate electrode 222, and the field oxide film 236 as a mask to form an N + -type source. Region 216 and N + -type drain region 218 are formed.

この後、打ち込んだ不純物の活性化を行った後、層間絶縁膜２２４を形成する。その後、層間絶縁膜２２４に所定のコンタクトホールを開けた後、金属層を形成する。その後、金属層のパターンニングを行って、ソース電極２２６、ドレイン電極２２８及びゲート抵抗低減用金属層２３０とする。その後、Ｐ-型半導体基体２０６をグランド２３２に接続して、横型短チャネルＤＭＯＳ２Ｄとする（図１２参照。）。 Thereafter, after the implanted impurity is activated, an interlayer insulating film 224 is formed. Thereafter, a predetermined contact hole is opened in the interlayer insulating film 224, and then a metal layer is formed. Thereafter, the metal layer is patterned to form a source electrode 226, a drain electrode 228, and a gate resistance reducing metal layer 230. Thereafter, the P − type semiconductor substrate 206 is connected to the ground 232 to form a lateral short channel DMOS 2D (see FIG. 12).

以上のように、実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、実施形態２Ｄに係る、優れた「横型短チャネルＤＭＯＳ２Ｄ」を製造することができる。   As described above, according to the “method for manufacturing a lateral short-channel DMOS” according to the fifth embodiment, the excellent “lateral short-channel DMOS 2D” according to the second embodiment can be manufactured by a relatively easy method. .

なお、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂを製造する際には、上記製造方法の（ｇ）第七の工程において、Ｐ型拡散層２３８からＮ+型ドレイン領域２１８（Ｎ+型ドレイン領域２１８になる領域）に至る領域においてフィールド酸化膜２３６を開口するようにすればよい。
また、実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａを製造する際には、さらに上記製造方法の（ｆ）第六の工程において、第３のイオン打ち込み用マスク２５４としてＰ型拡散層２３８に対応する部分が開口していないマスクを用いるようにすればよい。 When the lateral short-channel DMOS 2B according to the embodiment 2B is manufactured, the N + -type drain region 218 (N + -type drain region 218) is formed from the P-type diffusion layer 238 in the seventh step (g) of the manufacturing method. The field oxide film 236 may be opened in a region up to (region to become).
Further, when the lateral short-channel DMOS 2A according to the embodiment 2A is manufactured, a portion corresponding to the P-type diffusion layer 238 as the third ion implantation mask 254 in the sixth step (f) of the manufacturing method. A mask having no opening may be used.

また、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２Ｅを製造する際には、上記製造方法の（ｅ）第五の工程〜（ｆ）第六の工程において、オン抵抗低減用Ｎ型ウェル２３４に接しないようにＰ型拡散層２３８を形成すればよい。
また、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２Ｃを製造する際には、上記製造方法の（ｅ）第五の工程〜（ｆ）第六の工程において、オン抵抗低減用Ｎ型ウェル２３４に接しないようにＰ型拡散層２３８を形成するとともに、（ｇ）第七の工程において、Ｐ型拡散層２３８からＮ+型ドレイン領域２１８に至る領域においてフィールド酸化膜２３６を開口するようにすればよい。 Further, when the lateral short-channel DMOS 2E according to the embodiment 2E is manufactured, the on-resistance reduction N-type well 234 is not contacted in the (e) fifth step to (f) sixth step of the manufacturing method. Thus, the P-type diffusion layer 238 may be formed.
Further, when the lateral short-channel DMOS 2C according to the embodiment 2C is manufactured, the on-resistance reducing N-type well 234 is not contacted in the (e) fifth step to (f) sixth step of the manufacturing method. The P-type diffusion layer 238 is formed as described above, and (g) in the seventh step, the field oxide film 236 may be opened in the region from the P-type diffusion layer 238 to the N + -type drain region 218.

［実施形態６］
図２８及び図２９は、実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」における製造工程を示す図である。実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態３Ｄに係る「横型短チャネルＤＭＯＳ３Ｄ」を製造するための方法である。図２８及び図２９を参照しながら、実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。 [Embodiment 6]
28 and 29 are diagrams showing manufacturing steps in the “method for manufacturing a lateral short-channel DMOS” according to the sixth embodiment. The “method for manufacturing a lateral short-channel DMOS” according to the sixth embodiment is a method for manufacturing the “lateral short-channel DMOS 3D” according to the third embodiment. With reference to FIG. 28 and FIG. 29, a “method for manufacturing a lateral short-channel DMOS” according to the sixth embodiment will be described.

実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」は、以下の（ａ）第一の工程〜（ｉ）第九の工程を含んでいる。このうち、（ａ）第一の工程〜（ｄ）第四の工程は、実施形態４及び実施形態５における、（ａ）第一の工程〜（ｄ）第四の工程（図２２及び図２３参照。）と全く同じであるので、説明は省略し、（ｄ−２）第四の工程（その２）〜（ｉ）第九の工程を、図２８及び図２９を用いて説明する。   The “method of manufacturing a lateral short-channel DMOS” according to Embodiment 6 includes the following (a) first step to (i) ninth step. Among these, (a) 1st process-(d) 4th process are Embodiment 4 and Embodiment 5, (a) 1st process-(d) 4th process (FIG.22 and FIG.23). (D-2) The fourth step (No. 2) to (i) the ninth step will be described with reference to FIGS. 28 and 29.

（ｄ-２）第四の工程（その２）
Ｎ-型エピタキシャル層３１０の表面に所定の開口部を有する第５のイオン打ち込み用マスク３５０を形成し、この第５のイオン打ち込み用マスク３５０をマスクとして、Ｎ型の不純物として例えばリンイオンを打ち込んで、後でＰ型ウェル３１４となる領域及びオン抵抗低減用Ｎ型ウェル３３４となる領域を覆うように耐圧確保用Ｎ-型ウェル３１２を形成する。このときの不純物濃度は例えば１×１０+17個／ｃｍ3とする。
（ｅ）第五の工程
次に、Ｎ-型エピタキシャル層３１０の表面に所定の開口部を有する第２のイオン打ち込み用マスク３５２を形成し、この第２のイオン打ち込み用マスク３５２をマスクとして、Ｎ型の不純物として例えばリンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル３３４を形成する。このときの不純物濃度は例えば１×１０+19個／ｃｍ3とする。
（ｆ）第六の工程
次に、第２のイオン打ち込み用マスク３５２を除去後、Ｎ-型エピタキシャル層３１０の表面に所定の開口部を有する第３のイオン打ち込み用マスク３５４を形成し、この第３のイオン打ち込み用マスク３５４をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル３３４と接しないようにＰ型ウェル３１４を形成するとともに、オン抵抗低減用Ｎ型ウェル３３４における、Ｐ型ウェル３１４と対峙する領域にＰ型拡散層３３８を形成する。このときの不純物濃度は例えば３×１０+17個／ｃｍ3とする。なお、Ｐ型ウェル３１４とＰ型拡散層３３８は別工程で形成することもできる。 (D-2) Fourth step (2)
A fifth ion implantation mask 350 having a predetermined opening is formed on the surface of the N − -type epitaxial layer 310, and phosphorus ions, for example, are implanted as N-type impurities using the fifth ion implantation mask 350 as a mask. Then, a breakdown voltage securing N − type well 312 is formed so as to cover a region that will later become the P type well 314 and a region that will become the on resistance reducing N type well 334. The impurity concentration at this time is the 1 × 10 +17 / cm 3 or example.
(E) Fifth Step Next, a second ion implantation mask 352 having a predetermined opening is formed on the surface of the N − -type epitaxial layer 310, and the second ion implantation mask 352 is used as a mask. For example, phosphorus ions are implanted as an N-type impurity to form an N-type well 334 for reducing on-resistance. The impurity concentration at this time is, for example, 1 × 10 + 19 / cm 3 .
(F) Sixth Step Next, after removing the second ion implantation mask 352, a third ion implantation mask 354 having a predetermined opening on the surface of the N − type epitaxial layer 310 is formed. The third ion implantation mask 354 is used as a mask to implant, for example, boron ions as P-type impurities to form the P-type well 314 so as not to contact the on-resistance reduction N-type well 334, and to reduce the on-resistance N A P type diffusion layer 338 is formed in a region of the type well 334 facing the P type well 314. The impurity concentration at this time is, for example, 3 × 10 + 17 / cm 3 . Note that the P-type well 314 and the P-type diffusion layer 338 can also be formed in separate steps.

（ｇ）第七の工程
次に、第３のイオン打ち込み用マスク３５４を除去後、Ｎ-型エピタキシャル層３１０の表面に所定の開口部を有するフィールド酸化膜３３６を形成し、このフィールド酸化膜３３６の開口部に熱酸化によりゲート絶縁膜３２０を形成する。
（ｈ）第八の工程
次に、このゲート絶縁膜３２０及びフィールド酸化膜３３６の上面の所定領域にポリシリコンゲート電極３２２を形成する。
（ｉ）第九の工程
次に、レジスト３５６を形成後、このレジスト３５６とポリシリコンゲート電極３２２とフィールド酸化膜３３６とをマスクとしてＮ型の不純物として例えば砒素イオンを打ち込んで、Ｎ+型ソース領域３１６及びＮ+型ドレイン領域３１８を形成する。 (G) Seventh Step Next, after removing the third ion implantation mask 354, a field oxide film 336 having a predetermined opening is formed on the surface of the N − type epitaxial layer 310, and this field oxide film 336 is formed. A gate insulating film 320 is formed by thermal oxidation in the opening.
(H) Eighth Step Next, a polysilicon gate electrode 322 is formed in a predetermined region on the upper surfaces of the gate insulating film 320 and the field oxide film 336.
(I) Ninth Step Next, after the resist 356 is formed, for example, arsenic ions are implanted as an N-type impurity using the resist 356, the polysilicon gate electrode 322, and the field oxide film 336 as a mask, and an N + -type source Region 316 and N + -type drain region 318 are formed.

この後、打ち込んだ不純物の活性化を行った後、層間絶縁膜３２４を形成する。その後、層間絶縁膜３２４に所定のコンタクトホールを開けた後、金属層を形成する。その後、金属層のパターンニングを行って、ソース電極３２６、ドレイン電極３２８及びゲート抵抗低減用金属層３３０とする。その後、Ｐ-型半導体基体３０６をグランド３３２に接続して、横型短チャネルＤＭＯＳ３Ｄとする。 Thereafter, after the implanted impurities are activated, an interlayer insulating film 324 is formed. Thereafter, a predetermined contact hole is opened in the interlayer insulating film 324, and then a metal layer is formed. Thereafter, the metal layer is patterned to form a source electrode 326, a drain electrode 328, and a gate resistance reducing metal layer 330. Thereafter, the P − type semiconductor substrate 306 is connected to the ground 332 to form a lateral short channel DMOS 3D.

以上のように、実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、実施形態３Ｄに係る、優れた「横型短チャネルＤＭＯＳ３Ｄ」を製造することができる。   As described above, according to the “method of manufacturing a lateral short-channel DMOS” according to the sixth embodiment, the excellent “lateral short-channel DMOS 3D” according to the third embodiment can be manufactured by a relatively easy method. .

なお、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂを製造する際には、上記製造方法の（ｇ）第七の工程において、Ｐ型拡散層３３８からＮ+型ドレイン領域３１８（Ｎ+型ドレイン領域３１８になる領域）に至る領域においてフィールド酸化膜３３６を開口するようにすればよい。
また、実施形態３Ａに係る横型短チャネルＤＭＯＳ３Ａを製造する際には、さらに上記製造方法の（ｆ）第六の工程において、第３のイオン打ち込み用マスク３５４としてＰ型拡散層３３８に対応する部分が開口していないマスクを用いるようにすればよい。 When manufacturing the lateral short-channel DMOS 3B according to the embodiment 3B, the N + -type drain region 318 (N + -type drain region 318) is formed from the P-type diffusion layer 338 in the seventh step (g) of the manufacturing method. The field oxide film 336 may be opened in a region up to (region to become).
Further, when the lateral short-channel DMOS 3A according to the embodiment 3A is manufactured, a part corresponding to the P-type diffusion layer 338 as the third ion implantation mask 354 in the sixth step (f) of the manufacturing method. A mask having no opening may be used.

また、実施形態３Ｅに係る横型短チャネルＤＭＯＳ３Ｅを製造する際には、上記製造方法の（ｅ）第五の工程〜（ｆ）第六の工程において、オン抵抗低減用Ｎ型ウェル３３４に接しないようにＰ型拡散層３３８を形成すればよい。
また、実施形態３Ｃに係る横型短チャネルＤＭＯＳ３Ｃを製造する際には、上記製造方法の（ｅ）第五の工程〜（ｆ）第六の工程において、オン抵抗低減用Ｎ型ウェル３３４に接しないようにＰ型拡散層３３８を形成するとともに、（ｇ）第七の工程において、Ｐ型拡散層３３８からＮ+型ドレイン領域３１８に至る領域においてフィールド酸化膜３３６を開口するようにすればよい。 Further, when the lateral short-channel DMOS 3E according to the embodiment 3E is manufactured, the on-resistance reduction N-type well 334 is not contacted in the (e) fifth step to (f) sixth step of the manufacturing method. Thus, the P-type diffusion layer 338 may be formed.
Further, when the lateral short-channel DMOS 3C according to the embodiment 3C is manufactured, the on-resistance reducing N-type well 334 is not contacted in the (e) fifth step to (f) sixth step of the manufacturing method. The P-type diffusion layer 338 is formed as described above, and (g) in the seventh step, the field oxide film 336 may be opened in a region from the P-type diffusion layer 338 to the N + -type drain region 318.

また、実施形態３Ｆに係る横型短チャネルＤＭＯＳ３Ｆを製造する際には、上記製造方法の（ｂ）第二の工程〜（ｃ）第三の工程において、後の工程で作成されるオン抵抗低減用Ｎ型ウェル３３４の下方にまで延在するようにＮ型埋め込み層３０８（Ｎ型拡散層３０８ａ及びＮ型拡散層３０８ｂ）を形成するとともに、（ｅ）第五の工程〜（ｆ）第六の工程において、オン抵抗低減用Ｎ型ウェル３３４に接しないようにＰ型拡散層３３８を形成すればよい。   Further, when manufacturing the lateral short-channel DMOS 3F according to the embodiment 3F, the on-resistance reduction created in the subsequent steps in the (b) second step to the (c) third step of the manufacturing method described above. The N-type buried layer 308 (N-type diffusion layer 308a and N-type diffusion layer 308b) is formed so as to extend below the N-type well 334, and (e) the fifth step to (f) the sixth In the process, the P-type diffusion layer 338 may be formed so as not to contact the N-type well 334 for reducing on-resistance.

以上説明したように、本発明の横型短チャネルＤＭＯＳによれば、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性、電流駆動特性及び耐圧特性に優れた横型短チャネルＤＭＯＳが得られる。また、本発明の横型短チャネルＤＭＯＳの製造方法によれば、そのように優れた横型短チャネルＤＭＯＳを比較的容易な方法で製造することができる。   As described above, according to the lateral short-channel DMOS of the present invention, a lateral short-channel DMOS having a low gate resistance and on-resistance and excellent in high-speed switching characteristics, current drive characteristics, and breakdown voltage characteristics can be obtained. Further, according to the method for manufacturing a lateral short channel DMOS of the present invention, such an excellent lateral short channel DMOS can be manufactured by a relatively easy method.

実施形態１Ａに係る横型短チャネルＤＭＯＳの断面図である。1B is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1A. FIG. 実施形態１Ａに係る横型短チャネルＤＭＯＳの空乏層を説明するために示す断面図である。FIG. 4 is a cross-sectional view for explaining a depletion layer of a lateral short-channel DMOS according to embodiment 1A. 実施形態１Ａの比較例１に係る横型短チャネルＤＭＯＳの空乏層を説明するために示す断面図である。6 is a cross-sectional view for explaining a depletion layer of a lateral short-channel DMOS according to Comparative Example 1 of Embodiment 1A. FIG. 実施形態１Ａの比較例２に係る縦型ＤＭＯＳの断面図である。6 is a cross-sectional view of a vertical DMOS according to Comparative Example 2 of Embodiment 1A. FIG. 実施形態１Ｂに係る横型短チャネルＤＭＯＳの断面図である。4 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1B. FIG. 実施形態１Ｃに係る横型短チャネルＤＭＯＳの断面図である。3 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1C. FIG. 実施形態１Ｄに係る横型短チャネルＤＭＯＳの断面図である。It is sectional drawing of the horizontal type short channel DMOS which concerns on Embodiment 1D. 実施形態１Ｅに係る横型短チャネルＤＭＯＳの断面図である。FIG. 4A is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1E. 実施形態２Ａに係る横型短チャネルＤＭＯＳの断面図である。FIG. 3B is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2A. 実施形態２Ｂに係る横型短チャネルＤＭＯＳの断面図である。6 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2B. FIG. 実施形態２Ｃに係る横型短チャネルＤＭＯＳの断面図である。6 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2C. FIG. 実施形態２Ｄに係る横型短チャネルＤＭＯＳの断面図である。It is sectional drawing of the horizontal type short channel DMOS which concerns on Embodiment 2D. 実施形態２Ｅに係る横型短チャネルＤＭＯＳの断面図である。FIG. 6A is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2E. 実施形態３Ａに係る横型短チャネルＤＭＯＳの断面図である。3B is a cross-sectional view of a lateral short-channel DMOS according to embodiment 3A. FIG. 実施形態３Ｂに係る横型短チャネルＤＭＯＳの断面図である。6 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 3B. FIG. 実施形態３Ｃに係る横型短チャネルＤＭＯＳの断面図である。6 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 3C. FIG. 実施形態３Ｄに係る横型短チャネルＤＭＯＳの断面図である。6 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 3D. FIG. 実施形態３Ｅに係る横型短チャネルＤＭＯＳの断面図である。FIG. 6A is a cross-sectional view of a lateral short-channel DMOS according to embodiment 3E. 実施形態３Ｆに係る横型短チャネルＤＭＯＳの断面図である。It is sectional drawing of the horizontal type short channel DMOS which concerns on Embodiment 3F. 実施形態３Ｅに係る横型短チャネルＤＭＯＳの構造を模式的に示す平面図である。It is a top view which shows typically the structure of the horizontal short channel DMOS which concerns on Embodiment 3E. 実施形態３Ｅに係る横型短チャネルＤＭＯＳの断面図である。FIG. 6A is a cross-sectional view of a lateral short-channel DMOS according to embodiment 3E. 横型短チャネルＤＭＯＳ３Ｅと他の素子とを集積した半導体装置の断面図である。It is sectional drawing of the semiconductor device which integrated lateral type short channel DMOS3E and other elements. 実施形態４に係る横型短チャネルＤＭＯＳの製造工程（その１）を示す図である。It is a figure which shows the manufacturing process (the 1) of the horizontal type short channel DMOS which concerns on Embodiment 4. 実施形態４に係る横型短チャネルＤＭＯＳの製造工程（その２）を示す図である。It is a figure which shows the manufacturing process (the 2) of the horizontal type short channel DMOS which concerns on Embodiment 4. 実施形態４に係る横型短チャネルＤＭＯＳの製造工程（その３）を示す図である。FIG. 10 is a diagram showing a manufacturing process (No. 3) of the lateral short-channel DMOS according to the fourth embodiment. 実施形態５に係る横型短チャネルＤＭＯＳの製造工程（その２）を示す図である。FIG. 11 is a diagram showing a manufacturing process (No. 2) of the lateral short-channel DMOS according to the fifth embodiment. 実施形態５に係る横型短チャネルＤＭＯＳの製造工程（その３）を示す図である。FIG. 10 is a diagram showing a manufacturing process (No. 3) of the lateral short-channel DMOS according to the fifth embodiment. 実施形態６に係る横型短チャネルＤＭＯＳの製造工程（その２）を示す図である。FIG. 10A is a diagram showing a manufacturing process (No. 2) of the lateral short-channel DMOS according to the sixth embodiment. 実施形態６に係る横型短チャネルＤＭＯＳの製造工程（その３）を示す図である。FIG. 11A is a diagram showing a manufacturing process (No. 3) of the lateral short-channel DMOS according to the sixth embodiment. 従来の横型短チャネルＤＭＯＳの断面図である。It is sectional drawing of the conventional horizontal type short channel DMOS. 従来の他の横型短チャネルＤＭＯＳの断面図である。It is sectional drawing of the other conventional horizontal type short channel DMOS.

符号の説明Explanation of symbols

１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，８，９…横型短チャネルＤＭＯＳ
１０…半導体装置
１０６，２０６，３０６，８０６，９０６…Ｐ-型半導体基体
１０８，２０８，３０８…Ｎ型埋め込み層
１１０、２１０，３１０，８１０，９１０…Ｎ-型エピタキシャル層
１１２、２１２，３１２…耐圧確保用Ｎ-型ウェル
１１４、２１４，３１４，８１４，９１４…Ｐ型ウェル
１１６、２１６，３１６，８１６，９１６…Ｎ+型ソース領域
１１８、２１８，３１８，８１８，９１８…Ｎ+型ドレイン領域
１２０，２２０，３２０，８２０，９２０…ゲート絶縁膜
１２２，２２２，３２２，８２２，９２２…ポリシリコンゲート電極
１２４、２２４，３２４，８２４，９２４…層間絶縁膜
１２６，２２６，３２６，８２６，９２６…ソース電極
１２８，２２８，３２８，８２８，９２８…ドレイン電極
１３０，２３０，３３０，８３０，９３０…ゲート抵抗低減用金属層
１３２，２３２，３３２，８３２，９３２…グランド
１３４，２３４，３３４…オン抵抗低減用Ｎ型ウェル
１３６，２３６，３３６…フィールド酸化膜
１３８，２３８，３３８…Ｐ型拡散層
１４０，２４０，３４０…素子分離領域
１５０，１５２，１５４，２５０，２５２，２５４，３５０，３５２，３５４…イオン打ち込み用マスク
１５６，２５６，３５６…レジスト 1A, 1B, 1C, 1D, 1E, 2A, 2B, 2C, 2D, 2E, 3A, 3B, 3C, 3D, 3E, 3F, 8, 9 ... Horizontal short channel DMOS
10 ... semiconductor device 106,206,306,806,906 ... P - type semiconductor substrate 108, 208, 308 ... N-type buried layer 110,210,310,810,910 ... N - -type epitaxial layer 112, 212, 312 ... N - type well 114, 214, 314, 814, 914 ... P-type well 116, 216, 316, 816, 916 ... N + type source region 118, 218, 318, 818, 918 ... N + type drain region 120, 220, 320, 820, 920 ... gate insulating films 122, 222, 322, 822, 922 ... polysilicon gate electrodes 124, 224, 324, 824, 924 ... interlayer insulating films 126, 226, 326, 826, 926 ... Source electrode 128, 228, 328, 828, 928 ... Drain electrode 130, 23 , 330, 830, 930... Gate resistance reduction metal layer 132, 232, 332, 832, 932 ... Ground 134, 234, 334 ... On-resistance reduction N-type well 136, 236, 336 ... Field oxide films 138, 238, 338: P-type diffusion layer 140, 240, 340 ... Element isolation region 150, 152, 154, 250, 252, 254, 350, 352, 354 ... Mask for ion implantation 156, 256, 356 ... Resist

Claims (15)

Ｐ-型半導体基体の表面に形成されたＮ-型エピタキシャル層と、
このＮ-型エピタキシャル層の表面近傍に形成されチャネル形成領域を含むＰ型ウェルと、
このＰ型ウェルの表面近傍に形成されたＮ+型ソース領域と、
前記Ｎ-型エピタキシャル層の表面近傍に、前記Ｐ型ウェルと接しないように形成されたオン抵抗低減用Ｎ型ウェルと、
このオン抵抗低減用Ｎ型ウェルの表面近傍に形成されたＮ+型ドレイン領域と、
前記Ｎ+型ソース領域から前記Ｎ+型ドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えた横型短チャネルＤＭＯＳであって、
前記Ｐ-型半導体基体と前記Ｎ-型エピタキシャル層との境界の、平面的に見て少なくとも前記Ｐ型ウェルと重なり合う部分に形成され、前記Ｎ-型エピタキシャル層より高濃度のＮ型不純物を含むＮ型埋め込み層であって、前記オン抵抗低減用Ｎ型ウェルと接触しないように形成されたＮ型埋め込み層をさらに備えたことを特徴とする横型短チャネルＤＭＯＳ。 An N − type epitaxial layer formed on the surface of the P − type semiconductor substrate;
A P-type well including a channel formation region formed near the surface of the N − -type epitaxial layer;
An N + type source region formed near the surface of the P type well,
An N-type well for reducing on-resistance formed near the surface of the N − -type epitaxial layer so as not to contact the P-type well;
An N + type drain region formed in the vicinity of the surface of the N type well for reducing on-resistance;
A gate electrode formed through a gate insulating film at least above the channel formation region of the region extending from the N + type source region to the N + type drain region;
A lateral short-channel DMOS comprising a gate resistance reducing metal layer connected to the gate electrode,
The boundary between the P − type semiconductor substrate and the N − type epitaxial layer is formed at least in a portion overlapping with the P type well in plan view, and contains an N type impurity having a higher concentration than the N − type epitaxial layer. A lateral short-channel DMOS, further comprising an N-type buried layer formed so as not to contact the N-type well for reducing on-resistance, which is an N-type buried layer. 請求項１に記載の横型短チャネルＤＭＯＳにおいて、
前記Ｎ型埋め込み層は、平面的に見て前記オン抵抗低減用Ｎ型ウェルと重なり合わないように形成されていることを特徴とする横型短チャネルＤＭＯＳ。 The lateral short-channel DMOS according to claim 1,
The lateral short-channel DMOS, wherein the N-type buried layer is formed so as not to overlap the ON-resistance reducing N-type well in plan view. 請求項１又は２に記載の横型短チャネルＤＭＯＳにおいて、
前記Ｎ-型エピタキシャル層の表面近傍には、前記Ｐ型ウェルと前記Ｎ+型ドレイン領域との間の領域に、前記Ｐ型ウェルと接しないようにＰ型拡散層が形成されていることを特徴とする横型短チャネルＤＭＯＳ。 The lateral short-channel DMOS according to claim 1 or 2,
In the vicinity of the surface of the N − type epitaxial layer, a P type diffusion layer is formed in a region between the P type well and the N + type drain region so as not to contact the P type well. Features a lateral short-channel DMOS. 請求項３に記載の横型短チャネルＤＭＯＳにおいて、
前記Ｐ型拡散層は、前記オン抵抗低減用Ｎ型ウェルに接しないように形成されていることを特徴とする横型短チャネルＤＭＯＳ。 The lateral short-channel DMOS according to claim 3,
The lateral short-channel DMOS, wherein the P-type diffusion layer is formed so as not to contact the N-type well for reducing on-resistance. 請求項３又は４に記載の横型短チャネルＤＭＯＳにおいて、
前記Ｐ型拡散層から前記Ｎ+型ドレイン領域に至る領域においては、前記ゲート電極はフィールド酸化膜を介して前記Ｎ-型エピタキシャル層と対峙していることを特徴とする横型短チャネルＤＭＯＳ。 The lateral short-channel DMOS according to claim 3 or 4,
In the region from the P-type diffusion layer to the N + -type drain region, the gate electrode is opposed to the N − -type epitaxial layer through a field oxide film. 請求項１〜５のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記Ｎ-型エピタキシャル層には、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルが、前記Ｐ型ウェルを覆うように形成されていることを特徴とする横型短チャネルＤＭＯＳ。 The lateral short-channel DMOS according to claim 1,
In the N − type epitaxial layer, a P − type well for securing a withstand voltage including an N type impurity having a higher concentration than the N − type epitaxial layer and a lower concentration than the N type well for reducing on-resistance is provided. A lateral short-channel DMOS formed so as to cover a well. 請求項１〜５のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記Ｎ-型エピタキシャル層には、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルが、前記Ｐ型ウェル及び前記オン抵抗低減用Ｎ型ウェルを覆うように形成されていることを特徴とする横型短チャネルＤＭＯＳ。 The lateral short-channel DMOS according to claim 1,
In the N − type epitaxial layer, a P − type well for securing a withstand voltage including an N type impurity having a higher concentration than the N − type epitaxial layer and a lower concentration than the N type well for reducing on-resistance is provided. A lateral short-channel DMOS formed so as to cover a well and the N-type well for reducing on-resistance. 請求項１に記載の横型短チャネルＤＭＯＳの製造方法であって、
（ａ）Ｐ-型半導体基体を準備する第一の工程と、
（ｂ）このＰ-型半導体基体の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして前記Ｐ-型半導体基体にＮ型の不純物を打ち込んで、後に前記Ｎ型埋め込み層となるＮ型拡散層を形成する第二の工程と、
（ｃ）酸素雰囲気下で熱処理を行って前記Ｎ型拡散層をさらに拡散させる第三の工程と、
（ｄ）前記第１のイオン打ち込み用マスクを除去後、前記Ｐ-型半導体基体上にＮ-型エピタキシャル層を形成する第四の工程と、
（ｅ）前記Ｎ-型エピタキシャル層の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクをマスクとしてＮ型の不純物を打ち込んで、前記オン抵抗低減用Ｎ型ウェルを形成する第五の工程と、
（ｆ）前記第２のイオン打ち込み用マスクを除去後、前記Ｎ-型エピタキシャル層の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、この第３のイオン打ち込み用マスクをマスクとしてＰ型の不純物を打ち込んで、前記オン抵抗低減用Ｎ型ウェルと接しないように前記Ｐ型ウェルを形成する第六の工程と、
（ｇ）前記第３のイオン打ち込み用マスクを除去後、前記Ｎ-型エピタキシャル層の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第七の工程と、
（ｈ）このゲート絶縁膜上又はこのゲート絶縁膜上及び前記フィールド酸化膜上の所定領域に前記ゲート電極を形成する第八の工程と、
（ｉ）少なくともこのゲート電極と前記フィールド酸化膜とをマスクとしてＮ型の不純物を打ち込んで、前記Ｎ+型ソース領域及び前記Ｎ+型ドレイン領域を形成する第九の工程と、をこの順序で含むことを特徴とする横型短チャネルＤＭＯＳの製造方法。 A method of manufacturing a lateral short-channel DMOS according to claim 1,
(A) a first step of preparing a P − type semiconductor substrate;
(B) The P - type on one surface of the semiconductor substrate to form a first ion implantation mask having a predetermined opening, the first ion implantation mask the P as a mask - N type semiconductor substrate A second step of implanting type impurities to form an N-type diffusion layer that will later become the N-type buried layer;
(C) performing a heat treatment in an oxygen atmosphere to further diffuse the N-type diffusion layer;
(D) a fourth step of forming an N − type epitaxial layer on the P − type semiconductor substrate after removing the first ion implantation mask;
(E) A second ion implantation mask having a predetermined opening is formed on the surface of the N − -type epitaxial layer, and N-type impurities are implanted using the second ion implantation mask as a mask. A fifth step of forming a resistance-reducing N-type well;
(F) After removing the second ion implantation mask, a third ion implantation mask having a predetermined opening is formed on the surface of the N − -type epitaxial layer, and the third ion implantation mask is formed. A sixth step of implanting P-type impurities as a mask to form the P-type well so as not to contact the N-type well for reducing on-resistance;
(G) After removing the third ion implantation mask, a field oxide film having a predetermined opening is formed on the surface of the N − type epitaxial layer, and gate insulation is formed in the opening of the field oxide film by thermal oxidation. A seventh step of forming a film;
(H) an eighth step of forming the gate electrode on the gate insulating film or on a predetermined region on the gate insulating film and the field oxide film;
(I) a ninth step of forming the N + -type source region and the N + -type drain region by implanting N-type impurities using at least the gate electrode and the field oxide film as a mask in this order; A method of manufacturing a lateral short-channel DMOS, comprising: 請求項８に記載の横型短チャネルＤＭＯＳの製造方法において、
前記第二の工程においては、第１のイオン打ち込み用マスクとして、少なくとも前記第五の工程で用いる第２のイオン打ち込み用マスクの開口部に対応する領域を遮蔽するように形成されたマスクを用いることを特徴とする横型短チャネルＤＭＯＳ。 The method of manufacturing a lateral short-channel DMOS according to claim 8,
In the second step, a mask formed so as to shield at least a region corresponding to the opening of the second ion implantation mask used in the fifth step is used as the first ion implantation mask. A lateral short-channel DMOS characterized by that. 請求項８又は９に記載の横型短チャネルＤＭＯＳの製造方法において、
前記第六の工程においては、前記Ｎ-型エピタキシャル層における前記Ｐ型ウェルと前記Ｎ+型ドレイン領域との間の領域に、前記Ｐ型ウェルと接しないようにＰ型拡散層を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。 The method for manufacturing a lateral short-channel DMOS according to claim 8 or 9,
In the sixth step, a P-type diffusion layer is formed in a region between the P-type well and the N + -type drain region in the N − -type epitaxial layer so as not to contact the P-type well. A method for manufacturing a lateral short-channel DMOS, characterized by: 請求項１０に記載の横型短チャネルＤＭＯＳの製造方法において、
前記第六の工程においては、前記オン抵抗低減用Ｎ型ウェルに接しないように前記Ｐ型拡散層を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。 The method of manufacturing a lateral short-channel DMOS according to claim 10,
In the sixth step, the P-type diffusion layer is formed so as not to contact the N-type well for reducing on-resistance. 請求項１０又は１１に記載の横型短チャネルＤＭＯＳの製造方法において、
前記第七の工程においては、前記Ｐ型拡散層から前記Ｎ+型ドレイン領域に至る領域を含むように前記フィールド酸化膜を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。 The method of manufacturing a lateral short-channel DMOS according to claim 10 or 11,
In the seventh step, the field oxide film is formed so as to include a region extending from the P-type diffusion layer to the N + -type drain region. 請求項８〜１２のいずれかに記載の横型短チャネルＤＭＯＳの製造方法において、
前記第四の工程と第六の工程との間に、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルを、前記Ｐ型ウェルが形成される領域を覆うように形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。 In the manufacturing method of the horizontal type short channel DMOS in any one of Claims 8-12,
An N − -type for securing a breakdown voltage including an N-type impurity having a higher concentration than the N − -type epitaxial layer and a lower concentration than the N-type well for reducing on-resistance between the fourth step and the sixth step. A method of manufacturing a lateral short-channel DMOS, wherein a well is formed so as to cover a region where the P-type well is formed. 請求項８〜１２のいずれかに記載の横型短チャネルＤＭＯＳの製造方法において、
前記第四の工程と第五の工程との間に、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルを、前記Ｐ型ウェル及び前記オン抵抗低減用Ｎ型ウェルが形成される領域を覆うように形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。 In the manufacturing method of the horizontal type short channel DMOS in any one of Claims 8-12,
An N − -type for ensuring a withstand voltage including an N-type impurity having a higher concentration than the N − -type epitaxial layer and a lower concentration than the N-type well for reducing on-resistance between the fourth and fifth steps. A method of manufacturing a lateral short-channel DMOS, wherein a well is formed so as to cover a region where the P-type well and the on-resistance reducing N-type well are formed. 請求項１〜７のいずれかに記載の横型短チャネルＤＭＯＳを含むことを特徴とする半導体装置。   A semiconductor device comprising the lateral short-channel DMOS according to claim 1.
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