JP2005093456A - Lateral short channel dmos, its fabricating process, and semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a lateral short channel DMOS having low gate resistance and on resistance and exhibiting excellent high speed switching characteristics and current drive characteristics. <P>SOLUTION: The lateral short channel DMOS comprises an N<SP>-</SP>-type well 112 formed in the vicinity of the surface of a P<SP>-</SP>-type semiconductor substrate 110; a P-type well 114 formed in the vicinity of the surface of the N<SP>-</SP>-type well 112; an N<SP>+</SP>-type source region 116 formed in the vicinity of the surface of the P-type well 114; an on resistance reducing N-type well 134 formed in the vicinity of the surface of the N<SP>-</SP>-type well 112 not to touch the P-type well 114; an N<SP>+</SP>-type drain region 118 formed in the vicinity of the surface of the on resistance reducing N-type well 134; a polysilicon gate electrode 122 formed at least above a channel forming region C through a gate insulating film 120; and a gate resistance reducing metal layer 130 connected with the polysilicon gate electrode 122. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、電力用ＭＯＳＦＥＴとして好適に用いられる横型短チャネルＤＭＯＳ及びその製造方法に関する。また、本発明は、この横型短チャネルＤＭＯＳを備えた半導体装置に関する。   The present invention relates to a lateral short-channel DMOS suitably used as a power MOSFET and a manufacturing method thereof. The present invention also relates to a semiconductor device provided with this lateral short-channel DMOS.

図１３は、従来の横型短チャネルＤＭＯＳの断面図である。この横型短チャネルＤＭＯＳ９０は、図１３に示すように、Ｐ−型半導体基体９０８の表面近傍に形成されたＮ−型エピタキシャル層９１０と、Ｎ−型エピタキシャル層９１０の表面近傍に形成されチャネル形成領域Ｃを含むＰ型ウェル９１４と、Ｐ型ウェル９１４の表面近傍に形成されたＮ＋型ソース領域９１６と、Ｎ−型エピタキシャル層９１０の表面近傍に形成されたＮ＋型ドレイン領域９１８と、チャネル形成領域Ｃの上部にゲート絶縁膜９２０を介して形成されたポリシリコンゲート電極９２２と、を備えている（例えば、特許文献１及び非特許文献１参照。）。 FIG. 13 is a cross-sectional view of a conventional lateral short-channel DMOS. As shown in FIG. 13, the lateral short channel DMOS 90 includes an N − type epitaxial layer 910 formed in the vicinity of the surface of the P − type semiconductor substrate 908 and a channel forming region formed in the vicinity of the surface of the N − type epitaxial layer 910. A P-type well 914 containing C, an N + -type source region 916 formed near the surface of the P-type well 914, an N + -type drain region 918 formed near the surface of the N − -type epitaxial layer 910, a channel A polysilicon gate electrode 922 formed on the formation region C with a gate insulating film 920 interposed therebetween (see, for example, Patent Document 1 and Non-Patent Document 1).

そして、横型短チャネルＤＭＯＳ９０においては、Ｎ＋型ソース領域９１６はソース電極９２６を介して図示しないソース端子に接続され、Ｎ＋型ドレイン領域９１８はドレイン電極９２８を介して図示しないドレイン端子に接続され、ポリシリコンゲート電極９２２は図示しないゲート端子に接続されている。また、Ｐ−型半導体基体９０８は０Ｖに固定されたグランド９３２に接続されている。
しかしながら、この横型短チャネルＤＭＯＳ９０においては、ポリシリコンゲート電極の抵抗が高いため、高速スイッチングが容易ではないという問題点があった。 In the lateral short-channel DMOS 90, the N + type source region 916 is connected to a source terminal (not shown) via a source electrode 926, and the N + type drain region 918 is connected to a drain terminal (not shown) via a drain electrode 928. The polysilicon gate electrode 922 is connected to a gate terminal (not shown). The P − type semiconductor substrate 908 is connected to a ground 932 fixed at 0V.
However, the lateral short-channel DMOS 90 has a problem that high-speed switching is not easy because the resistance of the polysilicon gate electrode is high.

図１４は、従来の他の横型短チャネルＤＭＯＳの断面図である。この横型短チャネルＤＭＯＳ９２は、図１４に示すように、層間絶縁膜９２４上に形成されたゲート抵抗低減用金属層９３０が、ポリシリコンゲート電極９２２と接続された構造を有している。このため、この横型短チャネルＤＭＯＳ９２によれば、ゲート抵抗低減用金属層９３０がポリシリコンゲート電極９２２に接続されているため、全体としてゲート電極層の抵抗が低くなり、高速スイッチングが可能となっている。   FIG. 14 is a cross-sectional view of another conventional lateral short-channel DMOS. As shown in FIG. 14, the lateral short channel DMOS 92 has a structure in which a gate resistance reducing metal layer 930 formed on an interlayer insulating film 924 is connected to a polysilicon gate electrode 922. For this reason, according to the lateral short channel DMOS 92, since the gate resistance reducing metal layer 930 is connected to the polysilicon gate electrode 922, the resistance of the gate electrode layer is lowered as a whole, and high-speed switching is possible. Yes.

しかしながら、この横型短チャネルＤＭＯＳ９２においては、ポリシリコンゲート電極９２２とゲート抵抗低減用金属層９３０とを接続するために設けられる層間絶縁膜９２４のコンタクトホール（Ａ）、並びにゲート抵抗低減用金属層９３０とソース電極９２６及びドレイン電極９２８とを電気的に分離するための分離領域（Ｂ）が必要であるため、ポリシリコンゲート電極９２２のゲート長が長くなり、結果的にオン抵抗が大きくなってしまうという問題点があった。
特開平８−２１３６１７号公報（第２頁、第１図） 山崎浩著「パワーＭＯＳＦＥＴの応用技術」日刊工業新聞社（初版第８刷）、１９９８年１０月２３日、図２．１及び第９頁〜第１２頁 However, in this lateral short-channel DMOS 92, the contact hole (A) of the interlayer insulating film 924 provided for connecting the polysilicon gate electrode 922 and the gate resistance reducing metal layer 930, and the gate resistance reducing metal layer 930 are provided. Since the isolation region (B) for electrically isolating the source electrode 926 and the drain electrode 928 from each other is necessary, the gate length of the polysilicon gate electrode 922 is increased, resulting in an increase in on-resistance. There was a problem.
Japanese Patent Laid-Open No. 8-213617 (2nd page, FIG. 1) Hiroshi Yamazaki, "Applied Technology of Power MOSFET", Nikkan Kogyo Shimbun (first edition, 8th edition), October 23, 1998, Fig. 2.1 and pages 9-12

そこで、本発明は上記のような問題を解決するためになされたもので、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することを目的とする。また、本発明は、そのような優れた横型短チャネルＤＭＯＳを製造することができる横型短チャネルＤＭＯＳの製造方法を提供することを目的とする。   Accordingly, the present invention has been made to solve the above-described problems, and an object thereof is to provide a lateral short-channel DMOS having low gate resistance and low on-resistance, and excellent in high-speed switching characteristics and current drive characteristics. . Another object of the present invention is to provide a method for manufacturing a lateral short channel DMOS capable of manufacturing such an excellent lateral short channel DMOS.

（１）本発明の横型短チャネルＤＭＯＳは、
半導体基体の表面近傍に形成された第１導電型の半導体領域と、
この第１導電型の半導体領域の表面近傍に形成されチャネル形成領域を含む、第１導電型とは反対の第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記第１導電型の半導体領域の表面近傍に前記第２導電型のウェルと接しないように形成され、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含む第１導電型のオン抵抗低減用ウェルと、
この第１導電型のオン抵抗低減用ウェルの表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えたことを特徴とする。 (1) The lateral short-channel DMOS of the present invention is
A first conductivity type semiconductor region formed in the vicinity of the surface of the semiconductor substrate;
A second conductivity type well opposite to the first conductivity type, which is formed in the vicinity of the surface of the first conductivity type semiconductor region and includes a channel formation region;
A first conductivity type source region formed near the surface of the second conductivity type well;
A first conductivity type impurity is formed in the vicinity of the surface of the first conductivity type semiconductor region so as not to contact the second conductivity type well, and includes a first conductivity type impurity at a higher concentration than the first conductivity type semiconductor region. A conductive type on-resistance reducing well;
A first conductivity type drain region formed in the vicinity of the surface of the first conductivity type on-resistance reduction well;
A gate electrode formed through a gate insulating film at least above the channel formation region in a region from the first conductivity type source region to the first conductivity type drain region;
And a metal layer for reducing gate resistance connected to the gate electrode.

このため、本発明の横型短チャネルＤＭＯＳによれば、前記第１導電型の半導体領域の表面近傍に前記第２導電型のウェルと接しないように第１導電型のオン抵抗低減用ウェルが形成され、この第１導電型のオン抵抗低減用ウェルの表面近傍に前記第１導電型のドレイン領域が形成されているため、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流経路の大部分は抵抗の低い第１導電型のオン抵抗低減用ウェルとなるため、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、本発明の横型短チャネルＤＭＯＳは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。   Therefore, according to the lateral short-channel DMOS of the present invention, the first conductivity type on-resistance reduction well is formed in the vicinity of the surface of the first conductivity type semiconductor region so as not to contact the second conductivity type well. Since the first conductivity type drain region is formed in the vicinity of the surface of the first conductivity type on-resistance reducing well, the first conductivity type drain region and the first conductivity type source region at the on-time are formed. Most of the current path between the first and second electrodes is a low-resistance first-conduction-type on-resistance reduction well, so that the on-resistance is sufficiently reduced as a whole even when the gate length is increased in order to reduce the gate resistance. Can do. Therefore, the lateral short-channel DMOS according to the present invention is a lateral short-channel DMOS having low gate resistance and low on-resistance and excellent in high-speed switching characteristics and current drive characteristics.

また、本発明の横型短チャネルＤＭＯＳによれば、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含む前記第１導電型のオン抵抗低減用ウェルを別途設けることとしたので、前記第１導電型の半導体領域の不純物濃度自体を高くしなくてもオン時におけるオン抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。   According to the lateral short-channel DMOS of the present invention, the first conductivity type on-resistance reduction well containing the first conductivity type impurity having a higher concentration than the first conductivity type semiconductor region is separately provided. Therefore, the ON resistance can be reduced without increasing the impurity concentration itself of the first conductivity type semiconductor region, and the breakdown voltage performance of the lateral short-channel DMOS is not deteriorated.

さらにまた、第１導電型のオン抵抗低減用ウェルは第１導電型の半導体領域中に形成されていることから、オン抵抗がさらに低減されることになる。   Furthermore, since the first conductivity type on-resistance reduction well is formed in the first conductivity type semiconductor region, the on-resistance is further reduced.

また、第１導電型のオン抵抗低減用ウェルが形成されていることにより、前記第２導電型のウェルと前記第１導電型の半導体領域により形成されるＰＮ接合から逆バイアス時に第１導電型のドレイン領域に向かって大きな幅で形成される空乏層の延びが抑制される結果、半導体基体表面の電界強度が高まらず耐圧の安定化を図ることができるという効果もある。   Further, since the first conductivity type well for reducing on-resistance is formed, the first conductivity type is reversely biased from the PN junction formed by the second conductivity type well and the first conductivity type semiconductor region. As a result of suppressing the extension of the depletion layer formed with a large width toward the drain region, there is an effect that the electric field strength on the surface of the semiconductor substrate is not increased and the breakdown voltage can be stabilized.

本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型のオン抵抗低減用ウェルの不純物濃度は、１×１０＋18個／ｃｍ3以上であり、前記第１導電型の半導体領域の不純物濃度は、１×１０＋17個／ｃｍ3以下であることが好ましい。
このように構成することにより、第１導電型のオン抵抗低減用ウェルの抵抗を十分に低減するとともに、横型短チャネルＤＭＯＳの耐圧性能を十分維持することができる。この観点からは、前記第１導電型のオン抵抗低減用ウェルの不純物濃度は、２×１０＋18個／ｃｍ3以上であることがより好ましく、５×１０＋18個／ｃｍ3以上であることがさらに好ましい。また、前記第１導電型の半導体領域の不純物濃度は、５×１０＋16個／ｃｍ3以下であることがより好ましく、２×１０＋16個／ｃｍ3以下であることがさらに好ましい。 In the lateral short-channel DMOS of the present invention, the impurity concentration of the first conductivity type on-resistance reduction well is 1 × 10 + 18 / cm 3 or more, and the impurity concentration of the first conductivity type semiconductor region is It is preferable that it is 1 × 10 +17 pieces / cm 3 or less.
With this configuration, the resistance of the first conductivity type on-resistance reduction well can be sufficiently reduced, and the breakdown voltage performance of the lateral short-channel DMOS can be sufficiently maintained. From this point of view, the impurity concentration of the first conductivity type on-resistance reduction well is more preferably 2 × 10 + 18 / cm 3 or more, and preferably 5 × 10 + 18 / cm 3 or more. Further preferred. The impurity concentration of the first conductivity type semiconductor region is more preferably 5 × 10 +16 pieces / cm 3 or less, and further preferably 2 × 10 +16 pieces / cm 3 or less.

（２）本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型の半導体領域の表面近傍には、前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層が形成されていることが好ましい。
このように構成することにより、この第２導電型の拡散層が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流は、この第２導電型の拡散層を避けてこの第２導電型の拡散層より深い部分（第１導電型の半導体領域）を流れるため、オン抵抗を増加させることもない。
この観点からは、前記第２導電型の拡散層の不純物濃度は、３×１０＋16個／ｃｍ3〜５×１０＋18個／ｃｍ3の範囲にあることがより好ましく、１×１０＋17個／ｃｍ3〜１×１０＋18個／ｃｍ3の範囲にあることがさらに好ましい。 (2) In the lateral short-channel DMOS of the present invention, in the vicinity of the surface of the first conductivity type semiconductor region, in a region between the second conductivity type well and the first conductivity type drain region, It is preferable that a floating layer of the second conductivity type is formed so as not to contact the second conductivity type well.
With this configuration, the electric field strength at the time of reverse bias in the vicinity of the region where the diffusion layer of the second conductivity type is formed is relaxed, and the breakdown voltage can be further stabilized. The current between the drain region of the first conductivity type and the source region of the first conductivity type when turned on avoids the second conductivity type diffusion layer and is a portion deeper than the second conductivity type diffusion layer ( The on-resistance is not increased because the first-conductivity-type semiconductor region flows.
From this viewpoint, the impurity concentration of the second conductivity type diffusion layer is more preferably in the range of 3 × 10 +16 pieces / cm 3 to 5 × 10 +18 pieces / cm 3 , and 1 × 10 +17 pieces / cm 3. More preferably, it is in the range of cm 3 to 1 × 10 +18 pieces / cm 3 .

（３）本発明の横型短チャネルＤＭＯＳにおいては、前記第２導電型の拡散層は、前記第１導電型のオン抵抗低減用ウェルに接しないように形成されていることが好ましい。
このように構成することにより、バイアスされていない前記第２導電型の拡散層が前記第１導電型のオン抵抗低減用ウェルに接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。 (3) In the lateral short-channel DMOS of the present invention, it is preferable that the second conductive type diffusion layer is formed so as not to contact the first conductive type on-resistance reduction well.
With this configuration, the second conductive type diffusion layer that is not biased is configured not to contact the first conductive type on-resistance reduction well. Increase can be suppressed as much as possible.

（４）本発明の横型短チャネルＤＭＯＳにおいては、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域においては、前記ゲート電極はフィールド酸化膜を介して前記第１導電型の半導体領域と対峙していることが好ましい。
このように構成することにより、第２導電型の拡散層が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域においては、ゲート絶縁膜の厚さを厚くすることができる。このため、前記ゲート電極をフィールド酸化膜を介して前記第１導電型の半導体領域と対峙させるように構成することができ、その結果、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。 (4) In the lateral short-channel DMOS of the present invention, in the region from the second conductivity type diffusion layer to the first conductivity type drain region, the gate electrode is connected to the first conductivity via a field oxide film. It is preferable to face the semiconductor region of the mold.
With this configuration, the electric field strength at the time of reverse bias in the vicinity of the region where the second conductivity type diffusion layer is formed is relaxed, so that the drain of the first conductivity type is removed from the second conductivity type diffusion layer. In the region reaching the region, the thickness of the gate insulating film can be increased. Therefore, the gate electrode can be configured to face the semiconductor region of the first conductivity type via the field oxide film, and as a result, the capacitance between the gate and the source and between the gate and the drain can be reduced. The high-speed switching characteristics can be further improved.

（５）本発明の横型短チャネルＤＭＯＳにおいては、前記半導体基体は、半導体基板であることが好ましい。
このように構成することにより、比較的安価な横型短チャネルＤＭＯＳとなる。 (5) In the lateral short-channel DMOS of the present invention, the semiconductor substrate is preferably a semiconductor substrate.
With such a configuration, a relatively short lateral short-channel DMOS is obtained.

（６）本発明の横型短チャネルＤＭＯＳにおいては、前記半導体基体は、半導体基板上に形成されたエピタキシャル層であることが好ましい。
このように構成することにより、このような横型短チャネルＤＭＯＳと他の素子（例えば、論理回路）を集積した半導体装置などにおいては、横型短チャネルＤＭＯＳの耐圧を第１導電型の半導体領域の不純物濃度で制御できるようになる。その結果、エピタキシャル層の不純物濃度を他の素子（例えば、論理回路）に適した濃度（例えば、第１導電型の半導体領域より低濃度）及び導電型（例えば、第１導電型又は第２導電型）にすることができ、さらに特性の優れた半導体装置とすることができる。
なお、本発明の横型短チャネルＤＭＯＳをＮチャネル型の横型短チャネルＤＭＯＳとして用いる場合には、第１導電型の半導体領域としてＮ−型の半導体領域を選択することになるが、この場合には、エピタキシャル層としてはＮ−型及びＰ−型のいずれの導電型のエピタキシャル層をも用いることができる。
また、本発明の横型短チャネルＤＭＯＳをＰチャネル型の横型短チャネルＤＭＯＳとして用いる場合には、第１導電型の半導体領域としてＰ−型の半導体領域を選択することになるが、この場合には、エピタキシャル層としてはＮ−型のエピタキシャル層を用いることができる。 (6) In the lateral short-channel DMOS of the present invention, the semiconductor substrate is preferably an epitaxial layer formed on a semiconductor substrate.
With such a configuration, in such a semiconductor device in which such a lateral short-channel DMOS and other elements (for example, a logic circuit) are integrated, the withstand voltage of the lateral short-channel DMOS is reduced to the impurity in the first conductivity type semiconductor region. Can be controlled by concentration. As a result, the impurity concentration of the epitaxial layer is set to a concentration suitable for other elements (for example, a logic circuit) (for example, lower concentration than the semiconductor region of the first conductivity type) and the conductivity type (for example, the first conductivity type or the second conductivity). A semiconductor device having further excellent characteristics.
When the lateral short-channel DMOS of the present invention is used as an N-channel lateral short-channel DMOS, an N − type semiconductor region is selected as the first conductivity type semiconductor region. In this case, As the epitaxial layer, any of N − type and P − type epitaxial layers can be used.
When the lateral short-channel DMOS of the present invention is used as a P-channel lateral short-channel DMOS, a P − type semiconductor region is selected as the first conductivity type semiconductor region. In this case, As the epitaxial layer, an N − type epitaxial layer can be used.

本発明の横型短チャネルＤＭＯＳにおいては、半導体基体としては、シリコンを好ましく用いることができる。また、ゲート電極の材料としては、ポリシリコン、タングステンシリサイド、モリブデンシリサイド、タングステン、モリブデン、銅、アルミニウムなどを好ましく用いることができる。また、ゲート抵抗低減用メタルとしては、タングステン、モリブデン、銅、アルミニウムなどを好ましく用いることができる。   In the lateral short-channel DMOS of the present invention, silicon can be preferably used as the semiconductor substrate. As a material for the gate electrode, polysilicon, tungsten silicide, molybdenum silicide, tungsten, molybdenum, copper, aluminum, or the like can be preferably used. As the gate resistance reducing metal, tungsten, molybdenum, copper, aluminum, or the like can be preferably used.

なお、本発明の横型短チャネルＤＭＯＳにおいては、第１導電型をＮ型として第２導電型をＰ型とすることもできるし、第１導電型をＰ型として第２導電型をＮ型とすることもできる。   In the lateral short-channel DMOS of the present invention, the first conductivity type can be N-type and the second conductivity type can be P-type, or the first conductivity type can be P-type and the second conductivity type can be N-type. You can also

（７）本発明の「横型短チャネルＤＭＯＳの製造方法」は、本発明の「横型短チャネルＤＭＯＳ」を製造するための製造方法であって、
（ａ）半導体基体を準備する第一の工程と、
（ｂ）この半導体基体の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして前記半導体基体に第１導電型の不純物を打ち込んで、前記第１導電型の半導体領域を形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクをマスクとして第二の工程よりも高濃度の第１導電型の不純物を打ち込んで、前記第１導電型の半導体領域の表面近傍に前記第１導電型のオン抵抗低減用ウェルを形成する第三の工程と、
（ｄ）前記第２のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、この第３のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで、前記第１導電型のオン抵抗低減用ウェルと接しないように前記第２導電型のウェルを形成する第四の工程と、
（ｅ）前記第３のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第五の工程と、
（ｆ）このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第六の工程と、
（ｇ）少なくともこのゲート電極と前記フィールド酸化膜とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域及び前記第１導電型のドレイン領域を形成する第七の工程と、をこの順序で含むことを特徴とする。
このため、本発明の「横型短チャネルＤＭＯＳの製造方法」によれば、本発明に係る、優れた「横型短チャネルＤＭＯＳ」を製造することができる。 (7) “A manufacturing method of a lateral short-channel DMOS” of the present invention is a manufacturing method for manufacturing the “lateral short-channel DMOS” of the present invention,
(A) a first step of preparing a semiconductor substrate;
(B) A first ion implantation mask having a predetermined opening is formed on one surface of the semiconductor substrate, and a first conductivity type impurity is introduced into the semiconductor substrate using the first ion implantation mask as a mask. A second step of implanting and forming the semiconductor region of the first conductivity type;
(C) After removing the first ion implantation mask, a second ion implantation mask having a predetermined opening is formed on one surface of the semiconductor substrate, and the second ion implantation mask is used as a mask. As a third step, the first conductivity type impurity is implanted at a higher concentration than in the second step to form the first conductivity type on-resistance reduction well in the vicinity of the surface of the first conductivity type semiconductor region. When,
(D) After removing the second ion implantation mask, a third ion implantation mask having a predetermined opening is formed on one surface of the semiconductor substrate, and the third ion implantation mask is used as a mask. A fourth step of implanting a second conductivity type impurity to form the second conductivity type well so as not to contact the first conductivity type on-resistance reduction well;
(E) After removing the third ion implantation mask, a field oxide film having a predetermined opening is formed on one surface of the semiconductor substrate, and a gate insulating film is formed in the opening of the field oxide film by thermal oxidation. A fifth step of forming
(F) a sixth step of forming the gate electrode in a predetermined region on the gate insulating film;
(G) A seventh step of implanting a first conductivity type impurity using at least the gate electrode and the field oxide film as a mask to form the first conductivity type source region and the first conductivity type drain region. And in this order.
Therefore, according to the “method for manufacturing a lateral short-channel DMOS” of the present invention, an excellent “lateral short-channel DMOS” according to the present invention can be manufactured.

（８）本発明の横型短チャネルＤＭＯＳの製造方法においては、前記第四の工程においては、前記第１導電型の半導体領域における前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層を形成することが好ましい。
このような方法とすることにより、上記（２）に記載の「横型短チャネルＤＭＯＳ」を製造することができる。 (8) In the method for manufacturing a lateral short-channel DMOS of the present invention, in the fourth step, the second conductivity type well and the first conductivity type drain region in the first conductivity type semiconductor region It is preferable to form a floating layer of the second conductivity type in a floating state so as not to be in contact with the second conductivity type well in the region between the two.
By adopting such a method, the “lateral short-channel DMOS” described in (2) above can be manufactured.

（９）本発明の横型短チャネルＤＭＯＳの製造方法においては、前記第四の工程においては、前記第１導電型のオン抵抗低減用ウェルに接しないように前記第２導電型の拡散層を形成することが好ましい。
このような方法とすることにより、上記（３）に記載の「横型短チャネルＤＭＯＳ」を製造することができる。 (9) In the lateral short-channel DMOS manufacturing method of the present invention, in the fourth step, the second conductive type diffusion layer is formed so as not to contact the first conductive type on-resistance reduction well. It is preferable to do.
By adopting such a method, the “lateral short-channel DMOS” described in (3) above can be manufactured.

（１０）本発明の横型短チャネルＤＭＯＳの製造方法においては、前記第五の工程においては、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域を含むように前記フィールド酸化膜を形成することが好ましい。
このような方法とすることにより、上記（４）に記載の「横型短チャネルＤＭＯＳ」を製造することができる。 (10) In the method of manufacturing a lateral short-channel DMOS according to the present invention, in the fifth step, the field includes the region extending from the second conductivity type diffusion layer to the drain region of the first conductivity type. It is preferable to form an oxide film.
By adopting such a method, the “lateral short-channel DMOS” described in (4) above can be manufactured.

（１１）本発明の横型短チャネルＤＭＯＳの製造方法においては、前記半導体基体は、半導体基板であることが好ましい。
このような方法とすることにより、上記（５）に記載の「横型短チャネルＤＭＯＳ」を製造することができる。 (11) In the method for manufacturing a lateral short-channel DMOS according to the present invention, the semiconductor substrate is preferably a semiconductor substrate.
By adopting such a method, the “lateral short-channel DMOS” described in (5) above can be manufactured.

（１２）本発明の横型短チャネルＤＭＯＳの製造方法においては、前記半導体基体は、半導体基板上に形成されたエピタキシャル層であることが好ましい。
このような方法とすることにより、上記（６）に記載の「横型短チャネルＤＭＯＳ」を製造することができる。 (12) In the method for manufacturing a lateral short-channel DMOS according to the present invention, the semiconductor substrate is preferably an epitaxial layer formed on a semiconductor substrate.
By adopting such a method, the “lateral short-channel DMOS” described in (6) above can be manufactured.

（１３）本発明の半導体装置は、本発明の横型短チャネルＤＭＯＳを含むことを特徴とする。このため、本発明の半導体装置によれば、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを含むため、優れたパワー制御用の半導体装置となる。 (13) The semiconductor device of the present invention includes the lateral short-channel DMOS of the present invention. For this reason, according to the semiconductor device of the present invention, since it includes a lateral short-channel DMOS having low gate resistance and low on-resistance and excellent in high-speed switching characteristics and current drive characteristics, it is an excellent power control semiconductor device.

本発明の半導体装置は、さらに論理回路を含むものとすることができる。このように構成することにより、本発明の半導体装置は、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとこれを制御する論理回路とを含むため、優れたパワー制御用の半導体装置となる。   The semiconductor device of the present invention can further include a logic circuit. With this configuration, the semiconductor device of the present invention includes a lateral short-channel DMOS having low gate resistance and low on-resistance, excellent high-speed switching characteristics and current drive characteristics, and a logic circuit that controls the lateral short-channel DMOS. Thus, a semiconductor device for power control is obtained.

以上説明したように、本発明によればゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することができる。また、本発明によれば、そのように優れた横型短チャネルＤＭＯＳを比較的容易に製造することができる。   As described above, according to the present invention, it is possible to provide a lateral short-channel DMOS having low gate resistance and low on-resistance and excellent in high-speed switching characteristics and current drive characteristics. Further, according to the present invention, such an excellent lateral short-channel DMOS can be manufactured relatively easily.

以下、図面を用いて、本発明の実施の形態を詳細に説明する。
（実施形態１Ａ）
図１Ａは、実施形態１Ａに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａは、本発明の第１の態様に係る横型短チャネルＤＭＯＳであって、図１Ａに示すように、Ｐ−型半導体基板（半導体基体）１１０の表面近傍にＮ−型ウェル（第１導電型の半導体領域）１１２が形成されている。そして、このＮ−型ウェル１１２の表面近傍にはチャネル形成領域Ｃを含むＰ型ウェル（第２導電型のウェル）１１４が形成され、このＰ型ウェル１１４の表面近傍にはＮ＋型ソース領域（第１導電型のソース領域）１１６が形成されている。一方、Ｎ−型ウェル１１２の表面近傍には、オン抵抗低減用Ｎ型ウェル（第１導電型のオン抵抗低減用ウェル）１３４がＰ型ウェル１１４と接しないように形成されている。そして、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍にはＮ＋型ドレイン領域（第１導電型のドレイン領域）１１８が形成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(Embodiment 1A)
FIG. 1A is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1A. Lateral short-channel DMOS10A according to the embodiment 1A is a lateral short-channel DMOS according to the first aspect of the present invention, as shown in FIG. 1A, P - type semiconductor substrate N in the vicinity of the surface of the (semiconductor substrate) 110 A -type well (first conductivity type semiconductor region) 112 is formed. A P-type well (second conductivity type well) 114 including a channel formation region C is formed near the surface of the N − type well 112, and an N + type source region is formed near the surface of the P type well 114. A (first conductivity type source region) 116 is formed. On the other hand, in the vicinity of the surface of the N − -type well 112, an N-type well for reducing on-resistance (first conductivity type on-resistance reducing well) 134 is formed so as not to contact the P-type well 114. An N + type drain region (first conductivity type drain region) 118 is formed in the vicinity of the surface of the N-type well 134 for reducing on-resistance.

そして、Ｎ＋型ソース領域１１６からＮ＋型ドレイン領域１１８に至る領域のうち少なくともチャネル形成領域Ｃの上部には、ゲート絶縁膜１２０を介してポリシリコンゲート電極１２２が形成されており、このポリシリコンゲート電極１２２はゲート抵抗低減用金属層１３０に接続されている。 A polysilicon gate electrode 122 is formed at least above the channel formation region C of the region extending from the N + type source region 116 to the N + type drain region 118 via a gate insulating film 120. The silicon gate electrode 122 is connected to the gate resistance reducing metal layer 130.

このため、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａによれば、Ｎ−型ウェル１１２の表面近傍に、オン抵抗低減用Ｎ型ウェル１３４がＰ型ウェル１１４と接しないように形成され、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍にＮ＋型ドレイン領域１１８が形成されている。その結果、オン時におけるＮ＋型ドレイン領域１１８からＮ＋型ソース領域１１６への電流経路の大部分は抵抗の低いオン抵抗低減用Ｎ型ウェル１３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。 Therefore, according to the lateral short-channel DMOS 10A according to the embodiment 1A, the N-type well 134 for reducing on-resistance is formed in the vicinity of the surface of the N - type well 112 so as not to contact the P-type well 114. An N + type drain region 118 is formed in the vicinity of the surface of the reduction N type well 134. As a result, most of the current path from the N + -type drain region 118 to the N + -type source region 116 at the time of turning on becomes the on-resistance reducing N-type well 134 having a low resistance, and the gate length is reduced in order to reduce the gate resistance. Even if it becomes longer, the on-resistance can be sufficiently reduced as a whole. Therefore, the lateral short-channel DMOS 10A according to the embodiment 1A is a lateral short-channel DMOS having low gate resistance and low on-resistance and excellent in high-speed switching characteristics and current drive characteristics.

また、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａによれば、Ｎ−型ウェル１１２よりも高濃度のＮ型不純物を含むオン抵抗低減用Ｎウェル１３４を別途設けることとしたので、Ｎ−型ウェル１１２の不純物濃度を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
また、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａにおいては、オン抵抗低減用Ｎ型ウェル１３４はＮ−型ウェル１１２中に形成されていることから、オン抵抗がさらに低減されることになる。 Further, according to the lateral short-channel DMOS 10A according to the embodiment 1A, since the N - type well 112 for reducing the on-resistance including the N-type impurity having a higher concentration than the N − -type well 112 is separately provided, the N − -type well 112 is provided. Even if the impurity concentration is not increased, the ON resistance can be reduced, and the breakdown voltage performance of the lateral short-channel DMOS is not lowered.
Further, in the lateral short-channel DMOS 10A according to the embodiment 1A, the on-resistance reducing N-type well 134 is formed in the N − -type well 112, so the on-resistance is further reduced.

実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａにおいては、Ｎ−型ウェル１１２の深さは例えば５μｍであり、Ｐ型ウェル１１４の深さは例えば１．５μｍであり、Ｎ＋型ソース領域１１６の深さは例えば０．３μｍであり、Ｎ＋型ドレイン領域１１８の深さも例えば０．３μｍであり、オン抵抗低減用Ｎ型ウェル１３４の深さは例えば２μｍである。 In the lateral short-channel DMOS 10A according to the embodiment 1A, the depth of the N − type well 112 is, for example, 5 μm, the depth of the P type well 114 is, for example, 1.5 μm, and the depth of the N + type source region 116. Is 0.3 μm, the depth of the N + -type drain region 118 is also 0.3 μm, for example, and the depth of the N-type well 134 for reducing on-resistance is 2 μm, for example.

実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａにおいては、オン抵抗低減用Ｎ型ウェル１３４の不純物濃度は、例えば１×１０＋19個／ｃｍ3であり、Ｎ−型ウェル１１２の不純物濃度は、例えば１×１０＋16個／ｃｍ3である。 In lateral short-channel DMOS10A according to the embodiment 1A, the impurity concentration of the ON resistance lowering N-type well 134 is, for example, 1 × 10 +19 pieces / cm 3, N - impurity concentration type well 112 is, for example, 1 × 10 +16 pieces / cm 3 .

（実施形態１Ｂ）
図１Ｂは、実施形態１Ｂに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂは、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａとよく似た構造を有しているが、図１Ｂに示すように、Ｎ−型ウェル１１２の表面近傍には、Ｐ型ウェル１１４とＮ＋型ドレイン領域１１８との間の領域に、Ｐ型ウェル１１４と接しないようにＰ型拡散層（第２導電型の拡散層）１３８が形成されている点で異なっている。 (Embodiment 1B)
FIG. 1B is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1B. The lateral short-channel DMOS 10B according to Embodiment 1B has a structure similar to that of the lateral short-channel DMOS 10A according to Embodiment 1A. However, as shown in FIG. 1B, near the surface of the N − -type well 112, The difference is that a P-type diffusion layer (second conductivity type diffusion layer) 138 is formed in a region between the P-type well 114 and the N + -type drain region 118 so as not to contact the P-type well 114. Yes.

このため、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂによれば、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａの有する効果に加えて、以下の効果が得られる。すなわち、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。
なお、オン時におけるＮ＋型ドレイン領域１１８からＮ＋型ソース領域１１６への電流は、このＰ型拡散層１３８を避けてこのＰ型拡散層１３８より深い部分（Ｎ−型ウェル１１２）を流れるため、オン抵抗を増加させることもない。 For this reason, according to the lateral short-channel DMOS 10B according to Embodiment 1B, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 10A according to Embodiment 1A. That is, the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 138 is formed is relaxed, and the breakdown voltage can be further stabilized.
Note that the current from the N + -type drain region 118 to the N + -type source region 116 during the on-state flows through a portion (N − -type well 112) deeper than the P-type diffusion layer 138 while avoiding the P-type diffusion layer 138. Therefore, the on-resistance is not increased.

（実施形態１Ｃ）
図１Ｃは、実施形態１Ｃに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃは、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂとよく似た構造を有しているが、図１Ｃに示すように、Ｐ型拡散層１３８は、オン抵抗低減用Ｎ型ウェル１３４に接しないように形成されている点で異なっている。 (Embodiment 1C)
FIG. 1C is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1C. The lateral short-channel DMOS 10C according to Embodiment 1C has a structure very similar to that of the lateral short-channel DMOS 10B according to Embodiment 1B. However, as shown in FIG. 1C, the P-type diffusion layer 138 is used for reducing on-resistance. The difference is that it is formed so as not to contact the N-type well 134.

このため、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃによれば、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、バイアスされていないＰ型拡散層１３８がオン抵抗低減用Ｎ型ウェル１３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。   Therefore, according to the lateral short-channel DMOS 10C according to the embodiment 1C, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 10B according to the embodiment 1B. That is, since the P-type diffusion layer 138 that is not biased is configured not to contact the N-type well 134 for reducing on-resistance, a decrease in breakdown voltage and an increase in leakage current can be suppressed as much as possible.

（実施形態１Ｄ）
図１Ｄは、実施形態１Ｄに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｄに係る横型短チャネルＤＭＯＳ１０Ｄは、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂとよく似た構造を有しているが、図１Ｄに示すように、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においてポリシリコンゲート電極１２２がフィールド酸化膜１３６を介してＮ−型ウェル１１２と対峙している点で異なっている。 Embodiment 1D
FIG. 1D is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1D. The lateral short-channel DMOS 10D according to the embodiment 1D has a structure similar to that of the lateral short-channel DMOS 10B according to the embodiment 1B. However, as shown in FIG. 1D, the N + -type drain region is formed from the P-type diffusion layer 138. The difference is that the polysilicon gate electrode 122 faces the N − type well 112 through the field oxide film 136 in the region extending to 118.

このため、実施形態１Ｄに係る横型短チャネルＤＭＯＳ１０Ｄによれば、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においては、厚いフィールド酸化膜１３６を介してポリシリコンゲート電極１２２をＮ−型ウェル１１２と対峙させるように構成することができるからである。 For this reason, according to the lateral short-channel DMOS 10D according to Embodiment 1D, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 10B according to Embodiment 1B. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 138 is formed is relaxed, so that the thick field oxide film 136 is formed in the region extending from the P-type diffusion layer 138 to the N + -type drain region 118. This is because the polysilicon gate electrode 122 can be configured to face the N − type well 112 via the n - type electrode.

（実施形態１Ｅ）
図１Ｅは、実施形態１Ｅに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｅに係る横型短チャネルＤＭＯＳ１０Ｅは、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃとよく似た構造を有しているが、図１Ｅに示すように、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においてポリシリコンゲート電極１２２がフィールド酸化膜１３６を介してＮ−型ウェル１１２と対峙している点で異なっている。 (Embodiment 1E)
FIG. 1E is a cross-sectional view of the lateral short-channel DMOS according to embodiment 1E. The lateral short-channel DMOS 10E according to the embodiment 1E has a structure similar to that of the lateral short-channel DMOS 10C according to the embodiment 1C. However, as shown in FIG. 1E, the N + -type drain region is formed from the P-type diffusion layer 138. The difference is that the polysilicon gate electrode 122 faces the N − type well 112 through the field oxide film 136 in the region extending to 118.

このため、実施形態１Ｅに係る横型短チャネルＤＭＯＳ１０Ｅによれば、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においては、厚いフィールド酸化膜１３６を介してポリシリコンゲート電極１２２をＮ−型ウェル１１２と対峙させるように構成することができるからである。 Therefore, according to the lateral short-channel DMOS 10E according to the embodiment 1E, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 10C according to the embodiment 1C. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 138 is formed is relaxed, so that the thick field oxide film 136 is formed in the region extending from the P-type diffusion layer 138 to the N + -type drain region 118. This is because the polysilicon gate electrode 122 can be configured to face the N − type well 112 via the n - type electrode.

（実施形態２Ａ）
図２Ａは、実施形態２Ａに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａは、本発明の第２の態様に係る横型短チャネルＤＭＯＳであって、図２Ａに示すように、基板表面にＮ−型エピタキシャル層（エピタキシャル層）２１０が形成されたＰ−型の半導体基板（半導体基体）２０８の表面の、Ｎ−型エピタキシャル層２１０の表面近傍にはＮ−型ウェル（第１導電型の半導体領域）２１２が形成されている。そして、Ｎ−型ウェル２１２の表面近傍にはチャネル形成領域Ｃを含むＰ型ウェル（第２導電型のウェル）２１４が形成され、このＰ型ウェル２１４の表面近傍にはＮ＋型ソース領域（第１導電型のソース領域）２１６が形成されている。一方、Ｎ−型ウェル２１２の表面近傍には、Ｐ型ウェル２１４と接しないようにオン抵抗低減用Ｎ型ウェル（第１導電型のオン抵抗低減用ウェル）２３４が形成され、このオン抵抗低減用Ｎ型ウェル２３４の表面近傍にはＮ＋型ドレイン領域（第１導電型のドレイン領域）２１８が形成されている。 (Embodiment 2A)
FIG. 2A is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2A. A lateral short-channel DMOS 20A according to Embodiment 2A is a lateral short-channel DMOS according to the second aspect of the present invention, and an N − -type epitaxial layer (epitaxial layer) 210 is formed on the substrate surface as shown in FIG. 2A. An N − type well (first conductivity type semiconductor region) 212 is formed in the vicinity of the surface of the N − type epitaxial layer 210 on the surface of the P − type semiconductor substrate (semiconductor substrate) 208. A P-type well (second conductivity type well) 214 including a channel formation region C is formed in the vicinity of the surface of the N − -type well 212, and an N + -type source region (in the vicinity of the surface of the P-type well 214). A source region 216 of the first conductivity type is formed. On the other hand, an N - type well for reducing on-resistance 234 (first conductivity type on-resistance reducing well) 234 is formed in the vicinity of the surface of the N − -type well 212 so as not to contact the P-type well 214. Near the surface of the N-type well 234, an N + -type drain region (first conductivity type drain region) 218 is formed.

そして、Ｎ＋型ソース領域２１６からＮ＋型ドレイン領域２１８に至る領域のうち少なくともチャネル形成領域Ｃの上部には、ゲート絶縁膜２２０を介してポリシリコンゲート電極２２２が形成されている。そして、ポリシリコンゲート電極２２２はゲート抵抗低減用金属層２３０に接続されている。また、Ｎ＋型ドレイン領域２１８の右側方には、素子分離領域２４０が設けられている。 A polysilicon gate electrode 222 is formed via a gate insulating film 220 at least above the channel formation region C in the region from the N + type source region 216 to the N + type drain region 218. The polysilicon gate electrode 222 is connected to the gate resistance reducing metal layer 230. An element isolation region 240 is provided on the right side of the N + -type drain region 218.

このため、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａによれば、Ｎ−型ウェル２１２の表面近傍に、オン抵抗低減用Ｎ型ウェル２３４がＰ型ウェル２１４と接しないように形成され、このオン抵抗低減用Ｎ型ウェル２３４の表面近傍にＮ＋型ドレイン領域２１８が形成されている。その結果、オン時におけるＮ＋型ドレイン領域２１８からＮ＋型ソース領域２１６への電流経路の大部分は抵抗の低いオン抵抗低減用Ｎ型ウェル２３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。 Therefore, according to the lateral short-channel DMOS 20A according to the embodiment 2A, the N-type well 234 for reducing on-resistance is formed in the vicinity of the surface of the N - type well 212 so as not to contact the P-type well 214. An N + type drain region 218 is formed in the vicinity of the surface of the reducing N type well 234. As a result, most of the current path from the N + -type drain region 218 to the N + -type source region 216 at the time of turning on becomes the low-resistance on-resistance reducing N-type well 234, and the gate length is reduced in order to reduce the gate resistance. Even if it becomes longer, the on-resistance can be sufficiently reduced as a whole. Therefore, the lateral short-channel DMOS 20A according to the embodiment 2A is a lateral short-channel DMOS having low gate resistance and low on-resistance and excellent in high-speed switching characteristics and current drive characteristics.

また、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａによれば、Ｎ−型ウェル２１２よりも高濃度のＮ型不純物を含むオン抵抗低減用Ｎ型ウェル２３４を別途設けることとしたので、Ｎ−型ウェル２１２の不純物濃度を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。 Further, according to the lateral short-channel DMOS 20A according to the embodiment 2A, since the N-type well 234 for reducing on-resistance containing an N-type impurity having a higher concentration than the N − -type well 212 is provided separately, the N − -type well Even if the impurity concentration of 212 is not increased, the on-resistance can be reduced, and the breakdown voltage performance of the lateral short-channel DMOS is not lowered.

さらにまた、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａによれば、Ｎ−型エピタキシャル層２１０の内部にＮ−型ウェル２１２を形成したことにより、横型短チャネルＤＭＯＳと他の素子（例えば論理素子）を集積した半導体装置などにおいても、横型短チャネルＤＭＯＳの耐圧をＮ−型ウェル２１２の不純物濃度で制御できるようになる。その結果、Ｎ−型エピタキシャル層２１０の不純物濃度を他の素子（例えば論理素子）に適した濃度（例えば、Ｎ−型ウェル２１２より低濃度）にすることができ特性の優れた半導体装置とすることができる。 Furthermore, according to the lateral short-channel DMOS 20A according to the embodiment 2A, the N − -type well 212 is formed inside the N − -type epitaxial layer 210, so that the lateral short-channel DMOS and other elements (for example, logic elements) are Even in an integrated semiconductor device or the like, the breakdown voltage of the lateral short-channel DMOS can be controlled by the impurity concentration of the N − type well 212. As a result, the impurity concentration of the N − type epitaxial layer 210 can be adjusted to a concentration suitable for other elements (for example, logic elements) (for example, lower than that of the N − type well 212), and a semiconductor device having excellent characteristics can be obtained. be able to.

実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａにおいては、Ｎ−型ウェル２１２の深さは例えば５μｍであり、Ｐ型ウェル２１４の深さは例えば１．５μｍであり、Ｎ＋型ソース領域２１６の深さは例えば０．３μｍであり、Ｎ＋型ドレイン領域２１８の深さも例えば０．３μｍであり、オン抵抗低減用Ｎ型ウェル２３４の深さは例えば２μｍである。 In the lateral short-channel DMOS 20A according to the embodiment 2A, the depth of the N − type well 212 is, for example, 5 μm, the depth of the P type well 214 is, for example, 1.5 μm, and the depth of the N + type source region 216. Is 0.3 μm, the depth of the N + -type drain region 218 is also 0.3 μm, for example, and the depth of the N-type well 234 for reducing on-resistance is 2 μm, for example.

実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａにおいては、オン抵抗低減用Ｎ型ウェル２３４の不純物濃度は、例えば１×１０＋19個／ｃｍ3であり、Ｎ−型エピタキシャル層２１０の不純物濃度は、例えば５×１０＋15個／ｃｍ3であり、Ｎ−型ウェル２１２の不純物濃度は、例えば１×１０＋16個／ｃｍ3である。 In lateral short-channel DMOS20A according to the embodiment 2A, the impurity concentration of the ON resistance lowering N-type well 234 is, for example, 1 × 10 +19 pieces / cm 3, N - impurity concentration type epitaxial layer 210 is, for example 5 × 10 + 15 / cm 3 , and the impurity concentration of the N − -type well 212 is, for example, 1 × 10 + 16 / cm 3 .

（実施形態２Ｂ）
図２Ｂは、実施形態２Ｂに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂは、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａとよく似た構造を有しているが、図２Ｂに示すように、Ｎ−型ウェル２１２の表面近傍には、Ｐ型ウェル２１４とＮ＋型ドレイン領域２１８との間の領域に、Ｐ型ウェル２１４と接しないようにＰ型拡散層（第２導電型の拡散層）２３８が形成されている点で異なっている。 (Embodiment 2B)
FIG. 2B is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2B. The lateral short-channel DMOS 20B according to the embodiment 2B has a structure similar to that of the lateral short-channel DMOS 20A according to the embodiment 2A. However, as shown in FIG. 2B, in the vicinity of the surface of the N − -type well 212, The difference is that a P-type diffusion layer (second conductivity type diffusion layer) 238 is formed in a region between the P-type well 214 and the N + -type drain region 218 so as not to contact the P-type well 214. Yes.

このため、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂによれば、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａの有する効果に加えて、以下の効果が得られる。すなわち、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。   Therefore, according to the lateral short-channel DMOS 20B according to the embodiment 2B, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 20A according to the embodiment 2A. That is, the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 238 is formed is relaxed, and the breakdown voltage can be further stabilized.

なお、オン時におけるＮ＋型ドレイン領域２１８からＮ＋型ソース領域２１６への電流は、このＰ型拡散層２３８を避けてこのＰ型拡散層２３８より深い部分（Ｎ−型ウェル２１２）を流れるため、Ｐ型拡散層２３８を設けることによってオン抵抗を増加させることもない。 Note that the current from the N + -type drain region 218 to the N + -type source region 216 flows through a portion (N − -type well 212) deeper than the P-type diffusion layer 238 while avoiding the P-type diffusion layer 238 when turned on. Therefore, the on-resistance is not increased by providing the P-type diffusion layer 238.

実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂにおいては、Ｐ型拡散層２３８の不純物濃度は、例えば３×１０＋17個／ｃｍ3である。 In the lateral short-channel DMOS 20B according to Embodiment 2B, the impurity concentration of the P-type diffusion layer 238 is, for example, 3 × 10 +17 pieces / cm 3 .

（実施形態２Ｃ）
図２Ｃは、実施形態２Ｃに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃは、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂとよく似た構造を有しているが、Ｐ型拡散層２３８は、オン抵抗低減用Ｎ型ウェル２３４に接しないように形成されている点で異なっている。 (Embodiment 2C)
FIG. 2C is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2C. The lateral short-channel DMOS 20C according to the embodiment 2C has a structure similar to that of the lateral short-channel DMOS 20B according to the embodiment 2B, but the P-type diffusion layer 238 does not contact the N-type well 234 for reducing on-resistance. Are different in that they are formed.

このため、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃによれば、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、バイアスされていないＰ型拡散層２３８がオン抵抗低減用Ｎ型ウェル２３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。   Therefore, according to the lateral short-channel DMOS 20C according to the embodiment 2C, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 20B according to the embodiment 2B. That is, since the P-type diffusion layer 238 that is not biased is configured not to contact the N-type well 234 for reducing on-resistance, a decrease in breakdown voltage and an increase in leakage current can be suppressed as much as possible.

（実施形態２Ｄ）
図２Ｄは、実施形態２Ｄに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｄに係る横型短チャネルＤＭＯＳ２０Ｄは、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂとよく似た構造を有しているが、図２Ｄに示すように、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においてポリシリコンゲート電極２２２はフィールド酸化膜２３６を介してＮ−型のウェル２１２と対峙している点で異なっている。 (Embodiment 2D)
FIG. 2D is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2D. The lateral short-channel DMOS 20D according to the embodiment 2D has a structure that is very similar to that of the lateral short-channel DMOS 20B according to the embodiment 2B. However, as shown in FIG. 2D, the N + -type drain region is formed from the P-type diffusion layer 238. The polysilicon gate electrode 222 is different from the N − type well 212 through the field oxide film 236 in the region up to 218.

このため、実施形態２Ｄに係る横型短チャネルＤＭＯＳ２０Ｄによれば、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においては、厚いフィールド酸化膜２３６を介してポリシリコンゲート電極２２２をＮ−型のウェル２１２と対峙させるように構成することができるからである。 Therefore, according to the lateral short-channel DMOS 20D according to the embodiment 2D, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 20B according to the embodiment 2B. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 238 is formed is relaxed, so that the thick field oxide film 236 is formed in the region from the P-type diffusion layer 238 to the N + -type drain region 218. This is because the polysilicon gate electrode 222 can be configured to face the N − type well 212 via the n - type electrode.

（実施形態２Ｅ）
図２Ｅは、実施形態２Ｅに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅは、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃとよく似た構造を有しているが、図２Ｅに示すように、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においてポリシリコンゲート電極２２２はフィールド酸化膜２３６を介してＮ−型のウェル２１２と対峙している点で異なっている。 (Embodiment 2E)
FIG. 2E is a cross-sectional view of the lateral short-channel DMOS according to embodiment 2E. The lateral short-channel DMOS 20E according to the embodiment 2E has a structure similar to that of the lateral short-channel DMOS 20C according to the embodiment 2C. However, as illustrated in FIG. 2E, the N + -type drain region is formed from the P-type diffusion layer 238. In the region up to 218, the polysilicon gate electrode 222 is different from the N - type well 212 through the field oxide film 236.

このため、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅによれば、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においては、厚いフィールド酸化膜２３６を介してポリシリコンゲート電極２２２をＮ−型のウェル２１２と対峙させるように構成することができるからである。 Therefore, according to the lateral short-channel DMOS 20E according to the embodiment 2E, the following effects are obtained in addition to the effects of the lateral short-channel DMOS 20C according to the embodiment 2C. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 238 is formed is relaxed, so that the thick field oxide film 236 is formed in the region from the P-type diffusion layer 238 to the N + -type drain region 218. This is because the polysilicon gate electrode 222 can be configured to face the N − type well 212 via the n - type electrode.

（実施形態２Ｆ）
図２Ｆは、実施形態２Ｆに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｆに係る横型短チャネルＤＭＯＳ２０Ｆは、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅとよく似た構造を有しているが、図２Ｆに示すように、Ｐ−型の半導体基板２０８の表面に形成されているのがＮ−型エピタキシャル層２１０ではなくＰ−型エピタキシャル層２１１である点で異なっている。 (Embodiment 2F)
FIG. 2F is a cross-sectional view of the lateral short-channel DMOS according to embodiment 2F. The lateral short-channel DMOS 20F according to the embodiment 2F has a structure similar to that of the lateral short-channel DMOS 20E according to the embodiment 2E, but is formed on the surface of the P − -type semiconductor substrate 208 as shown in FIG. 2F. What is different is that the P − type epitaxial layer 211 is not the N − type epitaxial layer 210.

このように、実施形態２Ｆに係る横型短チャネルＤＭＯＳ２０Ｆにおいては、Ｐ−型半導体基板２０８の表面に形成されているのがＰ−型エピタキシャル層２１１であるが、このＰ−型エピタキシャル層２１１の表面近傍には、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅの場合と同様に、Ｎ−型ウェル２１２が形成され、このＮ−型ウェル２１２の表面近傍にはチャネル形成領域Ｃを含むＰ型ウェル２１４が形成され、このＰ型ウェル２１４の表面近傍にはＮ＋型ソース領域２１６が形成されている。一方、Ｎ−型ウェル２１２の表面近傍には、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅの場合と同様に、Ｐ型ウェル２１４と接しないようにオン抵抗低減用Ｎ型ウェル２３４が形成され、このオン抵抗低減用Ｎ型ウェル２３４の表面近傍にはＮ＋型ドレイン領域２１８が形成されている。 As described above, in the lateral short-channel DMOS 20F according to the embodiment 2F, the P − type epitaxial layer 211 is formed on the surface of the P − type semiconductor substrate 208, but the surface of the P − type epitaxial layer 211 is formed. As in the case of the lateral short-channel DMOS 20E according to Embodiment 2E, an N − type well 212 is formed in the vicinity, and a P type well 214 including a channel formation region C is formed in the vicinity of the surface of the N − type well 212. An N + type source region 216 is formed near the surface of the P type well 214. On the other hand, an N-type well 234 for reducing on-resistance is formed near the surface of the N − -type well 212 so as not to contact the P-type well 214 as in the case of the lateral short-channel DMOS 20E according to the embodiment 2E. An N + type drain region 218 is formed in the vicinity of the surface of the on-resistance reducing N-type well 234.

このため、実施形態２Ｆに係る横型短チャネルＤＭＯＳ２０Ｆは、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅの有する効果と同様の効果を有している。   For this reason, the lateral short-channel DMOS 20F according to the embodiment 2F has the same effect as that of the lateral short-channel DMOS 20E according to the embodiment 2E.

以上のように、実施形態１Ａ〜実施形態２Ｆを例にして本発明の横型短チャネルＤＭＯＳを説明したが、図３を用いて、本発明の横型短チャネルＤＭＯＳの平面レイアウトについても説明する。
図３は、実施形態１Ｄに係る横型短チャネルＤＭＯＳ１０Ｄの平面図である。図３（ａ）はＰ−型の半導体基体の拡散層及びポリシリコンゲート電極における平面図であり、図３（ｂ）はそれにソース電極１２６、ドレイン電極１２８及びゲート抵抗低減用金属層１３０をつけたものである。この横型短チャネルＤＭＯＳ１０Ｄは、図３に示すように、中央に配置されたＮ＋型ソース領域１１６が、外周部に配置されたＮ＋型ドレイン領域１１８で囲まれた構造を有している。そして、Ｎ＋型ソース領域１１６とＮ＋型ドレイン領域１１８との間にポリシリコンゲート電極１２２が配置された構造を有している。また、図３（ａ）及び（ｂ）中、オン抵抗低減用Ｎ型ウェル１３４及びＰ型拡散層１３８は省略してある。 As described above, the lateral short-channel DMOS of the present invention has been described by using the embodiments 1A to 2F as an example. The planar layout of the lateral short-channel DMOS of the present invention will also be described with reference to FIG.
FIG. 3 is a plan view of a lateral short-channel DMOS 10D according to embodiment 1D. 3A is a plan view of a diffusion layer and a polysilicon gate electrode of a P − type semiconductor substrate, and FIG. 3B is a diagram in which a source electrode 126, a drain electrode 128, and a gate resistance reducing metal layer 130 are attached. It is a thing. As shown in FIG. 3, the lateral short-channel DMOS 10D has a structure in which an N + -type source region 116 disposed at the center is surrounded by an N + -type drain region 118 disposed at the outer periphery. The polysilicon gate electrode 122 is disposed between the N + type source region 116 and the N + type drain region 118. In FIGS. 3A and 3B, the ON-resistance reducing N-type well 134 and the P-type diffusion layer 138 are omitted.

図４は、実施形態１Ｄに係る横型短チャネルＤＭＯＳ１０Ｄの断面図である。図１Ｄにおけるより広い範囲を示してある。この横型短チャネルＤＭＯＳ１０Ｄは、図４に示すように、外周をＮ＋型ドレイン領域１１８で囲み、その内側にポリシリコンゲート電極１２２が配置され、さらにその内側にＮ＋型ソース領域１１６が配置された構造を有している。このため、この横型短チャネルＤＭＯＳ１０Ｄは、図３及び図４に示すように、ゲート幅が大きく電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。 FIG. 4 is a cross-sectional view of a lateral short-channel DMOS 10D according to embodiment 1D. A wider range in FIG. 1D is shown. As shown in FIG. 4, the lateral short-channel DMOS 10D has an outer periphery surrounded by an N + -type drain region 118, a polysilicon gate electrode 122 disposed inside, and an N + -type source region 116 disposed further inside. Have a structure. Therefore, as shown in FIGS. 3 and 4, the lateral short channel DMOS 10D is a lateral short channel DMOS having a large gate width and excellent current drive characteristics.

次に、本発明の横型短チャネルＤＭＯＳを他の素子と集積した例について図５を用いて説明する。図５は、横型短チャネルＤＭＯＳ２０Ｄと他の素子とを集積した半導体装置の断面図である。この半導体装置２８は、図５に示すように、Ｎチャネル横型短チャネルＤＭＯＳ２０Ｄ、Ｐチャネル横型ＭＯＳ２１、ＮチャネルＭＯＳトランジスタ２３、ＰチャネルＭＯＳトランジスタ２２、ＮＰＮバイポーラトランジスタ２５及びＰＮＰバイポーラトランジスタ２４を有している。そして、これらの素子はそれぞれ、Ｐ−型の半導体基体の表面に形成されたＮ−型エピタキシャル層２１０中に形成されている。 Next, an example in which the lateral short-channel DMOS of the present invention is integrated with other elements will be described with reference to FIG. FIG. 5 is a cross-sectional view of a semiconductor device in which a lateral short-channel DMOS 20D and other elements are integrated. As shown in FIG. 5, the semiconductor device 28 includes an N-channel lateral short-channel DMOS 20D, a P-channel lateral MOS 21, an N-channel MOS transistor 23, a P-channel MOS transistor 22, an NPN bipolar transistor 25, and a PNP bipolar transistor 24. Yes. Each of these elements is formed in an N − type epitaxial layer 210 formed on the surface of a P − type semiconductor substrate.

そして、横型短チャネルＤＭＯＳ２０Ｄにおいては、Ｎ−型ウェル２１２がＮ−型エピタキシャル層２１０中に形成され、このＮ−型ウェル２１２中に、Ｐ型ウェル２１４及びＮ＋型ソース領域２１６が形成されている。このため、この半導体装置２８によれば、横型短チャネルＤＭＯＳ２０Ｄの耐圧をＮ−型ウェル２１２の不純物濃度で制御できるようになる。その結果、Ｎ−型エピタキシャル層２１０の不純物濃度を他の素子（例えば、ＮチャネルＭＯＳトランジスタ２３及びＰチャネルＭＯＳトランジスタ２２）に適した濃度（例えば、Ｎ−型ウェル２１２より低濃度）にすることができ特性の優れた半導体装置とすることができる。 In the lateral short channel DMOS 20D, an N − type well 212 is formed in the N − type epitaxial layer 210, and a P type well 214 and an N + type source region 216 are formed in the N − type well 212. Yes. Therefore, according to the semiconductor device 28, the breakdown voltage of the lateral short-channel DMOS 20D can be controlled by the impurity concentration of the N − type well 212. As a result, the impurity concentration of the N − type epitaxial layer 210 is set to a concentration suitable for other elements (for example, the N channel MOS transistor 23 and the P channel MOS transistor 22) (for example, lower concentration than the N − type well 212). Thus, a semiconductor device having excellent characteristics can be obtained.

（実施形態３）
図６（ａ）〜図７（ｇ）は、実施形態３に係る「横型短チャネルＤＭＯＳの製造方法」における製造工程を示す図である。実施形態３に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態１Ｄに係る「横型短チャネルＤＭＯＳ１０Ｄ」を製造するための方法である。図６（ａ）〜図７（ｇ）を参照しながら、実施形態３に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。 (Embodiment 3)
FIG. 6A to FIG. 7G are diagrams illustrating manufacturing steps in the “method for manufacturing a lateral short-channel DMOS” according to the third embodiment. The “method for manufacturing a lateral short-channel DMOS” according to the third embodiment is a method for manufacturing the “lateral short-channel DMOS 10D” according to the embodiment 1D. A “method of manufacturing a lateral short-channel DMOS” according to the third embodiment will be described with reference to FIGS.

実施形態３に係る「横型短チャネルＤＭＯＳの製造方法」は、図６（ａ）〜図７（ｇ）に示すように、以下の（ａ）第一の工程〜（ｇ）第七の工程を含んでいる。
（ａ）第一の工程
Ｐ−型のシリコン基板からなる半導体基体１１０を準備する。
（ｂ）第二の工程
次に、この半導体基体１１０の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスク１５０を形成し、この第１のイオン打ち込み用マスク１５０をマスクとして半導体基体１１０にＮ型の不純物として例えばリンイオンを打ち込んで、Ｎ−型のウェル１１２を形成する。このときの不純物濃度は例えば１×１０＋16個／ｃｍ3とする。
（ｃ）第三の工程
次に、第１のイオン打ち込み用マスク１５０を除去後、半導体基体１１０の一方の表面に所定の開口部を有する第２のイオン打ち込み用マスク１５２を形成し、この第２のイオン打ち込み用マスク１５２をマスクとしてＮ型の不純物として例えばリンイオンを第二の工程よりも高濃度で打ち込んで、Ｎ−型ウェル１１２の表面近傍にオン抵抗低減用Ｎ型ウェル１３４を形成する。このときの不純物濃度は例えば１×１０＋19個／ｃｍ3とする。 As shown in FIGS. 6A to 7G, the “method for manufacturing a lateral short-channel DMOS” according to the third embodiment includes the following (a) first step to (g) seventh step. Contains.
(A) First Step A semiconductor substrate 110 made of a P − type silicon substrate is prepared.
(B) Second Step Next, a first ion implantation mask 150 having a predetermined opening is formed on one surface of the semiconductor substrate 110, and the semiconductor is formed using the first ion implantation mask 150 as a mask. An N − type well 112 is formed by implanting, for example, phosphorus ions as an N type impurity into the substrate 110. The impurity concentration at this time is, for example, 1 × 10 + 16 / cm 3 .
(C) Third Step Next, after removing the first ion implantation mask 150, a second ion implantation mask 152 having a predetermined opening is formed on one surface of the semiconductor substrate 110. Using the second ion implantation mask 152 as a mask, phosphorous ions, for example, are implanted at a higher concentration than in the second step as an N-type impurity, thereby forming an N-type well 134 for reducing on-resistance near the surface of the N − -type well 112. . The impurity concentration at this time is, for example, 1 × 10 + 19 / cm 3 .

（ｄ）第四の工程
次に、第２のイオン打ち込み用マスク１５２を除去後、半導体基体１１０の一方の表面に所定の開口部を有する第３のイオン打ち込み用マスク１５４を形成し、この第３のイオン打ち込み用マスク１５４をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル１３４と接しないようにＰ型ウェル１１４を形成するとともに、オン抵抗低減用Ｎ型ウェル１３４における、Ｐ型ウェル１１４と対峙する領域にＰ型拡散層１３８を形成する。このときの不純物濃度は例えば３×１０＋17個／ｃｍ3とする。なお、Ｐ型ウェル１１４とＰ型拡散層１３８は別工程で形成することもできる。
（ｅ）第五の工程
次に、第３のイオン打ち込み用マスク１５４を除去後、半導体基体１１０の一方の表面に所定の開口部を有するフィールド酸化膜１３６を形成し、このフィールド酸化膜１３６の開口部に熱酸化によりゲート絶縁膜１２０を形成する。
（ｆ）第六の工程
次に、このゲート絶縁膜１２０及びフィールド酸化膜１３６の上面の所定領域にポリシリコンゲート電極１２２を形成する。
（ｇ）第七の工程
次に、レジスト１５６を形成後、このレジスト１５６とポリシリコンゲート電極１２２とフィールド酸化膜１３６とをマスクとしてＮ型の不純物として例えば砒素イオンを打ち込んで、Ｎ＋型ソース領域１１６及びＮ＋型ドレイン領域１１８を形成する。 (D) Fourth Step Next, after removing the second ion implantation mask 152, a third ion implantation mask 154 having a predetermined opening on one surface of the semiconductor substrate 110 is formed. The ion implantation mask 154 of FIG. 3 is used as a mask to implant, for example, boron ions as P-type impurities to form the P-type well 114 so as not to contact the on-resistance reducing N-type well 134, and to reduce the on-resistance N-type. A P-type diffusion layer 138 is formed in a region of the well 134 facing the P-type well 114. The impurity concentration at this time is, for example, 3 × 10 + 17 / cm 3 . The P-type well 114 and the P-type diffusion layer 138 can also be formed in separate steps.
(E) Fifth Step Next, after removing the third ion implantation mask 154, a field oxide film 136 having a predetermined opening is formed on one surface of the semiconductor substrate 110, and the field oxide film 136 is formed. A gate insulating film 120 is formed in the opening by thermal oxidation.
(F) Sixth Step Next, a polysilicon gate electrode 122 is formed in a predetermined region on the upper surfaces of the gate insulating film 120 and the field oxide film 136.
(G) Seventh Step Next, after forming a resist 156, for example, arsenic ions are implanted as an N-type impurity using the resist 156, the polysilicon gate electrode 122, and the field oxide film 136 as a mask, and an N + -type source Region 116 and N + -type drain region 118 are formed.

この後、打ち込んだ不純物の活性化を行った後、層間絶縁膜１２４（図１Ｄ参照）を形成する。その後、層間絶縁膜１２４に所定のコンタクトホールを開けた後、金属層を形成する。その後、金属層のパターンニングを行って、ソース電極１２６、ドレイン電極１２８及びゲート抵抗低減用金属層１３０とする。その後、半導体基体１１０をグランド１３２に接続して横型短チャネルＤＭＯＳ１０Ｄとする。   Thereafter, after the implanted impurities are activated, an interlayer insulating film 124 (see FIG. 1D) is formed. Thereafter, a predetermined contact hole is opened in the interlayer insulating film 124, and then a metal layer is formed. Thereafter, the metal layer is patterned to form the source electrode 126, the drain electrode 128, and the gate resistance reducing metal layer 130. Thereafter, the semiconductor substrate 110 is connected to the ground 132 to form a lateral short-channel DMOS 10D.

以上のように、実施形態３に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、実施形態１Ｄに係る、優れた「横型短チャネルＤＭＯＳ１０Ｄ」を製造することができる。
なお、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂを製造する際には、上記製造方法の（ｅ）第五の工程において、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８（Ｎ＋型ドレイン領域１１８になる領域）に至る領域においてフィールド酸化膜１３６を開口するようにすればよい。 As described above, according to the “method of manufacturing a lateral short-channel DMOS” according to the third embodiment, the excellent “lateral short-channel DMOS 10D” according to the first embodiment can be manufactured by a relatively easy method. .
When the lateral short-channel DMOS 10B according to the embodiment 1B is manufactured, the N + type drain region 118 (N + type drain region 118) is formed from the P type diffusion layer 138 in the fifth step (e) of the manufacturing method. The field oxide film 136 may be opened in a region up to (region to become).

また、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａを製造する際には、さらに上記製造方法の（ｄ）第四の工程において、第３のイオン打ち込み用マスク１５４としてＰ型拡散層１３８に対応する部分が開口していないマスクを用いるようにすればよい。   Further, when the lateral short-channel DMOS 10A according to the embodiment 1A is manufactured, the portion corresponding to the P-type diffusion layer 138 as the third ion implantation mask 154 in the (d) fourth step of the manufacturing method. A mask having no opening may be used.

また、実施形態１Ｅに係る横型短チャネルＤＭＯＳ１０Ｅを製造する際には、上記製造方法の（ｃ）第三の工程〜（ｄ）第四の工程において、オン抵抗低減用Ｎ型ウェル１３４に接しないようにＰ型拡散層１３８を形成すればよい。   Further, when the lateral short-channel DMOS 10E according to the embodiment 1E is manufactured, the on-resistance reduction N-type well 134 is not contacted in the (c) third step to (d) fourth step of the manufacturing method. Thus, the P-type diffusion layer 138 may be formed.

また、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃを製造する際には、上記製造方法の（ｃ）第三の工程〜（ｄ）第四の工程において、オン抵抗低減用Ｎ型ウェル１３４に接しないようにＰ型拡散層１３８を形成するとともに、（ｅ）第五の工程において、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においてフィールド酸化膜１３６を開口するようにすればよい。 Further, when the lateral short-channel DMOS 10C according to the embodiment 1C is manufactured, the on-resistance reduction N-type well 134 is not contacted in (c) the third step to (d) the fourth step of the manufacturing method. In this way, the P-type diffusion layer 138 is formed, and (e) in the fifth step, the field oxide film 136 may be opened in a region from the P-type diffusion layer 138 to the N + -type drain region 118.

（実施形態４）
図８（ａ）〜図９（ｇ）は、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」における製造工程を示す図である。実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態２Ｄに係る「横型短チャネルＤＭＯＳ２０Ｄ」を製造するための方法である。図８（ａ）〜図９（ｇ）を参照しながら、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。 (Embodiment 4)
FIGS. 8A to 9G are diagrams showing manufacturing steps in the “method for manufacturing a lateral short-channel DMOS” according to the fourth embodiment. The “method for manufacturing a lateral short-channel DMOS” according to the fourth embodiment is a method for manufacturing the “lateral short-channel DMOS 20D” according to the second embodiment. With reference to FIGS. 8A to 9G, the “method for manufacturing a lateral short-channel DMOS” according to the fourth embodiment will be described.

実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」は、図８（ａ）〜図９（ｇ）に示すように、以下の（ａ）第一の工程〜（ｇ）第七の工程を含んでいる。
（ａ）第一の工程
Ｐ−型のシリコン基板からなる半導体基板２０８の表面にＮ−型のエピタキシャル層２１０が形成された半導体基体を準備する。Ｎ−型のエピタキシャル層２１０としては不純物濃度が例えば５×１０＋15個／ｃｍ3のものを用いる。
（ｂ）第二の工程
次に、このＮ−型のエピタキシャル層２１０の表面に所定の開口部を有する第１のイオン打ち込み用マスク２５０を形成し、この第１のイオン打ち込み用マスク２５０をマスクとしてＮ−型のエピタキシャル層２１０にＮ型の不純物として例えばリンイオンを打ち込んで、Ｎ−型のウェル２１２を形成する。このときの不純物濃度は例えば１×１０＋16個／ｃｍ3とする。
（ｃ）第三の工程
次に、第１のイオン打ち込み用マスク２５０を除去後、Ｎ−型のエピタキシャル層２１０の表面に所定の開口部を有する第２のイオン打ち込み用マスク２５２を形成し、この第２のイオン打ち込み用マスク２５２をマスクとしてＮ型の不純物として例えばリンイオンを第二の工程よりも高濃度で打ち込んで、Ｎ−型ウェル２１２の表面近傍にオン抵抗低減用Ｎ型ウェル２３４を形成する。このときの不純物濃度は例えば１×１０＋19個／ｃｍ3とする。 As shown in FIGS. 8A to 9G, the “method of manufacturing a lateral short-channel DMOS” according to the fourth embodiment includes the following (a) first step to (g) seventh step. Contains.
(A) First Step A semiconductor substrate is prepared in which an N − type epitaxial layer 210 is formed on the surface of a semiconductor substrate 208 made of a P − type silicon substrate. As the N − -type epitaxial layer 210, an impurity concentration of, for example, 5 × 10 +15 pieces / cm 3 is used.
(B) Second Step Next, a first ion implantation mask 250 having a predetermined opening is formed on the surface of the N − -type epitaxial layer 210, and the first ion implantation mask 250 is used as a mask. As an N type impurity, for example, phosphorus ions are implanted into the N − type epitaxial layer 210 to form an N − type well 212. The impurity concentration at this time is, for example, 1 × 10 + 16 / cm 3 .
(C) Third Step Next, after removing the first ion implantation mask 250, a second ion implantation mask 252 having a predetermined opening on the surface of the N − -type epitaxial layer 210 is formed, Using this second ion implantation mask 252 as a mask, for example, phosphorus ions are implanted at a higher concentration than in the second step as an N-type impurity, and an on-resistance reducing N-type well 234 is formed in the vicinity of the surface of the N − -type well 212. Form. The impurity concentration at this time is, for example, 1 × 10 + 19 / cm 3 .

（ｄ）第四の工程
次に、第２のイオン打ち込み用マスク２５２を除去後、Ｎ−型のエピタキシャル層２１０の表面に所定の開口部を有する第３のイオン打ち込み用マスク２５４を形成し、この第３のイオン打ち込み用マスク２５４をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル２３４と接しないようにＰ型ウェル２１４を形成するとともに、オン抵抗低減用Ｎ型ウェル２３４における、Ｐ型ウェル２１４と対峙する領域にＰ型拡散層２３８を形成する。このときの不純物濃度は例えば３×１０＋17個／ｃｍ3とする。なお、Ｐ型ウェル２１４とＰ型拡散層２３８は別工程で形成することもできる。
（ｅ）第五の工程
次に、第３のイオン打ち込み用マスク２５４を除去後、Ｎ−型のエピタキシャル層２１０の表面に所定の開口部を有するフィールド酸化膜２３６を形成し、このフィールド酸化膜２３６の開口部に熱酸化によりゲート絶縁膜２２０を形成する。
（ｆ）第六の工程
次に、このゲート絶縁膜２２０及びフィールド酸化膜２３６の上面の所定領域にポリシリコンゲート電極２２２を形成する。
（ｇ）第七の工程
次に、レジスト２５６を形成後、このレジスト２５６とポリシリコンゲート電極２２２とフィールド酸化膜２３６とをマスクとしてＮ型の不純物として例えば砒素イオンを打ち込んで、Ｎ＋型ソース領域２１６及びＮ＋型ドレイン領域２１８を形成する。 (D) Fourth Step Next, after removing the second ion implantation mask 252, a third ion implantation mask 254 having a predetermined opening on the surface of the N − -type epitaxial layer 210 is formed, Using this third ion implantation mask 254 as a mask, for example, boron ions are implanted as a P-type impurity to form the P-type well 214 so as not to contact the N-type well 234 for reducing the on-resistance, and for reducing the on-resistance. A P-type diffusion layer 238 is formed in a region facing the P-type well 214 in the N-type well 234. The impurity concentration at this time is, for example, 3 × 10 + 17 / cm 3 . The P-type well 214 and the P-type diffusion layer 238 can be formed in separate steps.
(E) Fifth Step Next, after removing the third ion implantation mask 254, a field oxide film 236 having a predetermined opening is formed on the surface of the N − -type epitaxial layer 210, and this field oxide film A gate insulating film 220 is formed in the opening of 236 by thermal oxidation.
(F) Sixth Step Next, a polysilicon gate electrode 222 is formed in a predetermined region on the upper surfaces of the gate insulating film 220 and the field oxide film 236.
(G) Seventh Step Next, after forming the resist 256, arsenic ions, for example, are implanted as an N-type impurity using the resist 256, the polysilicon gate electrode 222, and the field oxide film 236 as a mask to form an N + -type source. Region 216 and N + -type drain region 218 are formed.

この後、打ち込んだ不純物の活性化を行った後、層間絶縁膜２２４（図２Ｄ参照）を形成する。その後、層間絶縁膜２２４に所定のコンタクトホールを開けた後、金属層を形成する。その後、金属層のパターンニングを行って、ソース電極２２６、ドレイン電極２２８及びゲート抵抗低減用金属層２３０とする。その後、半導体基体２０８をグランド２３２に接続して横型短チャネルＤＭＯＳ２０Ｄとする。   Thereafter, after the implanted impurity is activated, an interlayer insulating film 224 (see FIG. 2D) is formed. Thereafter, a predetermined contact hole is opened in the interlayer insulating film 224, and then a metal layer is formed. Thereafter, the metal layer is patterned to form a source electrode 226, a drain electrode 228, and a gate resistance reducing metal layer 230. Thereafter, the semiconductor substrate 208 is connected to the ground 232 to form a lateral short-channel DMOS 20D.

以上のように、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、実施形態２Ｄに係る、優れた「横型短チャネルＤＭＯＳ２０Ｄ」を製造することができる。   As described above, according to the “method for manufacturing a lateral short-channel DMOS” according to the fourth embodiment, the excellent “lateral short-channel DMOS 20D” according to the second embodiment can be manufactured by a relatively easy method. .

なお、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂを製造する際には、上記製造方法の（ｅ）第五の工程において、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８（Ｎ＋型ドレイン領域２１８になる領域）に至る領域においてフィールド酸化膜２３６を開口するようにすればよい。 When manufacturing the lateral short-channel DMOS 20B according to the embodiment 2B, the N + -type drain region 218 (N + -type drain region 218) is formed from the P-type diffusion layer 238 in the fifth step (e) of the manufacturing method. The field oxide film 236 may be opened in a region up to (region to become).

また、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａを製造する際には、さらに上記製造方法の（ｄ）第四の工程において、第３のイオン打ち込み用マスク２５４としてＰ型拡散層２３８に対応する部分が開口していないマスクを用いるようにすればよい。   Further, when the lateral short-channel DMOS 20A according to the embodiment 2A is manufactured, a portion corresponding to the P-type diffusion layer 238 as the third ion implantation mask 254 in the (d) fourth step of the manufacturing method. A mask having no opening may be used.

また、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅを製造する際には、上記製造方法の（ｃ）第三の工程〜（ｄ）第四の工程において、オン抵抗低減用Ｎ型ウェル２３４に接しないようにＰ型拡散層２３８を形成すればよい。   Further, when the lateral short-channel DMOS 20E according to the embodiment 2E is manufactured, the on-resistance reduction N-type well 234 is not contacted in the (c) third step to (d) fourth step of the manufacturing method. Thus, the P-type diffusion layer 238 may be formed.

また、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃを製造する際には、上記製造方法の（ｃ）第三の工程〜（ｄ）第四の工程において、オン抵抗低減用Ｎ型ウェル２３４に接しないようにＰ型拡散層２３８を形成するとともに、（ｅ）第五の工程において、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においてフィールド酸化膜２３６を開口するようにすればよい。 Further, when the lateral short-channel DMOS 20C according to the embodiment 2C is manufactured, the on-resistance reducing N-type well 234 is not contacted in the (c) third step to (d) fourth step of the manufacturing method. In this way, the P-type diffusion layer 238 is formed, and (e) in the fifth step, the field oxide film 236 may be opened in a region from the P-type diffusion layer 238 to the N + -type drain region 218.

また、実施形態２Ｆに係る横型短チャネルＤＭＯＳ２０Ｆを製造する際には、上記製造方法の第一の工程において、Ｐ−型のシリコン基板からなる半導体基体２０８の表面にＰ−型のエピタキシャル層２１１が形成された半導体基体を準備するようにすればよい。Ｐ−型のエピタキシャル層２１１としては不純物濃度が例えば５×１０＋15個／ｃｍ3のものを用いる。 When manufacturing the lateral short-channel DMOS 20F according to the embodiment 2F, in the first step of the manufacturing method, the P − type epitaxial layer 211 is formed on the surface of the semiconductor substrate 208 made of the P − type silicon substrate. What is necessary is just to prepare the formed semiconductor substrate. As the P − type epitaxial layer 211, an impurity concentration of, for example, 5 × 10 +15 pieces / cm 3 is used.

（実施形態５）
図１０は、実施形態５に係る横型短チャネルＤＭＯＳの断面図である。この横型短チャネルＤＭＯＳ３０Ｅは、実施形態１Ｅに係る横型短チャネルＤＭＯＳ１０Ｅにおける導電型を（半導体基板を除いて）反対にしたものである。この横型短チャネルＤＭＯＳ３０Ｅにおいても、横型短チャネルＤＭＯＳ１０Ｅで得られる効果が同様に得られる。 (Embodiment 5)
FIG. 10 is a cross-sectional view of a lateral short-channel DMOS according to the fifth embodiment. This lateral short-channel DMOS 30E is obtained by reversing the conductivity type (except for the semiconductor substrate) in the lateral short-channel DMOS 10E according to Embodiment 1E. In the lateral short channel DMOS 30E, the effect obtained by the lateral short channel DMOS 10E is obtained in the same manner.

すなわち、オン時におけるＰ＋型ソース領域３１６からＰ＋型ドレイン領域３１８への電流経路の大部分は抵抗の低いオン抵抗低減用Ｐ型ウェル３３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。 That is, most of the current path from the P + -type source region 316 to the P + -type drain region 318 at the time of ON is the P-type well 334 for reducing ON resistance with low resistance, and the gate length is long in order to reduce the gate resistance. Even so, the on-resistance can be sufficiently reduced as a whole. Therefore, the lateral short-channel DMOS is low in gate resistance and on-resistance, and excellent in high-speed switching characteristics and current drive characteristics.

また、Ｐ−型ウェル３１２よりも高濃度のＰ型不純物を含むオン抵抗低減用Ｐ型ウェル３３４を別途設けることとしたので、Ｐ−型ウェル３１２の不純物濃度自体を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。 Further, since the on-resistance reduction P-type well 334 containing a higher concentration of P-type impurities than the P − -type well 312 is separately provided, the on-state can be obtained without increasing the impurity concentration itself of the P − -type well 312. Resistance can be reduced, and the withstand voltage performance of the lateral short-channel DMOS is not lowered.

また、Ｐ−型ウェル３１２中にＮ型拡散層３３８を形成したため、Ｎ型拡散層３３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時におけるＰ＋型ソース領域３１６からＰ＋型ドレイン領域３１８への電流は、このＮ型拡散層３３８を避けてこのＮ型拡散層３３８より深い部分（Ｐ−型ウェル３１２）を流れるため、Ｎ型拡散層３３８を設けることによってオン抵抗を増加させることもない。 Further, since the N-type diffusion layer 338 is formed in the P − -type well 312, the electric field strength at the time of reverse bias in the vicinity of the region where the N-type diffusion layer 338 is formed is relaxed, and the breakdown voltage can be further stabilized. . It should be noted that the current from the P + type source region 316 to the P + type drain region 318 flows through a portion deeper than the N type diffusion layer 338 (P − type well 312) while avoiding the N type diffusion layer 338. Therefore, the on-resistance is not increased by providing the N-type diffusion layer 338.

また、バイアスされていないＮ型拡散層３３８がオン抵抗低減用Ｐ型ウェル３３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。   Further, since the N-type diffusion layer 338 that is not biased is configured not to contact the P-type well 334 for reducing on-resistance, it is possible to suppress a decrease in breakdown voltage and an increase in leakage current as much as possible.

また、ポリシリコンゲート電極３２２がＮ型拡散層３３８からＰ＋型ドレイン領域３１８に至る領域においてフィールド酸化膜３３６を介してＰ−型ウェル３１２と対峙しているため、ゲート・ソース間及びゲート・ドレイン間の容量を小さくなり、高速スイッチング特性がさらに向上する。 In addition, since the polysilicon gate electrode 322 is opposed to the P − type well 312 via the field oxide film 336 in the region from the N type diffusion layer 338 to the P + type drain region 318, the gate-source and gate The capacitance between the drains is reduced, and the high-speed switching characteristics are further improved.

（実施形態６）
図１１は、実施形態６に係る横型短チャネルＤＭＯＳの断面図である。この横型短チャネルＤＭＯＳ４０Ｅは、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅにおける導電型を（半導体基板を除いて）反対にしたものである。この横型短チャネルＤＭＯＳ４０Ｅにおいても、横型短チャネルＤＭＯＳ２０Ｅで得られる効果が同様に得られる。 (Embodiment 6)
FIG. 11 is a cross-sectional view of a lateral short-channel DMOS according to the sixth embodiment. This lateral short-channel DMOS 40E is obtained by reversing the conductivity type (except for the semiconductor substrate) in the lateral short-channel DMOS 20E according to the embodiment 2E. In the lateral short channel DMOS 40E, the effect obtained by the lateral short channel DMOS 20E can be similarly obtained.

すなわち、オン時におけるＰ＋型ソース領域４１６からＰ＋型ドレイン領域４１８への電流経路の大部分は抵抗の低いオン抵抗低減用Ｐ型ウェル４３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。 That is, most of the current path from the P + -type source region 416 to the P + -type drain region 418 at the time of turning on becomes a low-resistance on-resistance reducing P-type well 434, and the gate length is long in order to reduce the gate resistance. Even so, the on-resistance can be sufficiently reduced as a whole. Therefore, the lateral short-channel DMOS is low in gate resistance and on-resistance, and excellent in high-speed switching characteristics and current drive characteristics.

また、Ｐ−型ウェル４１２よりも高濃度のＰ型不純物を含むオン抵抗低減用Ｐ型ウェル４３４を別途設けることとしたので、Ｐ−型ウェル４１２の不純物濃度自体を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。 In addition, since the P-type well 434 for reducing on-resistance containing a higher concentration of P-type impurities than the P − -type well 412 is separately provided, the P − -type well 412 can be turned on without increasing the impurity concentration itself. Resistance can be reduced, and the withstand voltage performance of the lateral short-channel DMOS is not lowered.

また、Ｐ−型エピタキシャル層４１０の内部にＰ−型ウェル４１２を形成したことにより、横型短チャネルＤＭＯＳと他の素子（例えば論理素子）を集積した半導体装置などにおいても、横型短チャネルＤＭＯＳの耐圧をＰ−型ウェル４１２の不純物濃度で制御できるようになる。その結果、Ｐ−型エピタキシャル層４１０の不純物濃度を他の素子（例えば論理素子）に適した濃度（例えば、Ｐ−型ウェル４１２より低濃度）にすることができ特性の優れた半導体装置とすることができる。 Also, P - P inside -type epitaxial layer 410 - type by which to form the wells 412, horizontal even in such short-channel DMOS with other elements (e.g., logic elements) semiconductor device integrating a lateral short-channel DMOS breakdown voltage Can be controlled by the impurity concentration of the P − -type well 412. As a result, the impurity concentration of the P − -type epitaxial layer 410 can be adjusted to a concentration suitable for other elements (for example, logic elements) (for example, lower concentration than the P − -type well 412), and a semiconductor device having excellent characteristics can be obtained. be able to.

また、Ｐ−型ウェル４１２中にＮ型拡散層４３８を形成したため、Ｎ型拡散層４３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時におけるＰ＋型ソース領域４１６からＰ＋型ドレイン領域４１８への電流は、このＰ型拡散層４３８を避けてこのＰ型拡散層４３８より深い部分（Ｐ−型ウェル４１２）を流れるため、Ｎ型拡散層４３８を設けることによってオン抵抗を増加もさせることもない。 In addition, since the N-type diffusion layer 438 is formed in the P − -type well 412, the electric field strength at the time of reverse bias in the vicinity of the region where the N-type diffusion layer 438 is formed is relaxed, and the breakdown voltage can be further stabilized. . Note that the current from the P + type source region 416 to the P + type drain region 418 flows through a portion deeper than the P type diffusion layer 438 (P − type well 412) while avoiding the P type diffusion layer 438. Therefore, the on-resistance is not increased by providing the N-type diffusion layer 438.

また、バイアスされていないＮ型拡散層４３８がオン抵抗低減用Ｐ型ウェル４３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
また、ポリシリコンゲート電極４２２がＮ型拡散層４３８からＰ＋型ドレイン領域４１８に至る領域においてフィールド酸化膜４３６を介してＰ−型ウェル４１２と対峙しているため、ゲート・ソース間及びゲート・ドレイン間の容量を小さくなり、高速スイッチング特性がさらに向上する。 In addition, since the N-type diffusion layer 438 that is not biased is configured not to contact the P-type well 434 for reducing on-resistance, it is possible to suppress a decrease in breakdown voltage and an increase in leakage current as much as possible.
In addition, since the polysilicon gate electrode 422 is opposed to the P − type well 412 through the field oxide film 436 in the region from the N type diffusion layer 438 to the P + type drain region 418, the gate-source and gate The capacitance between the drains is reduced, and the high-speed switching characteristics are further improved.

（実施形態７）
図１２は、実施形態７に係る横型短チャネルＤＭＯＳの断面図である。実施形態７に係る横型短チャネルＤＭＯＳ５０Ｅは、実施形態６に係る横型短チャネルＤＭＯＳ４０Ｅとよく似た構造を有しているが、図１２に示すように、Ｐ−型半導体基板の表面に形成されているのがＰ−型エピタキシャル層ではなくＮ−型エピタキシャル層５１１である点で異なっている。 (Embodiment 7)
FIG. 12 is a cross-sectional view of a lateral short-channel DMOS according to the seventh embodiment. The lateral short-channel DMOS 50E according to the seventh embodiment has a structure similar to that of the lateral short-channel DMOS 40E according to the sixth embodiment, but is formed on the surface of a P − -type semiconductor substrate as shown in FIG. The difference is that the N − type epitaxial layer 511 is not the P − type epitaxial layer.

このように、実施形態７に係る横型短チャネルＤＭＯＳ５０Ｅにおいては、Ｐ−型半導体基板５０８の表面に形成されているのがＮ−型エピタキシャル層５１１であるが、このＮ−型エピタキシャル層５１１の表面近傍には、実施形態６に係る横型短チャネルＤＭＯＳ４０Ｅの場合と同様に、Ｐ−型ウェル５１２が形成され、このＰ−型ウェル５１２の表面近傍にはチャネル形成領域Ｃを含むＮ型ウェル５１４が形成され、このＮ型ウェル５１４の表面近傍にはＰ＋型ソース領域５１６が形成されている。一方、Ｐ−型ウェル５１２の表面近傍には、実施形態６に係る横型短チャネルＤＭＯＳ４０Ｅの場合と同様に、Ｎ型ウェル５１４と接しないようにオン抵抗低減用Ｎ型ウェル５３４が形成され、このオン抵抗低減用Ｐ型ウェル５３４の表面近傍にはＰ＋型ドレイン領域５１８が形成されている。 As described above, in the lateral short-channel DMOS 50E according to the seventh embodiment, the N − type epitaxial layer 511 is formed on the surface of the P − type semiconductor substrate 508, and the surface of the N − type epitaxial layer 511 is formed. As in the case of the lateral short-channel DMOS 40E according to the sixth embodiment, a P − type well 512 is formed in the vicinity, and an N type well 514 including a channel formation region C is formed in the vicinity of the surface of the P − type well 512. A P + type source region 516 is formed in the vicinity of the surface of the N type well 514. On the other hand, an N-type well 534 for reducing on-resistance is formed near the surface of the P − -type well 512 so as not to contact the N-type well 514 as in the case of the lateral short-channel DMOS 40E according to the sixth embodiment. A P + -type drain region 518 is formed in the vicinity of the surface of the on-resistance reducing P-type well 534.

このため、実施形態７に係る横型短チャネルＤＭＯＳ５０Ｅは、実施形態６に係る横型短チャネルＤＭＯＳ４０Ｅの有する効果と同様の効果を有している。   For this reason, the lateral short-channel DMOS 50E according to the seventh embodiment has the same effect as the lateral short-channel DMOS 40E according to the sixth embodiment.

以上説明したように、本発明によればゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することができる。また、本発明によれば、そのように優れた横型短チャネルＤＭＯＳを比較的容易に製造することができる。   As described above, according to the present invention, it is possible to provide a lateral short-channel DMOS having low gate resistance and low on-resistance and excellent in high-speed switching characteristics and current drive characteristics. Further, according to the present invention, such an excellent lateral short-channel DMOS can be manufactured relatively easily.

実施形態１Ａに係る横型短チャネルＤＭＯＳの断面図である。1B is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1A. FIG. 実施形態１Ｂに係る横型短チャネルＤＭＯＳの断面図である。4 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1B. FIG. 実施形態１Ｃに係る横型短チャネルＤＭＯＳの断面図である。3 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1C. FIG. 実施形態１Ｄに係る横型短チャネルＤＭＯＳの断面図である。It is sectional drawing of the horizontal type short channel DMOS which concerns on Embodiment 1D. 実施形態１Ｅに係る横型短チャネルＤＭＯＳの断面図である。FIG. 4A is a cross-sectional view of a lateral short-channel DMOS according to embodiment 1E. 実施形態２Ａに係る横型短チャネルＤＭＯＳの断面図である。FIG. 3B is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2A. 実施形態２Ｂに係る横型短チャネルＤＭＯＳの断面図である。6 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2B. FIG. 実施形態２Ｃに係る横型短チャネルＤＭＯＳの断面図である。6 is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2C. FIG. 実施形態２Ｄに係る横型短チャネルＤＭＯＳの断面図である。It is sectional drawing of the horizontal type short channel DMOS which concerns on Embodiment 2D. 実施形態２Ｅに係る横型短チャネルＤＭＯＳの断面図である。FIG. 6A is a cross-sectional view of a lateral short-channel DMOS according to embodiment 2E. 実施形態２Ｆに係る横型短チャネルＤＭＯＳの断面図である。It is sectional drawing of the horizontal type short channel DMOS which concerns on Embodiment 2F. 実施形態１Ｄに係る横型短チャネルＤＭＯＳの平面図である。It is a top view of the horizontal type short channel DMOS which concerns on Embodiment 1D. 実施形態１Ｄに係る横型短チャネルＤＭＯＳの平面図である。It is a top view of the horizontal type short channel DMOS which concerns on Embodiment 1D. 実施形態２Ｄに係る横型短チャネルＤＭＯＳと他の素子とを集積した半導体装置の断面図である。It is sectional drawing of the semiconductor device which integrated lateral type short channel DMOS concerning Embodiment 2D, and another element. 実施形態３に係る横型短チャネルＤＭＯＳの製造工程を示す図である。FIG. 10 is a diagram illustrating a manufacturing process of the lateral short-channel DMOS according to the third embodiment. 実施形態３に係る横型短チャネルＤＭＯＳの製造工程を示す図である。FIG. 10 is a diagram illustrating a manufacturing process of the lateral short-channel DMOS according to the third embodiment. 実施形態４に係る横型短チャネルＤＭＯＳの製造工程を示す図である。FIG. 10 is a diagram illustrating a manufacturing process of the lateral short-channel DMOS according to the fourth embodiment. 実施形態４に係る横型短チャネルＤＭＯＳの製造工程を示す図である。FIG. 10 is a diagram illustrating a manufacturing process of the lateral short-channel DMOS according to the fourth embodiment. 実施形態５に係る横型短チャネルＤＭＯＳの断面図である。7 is a cross-sectional view of a lateral short-channel DMOS according to Embodiment 5. FIG. 実施形態６に係る横型短チャネルＤＭＯＳの断面図である。7 is a cross-sectional view of a lateral short-channel DMOS according to Embodiment 6. FIG. 実施形態７に係る横型短チャネルＤＭＯＳの断面図である。10 is a cross-sectional view of a lateral short-channel DMOS according to Embodiment 7. FIG. 従来の横型短チャネルＤＭＯＳの断面図である。It is sectional drawing of the conventional horizontal type short channel DMOS. 従来の横型短チャネルＤＭＯＳの断面図である。It is sectional drawing of the conventional horizontal type short channel DMOS.

符号の説明Explanation of symbols

１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆ，３０Ｅ，４０Ｅ，５０Ｅ…横型短チャネルＤＭＯＳ、１１０，２０８，３１０，４０８，５０８…Ｐ-型半導体基板、２１０，５１１…Ｎ-型エピタキシャル層、１１２，２１２…Ｎ-型ウェル、１１４，２１４…Ｐ型ウェル、１１６，２１６…Ｎ+型ソース領域、１１８，２１８…Ｎ+型ドレイン領域、１２０，２２０，３２０，４２０，５２０…ゲート絶縁膜、１２２，２２２，３２２，４２２，５２２…ポリシリコンゲート電極、１２４，２２４，３２４，４２４，５２４…層間絶縁膜、１２６，２２６，３２６，４２６，５２６…ソース電極、１２８，２２８，３２８，４２８，５２８…ドレイン電極、１３０，２３０，３３０，４３０，５３０…ゲート抵抗低減用金属層、１３２，２３２，３３２，４３２，５３２…グランド、１３４，２３４…オン抵抗低減用Ｎ型ウェル、１３６，２３６，３３６，４３６，５３６…フィールド酸化膜、１３８，２３８…Ｐ型拡散層、１５０，１５２，１５４，２５０，２５２，２５４…イオン打ち込み用マスク、１５６，２５６…レジスト、３１２，４１２，５１２…Ｐ-型ウェル、３１４，４１４，５１４…Ｎ-型ウェル、３１６，４１６，５１６…Ｐ+型ソース領域、３１８，４１８，５１８…Ｐ+型ドレイン領域、３３４，４３４，５３４…オン抵抗低減用Ｐ型ウェル、３３８，４３８，５３８…Ｎ型拡散層、４１０…Ｐ-型エピタキシャル層、９０，９２…従来の横型短チャネルＤＭＯＳ、９０８…Ｐ-型半導体基体、９１０…Ｎ-型エピタキシャル層、９１４…Ｐ型ウェル、９１６…Ｎ+型ソース領域、９１８…Ｎ+型ドレイン領域、９２０…ゲート絶縁膜、９２２…ゲート電極、９２４…層間絶縁膜、９２６…ソース電極、９２８…ドレイン電極、９３０…ゲート抵抗低減用金属層、９３２…グランド 10A, 10B, 10C, 10D, 10E, 20A, 20B, 20C, 20D, 20E, 20F, 30E, 40E, 50E ... Horizontal short-channel DMOS, 110, 208, 310, 408, 508 ... P-type semiconductor substrate, 210 511 ... N-type epitaxial layer 112,212 ... N-type well 114,214 ... P-type well 116,216 ... N + type source region 118,218 ... N + type drain region 120,220, 320, 420, 520 ... gate insulating film, 122, 222, 322, 422, 522 ... polysilicon gate electrode, 124, 224, 324, 424, 524 ... interlayer insulating film, 126, 226, 326, 426, 526 ... source Electrode, 128, 228, 328, 428, 528 ... Drain electrode, 130, 230, 330, 430, 5 DESCRIPTION OF SYMBOLS 0 ... Metal layer for gate resistance reduction, 132,232,332,432,532 ... Ground, 134,234 ... N-type well for ON resistance reduction, 136,236,336,436,536 ... Field oxide film, 138,238 ... P-type diffusion layer, 150,152,154,250,252,254 ... Ion implantation mask, 156,256 ... Resist, 312,412,512 ... P-type well, 314,414,514 ... N-type well 316, 416, 516 ... P + type source region, 318, 418, 518 ... P + type drain region, 334, 434, 534 ... On-resistance reducing P type well, 338, 438, 538 ... N type diffusion layer, 410 ... P-type epitaxial layer, 90,92 ... conventional lateral short-channel DMOS, 908 ... P-type semiconductor substrate, 910 ... N-type epitaxy 914... P-type well, 916... N + -type source region, 918... N + -type drain region, 920... Gate insulating film, 922. Drain electrode, 930 ... Metal layer for reducing gate resistance, 932 ... Ground

Claims (13)

半導体基体の表面近傍に形成された第１導電型の半導体領域と、
この第１導電型の半導体領域の表面近傍に形成されチャネル形成領域を含む、第１導電型とは反対の第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記第１導電型の半導体領域の表面近傍に前記第２導電型のウェルと接しないように形成され、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含む第１導電型のオン抵抗低減用ウェルと、
この第１導電型のオン抵抗低減用ウェルの表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えたことを特徴とする横型短チャネルＤＭＯＳ。 A first conductivity type semiconductor region formed in the vicinity of the surface of the semiconductor substrate;
A second conductivity type well opposite to the first conductivity type, which is formed in the vicinity of the surface of the first conductivity type semiconductor region and includes a channel formation region;
A first conductivity type source region formed near the surface of the second conductivity type well;
A first conductivity type impurity is formed in the vicinity of the surface of the first conductivity type semiconductor region so as not to contact the second conductivity type well, and includes a first conductivity type impurity at a higher concentration than the first conductivity type semiconductor region. A conductive type on-resistance reducing well;
A first conductivity type drain region formed in the vicinity of the surface of the first conductivity type on-resistance reduction well;
A gate electrode formed through a gate insulating film at least above the channel formation region in a region from the first conductivity type source region to the first conductivity type drain region;
A lateral short-channel DMOS, comprising: a metal layer for reducing gate resistance connected to the gate electrode. 請求項１に記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域の表面近傍には、前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層が形成されていることを特徴とする横型短チャネルＤＭＯＳ。 The lateral short-channel DMOS according to claim 1,
In the vicinity of the surface of the first conductivity type semiconductor region, the region between the second conductivity type well and the first conductivity type drain region is not in contact with the second conductivity type well. A lateral short-channel DMOS comprising a diffusion layer of a second conductivity type in a floating state. 請求項２に記載の横型短チャネルＤＭＯＳにおいて、
前記第２導電型の拡散層は、前記第１導電型のオン抵抗低減用ウェルに接しないように形成されていることを特徴とする横型短チャネルＤＭＯＳ。 The lateral short-channel DMOS according to claim 2,
The lateral short-channel DMOS, wherein the second conductive type diffusion layer is formed so as not to contact the first conductive type on-resistance reduction well. 請求項２又は３に記載の横型短チャネルＤＭＯＳにおいて、
前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域においては、前記ゲート電極はフィールド酸化膜を介して前記第１導電型の半導体領域と対峙していることを特徴とする横型短チャネルＤＭＯＳ。 The lateral short-channel DMOS according to claim 2 or 3,
In a region from the second conductivity type diffusion layer to the first conductivity type drain region, the gate electrode is opposed to the first conductivity type semiconductor region via a field oxide film. Horizontal short-channel DMOS. 請求項１〜４のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記半導体基体は、半導体基板であることを特徴とする横型短チャネルＤＭＯＳ。 The lateral short-channel DMOS according to any one of claims 1 to 4,
A lateral short-channel DMOS, wherein the semiconductor substrate is a semiconductor substrate. 請求項１〜４のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記半導体基体は、半導体基板上に形成されたエピタキシャル層であることを特徴とする横型短チャネルＤＭＯＳ。 The lateral short-channel DMOS according to any one of claims 1 to 4,
A lateral short-channel DMOS, wherein the semiconductor substrate is an epitaxial layer formed on a semiconductor substrate. 請求項１に記載の横型短チャネルＤＭＯＳの製造方法であって、
（ａ）半導体基体を準備する第一の工程と、
（ｂ）この半導体基体の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして前記半導体基体に第１導電型の不純物を打ち込んで、前記第１導電型の半導体領域を形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクをマスクとして第二の工程よりも高濃度の第１導電型の不純物を打ち込んで、前記第１導電型の半導体領域の表面近傍に前記第１導電型のオン抵抗低減用ウェルを形成する第三の工程と、
（ｄ）前記第２のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、この第３のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで、前記第１導電型のオン抵抗低減用ウェルと接しないように前記第２導電型のウェルを形成する第四の工程と、
（ｅ）前記第３のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第五の工程と、
（ｆ）このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第六の工程と、
（ｇ）少なくともこのゲート電極と前記フィールド酸化膜とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域及び前記第１導電型のドレイン領域を形成する第七の工程と、をこの順序で含むことを特徴とする横型短チャネルＤＭＯＳの製造方法。 A method of manufacturing a lateral short-channel DMOS according to claim 1,
(A) a first step of preparing a semiconductor substrate;
(B) A first ion implantation mask having a predetermined opening is formed on one surface of the semiconductor substrate, and a first conductivity type impurity is introduced into the semiconductor substrate using the first ion implantation mask as a mask. A second step of implanting and forming the semiconductor region of the first conductivity type;
(C) After removing the first ion implantation mask, a second ion implantation mask having a predetermined opening is formed on one surface of the semiconductor substrate, and the second ion implantation mask is used as a mask. As a third step, the first conductivity type impurity is implanted at a higher concentration than in the second step to form the first conductivity type on-resistance reduction well in the vicinity of the surface of the first conductivity type semiconductor region. When,
(D) After removing the second ion implantation mask, a third ion implantation mask having a predetermined opening is formed on one surface of the semiconductor substrate, and the third ion implantation mask is used as a mask. A fourth step of implanting a second conductivity type impurity to form the second conductivity type well so as not to contact the first conductivity type on-resistance reduction well;
(E) After removing the third ion implantation mask, a field oxide film having a predetermined opening is formed on one surface of the semiconductor substrate, and a gate insulating film is formed in the opening of the field oxide film by thermal oxidation. A fifth step of forming
(F) a sixth step of forming the gate electrode in a predetermined region on the gate insulating film;
(G) A seventh step of implanting a first conductivity type impurity using at least the gate electrode and the field oxide film as a mask to form the first conductivity type source region and the first conductivity type drain region. A method of manufacturing a lateral short-channel DMOS, comprising: 請求項７に記載の横型短チャネルＤＭＯＳの製造方法において、前記第四の工程においては、前記第１導電型の半導体領域における前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。   8. The method of manufacturing a lateral short-channel DMOS according to claim 7, wherein in the fourth step, the second conductivity type well and the first conductivity type drain region in the first conductivity type semiconductor region are formed. A method of manufacturing a lateral short-channel DMOS, comprising forming a second conductive type diffusion layer in a floating state so as not to be in contact with the second conductive type well in a region therebetween. 請求項８に記載の横型短チャネルＤＭＯＳの製造方法において、前記第四の工程においては、前記第１導電型のオン抵抗低減用ウェルに接しないように前記第２導電型の拡散層を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。   9. The method of manufacturing a lateral short-channel DMOS according to claim 8, wherein in the fourth step, the second conductivity type diffusion layer is formed so as not to contact the first conductivity type on-resistance reduction well. A method of manufacturing a lateral short-channel DMOS, wherein 請求項８又は９に記載の横型短チャネルＤＭＯＳの製造方法において、前記第五の工程においては、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域を含むように前記フィールド酸化膜を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。   10. The method of manufacturing a lateral short-channel DMOS according to claim 8, wherein the fifth step includes a region extending from the second conductivity type diffusion layer to the first conductivity type drain region. A method of manufacturing a lateral short-channel DMOS, comprising forming a field oxide film. 請求項７〜１０に記載の横型短チャネルＤＭＯＳの製造方法において、
前記半導体基体は、半導体基板であることを特徴とする横型短チャネルＤＭＯＳの製造方法。 In the manufacturing method of the horizontal type short channel DMOS of Claims 7-10,
A method of manufacturing a lateral short-channel DMOS, wherein the semiconductor substrate is a semiconductor substrate. 請求項７〜１０に記載の横型短チャネルＤＭＯＳの製造方法において、
前記半導体基体は、半導体基板上に形成されたエピタキシャル層であることを特徴とする横型短チャネルＤＭＯＳの製造方法。 In the manufacturing method of the horizontal type short channel DMOS of Claims 7-10,
The method for manufacturing a lateral short-channel DMOS, wherein the semiconductor substrate is an epitaxial layer formed on a semiconductor substrate. 請求項１〜６のいずれかに記載の横型短チャネルＤＭＯＳを含むことを特徴とする半導体装置。   A semiconductor device comprising the lateral short-channel DMOS according to claim 1.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192693A (en) * 2009-02-18 2010-09-02 Sanyo Electric Co Ltd Semiconductor device and method of manufacturing the same
WO2011026393A1 (en) * 2009-09-07 2011-03-10 Zhang Naiqian Semiconductor device and fabrication method thereof
JP2011508978A (en) * 2007-12-28 2011-03-17 ヴォルテラ セミコンダクター コーポレイション Highly doped region of double diffused source MOSFET (LDMOS) transistor and method of manufacturing the same
JP2012256633A (en) * 2011-06-07 2012-12-27 Sharp Corp Semiconductor device
JP5860161B2 (en) * 2012-10-16 2016-02-16 旭化成エレクトロニクス株式会社 Field effect transistor and semiconductor device
US9425197B2 (en) 2014-04-04 2016-08-23 Seiko Epson Corporation Semiconductor device and manufacturing method for the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011508978A (en) * 2007-12-28 2011-03-17 ヴォルテラ セミコンダクター コーポレイション Highly doped region of double diffused source MOSFET (LDMOS) transistor and method of manufacturing the same
JP2010192693A (en) * 2009-02-18 2010-09-02 Sanyo Electric Co Ltd Semiconductor device and method of manufacturing the same
WO2011026393A1 (en) * 2009-09-07 2011-03-10 Zhang Naiqian Semiconductor device and fabrication method thereof
JP2012256633A (en) * 2011-06-07 2012-12-27 Sharp Corp Semiconductor device
JP5860161B2 (en) * 2012-10-16 2016-02-16 旭化成エレクトロニクス株式会社 Field effect transistor and semiconductor device
US9299831B2 (en) 2012-10-16 2016-03-29 Asahi Kasei Microdevices Corporation Field effect transistor and semiconductor device
US9425197B2 (en) 2014-04-04 2016-08-23 Seiko Epson Corporation Semiconductor device and manufacturing method for the same

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