JP2009239096A - Semiconductor device - Google Patents

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JP2009239096A
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Inventor
Fumihisa Yamamoto
文寿 山本
Original Assignee
Renesas Technology Corp
株式会社ルネサステクノロジ
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an MOSFET which is reducible in ON resistance. <P>SOLUTION: The semiconductor device 100 includes a semiconductor substrate SB, an n<SP>-</SP>epitaxial layer EP, a p-type back gate region BG, an n<SP>+</SP>source region SR, an n-type drain region DR, a gate electrode GE, and an n-type high-density region HR. The n<SP>+</SP>source region SR is formed on a principal surface 12 in the p-type back gate region BG. The n-type drain region DR is formed on the principal surface 12 opposite the n<SP>+</SP>source region SR with the p-type back gate region GB interposed. The gate electrode GE is formed on the p-type gack gate region BG. The n-type high-density region HR has higher n-type impurity density than the n<SP>-</SP>epitaxial layer EP, is disposed between the p-type back gate region BG and n-type drain region DR, and has peak density at a deeper position from the principal surface 12 than a pn junction portion of the p-type back gate region BG and n<SP>+</SP>source region SR. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

従来から、ソース領域と、ドレイン領域と、これらの領域間に位置するチャネル形成領域上に形成されたゲート電極とを備えたMOSFET(metal-oxide-semiconductor field-effect transistor:電界効果トランジスタ)が広く用いられている。 Conventionally, a source region, a drain region, MOSFET having a gate electrode formed on a channel formation region located between these regions (metal-oxide-semiconductor field-effect transistor: field effect transistor) is wide It has been used. このようなMOSFETとして、たとえば特許文献1には、、耐圧とオン抵抗(オン状態時の抵抗)とのトレードオフを改善することを目的としたDMOS(Double-diffused MOS)パワートランジスタが開示されている。 Such MOSFET, for example, Patent Document 1 discloses ,, breakdown voltage and on-resistance DMOS aimed at improving the trade-off between (resistance during on-state) (Double-diffused MOS) power transistor there. このDMOSパワートランジスタでは、半導体基板の主表面に、浅いn型チャネル補償埋込層(shallow n-type channel compensating implant)が形成されている。 In the DMOS power transistor, the main surface of the semiconductor substrate, the shallow n-type channel compensation buried layer (shallow n-type channel compensating implant) is formed.
米国特許第6700160号明細書 US Pat. No. 6700160

しかし、上記特許文献1の構成では、オン抵抗を十分に低減できないという問題があった。 However, in the configuration of Patent Document 1, there can not be sufficiently reduced ON resistance.

本発明は、上記の課題に鑑みてなされたものであり、その目的は、オン抵抗を十分に低減できる半導体装置を提供することである。 The present invention has been made in view of the above problems, its object is to provide a semiconductor device capable of sufficiently reducing the ON resistance.

本実施の形態の半導体装置は、半導体基板と、エピタキシャル層と、バックゲート領域と、第1の領域と、第2の領域と、ゲート電極と、第3の領域とを備えている。 The semiconductor device of this embodiment includes a semiconductor substrate, an epitaxial layer, and the back gate region, a first region, a second region, and a gate electrode, and a third region. 半導体基板は、主表面を有している。 The semiconductor substrate has a main surface. エピタキシャル層は、主表面に形成され、第1導電型である。 Epitaxial layer is formed on the main surface of the first conductivity type. バックゲート領域は、主表面に形成され、かつエピタキシャル層とpn接合を構成するように形成され、第2導電型である。 The back gate region is formed in the main surface, and is formed so as to constitute an epitaxial layer and a pn junction, a second conductivity type. 第1の領域は、バックゲート領域内の主表面に形成され、第1導電型である。 The first region is formed in the main surface of the back gate region of the first conductivity type. 第2の領域は、主表面においてバックゲート領域を挟んで第1の領域と対向するように主表面に形成され、第1導電型である。 The second region is formed in the main surface so as to face the first region across the back gate region at the main surface of the first conductivity type. ゲート電極は、第1の領域と第2の領域との間に位置するバックゲート領域上に絶縁膜を介して形成されている。 The gate electrode is formed via an insulating film to the back gate region located between the first region and the second region. 第3の領域は、エピタキシャル層よりも高い第1導電型の不純物濃度を有し、バックゲート領域と第2の領域との間に位置し、かつバックゲート領域と第1の領域とのpn接合部よりも主表面から深い位置にピーク濃度を有している。 The third region has an impurity concentration of the first conductivity type higher than the epitaxial layer, situated between the back gate region and the second region, and the pn junction between the back gate region and the first region It has a peak concentration at a deep position from the main surface than parts.

本実施の形態の半導体装置によれば、バックゲート領域と第2の領域との間に位置し、かつそのピーク濃度がバックゲート領域と第1の領域とのpn接合部よりも主表面から深くなるように第3の領域が形成されている。 According to the semiconductor device of this embodiment, located between the back gate region and the second region, and deeper from the main surface than the pn junction portion of the peak concentration of the back gate region and the first region the third region is formed such that. 本実施の形態の半導体装置に順方向バイアスが印加された時には、第1の領域から第2の領域へ向かうキャリアの多くは、第3の領域を通る。 When a forward bias is applied to the semiconductor device of this embodiment, the number of carriers from the first region toward the second region, through the third region. この第3の領域はエピタキシャル層よりも不純物濃度が高いので、抵抗が低い。 Since the third region has a higher impurity concentration than the epitaxial layer, a lower resistance. このため、電流経路に抵抗が低い第3の領域が形成されているので、半導体装置のオン抵抗を十分に低減することができる。 Therefore, since the resistance to the current path a third region are formed low, it is possible to sufficiently reduce the on-resistance of the semiconductor device.

以下、本発明の実施の形態について図に基づいて説明する。 Hereinafter will be described with reference to FIG embodiments of the present invention.
(実施の形態1) (Embodiment 1)
図1は、本発明の一実施の形態における半導体装置を構成を示す概略断面図である。 Figure 1 is a schematic sectional view showing a structure of a semiconductor device according to an embodiment of the present invention. 図1に示すように、本実施の形態における半導体装置100は、主表面12を有する半導体基板SBと、半導体基板SBに形成されたMOSFETとを備えている。 1, the semiconductor device 100 of this embodiment includes a semiconductor substrate SB having a main surface 12, and a MOSFET formed in a semiconductor substrate SB. このMOSFETは、たとえばDMOSFETである。 This MOSFET is, for example, DMOSFET. 半導体基板SBには、たとえばシリコン基板などを用いることができる。 The semiconductor substrate SB, may be used, for example silicon substrate and so on.

DMOSFETは、n -エピタキシャル層EPと、p型バックゲート領域BGと、第1の領域としてのn +ソース領域SRと、第2の領域としてのn型ドレイン領域DRと、第3の領域としてのn型高濃度領域HRと、ゲート絶縁膜GIと、ゲート電極GEとを有している。 DMOSFET is, n - epitaxial layer EP, the p-type back gate region BG, and the n + source region SR of the first region, and the n-type drain region DR of the second region, as the third region and n-type high concentration region HR, has a gate insulating film GI, a gate electrode GE.

半導体基板SBはp型領域IM1を有し、このp型領域IM1上にはn +埋込層BUが選択的に形成されている。 The semiconductor substrate SB includes a p-type region IM1, n + buried layer BU is on the p-type region IM1 is selectively formed.

-エピタキシャル層EPは、p型領域IM1およびn +埋込層BU上に形成され、かつ半導体基板SBの主表面12に位置している。 n - epitaxial layer EP is formed in the p-type region IM1 and n + buried layer on BU, and are located on the main surface 12 of the semiconductor substrate SB.

p型バックゲート領域BGは、下面においてn -エピタキシャル層EPとpn接合をなすようにn -エピタキシャル層EP内における半導体基板SBの主表面12の一部に位置している。 p-type back gate region BG is, n in the underside - is situated on a part of the main surface 12 of the semiconductor substrate SB in the epitaxial layer EP - n to form an epitaxial layer EP and pn junction.

+ソース領域SRは、p型バックゲート領域BGとpn接合をなすように、p型バックゲート領域BG内の主表面12に形成されている。 n + source region SR is to form a p-type back gate region BG and pn junctions are formed on the main surface 12 in the p-type back gate region BG. +ソース領域SRは、主表面12におけるp型バックゲート領域BGに取り囲まれている。 n + source region SR is surrounded by the p-type back gate region BG in the main surface 12.

n型ドレイン領域DRは、n +ソース領域SRとの間でp型バックゲート領域BGとn -エピタキシャル層EPとを挟むように主表面12に形成されている。 n-type drain region DR is, n + p-type back gate region BG and n between the source region SR - is formed in the main surface 12 so as to sandwich the epitaxial layer EP.

n型高濃度領域HRは、主表面12におけるp型バックゲート領域BGとn型ドレイン領域DRとの間に位置するように形成されている。 n-type high-concentration region HR is formed so as to be positioned between the p-type back gate region BG and n-type drain region DR in the main surface 12. n型高濃度領域HRは、主表面12においてp型バックゲート領域BGを取り囲んでいる。 n-type high-concentration region HR surrounds the p-type back gate region BG in the main surface 12. このn型高濃度領域HRは、p型バックゲート領域BGとn +ソース領域SRとのpn接合部よりも主表面12から深い位置にピーク濃度を有している。 The n-type high-concentration region HR has a peak concentration at a deep position from the main surface 12 than the pn junction between the p-type back gate region BG and the n + source region SR. また、このn型高濃度領域HRは、p型バックゲート領域BGとn -エピタキシャル層EPとのpn接合よりも浅い位置にピーク濃度を有している。 Further, the n-type high-concentration region HR is, p-type back gate region BG and the n - has a peak concentration at a position shallower than the pn junction between the epitaxial layer EP. n型高濃度領域HRは、n -エピタキシャル層EPよりも高いn型不純物濃度を有している。 n-type high-concentration region HR is, n - have a high n-type impurity concentration than the epitaxial layer EP.

+ソース領域SRとn型ドレイン領域DRとの間におけるn型高濃度領域HRおよびn型ドレイン領域DRの主表面12には、たとえばLOCOS(Local Oxidation of Silicon)酸化膜よりなるフィールド絶縁膜FIが選択的に形成されている。 n + on the main surface 12 of the n-type high-concentration region HR and n-type drain region DR between the source region SR and the n-type drain region DR is, for example LOCOS (Local Oxidation of Silicon) consisting of oxide film field insulating film FI There has been selectively formed.

ゲート電極GEは、n +ソース領域SRとn型ドレイン領域DRとの間に位置する少なくともp型バックゲート領域BG上にゲート絶縁膜GIを介して形成されている。 The gate electrode GE, n + is formed via a gate insulating film GI on at least the p-type back gate region BG located between the source region SR and the n-type drain region DR. このゲート電極GEは、n型高濃度領域HR上にゲート絶縁膜GIを介して形成されており、そのゲート電極GEの一方端部は、フィールド絶縁膜FIの上に乗り上げている。 The gate electrode GE is formed via a gate insulating film GI on the n-type high-concentration region HR, one end of the gate electrode GE is riding on the field insulating film FI. このようにゲート電極GEは、ゲート絶縁膜GIを挟んでn型高濃度領域HRと対向する部分と、フィールド絶縁膜FIを挟んでn -エピタキシャル層EPと対向する部分とを有し、これによりフィールドプレート効果が得られる。 Thus the gate electrode GE, the n-type high-concentration region HR portion opposite to each other across the gate insulating film GI, across the field insulating film FI n - and an epitaxial layer EP opposed portions, thereby field plate effect can be obtained. ゲート電極GEは、たとえば不純物がドープされた多結晶シリコン膜、シリコン/タングステンなどからなっている。 The gate electrode GE, for example, polycrystalline silicon film doped with an impurity, and is of a silicon / tungsten. ゲート絶縁膜GIは、たとえばシリコン酸化膜である。 The gate insulating film GI, for example, a silicon oxide film.

+ソース領域SRと隣接するようにp型バックゲート領域BG内における半導体基板SBの主表面12にp型不純物領域IM2が形成されている。 n + p-type impurity regions IM2 on the main surface 12 of the semiconductor substrate SB in the p-type back gate region BG so as to be adjacent to the source region SR is formed. p型不純物領域IM2は、p型バックゲート領域BGよりも高いp型不純物濃度を有しており、その下面においてp型バックゲート領域BGと接続されている。 p-type impurity regions IM2 has a high p-type impurity concentration than the p-type back gate region BG, and is connected at its lower surface with p-type back gate region BG. p型不純物領域IM2は、主表面12においてn +ソース領域SRに取り囲まれている。 p-type impurity regions IM2 is surrounded in the main surface 12 to the n + source region SR.

半導体基板SBは、上記DMOSFETが形成された領域を他のMOSFETなどの半導体素子が形成された領域から電気的に分離するための分離領域を有している。 The semiconductor substrate SB includes a separation area for electrically isolating the area where the semiconductor element is formed, such as other MOSFET of the DMOSFET is formed regions. なお、他の半導体素子は、上述したDMOSFETと同一種類の半導体素子であってもよく、異なる種類の半導体素子であってもよい。 Incidentally, other semiconductor elements may be a semiconductor element of the DMOSFET and the same type as described above, may be different types of semiconductor devices.

このDMOSFETを分離するための分離領域は、たとえばSTI(Shallow Trench Isolation)であり、トレンチTRと、このトレンチTRを埋める充填層PGとを有している。 Isolation regions for isolating the DMOSFET is, for example, a STI (Shallow Trench Isolation), it has a trench TR, and a filling layer PG fill the trench TR. トレンチTRは、主表面12からn -エピタキシャル層EPを貫通してp型領域IM1の内部に到達するように半導体基板SBに形成されている。 Trench TR is the main surface 12 n - are formed on the semiconductor substrate SB so as to penetrate the epitaxial layer EP reach the inside of the p-type region IM1. 充填層PGは、たとえば酸化シリコン膜などである。 Filling layer PG, for example a silicon oxide film or the like.

トレンチTRの下端近傍には、p +不純物領域IM3が形成されている。 The vicinity of the lower end of the trench TR, p + impurity regions IM3 is formed. +不純物領域IM3は、n -エピタキシャル層EPとは逆導電型であり、p型領域IM1よりも高い不純物濃度を有している。 p + impurity regions IM3 is, n - the epitaxial layer EP is opposite conductivity type has an impurity concentration higher than p-type region IM1.

DMOSFETを覆うように主表面12上に層間絶縁膜OXが形成されている。 Interlayer insulating film OX to the main surface 12 on the cover the DMOSFET is formed. 層間絶縁膜OXには、n +ソース領域SR、p型不純物領域IM2およびn型ドレイン領域DRの各々に達するコンタクトホールCOが形成されている。 The interlayer insulating film OX, n + source region SR, reaches the respective p-type impurity regions IM2 and n-type drain region DR contact hole CO are formed. 層間絶縁膜OX上には、配線INC1、INC2が形成されている。 On the interlayer insulating film OX, wiring INC1, INC2 is formed. 配線INC1は、コンタクトホールCO内のプラグ導電層PLを介して、n +ソース領域SRおよびp型不純物領域IM2と電気的に接続されている。 Wiring INC1 through a plug conductive layer PL in the contact hole CO, are connected n + source region SR and the p-type impurity regions IM2 electrically. 配線INC2は、コンタクトホールCO内のプラグ導電層PLを介してn型ドレイン領域DRと電気的に接続されている。 Wiring INC2 is electrically connected to the n-type drain region DR through a plug conductive layer PL in the contact hole CO. プラグ導電層PLは、たとえばタングステンなどの導電性の材料よりなっており、配線INC1、INC2はたとえばアルミニウムよりなっている。 Plug conductive layer PL is, for example, made of a conductive material such as tungsten, wire INC1, INC2 is made of aluminum, for example.

続いて、図2〜図4を参照して、図1に示した本実施の形態における半導体装置100を構成するDMOSFETの各層(領域)の濃度について説明する。 Subsequently, with reference to FIGS. 2 to 4, the concentration of each layer of the DMOSFET in the semiconductor device 100 (region) will be described in the present embodiment shown in FIG. 図2〜図4は、それぞれ図1のII−II線、III−III線およびIV−IV線に沿う部分の不純物濃度のプロファイルを示す図である。 2 to 4, respectively, of FIG line II-II, is a diagram showing a profile of an impurity concentration of a portion taken along a line III-III and IV-IV line. 図2〜図4において横軸は、それぞれ図1のII−II線、III−III線およびIV−IV線に沿う位置を示しており、左端は主表面12を示している。 The horizontal axis in FIGS. 2-4, respectively, of FIG line II-II shows the position along the line III-III and IV-IV line, the left end represents the main surface 12. この横軸の数値は、各層の位置を示す指標であり、同じ位置には同じ数値を付している。 The numbers in this horizontal axis is an index indicating the position of each layer, are denoted by the same numbers in the same position. また縦軸は、それぞれの位置での不純物濃度(単位log(cm -3 ))を示している。 The vertical axis represents the impurity concentration at each position (in log (cm -3)). 図2および図4で示す不純物は、たとえばリンである。 Impurities shown in FIGS. 2 and 4, for example, phosphorus. 図3で示すn型を示す領域の不純物はたとえばリンであり、p型を示す領域の不純物はたとえばボロンである。 Impurity regions having n-type shown in Figure 3 is phosphorus example, impurity regions having p-type is, for example, boron.

図2に示すように、n型高濃度領域HRは、5.0×10 15 cm -3 〜4.0×10 16 cm -3のn型不純物濃度を有している。 As shown in FIG. 2, n-type high-concentration region HR has an n-type impurity concentration of 5.0 × 10 15 cm -3 ~4.0 × 10 16 cm -3. n型高濃度領域HRは、この図2の横軸の深さにおいて、たとえば主表面12から0.16μmの深さ位置にピーク濃度(4.0×10 16 cm -3程度)を有している。 n-type high-concentration region HR is the depth of the horizontal axis in FIG. 2, for example, it has a peak concentration (about 4.0 × 10 16 cm -3) from the main surface 12 to a depth position of 0.16μm there. またn型高濃度領域HRは、そのピーク濃度の深さ位置からn -エピタキシャル層EPとの接合部に向けて低くなる不純物濃度分布を有している。 The n-type high-concentration region HR is, n from the depth position of the peak concentration - has an impurity concentration distribution decreases towards the junction with the epitaxial layer EP.

図3に示すように、n +ソース領域SRは、2.5×10 17 cm -3 〜1.1×10 20 cm -3のn型不純物濃度を有している。 As shown in FIG. 3, n + source region SR has an n-type impurity concentration of 2.5 × 10 17 cm -3 ~1.1 × 10 20 cm -3. +ソース領域SRにおいてn型不純物濃度分布は、主表面12にピーク濃度を有しており、その主表面12からp型バックゲート領域BGとの接合部に向けて低くなる不純物濃度分布を有している。 n + source region n-type impurity concentration in the SR distribution has a peak concentration on the main surface 12, have a impurity concentration distribution decreases towards the junction from the main surface 12 and the p-type back gate region BG are doing.

p型バックゲート領域BGは、4.0×10 15 cm -3 〜1.0×10 18 cm -3のp型不純物濃度を有している。 p-type back gate region BG has a p-type impurity concentration of 4.0 × 10 15 cm -3 ~1.0 × 10 18 cm -3. p型バックゲート領域BGにおけるp型不純物濃度分布は、n +ソース領域SRとの接合部とn -エピタキシャル層EPとの間にピーク濃度を有し、n +ソース領域SRとの接合部からピーク濃度に向けて高くなり、ピーク濃度からn -エピタキシャル層EPとの接合部に向けて低くなる不純物濃度分布を有している。 p-type impurity concentration distribution in the p-type back gate region BG is, n + junction and the n of the source region SR - has a peak concentration between the epitaxial layer EP, the peak from the junction between the n + source region SR increased toward the concentration, the peak concentration the n - has an impurity concentration distribution decreases towards the junction with the epitaxial layer EP.

+ソース領域SRとp型バックゲート領域BGとのpn接合部は、この図3の横軸の深さにおいてたとえば主表面12から0.14μmの深さに位置している。 pn junction between the n + source region SR and the p-type back gate region BG is located from the horizontal axis for example the major surface 12 at a depth of 3 to a depth of 0.14 .mu.m. このため、図2と図3とに示すように、n型高濃度領域HRのピーク濃度の深さ位置(たとえば0.16μm)は、n +ソース領域SRとp型バックゲート領域BGとのpn接合部の深さ位置(たとえば0.14μm)よりも深くに位置している。 Therefore, as shown in FIGS. 2 and 3, the depth position (e.g. 0.16 [mu] m) of the peak concentration of n-type high-concentration region HR is, pn of the n + source region SR and the p-type back gate region BG It is located deeper than the depth position of the joint (e.g., 0.14 .mu.m). また、n型高濃度領域HRのピーク濃度の深さ位置は、p型バックゲート領域BGとn -エピタキシャル層EPとのpn接合部の深さ位置(たとえば0.63μm)よりも浅くに位置している。 The depth position of the peak concentration of n-type high-concentration region HR is, p-type back gate region BG and the n - located shallower than the depth position of the pn junction between the epitaxial layer EP (e.g. 0.63 .mu.m) ing.

図2および図4に示すように、n -エピタキシャル層EPは3.4×10 14 cm 3 〜5.0×10 15 cm -3のn型不純物濃度を有している。 As shown in FIG. 2 and FIG. 4, n - epitaxial layer EP has a n-type impurity concentration of 3.4 × 10 14 cm 3 ~5.0 × 10 15 cm -3.

なお、上述したn型不純物としては、たとえばP(リン)、As(砒素)などを用いることができる。 As the n-type impurity as described above, for example, it can be used as P (phosphorus), As (arsenic). またp型不純物としては、たとえばB(ボロン)などを用いることができる。 As the p-type impurity, it can be used, for example B, etc. (boron).

また本実施の形態では、後述するように、n型チャネルが形成されるように第1および第2の導電型を定めたが、p型チャネルが形成されるように第1および第2の導電型を上述した内容と逆に定めてもよい。 Further, in this embodiment, as described below, has been established the first and second conductivity type as n-type channel is formed, the first and second conductive as p-type channel is formed the mold may be set on the content opposite to the above.

また本実施の形態では、n型高濃度領域HRのピーク濃度が、p型バックゲート領域BGとn -エピタキシャル層EPとのpn接合よりも浅い位置になるように形成されているが、特にこれに限定されない。 Further, in this embodiment, the peak concentration of the n-type high-concentration region HR is, p-type back gate region BG and the n - are formed so as to be shallower position than the pn junction between the epitaxial layer EP, in particular this but it is not limited to. n型高濃度領域HRのピーク濃度は、p型バックゲート領域BGとn +ソース領域SRとのpn接合部よりも深ければ、p型バックゲート領域BGとn -エピタキシャル層EPとのpn接合よりも深くてもよい。 peak concentration of n-type high-concentration region HR, if deeper than the pn junction portion between the p-type back gate region BG and the n + source region SR, p-type back gate region BG and the n - than the pn junction between the epitaxial layer EP it may be deeper.

続いて、本実施の形態における半導体装置100の製造方法について説明する。 Next, a method for manufacturing the semiconductor device 100 of this embodiment.
図5〜図9は、本実施の形態における半導体装置の製造方法を工程順に示す概略断面図である。 5-9 are schematic sectional views showing a manufacturing method of a semiconductor device in the order of steps in the present embodiment. 図5に示すように、まず、p型領域IM1よりなる半導体基板SBが準備される。 As shown in FIG. 5, first, the semiconductor substrate SB is prepared consisting of p-type region IM1. この半導体基板SBの表面が酸化されて、その表面にたとえば300nm〜1000nmの厚みのシリコン酸化膜(図示せず)が形成される。 This is the surface of the semiconductor substrate SB oxide, silicon oxide film on its surface for example 300nm~1000nm thickness (not shown) is formed. 通常の写真製版技術により、そのシリコン酸化膜上にフォトレジストパターン(図示せず)が形成される。 By conventional photolithography, a photoresist pattern (not shown) is formed on the silicon oxide film. このレジストパターンをマスクとしてシリコン酸化膜がエッチングされてパターニングされる。 The silicon oxide film is patterned and etched resist pattern as a mask. この後、レジストパターンがたとえばアッシングなどにより除去される。 Thereafter, the resist pattern is removed by ashing, for example.

パターニングされたシリコン酸化膜をマスクとしてp型の半導体基板SBの主表面に、たとえばアンチモン(Sb)がイオン注入される。 The patterned silicon oxide film on the main surface of the p-type semiconductor substrate SB as a mask, for example, antimony (Sb) is ion-implanted. この後、たとえば1240℃の温度で熱処理を行なうことにより、半導体基板SBの主表面にn +埋込層BUが形成される。 Thereafter, a heat treatment is performed at a temperature of, for example 1240 ° C., n + buried layer BU is formed on the main surface of the semiconductor substrate SB. この後、半導体基板SBの主表面のシリコン酸化膜が除去される。 Thereafter, a silicon oxide film on the main surface of the semiconductor substrate SB is removed.

次に、n +埋込層BUが形成された半導体基板SBの主表面にエピタキシャル成長が行なわれて、その半導体基板SBの主表面上にn -エピタキシャル層EPが形成される。 Then, n + buried layer BU is performed is the main surface on the epitaxial growth of the semiconductor substrate SB formed, n on the main surface of the semiconductor substrate SB - epitaxial layer EP is formed.

-エピタキシャル層EPの表面(半導体基板SBの主表面12)が酸化されて、その表面にたとえば300nm〜1000nmの厚みのシリコン酸化膜(図示せず)が形成される。 the n - epitaxial layer EP surface (main surface 12 of the semiconductor substrate SB) is oxidized, a silicon oxide film on its surface for example 300nm~1000nm thickness (not shown) is formed. 通常の写真製版技術により、そのシリコン酸化膜上にフォトレジストパターン(図示せず)が形成される。 By conventional photolithography, a photoresist pattern (not shown) is formed on the silicon oxide film. このレジストパターンをマスクとしてシリコン酸化膜がエッチングされてパターニングされる。 The silicon oxide film is patterned and etched resist pattern as a mask. この後、レジストパターンがたとえばアッシングなどにより除去される。 Thereafter, the resist pattern is removed by ashing, for example.

パターニングされたシリコン酸化膜をマスクとしてn -エピタキシャル層EPの表面がエッチングされる。 The surface of the epitaxial layer EP is etched - n the patterned silicon oxide film as a mask. この後、n -エピタキシャル層EPの主表面のシリコン酸化膜が除去される。 Thereafter, n - silicon oxide film on the main surface of the epitaxial layer EP is removed.

次に、図6に示すように、半導体基板SBの主表面にLOCOS法によりフィールド絶縁膜FIが選択的に形成される。 Next, as shown in FIG. 6, the field insulating film FI is selectively formed by LOCOS method on the main surface of the semiconductor substrate SB. 300nm〜1000nmの酸化が行なわれた後、写真製版技術によりレジストパターンが形成され、そのレジストパターンをマスクとしてフィールド絶縁膜FIが選択的にエッチング除去される。 After oxidation of 300nm~1000nm is performed, the resist pattern is formed by photolithography, the field insulating film FI is selectively etched using the resist pattern as a mask. この後、レジストパターンがたとえばアッシングなどにより除去される。 Thereafter, the resist pattern is removed by ashing, for example.

次に、選択的にエッチング除去されたフィールド絶縁膜FIをマスクとして半導体基板SBがエッチングされて、半導体基板SBにトレンチTRが形成される。 Next, the semiconductor substrate SB was selectively etched field insulating film FI as a mask is etched, the trench TR is formed on the semiconductor substrate SB. 酸化が行なわれて、トレンチTRの壁面にたとえば20nm〜30nmの厚みのシリコン酸化膜が形成される。 Oxidation is carried out, a silicon oxide film having a thickness of 20nm~30nm example on the wall surface of the trench TR is formed. この後、ボロンがイオン注入されることによって、トレンチTRの下端部を取り囲むように半導体基板SB中にp +不純物領域が形成される。 Thereafter, by the boron is ion-implanted, p + impurity regions are formed in the semiconductor substrate SB so as to surround the lower portion of the trench TR. この後、シリコン酸化膜が堆積されて、トレンチTR内を埋め込む充填層PGが形成される。 Thereafter, a silicon oxide film is deposited, filling layer PG embedding the trench TR is formed.

次に、図7に示すように、写真製版技術によりレジストパターンが形成され、そのレジストパターンをマスクとして半導体基板SBの主表面にたとえばリンがイオン注入される。 Next, as shown in FIG. 7, by photolithography resist pattern is formed, the main surface, for example phosphorus semiconductor substrate SB using the resist pattern as a mask is ion-implanted. この後、たとえば800℃の温度で熱処理を行なうことにより、半導体基板SBの主表面にn型ドレイン領域DRが形成される。 Thereafter, a heat treatment is performed at a temperature of, for example, 800 ° C., n-type drain region DR is formed on the main surface of the semiconductor substrate SB. この後、レジストパターンは除去される。 Thereafter, the resist pattern is removed.

次に、図8に示すように、写真製版技術により、n型ドレイン領域DRにおいてフィールド絶縁膜FIと外周側で接触する部分までを開口したレジストパターンRPが形成される。 Next, as shown in FIG. 8, by photolithography, a resist pattern RP which is opened up portion in contact with the field insulating film FI and the outer side in the n-type drain region DR is formed. このレジストパターンRPをマスクとして、半導体基板SBの主表面にたとえばリンがイオン注入される。 The resist pattern RP as a mask, the main surface for example, phosphorus is ion-implanted in the semiconductor substrate SB. これにより、半導体基板SBの主表面に、n型高濃度領域HRが形成される。 Thus, the main surface of the semiconductor substrate SB, n-type high-concentration region HR is formed. この後、レジストパターンRPは除去される。 Thereafter, the resist pattern RP is removed.

次に、図9に示すように、シリコン酸化膜が数十nmエッチングされ、フィールド絶縁膜FIが形成されていない領域の半導体基板SBの主表面が露出する。 Next, as shown in FIG. 9, a silicon oxide film is several tens of nm etching, the main surface of the semiconductor substrate SB in the region field insulating film FI is not formed is exposed. この後、熱酸化されることにより、露出した半導体基板SBの主表面にたとえば数十nmの厚みのシリコン酸化膜よりなるゲート絶縁膜GIが形成される。 Thereafter, by being thermally oxidized, the gate insulating film GI on the main surface of the silicon oxide film, for example, several tens of nm in thickness of the exposed semiconductor substrate SB is formed.

この後、不純物がドープされた多結晶シリコン膜(以下、ドープトポリシリコン膜と称する)とタングステンシリサイド(WSi 2 )層とが表面全面に順に積層される。 Thereafter, a polycrystalline silicon film doped with an impurity (hereinafter referred to as a doped polysilicon film) and a tungsten silicide (WSi 2) layer are stacked in this order on the entire surface. 通常の写真製版技術およびエッチング技術により、積層されたドープトポリシリコン膜とタングステンシリサイド層とがパターニングされて、ゲート電極GEが形成される。 By conventional photolithography and etching, the stacked doped polysilicon film and a tungsten silicide layer is patterned, the gate electrode GE is formed.

次に、写真製版技術によりレジストパターンが形成され、そのレジストパターン、ゲート電極などをマスクとして半導体基板SBの主表面にたとえばボロンがイオン注入される。 Next, a resist pattern is formed by photolithography, the resist pattern, the main surface, for example boron semiconductor substrate SB and gate electrodes as a mask is implanted. これにより、半導体基板SBの主表面に、p型バックゲート領域BGが形成される。 Thus, the main surface of the semiconductor substrate SB, p-type back gate region BG is formed. この後、そのレジストパターンは除去される。 Thereafter, the resist pattern is removed.

次に、図1に示すように、写真製版技術によりレジストパターンが形成され、そのレジストパターン、ゲート電極などをマスクとして半導体基板SBの主表面にたとえば砒素がイオン注入される。 Next, as shown in FIG. 1, the resist pattern is formed by photolithography, the resist pattern, the main surface, for example arsenic semiconductor substrate SB is ion-implanted and the gate electrode as a mask. これにより、半導体基板SBの主表面に、n +ソース領域SRが形成される。 Thus, the main surface of the semiconductor substrate SB, n + source region SR is formed. この後、そのレジストパターンは除去される。 Thereafter, the resist pattern is removed.

次に、写真製版技術によりレジストパターンが形成され、そのレジストパターン、ゲート電極などをマスクとして半導体基板SBの主表面にたとえばボロンがイオン注入される。 Next, a resist pattern is formed by photolithography, the resist pattern, the main surface, for example boron semiconductor substrate SB and gate electrodes as a mask is implanted. これにより、半導体基板SBの主表面に、p型不純物領域IM2が形成される。 Thus, the main surface of the semiconductor substrate SB, p-type impurity regions IM2 are formed. この後、そのレジストパターンは除去される。 Thereafter, the resist pattern is removed.

次に、たとえばシリコン酸化膜よりなる層間絶縁膜OXが、厚み500nm〜1000nmで形成される。 Then, for example, an interlayer insulating film OX of a silicon oxide film is formed to a thickness 500Nm~1000nm. この後、通常の写真製版技術およびエッチング技術により、層間絶縁膜OXに、n型ドレイン領域DR、n +ソース領域SRおよびp型不純物領域IM2の各々に達するコンタクトホールCOが形成される。 Thereafter, by conventional photolithography and etching, the interlayer insulating film OX, n-type drain region DR, n + contact hole CO that each reach the source region SR and the p-type impurity regions IM2 are formed.

このコンタクトホールCO内を埋め込むように、たとえばチタン(Ti)層と窒化チタン(TiN)層との積層膜およびタングステン(W)膜が形成された後にコンタクトホールCO内のみに残存させるようにエッチングが施される。 So as to fill the contact holes CO, etching for example so as to remain only in the contact holes CO after the laminated film and the tungsten (W) film of titanium (Ti) layer and a titanium nitride (TiN) layer is formed is performed. これによりコンタクトホールCO内を埋め込むプラグ導電層PLが形成される。 Thereby plug conductive layer PL to fill the contact hole CO are formed.

次に、層間絶縁膜OX上に、たとえばAlCuまたはAlSiCuよりなる導電層が堆積された後に、通常の写真製版技術およびエッチング技術によりこの導電層がパターニングされて配線INC1、INC2が形成される。 Next, on the interlayer insulating film OX, for example, after a conductive layer made of AlCu or AlSiCu is deposited, the conductive layer is patterned wiring INC1, INC2 is formed by conventional photolithography and etching techniques.

以上により、図1に示す本実施の形態の半導体装置100が製造される。 Thus, the semiconductor device 100 of this embodiment shown in FIG. 1 is manufactured. この半導体装置100を実際に使用する際には、たとえば図10および図11に示すように用いられる。 In actual use the semiconductor device 100 is used for example as shown in FIGS. 10 and 11. なお、図10は、本実施の形態における半導体装置100の適用例を示す概略平面図である。 Incidentally, FIG. 10 is a schematic plan view showing an application example of the semiconductor device 100 of this embodiment. 図10において、層間絶縁膜OX、配線INC1、INC2およびコンタクトホールCO内のプラグ導電層PLは省略している。 10, an interlayer insulating film OX, plug conductive layer PL wiring INC1, INC2 and contact hole CO is omitted. 図10におけるn型高濃度領域HRを示す点線は、上述したn型高濃度領域HRを形成する工程を示す図8において半導体基板SBの表面に形成されたレジストパターンRPの開口部である。 Dotted lines indicating the n-type high-concentration region HR in Figure 10 is an opening of the resist pattern RP formed on the surface of the semiconductor substrate SB in Figure 8 illustrating the step of forming the above-mentioned n-type high-concentration region HR. 図11は、図10のXI−XI線に沿う断面図である。 Figure 11 is a sectional view taken along line XI-XI in FIG.

続いて、本実施の形態の半導体装置100の作用効果について説明する。 Next, the function and effect will be described a semiconductor device 100 of this embodiment.
本実施の形態におけるオン抵抗低減の効果を調べるために図1、図12および図13の半導体装置の構成について、電子の移動度のシュミレーションを行なった。 Figure 1 in order to investigate the effect of on-resistance reduction in this embodiment, a structure of the semiconductor device of FIG. 12 and FIG. 13 were subjected to simulation of electron mobility. それらの結果を図15〜17にそれぞれ示す。 Respectively The results in Figure 15-17.

ここで、図12は、図1に示す本実施の形態の構成からn型高濃度領域HRを省略した構成を示す概略断面図である。 Here, FIG. 12 is a schematic sectional view showing a configuration obtained by omitting the n-type high-concentration region HR from the configuration of the present embodiment shown in FIG. 図13は、図1に示す本実施の形態の構成においてn型高濃度領域HRのピーク濃度位置がn +ソース領域SR下端位置よりも浅い場合の構成を示す概略断面図である。 Figure 13 is a schematic sectional view showing a configuration of a case where the peak concentration position of the n-type high-concentration region HR in the structure of the present embodiment shown in FIG. 1 is shallower than the n + source region SR lower end position. 図12および図13の半導体装置において、n型高濃度領域HR以外の構成は、図1に示す本実施の形態と同様である。 In the semiconductor device of FIG. 12 and FIG. 13, the configuration other than the n-type high-concentration region HR is the same as the embodiment shown in FIG.

図14は、図13のXIV−XIV線に沿う部分の不純物濃度のプロファイルを示す図である。 Figure 14 is a diagram showing a profile of the impurity concentration of the portion along the line XIV-XIV of FIG. 図14において左端は主表面12を示している。 Left shows the major surface 12 in FIG. 14. この横軸の数値は、各層の位置を示す指標であり、図2〜図4と同じ位置には同じ数値を付している。 The numbers in this horizontal axis is an index indicating the position of each layer, it is denoted by the same numbers in the same position as FIGS. また縦軸はそれぞれの位置での不純物濃度(単位log(cm -3 ))を示している。 The vertical axis represents the impurity concentration at each position (in log (cm -3)).

図14に示すように、n型高濃度領域HRは、4.0×10 15 cm -3 〜0.4×10 17 cm -3のn型不純物濃度を有している。 As shown in FIG. 14, n-type high-concentration region HR has an n-type impurity concentration of 4.0 × 10 15 cm -3 ~0.4 × 10 17 cm -3. n型高濃度領域HRは、この図2の横軸の深さにおいて、たとえば主表面12から0.01μmの深さ位置にピーク濃度(0.4×10 17 cm -3程度)を有している。 n-type high-concentration region HR is the depth of the horizontal axis in FIG. 2, for example, it has a peak concentration (about 0.4 × 10 17 cm -3) from the main surface 12 to a depth position of 0.01μm there. +ソース領域SRとp型バックゲート領域BGとのpn接合部は、上述したように図3の横軸の深さにおいてたとえば主表面12から0.14μmの深さに位置している。 pn junction between the n + source region SR and the p-type back gate region BG is located at a depth on the horizontal axis in FIG. 3 as described above for example from the main surface 12 to a depth of 0.14 .mu.m. このため、図3と図14とに示すように、n型高濃度領域HRのピーク濃度の深さ位置(たとえば0.01μm)は、n +ソース領域SRとp型バックゲート領域BGとのpn接合部の深さ位置(たとえば0.14μm)よりも浅くに位置している。 Therefore, as shown in FIGS. 3 and 14, the depth position (e.g. 0.01 [mu] m) of the peak concentration of n-type high-concentration region HR is, pn of the n + source region SR and the p-type back gate region BG It is located shallower than the depth position of the joint (e.g., 0.14 .mu.m). また、図2と図14とに示すように、図13に示す半導体装置に形成されたn型高濃度領域HRのピーク濃度の位置(たとえば0.01μm)は、本実施の形態の半導体装置100に形成されたn型高濃度領域HRのピーク濃度の位置(たとえば0.016μm)よりも半導体基板SBの主表面12に近い。 Further, as shown in FIGS. 2 and 14, the position of the peak concentration of n-type high-concentration region HR formed in the semiconductor device shown in FIG. 13 (e.g. 0.01 [mu] m), the semiconductor device of this embodiment 100 near the main surface 12 of the semiconductor substrate SB from the position of peak concentration of the formed n-type high-concentration region HR (e.g. 0.016μm).

図15〜17のそれぞれは、図1に示す本実施の形態における半導体装置100、図12および図13の半導体装置に順バイアスの電圧が印加されたときの電子の移動度を示す図である。 Each 15-17 illustrates the electron mobility when the forward bias voltage is applied to the semiconductor device of the semiconductor device 100, FIGS. 12 and 13 in the embodiment shown in FIG. 図15〜17において記載されている数値は、電子の移動度(単位:cm 2-1-1 )である。 The numerical values set forth in FIG. 15 to 17, the electron mobility (unit: cm 2 V -1 s -1) is.

図1に示す本実施の形態における半導体装置100において、ゲート電極GEに相対的に正の電圧が印加されると、ゲート電極GE下のp型バックゲート領域BGの表面に反転層であるn型チャネルが形成される。 In the semiconductor device 100 of this embodiment shown in FIG. 1, when a relatively positive voltage to the gate electrode GE is applied, n-type is an inversion layer on the surface of the p-type back gate region BG below the gate electrode GE channel is formed. これにより、n型のキャリアとしての電子は、n +ソース領域SRから、この反転層、n型高濃度領域HRおよびn -エピタキシャル層EPを通じてn型ドレイン領域DRに注入される。 Thereby, electrons as n-type carriers, the n + source region SR, the inversion layer, the n-type high-concentration region HR and the n - are injected into the n-type drain region DR through the epitaxial layer EP.

ここで、図15〜図17を比較すると、たとえば4.50×10 -7 cm 2-1-1の電子の移動度を示す線は、図16および図17よりも図15において半導体基板SBの主表面12から深いところに延びている。 Here, comparing FIGS. 15 to 17, for example a line that indicates the electron mobility of 4.50 × 10 -7 cm 2 V -1 s -1 , the semiconductor substrate 15 than 16 and 17 It extends deeper from the main surface 12 of the SB. つまり、図15の半導体装置では、図16および図17の半導体装置よりも大きな電子の移動度の得られる領域が広い。 In other words, in the semiconductor device in FIG. 15, a wide area obtained mobility of large electron than semiconductor devices of FIGS. 16 and 17. このことから、図1に示す本実施の形態における半導体装置100は、図12および図13に示す構成よりもオン抵抗を低減できることがわかる。 Therefore, the semiconductor device 100 of this embodiment shown in FIG. 1, it is possible to reduce the on-resistance than the configuration shown in FIGS. 12 and 13.

図1に示す本実施の形態の構成において図12および図13に示す構成に比較して、オン抵抗を低減できる理由は以下のように考えられる。 Compared to the configuration shown in FIGS. 12 and 13 in the structure of the present embodiment shown in FIG. 1, the reason that can reduce the on-resistance is considered as follows.

上述したように、DMOSFETのオン時には、n型のキャリアとしての電子はn +ソース領域SRから反転層、n型高濃度領域HRおよびn -エピタキシャル層EPを通じてn型ドレイン領域DRに注入される。 As described above, at the time on the DMOSFET, electrons as n-type carrier inversion layer of n + source region SR, the n-type high-concentration region HR and the n - are injected into the n-type drain region DR through the epitaxial layer EP. 電子がn型高濃度領域HR内を通過する際に電子の大部分は、n型高濃度領域HR内においてn +ソース領域SRとn型バックゲート領域BGとのpn接合部よりも深い位置を通過すると考えられる。 Electronic majority of when the electrons pass through the n-type high-concentration region HR is the position deeper than the pn junction portion between the n-type high-concentration region HR in the n + source region SR and the n-type back gate region BG It is believed to pass through. このため、そのpn接合部よりも深い位置にピーク濃度を有するn型高濃度領域HRを設けた図1の構成においてオン抵抗が低減したものと考えられる。 Therefore, it is considered that the on resistance is reduced in the configuration of FIG. 1 in which a n-type high-concentration region HR having a peak concentration at a position deeper than the pn junction.

また、図2および図13の各々の構成では、n型高濃度領域HR内における大部分の電子の通過経路にn型高濃度領域HRが存在しないため、オン抵抗が図1の構成よりも高くなったと考えられる。 Further, in the configuration of each of FIGS. 2 and 13, since the majority of electrons passing path of the n-type high-concentration region HR no n-type high-concentration region HR, higher than configurations on resistance of 1 It is considered to became.

次に、本実施の形態における半導体装置100がカレントミラー回路でのバラツキを低減できる作用効果について説明する。 Next, the semiconductor device 100 of this embodiment will be described operational effects can reduce variations in a current mirror circuit.

カレントミラー回路は、主にMOSFETなどの半導体素子の過電流検出出力電流制御などの電流制御に使用されている。 The current mirror circuit is mainly used to the current control such as overcurrent detection output current control of the semiconductor element such as a MOSFET. たとえば、MOSFETに数A流れている過電流の検出において、誤作動などで電流が規格以上流れた場合に、この過電流を直接検出することは不可能である。 For example, in the detection of an overcurrent flowing through several A to MOSFET, when the current in such malfunction flows than standard, it is impossible to detect the overcurrent directly. このため、カレントミラー回路では、図18(a)に示すように、検出するMOSFET(出力トランジスタ)よりも少ない電流を流すための(たとえばMOSFETに流れる電流の1/1000の電流が流れる)基準トランジスタが設けられ、この基準トランジスタに流れる電流が測定されることで、過電流が検出される。 Therefore, in the current mirror circuit, as shown in FIG. 18 (a), (flows 1/1000 of the current of the current flowing in the example MOSFET is) for supplying less current than the MOSFET (output transistor) for detecting reference transistor is provided by current flowing through the reference transistor is measured, the overcurrent is detected. また、電流制御は、図18(b)に示すように、基準トランジスタに電流を流すことで、出力トランジスタに基準トランジスタよりも大きな電流を流すことができる(たとえばMOSFETに流れる電流の1000倍の電流が流れる)。 Further, current control, as shown in FIG. 18 (b), by flowing a current to the reference transistor, large current can flow than the reference transistor in the output transistor (e.g. 1000 times the current of the current flowing through the MOSFET It flows). このため、カレントミラー回路では、基準トランジスタにたとえば数百μA〜数mAの電流を流すことで、容易にMOSFETの電流制御が可能となる。 Therefore, in the current mirror circuit, by flowing the reference transistor for example a current of a few hundred μA~ number mA, easily it enables current control of the MOSFET. なお、図18(a)は、過電流を検出するためのカレントミラー回路を示す模式図である。 Incidentally, FIG. 18 (a) is a schematic diagram showing a current mirror circuit for detecting an overcurrent. 図18(b)は、電流制御を検出するためのカレントミラー回路を示す模式図である。 18 (b) is a schematic diagram showing a current mirror circuit for detecting the current control.

このカレントミラー回路において、基準トランジスタに10μAの電流を流した場合に、出力トランジスタとしてのDMOSFETおよびHVMOS(High-Voltage MOS:高耐圧MOS)FETの各々に流れた電流値から求まるカレントミラー比(出力電流/入力電流)を図18(c)および下記の表1に示す。 In the current mirror circuit, when a current of 10μA of current to the reference transistor, DMOSFET and HVMOS as an output transistor (High-Voltage MOS: high breakdown voltage MOS) current mirror ratio determined from the current value flowing in each of the FET (Output a current / input current) shown in FIG. 18 (c) and Table 1 below. なお、図18(c)は、DMOSFETおよびHVMOSFETのカレントミラー比の分布を示す図である。 Incidentally, FIG. 18 (c) is a diagram showing the distribution of the current mirror ratio of the DMOSFET and HVMOSFET. 図18(c)において、横軸はカレントミラー比を示し、縦軸は標準正規分布f(x)を示す。 In FIG. 18 (c), the horizontal axis represents a current mirror ratio, and the vertical axis represents the standard normal distribution f (x).

図18(c)および表1に示すように、DMOSFETのカレントミラー比は、HVMOSFETのカレントミラー比よりもバラツキが大きいことがわかる。 As shown in FIG. 18 (c) and Table 1, the current mirror ratio of the DMOSFET is found to be greater variation than the current mirror ratio of HVMOSFET. また、表1に示すように、DMOSFETのバラツキ(3σ/average)は、HVMOSFETのバラツキの約4倍であることがわかる。 Further, as shown in Table 1, the variation of the DMOSFET (3σ / average) is found to be about 4 times the variation of HVMOSFET. このことから、HVMOSFETよりもDMOSFETの方が過電流のバラツキが大きいことがわかる。 From this, it can be seen that the people of the DMOSFET is a variation of the over-current is greater than the HVMOSFET.

また、DMOSFETおよびHVMOSFETの基準トランジスタに10μAの電流を流した場合に、それぞれの基準トランジスタのドレイン領域に電流が流れるようになる基準トランジスタの閾値電圧VTHを下記の表2に示す。 Further, in the case of flowing a 10μA current to the reference transistor of the DMOSFET and HVMOSFET, showing the threshold voltage VTH of the reference transistor comprising a current flows to the drain region of each of the reference transistor in Table 2 below. なお、基準トランジスタに10μmの電流を流した場合のDMOSFETおよびHVMOSFETの基準トランジスタのゲート電圧は、閾値電圧VTHから数百mV超えた値である。 Incidentally, the gate voltage of the reference transistor of DMOSFET and HVMOSFET in passing the 10μm current to reference transistor is several hundred mV value exceeding the threshold voltage VTH.

また、このときの出力トランジスタであるDMOSFETおよびHVMOSFETの閾値電圧VTHを下記の表3に示す。 Also shows the threshold voltage VTH of the output is a transistor DMOSFET and HVMOSFET of this time shown in Table 3 below.

表2および3より、基準トランジスタおよび出力トランジスタの各々の閾値電圧VTHのバラツキ(3σ/average)は、2、3%とほぼ同程度である。 From Table 2 and 3, reference transistor and each of the variation in the threshold voltage VTH of the output transistor (3σ / average) is substantially the same as the 2,3%. しかし、表2に示すように、DMOSFETの基準トランジスタの閾値電圧のσ(標準偏差)は、HVMOSFETの基準トランジスタの閾値電圧のσの1.8倍である。 However, as shown in Table 2, sigma threshold voltage of the reference transistor DMOSFET (standard deviation) is 1.8 times the sigma of the threshold voltage of the reference transistor HVMOSFET. また、表3に示すように、出力側のDMOSFETの閾値電圧のσは、HVMOSFETの閾値電圧のσの1.5倍である。 Further, as shown in Table 3, the σ of the threshold voltage of the DMOSFET output side is 1.5 times the σ threshold voltage of HVMOSFET. このことから、HVMOSFETよりもDMOSFETの方が電流制御のばらつきが大きいことがわかる。 This indicates that the variation of it is current control DMOSFET is larger than the HVMOSFET.

したがって、表1〜表3の過電流検出および電流制御のバラツキより、一般的に、DOMOSFETのカレントミラー回路でのバラツキはHVMOSFETのカレントミラー回路のバラツキよりも大きいことがわかる。 Therefore, from the variation of the overcurrent detection and current control of Tables 1 to 3, generally, variation in the current mirror circuit DOMOSFET it can be seen that greater than the variation of the current mirror circuit HVMOSFET.

ここで、本実施の形態のDMOSFETを備えた半導体装置100では、キャリアが移動する領域にn型不純物を注入して形成されたn型高濃度領域HRを備えている。 Here, in the semiconductor device 100 having a DMOSFET according to the present embodiment, a carrier is formed by implanting n-type impurity in the region to move n-type high-concentration region HR. このため、たとえばn型高濃度領域HRのリンの注入量を2×10 12 cm -3 〜4×10 12 cm -3とすると、DMOSFETの閾値電圧VTHを1.0V〜1.3Vに低減することができる。 Thus, for example, if the injection amount of phosphorus in the n-type high-concentration region HR and 2 × 10 12 cm -3 ~4 × 10 12 cm -3, to reduce the threshold voltage VTH of the DMOSFET in 1.0V~1.3V be able to. 従来のDMOSFETの閾値電圧が1.6V程度であったので、本実施の形態のDMOSFETでは閾値電圧を低減できる。 Since the threshold voltage of a conventional DMOSFET was about 1.6V, it can be reduced threshold voltages in DMOSFET according to the present embodiment. このため、本実施の形態の半導体装置100によれば、カレントミラー回路のバラツキを低減できる。 Therefore, according to the semiconductor device 100 of this embodiment can reduce the variation of the current mirror circuit.

次に、本実施の形態における半導体装置100が耐圧の低下を抑制できる作用効果について説明する。 Next, the semiconductor device 100 of this embodiment will be described operational effects can suppress a decrease in breakdown voltage. 半導体装置100において、p型バックゲート領域BGとn型ドレイン領域DRとに逆バイアスが印加されると、p型バックゲート領域BGとn -エピタキシャル層EPとのpn接合、および、p型バックゲート領域BGとn型高濃度領域HRとのpn接合から、n -エピタキシャル層EPへ空乏層が広がる。 In the semiconductor device 100, a reverse bias is applied to the p-type back gate region BG and n-type drain region DR, a p-type back gate region BG and n - pn junction between the epitaxial layer EP, and, p-type back gate from the pn junction between the region BG and the n-type high concentration region HR, n - depletion layer spreads into the epitaxial layer EP. 本実施の形態では、n型高濃度領域HRのピーク濃度は、p型バックゲート領域BGとn -エピタキシャル層EPとのpn接合よりも浅い。 In this embodiment, the peak concentration of the n-type high-concentration region HR is, p-type back gate region BG and the n - shallower than the pn junction between the epitaxial layer EP. -エピタキシャル層EPよりも不純物濃度が高いn型高濃度領域HRによって、空乏層の広がりが抑制される領域が少ない。 n - the higher n-type high-concentration region HR impurity concentration than the epitaxial layer EP, less area expansion of the depletion layer is suppressed. このため、耐圧の低下を抑制することができる。 Therefore, it is possible to suppress the decrease in breakdown voltage. つまり、耐圧を確保するためには、n +ソース領域SRからn型ドレイン領域DRに至るn -エピタキシャル層EPにおいて空乏化すればよいので、半導体基板SBの主表面12にn型高濃度領域HRが形成されていても、耐圧の低下を抑制することができる。 That is, in order to ensure a withstand voltage, ranging from n + source region SR in the n-type drain region DR n - it is sufficient depleted in the epitaxial layer EP, the n-type high-concentration region on the main surface 12 of the semiconductor substrate SB HR There also be formed, it is possible to suppress the decrease in breakdown voltage.

次に、本実施の形態における半導体装置100が小型化を図ることができる作用効果について説明する。 Next, the semiconductor device 100 of this embodiment will be described operation and effect can be miniaturized.

本実施の形態における半導体装置100では、DMOSFETと他の半導体素子との分離にトレンチ分離が用いられている。 In the semiconductor device 100 of this embodiment, a trench isolation is used for separation of the DMOSFET and other semiconductor devices. このため、不純物の拡散によりDMOSFETと他の半導体素子とを分離する場合よりも、DMOSFETを分離するために要する平面占有面積を小さくすることができる。 Therefore, as compared with the case of separating the DMOSFET and other semiconductor elements by the diffusion of impurities, it is possible to reduce the plane occupied area required to separate the DMOSFET. したがって、デバイスの小型化を図ることができる。 Therefore, it is possible to reduce the size of the device.

また上記半導体装置100において、素子を分離するための領域は、トレンチTRとトレンチTRを埋める充填層PGとを有している。 Also in the semiconductor device 100, the region for separating elements, and a filling layer PG fill the trench TR and the trench TR. このため、半導体装置100の小型化を図りつつ、充填層PGにより、DMOSFETと他の半導体素子とをより確実に電気的に分離できる。 Therefore, while reducing the size of the semiconductor device 100, by the filling layer PG, it can be more reliably electrically isolate the DMOSFET and other semiconductor devices.

(実施の形態2) (Embodiment 2)
図19は、本実施の形態における半導体装置の構成を示す概略断面図である。 Figure 19 is a schematic sectional view showing a structure of a semiconductor device in this embodiment. 図19に示すように、本実施の形態における半導体装置101は、たとえばDMOSFETを備えている。 As shown in FIG. 19, the semiconductor device 101 of this embodiment includes, for example, a DMOSFET.

図19に示すように、本実施の形態における半導体装置101は、図1に示す実施の形態1における半導体装置100と基本的には同様の構成を備えているが、フィールド絶縁膜FIの端部(エッジ)14と間隔をあけてn型高濃度領域HRが配置されている点において異なる。 As shown in FIG. 19, the semiconductor device 101 of this embodiment is basically the semiconductor device 100 according to the first embodiment shown in FIG. 1 have the same configuration, the end portion of the field insulating film FI differs in that (edge) spaced 14 and spacing n-type high-concentration region HR is disposed.

具体的には、n型高濃度領域HRは、n -エピタキシャル層EPを挟んでフィールド絶縁膜FIと対向している。 Specifically, n-type high-concentration region HR is, n - faces the field insulating film FI across the epitaxial layer EP.

n型高濃度領域HRは、フィールド絶縁膜FIの端部14から、たとえば0.3μm以上0.7μm以下、好ましくは0.5μm程度離れている。 n-type high-concentration region HR from the end 14 of the field insulating film FI, e.g. 0.3μm or 0.7μm or less, preferably spaced about 0.5 [mu] m. ここで、フィールド絶縁膜FIの端部14とは、いわゆるバーズビークと呼ばれる部分であり、一定の広い幅を構成する部分から幅が狭くなる始点である。 Here, the end 14 of the field insulating film FI, a part of so-called bird's beak, the width from the portion constituting the fixed broad width is the starting point of narrowing. このフィールド絶縁膜FIの端部14には、電界が集中する。 The end 14 of the field insulating film FI, the electric field is concentrated.

図20は、図19のXX−XX線に沿う不純物濃度のプロファイルを示す図である。 Figure 20 is a diagram showing a profile of an impurity concentration taken along the line XX-XX in FIG. 19. 図20において左端はフィールド絶縁膜FIの端部14を示している。 Left shows the end 14 of the field insulating film FI in Figure 20. この横軸の数値は、各層の位置を示す指標である。 The numbers in this horizontal axis is an index indicating the position of each layer. また縦軸は、それぞれの位置での不純物濃度(単位log(cm -3 ))を示している。 The vertical axis represents the impurity concentration at each position (in log (cm -3)). 図20で示す不純物は、たとえばリンである。 Impurities shown in FIG. 20, for example, phosphorus.

図20に示すように、n型高濃度領域HRは、3.2×10 15 cm -3 〜7.5×10 16 cm -3のn型不純物濃度を有している。 As shown in FIG. 20, n-type high-concentration region HR has an n-type impurity concentration of 3.2 × 10 15 cm -3 ~7.5 × 10 16 cm -3. n型高濃度領域HRは、p型バックゲート領域BGとのpn接合部近傍にピーク濃度を有し、フィールド絶縁膜FIの端部14からp型バックゲート領域BGに向けて不純物濃度が高くなる不純物濃度分布を有している。 n-type high-concentration region HR has a peak concentration near the pn junction between the p-type back gate region BG, the impurity concentration is higher toward the end 14 of the field insulating film FI to p-type back gate region BG and it has an impurity concentration distribution. また、p型バックゲート領域BGには、7.5×10 16 cm -3のn型不純物が注入されている。 Further, the p-type back gate region BG, the n-type impurity of 7.5 × 10 16 cm -3 are injected.

図19に示す上記以外の構成は、上述した図1に示す構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。 Other configurations shown in FIG. 19 are denoted by the same reference elements for configuration and is substantially the same as shown in FIG. 1 described above, description thereof will not be repeated.

続いて、本実施の形態における半導体装置101の製造方法について説明する。 Next, a method for manufacturing the semiconductor device 101 of this embodiment.
図21は、本実施の形態における半導体装置101の製造方法を示す概略断面図である。 Figure 21 is a schematic cross-sectional views showing a manufacturing method of the semiconductor device 101 of this embodiment. 本実施の形態における半導体装置101の製造方法は、基本的には実施の形態1における半導体装置100の製造方法と同様の構成を備えているが、n型高濃度領域HRを形成する領域において異なっている。 The method of manufacturing a semiconductor device 101 of this embodiment is basically has the same structure as the manufacturing method of the semiconductor device 100 of the first embodiment, it differs in a region for forming the n-type high concentration region HR ing.

具体的には、図21に示すように、写真製版技術により、厚いフィールド絶縁膜FIの内周側で囲まれる領域を開口したレジストパターンRPが形成される。 More specifically, as shown in FIG. 21, by photolithography, the resist pattern RP having an opening area surrounded by the inner circumferential side of the thick field insulating film FI is formed. すなわち、フィールド絶縁膜FIの端部14にイオンが注入されないように、レジストパターンRPが形成される。 That is, ions on the end 14 of the field insulating film FI is so not implanted, the resist pattern RP is formed. このレジストパターンRPをマスクとして、半導体基板SBの主表面にたとえばリンがイオン注入される。 The resist pattern RP as a mask, the main surface for example, phosphorus is ion-implanted in the semiconductor substrate SB. これにより、半導体基板SBの主表面に、フィールド絶縁膜FIの端部14と間隔をあけてn型高濃度領域HRが形成される。 Thus, the main surface of the semiconductor substrate SB, n-type high-concentration region HR at a end portion 14 and the spacing of the field insulating film FI is formed. この後、レジストパターンRPは除去される。 Thereafter, the resist pattern RP is removed.

本実施の形態の製造方法は、上記以外の工程については実施の形態1の製造方法とほぼ同じであるため、その説明を繰り返さない。 Manufacturing method of the present embodiment, since the steps other than the above is substantially the same as the manufacturing method of the first embodiment, description thereof will not be repeated.

以上により、図19に示す本実施の形態の半導体装置101が製造される。 Thus, the semiconductor device 101 of this embodiment shown in FIG. 19 is manufactured. この半導体装置101を実際に使用する際には、たとえば図22および図23に示すように用いられる。 In actual use the semiconductor device 101 is used for example as shown in FIGS. 22 and 23. なお、図22は、本実施の形態における半導体装置101の適用例を示す概略平面図である。 Incidentally, FIG. 22 is a schematic plan view showing an application example of the semiconductor device 101 of this embodiment. 図22において、層間絶縁膜OX、配線INC1、INC2およびコンタクトホールCO内のプラグ導電層PLは省略している。 In Figure 22, the interlayer insulating film OX, plug conductive layer PL wiring INC1, INC2 and contact hole CO is omitted. 図22におけるn型高濃度領域HRを示す点線は、上述したn型高濃度領域HRを形成する工程を示す図21において半導体基板SBの表面に形成されたレジストパターンRPの開口部である。 Dotted lines indicating the n-type high-concentration region HR in Figure 22 is an opening of the resist pattern RP formed on the surface of the semiconductor substrate SB in FIG. 21 showing a process for forming the above-mentioned n-type high-concentration region HR. 図23は、図22のXXIII−XXIII線に沿う断面図である。 Figure 23 is a sectional view taken along the line XXIII-XXIII of FIG. 22.

続いて、本実施の形態の半導体装置101の作用効果について説明する。 Next, the function and effect will be described a semiconductor device 101 of this embodiment.
まず、本実施の形態における半導体装置101が耐圧の低下を抑制できる作用効果について説明する。 First, the semiconductor device 101 of this embodiment will be described operational effects can suppress a decrease in breakdown voltage.

半導体装置101は、n型高濃度領域HRがフィールド絶縁膜FIの端部14と間隔をあけて配置されている。 The semiconductor device 101, n-type high-concentration region HR is spaced ends 14 and spacing of the field insulating film FI. フィールド絶縁膜FIの端部14を含むバーズビークと呼ばれる領域には、電界が集中するため、耐圧が低下する。 The area called bird's beak including field insulating film end 14 of FI, because the electric field is concentrated, the breakdown voltage is lowered. この端部14にn型高濃度領域HRよりも不純物濃度が低いn -エピタキシャル層EPが配置されているので、耐圧の低下を抑制することができる。 Low impurity concentration n than the end 14 to the n-type high concentration region HR - since the epitaxial layer EP is disposed, it is possible to suppress the decrease in breakdown voltage.

次に、本実施の形態における半導体装置101がオン抵抗を低減できる作用効果について説明する。 Next, the function and effect will be described in which the semiconductor device 101 of this embodiment can reduce the on-resistance.

本実施の形態におけるオン抵抗低減の効果を調べるために、図19の半導体装置101の構成について、電子の移動度のシュミレーションを行なった。 To investigate the effects of on-resistance reduction in the present embodiment, a structure of the semiconductor device 101 in FIG. 19 was performed simulation of electron mobility. その結果を図24に示す。 The results are shown in Figure 24. 図24は、図19に示す本実施の形態における半導体装置101に順バイアスの電圧が印加されたときの電子の移動度を示す図である。 Figure 24 is a diagram showing the electron mobility when the forward bias voltage is applied to the semiconductor device 101 in the present embodiment shown in FIG. 19. 図24において記載されている数値は、電子の移動度(単位:cm 2-1-1 )である。 The numerical values set forth in Figure 24, the electron mobility (unit: cm 2 V -1 s -1) is.

図24に示す本実施の形態における半導体装置102において、ゲート電極GEに相対的に正の電圧が印加されると、ゲート電極GE下のp型バックゲート領域BGの表面に反転層であるn型チャネルが形成される。 In the semiconductor device 102 of this embodiment shown in FIG. 24, the relatively positive voltage to the gate electrode GE is applied, n-type is an inversion layer on the surface of the p-type back gate region BG below the gate electrode GE channel is formed. これにより、n型のキャリアとしての電子は、n +ソース領域SRから、この反転層、n型高濃度領域HRおよびn -エピタキシャル層EPを通じてn型ドレイン領域DRに注入される。 Thereby, electrons as n-type carriers, the n + source region SR, the inversion layer, the n-type high-concentration region HR and the n - are injected into the n-type drain region DR through the epitaxial layer EP.

実施の形態1で示した図16、図17と、図24とを比較すると、たとえば4.50×10 -7 cm 2-1-1の電子の移動度を示す線は図16および図17よりも図24において半導体基板SBの主表面12から深いところに延びている。 Figure 16 shown in the first embodiment, and FIG. 17, comparing FIG. 24, for example lines 16 and illustrates the electron mobility of 4.50 × 10 -7 cm 2 V -1 s -1 It extends deeper from the major surface 12 of the semiconductor substrate SB in FIG. 24 than 17. つまり、図24の半導体装置において電流が流れる領域が、図16および図17の半導体装置において電流が流れる領域よりも大きい。 In other words, the region where the current flows in the semiconductor device of FIG. 24 is larger than the area where the current flows in the semiconductor device of FIG. 16 and FIG. 17. このことから、図2に示す本実施の形態における半導体装置102は、図12および図13に示す構成よりもオン抵抗を十分に低減できることがわかる。 Therefore, the semiconductor device 102 of this embodiment shown in FIG. 2, it can be seen that sufficiently reduce the on-resistance than the structure shown in FIGS. 12 and 13.

さらに、上述したように、n型高濃度領域HRがフィールド絶縁膜FIの端部14と間隔をあけて配置されることによって、耐圧の低下を抑制することができる。 Further, as described above, by the n-type high-concentration region HR is disposed at an end portion 14 and the distance of the field insulating film FI, it is possible to suppress the decrease in breakdown voltage. このため、不純物濃度が高いn型不純物をn型高濃度領域HRに注入することができる。 Therefore, it is possible to inject a high n-type impurity is an impurity concentration in the n-type high concentration region HR. したがって、n型高濃度領域HRの抵抗をさらに低減することができる。 Therefore, it is possible to further reduce the resistance of the n-type high-concentration region HR.

(実施の形態3) (Embodiment 3)
図25は、本実施の形態における半導体装置の構成を示す概略断面図である。 Figure 25 is a schematic sectional view showing a structure of a semiconductor device in this embodiment. 図25に示すように、本実施の形態における半導体装置102は、たとえばDMOSFETを備えている。 As shown in FIG. 25, the semiconductor device 102 of this embodiment includes, for example, a DMOSFET.

図25に示すように、本実施の形態における半導体装置102は、図1に示す実施の形態1における半導体装置100と基本的には同様の構成を備えているが、フィールド絶縁膜FIの下面15に接する領域にp型の不純物が注入されたp型不純物領域IM4(第4の領域)をさらに備えている点において異なる。 As shown in FIG. 25, the semiconductor device 102 of this embodiment is provided with the same structure in the semiconductor device 100 basically in the first embodiment shown in FIG. 1, the lower surface of the field insulating film FI 15 different in that it further comprises a p-type p-type impurity regions impurity is implanted IM4 (fourth region) in the area in contact with.

具体的には、p型不純物領域IM4は、フィールド絶縁膜FIの下面15から端部14を通じて半導体基板SBの主表面12との接合部に渡る領域まで接するように設けられている。 Specifically, p-type impurity regions IM4 is provided so as to contact the lower surface 15 of the field insulating film FI to a region spanning the junction between the main surface 12 of the semiconductor substrate SB through end 14. つまり、p型不純物領域IM4は、バーズビークと呼ばれる領域に接するように設けられている。 That, p-type impurity regions IM4 is provided in contact with the area called bird's beak. このp型不純物領域IM4は、フィールド絶縁膜FIの端部14の電界集中を緩和するために設けられている。 The p-type impurity regions IM4 is provided to reduce the electric field concentration of the field insulating film FI end 14.

p型不純物領域IM4は、本実施の形態ではn +ソース領域SR、n型高濃度領域HRおよびn型ドレイン領域DRとは逆導電型の領域である。 p-type impurity regions IM4 is in this embodiment the n + source region SR, and n-type high-concentration region HR and n-type drain region DR is a region of the opposite conductivity type. ただし、p型不純物領域IM4は、n +ソース領域SR、n型高濃度領域HRおよびn型ドレイン領域DRとは同じ導電型であってもよい。 Here, p-type impurity regions IM4 is, n + source region SR, may be the same conductivity type as the n-type high-concentration region HR and n-type drain region DR. この場合、p型不純物領域IM4にはp型の不純物が注入されているので、n -エピタキシャル層よりもn型を示す不純物濃度は低い。 In this case, since the p-type impurity regions IM4 p-type impurities are implanted, n - impurity concentration shown the n-type than the epitaxial layer is low.

また、n型高濃度領域HRは、実施の形態2と同様に、フィールド絶縁膜FIの端部14から間隔をあけて配置されている。 Further, n-type high-concentration region HR is, as in the second embodiment, are arranged from the end 14 of the field insulating film FI at intervals. なお、実施の形態1と同様に、n型高濃度領域HRは、フィールド絶縁膜FIの端部14に接するように設けられていてもよい。 Incidentally, as in the first embodiment, n-type high-concentration region HR may be provided in contact with the end 14 of the field insulating film FI. n型高濃度領域HRとp型不純物領域IM4とは接触していてもよく、または接触していなくてもよい。 n-type high-concentration region HR and a p-type impurity regions IM4 may be in contact, or may not be in contact. 接触していない場合には、p型不純物領域IM4とn型高濃度領域HRとの間には、たとえばn -エピタキシャル層EPが配置される。 If not in contact, between the p-type impurity regions IM4 and the n-type high concentration region HR, for example, n - epitaxial layer EP is disposed.

続いて、図26を参照して、本実施の形態における半導体装置102を構成するp型不純物領域の濃度について説明する。 Subsequently, referring to FIG. 26, it described the concentration of the p-type impurity region constituting the semiconductor device 102 of this embodiment. 図26は、図25のXXVI−XXVI線に沿う不純物濃度のプロファイルを示す図である。 Figure 26 is a diagram showing a profile of impurity concentration along the line XXVI-XXVI in FIG. 25. 図26において左端はフィールド絶縁膜FIの下面15を示している。 Left shows the lower surface 15 of the field insulating film FI in Figure 26. また縦軸は、それぞれの位置での不純物濃度(単位log(cm -3 ))を示している。 The vertical axis represents the impurity concentration at each position (in log (cm -3)). 図26で示す不純物は、たとえばボロンである。 Impurities shown in FIG. 26, for example, boron.

図26に示すように、p型不純物領域IM4は、3.1×10 15 cm -3以下のp型不純物濃度を有している。 As shown in FIG. 26, p-type impurity regions IM4 has a 3.1 × 10 15 cm -3 or less of p-type impurity concentration. p型不純物領域IM4におけるp型不純物濃度分布は、フィールド絶縁膜FIの下面15との接合部と、n -エピタキシャル層EPとの接合部との間にピーク濃度を有し、フィールド絶縁膜FIの下面15との接合部からピーク濃度に向けて高くなり、ピーク濃度からn -エピタキシャル層EPとの接合部に向けて低くなる不純物濃度分布を有している。 p-type impurity concentration distribution in the p-type impurity regions IM4 includes a joint portion between the lower surface 15 of the field insulating film FI, n - has a peak concentration between the junction of the epitaxial layer EP, the field insulating film FI increases toward the peak concentration from the junction with the lower surface 15, the peak concentration the n - has an impurity concentration distribution decreases towards the junction with the epitaxial layer EP.

図25に示す上記以外の構成は、上述した図1に示す構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。 Other configurations shown in FIG. 25 are denoted by the same reference elements for configuration and is substantially the same as shown in FIG. 1 described above, description thereof will not be repeated.

続いて、本実施の形態における半導体装置102の製造方法について説明する。 Next, a method for manufacturing the semiconductor device 102 of this embodiment.
図27は、本実施の形態における半導体装置102の製造方法を示す概略断面図である。 Figure 27 is a schematic cross-sectional views showing a manufacturing method of the semiconductor device 102 of this embodiment. 本実施の形態における半導体装置102の製造方法は、基本的には実施の形態1における半導体装置100の製造方法と同様の構成を備えているが、n型高濃度領域HRを形成する領域およびp型不純物領域IM4をさらに形成する点において異なっている。 The method of manufacturing a semiconductor device 102 of this embodiment is basically has the same structure as the manufacturing method of the semiconductor device 100 of the first embodiment, the region to form an n-type high-concentration region HR and p It is different in that it further -type impurity regions IM4.

具体的には、図21を示して実施の形態2で説明したように、半導体基板SBの主表面に、フィールド絶縁膜FIの端部14と間隔をあけてn型高濃度領域HRが形成される。 Specifically, as described in the second embodiment shows the FIG. 21, the main surface of the semiconductor substrate SB, n-type high-concentration region HR at a end portion 14 and the spacing of the field insulating film FI is formed that.

次に、図27に示すように、写真製版技術により、フィールド絶縁膜FIの下面15においてn型高濃度領域HRと近い側の領域上を開口したレジストパターンRPが形成される。 Next, as shown in FIG. 27, by photolithography, a resist pattern RP having an open n-type high-concentration region HR and close the side of the upper regions in the field insulating film lower surface 15 of the FI is formed. このレジストパターンRPをマスクとして、半導体基板SBの主表面にたとえばボロンがイオン注入される。 The resist pattern RP as a mask, the main surface, for example boron semiconductor substrate SB is ion-implanted. これにより、半導体基板SBの主表面に、フィールド絶縁膜FIの下面15に接する領域にp型不純物領域IM4が形成される。 Thus, the main surface of the semiconductor substrate SB, p-type impurity regions IM4 the region in contact with the lower surface 15 of the field insulating film FI is formed. この後、レジストパターンRPは除去される。 Thereafter, the resist pattern RP is removed.

本実施の形態の製造方法は、上記以外の工程については実施の形態1の製造方法とほぼ同じであるため、その説明を繰り返さない。 Manufacturing method of the present embodiment, since the steps other than the above is substantially the same as the manufacturing method of the first embodiment, description thereof will not be repeated.

以上により、図25に示す本実施の形態の半導体装置102が製造される。 Thus, the semiconductor device 102 of this embodiment shown in FIG. 25 is manufactured. この半導体装置102を実際に使用する際には、たとえば図28および図29に示すように用いることができる。 In actual use the semiconductor device 102 can be used for example, as shown in FIGS. 28 and 29. なお、図28は、本実施の形態における半導体装置102の適用例を示す概略平面図である。 Incidentally, FIG. 28 is a schematic plan view showing an application example of the semiconductor device 102 of this embodiment. 図28において、層間絶縁膜OX、配線INC1、INC2およびコンタクトホールCO内のプラグ導電層PLは省略している。 In Figure 28, the interlayer insulating film OX, plug conductive layer PL wiring INC1, INC2 and contact hole CO is omitted. 図28におけるn型高濃度領域HRを示す点線は、上述したn型高濃度領域HRを形成する工程を示す図27において半導体基板SBの表面に形成されたレジストパターンRPの開口部である。 Dotted lines indicating the n-type high-concentration region HR in Figure 28 is an opening of the resist pattern RP formed on the surface of the semiconductor substrate SB in FIG. 27 showing a process for forming the above-mentioned n-type high-concentration region HR. 図29は、図28のXXIX−XXIX線に沿う断面図である。 Figure 29 is a sectional view taken along the line XXIX-XXIX in FIG. 28.

続いて、本実施の形態の半導体装置102の作用効果について説明する。 Next, the function and effect will be described a semiconductor device 102 of this embodiment.
まず、本実施の形態における半導体装置102が耐圧の低下を抑制できる作用効果について説明する。 First, the semiconductor device 102 of this embodiment will be described operational effects can suppress a decrease in breakdown voltage.

本実施の形態では、フィールド絶縁膜FIの下面15に接する領域にp型不純物領域IM4が形成されている。 In the present embodiment, p type impurity region IM4 the region in contact with the lower surface 15 of the field insulating film FI is formed. このp型不純物領域IM4は、n型高濃度領域HRおよびn -エピタキシャル層EPとpn接合を構成しており、このpn接合からn型高濃度領域HRおよびn -エピタキシャル層EP内に空乏層がすでに生じている。 The p-type impurity regions IM4 is, n-type high-concentration region HR and the n - constitute the epitaxial layer EP and pn junction, this pn junction n-type high-concentration region HR and the n - depletion layer in the epitaxial layer EP It has already occurred. またp型不純物領域IM4は、フローティングな電位で低濃度であるため、擬似的な空乏層として機能し得る。 The p-type impurity regions IM4 are the low concentrations in a floating potential, it may function as a pseudo depletion. このため、上記の逆バイアスの印加時には、p型不純物領域IM4と、n型高濃度領域HRおよびn -エピタキシャル層EPとのpn接合による空乏層と、p型不純物領域IM4による擬似的な空乏層とがすでに存在した状態で、p型バックゲート領域BGと、n型高濃度領域HRおよびn -エピタキシャル層EPとのpn接合からn -エピタキシャル層EP内への空乏層が延びることになる。 Therefore, when application of the reverse bias, a p-type impurity regions IM4, n-type high-concentration region HR and the n - pseudo-depletion by a depletion layer and, p-type impurity regions IM4 by a pn junction between the epitaxial layer EP Doo is in a state already exists, and the p-type back gate region BG, n-type high-concentration region HR and the n - so that the depletion layer into the epitaxial layer EP extends - n from the pn junction between the epitaxial layer EP. よって、空乏層全体の広がりが大きくなるため、半導体装置102の耐圧を向上させることができる。 Accordingly, since the spread of the entire depletion layer is increased, it is possible to improve the breakdown voltage of the semiconductor device 102.

なお、p型不純物領域IM4がn型を示す場合であっても、フローティングな電位で低濃度であるため、擬似的な空乏層として機能し得る。 Incidentally, p-type impurity regions IM4 even when the n-type conductivity, due to low concentration in a floating potential, may function as a pseudo depletion. このため、半導体装置102の耐圧を向上する効果を有している。 Therefore, it has the effect of improving the breakdown voltage of the semiconductor device 102.

次に、本実施の形態における半導体装置102がオン抵抗を低減できる作用効果について説明する。 Next, the function and effect will be described in which the semiconductor device 102 of this embodiment can reduce the on-resistance.

半導体装置101において、ゲート電極GEに相対的に正の電圧が印加されると、n型のキャリアとしての電子は、n +ソース領域SRから、p型バックゲート領域BGおよびn型高濃度領域HRを通じてn型ドレイン領域DRに注入される。 In the semiconductor device 101, when a relatively positive voltage to the gate electrode GE is applied, electrons as n-type carriers, the n + source region SR, p-type back gate region BG and the n-type high concentration region HR It is injected into the n-type drain region DR through. この電流経路において、フィールド絶縁膜FIの下面15に接するp型不純物領域IM4を通るキャリアが少なく、n型高濃度領域HRを通るキャリアが多い。 In this current path, less carrier through the p-type impurity regions IM4 in contact with the lower surface 15 of the field insulating film FI, carriers often through the n-type high-concentration region HR. このため、フィールド絶縁膜FIの下面15に接する領域にn型高濃度領域HRを形成しない場合であっても、図12のn型高濃度領域HRが形成されていない半導体装置、図13に示すn型高濃度領域HRが浅い位置に形成されている半導体装置に比べて、本実施の形態における半導体装置102はオン抵抗を十分に低減できる。 Therefore, even when the region in contact with the lower surface 15 of the field insulating film FI does not form an n-type high-concentration region HR, the semiconductor device n-type high-concentration region HR in Figure 12 is not formed, illustrated in Figure 13 compared to the semiconductor device n-type high-concentration region HR is formed in a shallow position, the semiconductor device 102 in this embodiment can sufficiently reduce the on-resistance.

ここで、本発明者は、上述した本実施の形態1〜3の半導体装置100〜102と、図12のn型高濃度領域HRが形成されていない半導体装置とのオン抵抗および耐圧を調べた。 Here, the present inventors includes a semiconductor device 100 to 102 according to the first to the third embodiment that has been described above, was examined on-resistance and breakdown voltage of the semiconductor device n-type high-concentration region HR in Figure 12 are not formed . その内容について以下に説明する。 For the contents of which are described below.

具体的には、図1に示す実施の形態1の半導体装置100および図19に示す実施の形態2の半導体装置101のn型高濃度領域HRは、1×10 12 /cm 2および3×10 12 /cm 2の2種類のn型不純物濃度を有している。 Specifically, n-type high-concentration region HR of the semiconductor device 101 of the second embodiment shown in the semiconductor device 100 and FIG. 19 of the first embodiment shown in FIG. 1, 1 × 10 12 / cm 2 and 3 × 10 It has two types of n-type impurity concentration of 12 / cm 2. 図25に示す実施の形態3の半導体装置102のn型高濃度領域HRは、3×10 12 /cm 2の1種類のn型不純物濃度を有している。 N-type high concentration region HR of the semiconductor device 102 according to the third embodiment shown in FIG. 25 has one type of n-type impurity concentration of 3 × 10 12 / cm 2. なお、n型高濃度領域HRに注入するn型不純物は、リンである。 Incidentally, n-type impurity to be implanted into the n-type high concentration region HR is phosphorus. また図12に示す半導体装置はn型高濃度領域を備えていない。 The semiconductor device shown in FIG. 12 is not provided with the n-type high concentration region. それぞれの半導体装置のオン抵抗および耐圧を下記の表4に示す。 It shows the on-resistance and breakdown voltage of each semiconductor device in Table 4 below.

表4に示すように、リンの注入量が3×10 12 /cm 2の場合、ピーク濃度がp型バックゲート領域BGとn +ソース領域SRとのpn接合部よりも深い位置に形成されたn型高濃度領域HRが形成されている実施の形態1〜3は、n型高濃度領域HRが形成されていない比較例の半導体装置よりもオン抵抗を低減することができる。 As shown in Table 4, the injection amount of the phosphorus For 3 × 10 12 / cm 2, the peak concentration is formed at a position deeper than the pn junction between the p-type back gate region BG and the n + source region SR n-type high concentration region HR of implementation is formed form 1-3, it is possible to reduce the on-resistance than the semiconductor device of the comparative example n-type high-concentration region HR is not formed. また、n型高濃度領域HRが半導体基板SBの主表面12におけるp型バックゲート領域BGとn +ソース領域SRとの間の全面に位置していた実施の形態1の半導体装置100では、0.720mΩcm 2という低いオン抵抗を実現できる。 In the semiconductor device 100 of Embodiment 1 is located on the entire surface between the p-type back gate region BG and the n + source region SR n-type high-concentration region HR is the main surface 12 of the semiconductor substrate SB, 0 can achieve a low on-resistance that .720mΩcm 2.

また、リンの注入量が3×10 12 /cm 2と1×10 12 /cm 2とを比較して、n型高濃度領域HRの不純物濃度を高くすることによって、オン抵抗をより低減できる。 Furthermore, by comparing the injected amount of phosphorus 3 × 10 12 / cm 2 and a 1 × 10 12 / cm 2, by increasing the impurity concentration of the n-type high-concentration region HR, can be further reduced on-resistance.

なお、フィールド絶縁膜FIの端部14と間隔をあけてn型高濃度領域HRを配置した実施の形態2の半導体装置101およびフィールド絶縁膜FIの下面15に接する領域にp型不純物領域IM4を配置した実施の形態3における半導体装置102は、n型高濃度領域HRが形成されていない比較例の半導体装置よりもオン抵抗が低く、実施の形態1よりも耐圧を向上することができる。 Incidentally, the p-type impurity regions IM4 the region in contact with the field insulating film FI end 14 and the semiconductor device 101 and the field insulating film FI underside 15 of the second embodiment the spacing was placed n-type high-concentration region HR at a the semiconductor device 102 in the third embodiment of the arrangement, n-type high-concentration region HR low on-resistance than the semiconductor device of the comparative example is not formed, it is possible to improve the withstand voltage than in the first embodiment.

電流経路を構成する抵抗は、p型バックゲート領域BGの抵抗(図25において領域P1の抵抗)、p型バックゲート領域BGとn型ドレイン領域DRとの間に位置する領域の抵抗(図25において領域P2の抵抗)、およびフィールド絶縁膜FI下に位置するn -エピタキシャル層EPの抵抗(図25において領域P3の抵抗)の主に3つである。 Resistors constituting a current path, a p-type resistance of the back gate region BG (resistance region P1 in FIG. 25), the resistance of the region located between the p-type back gate region BG and n-type drain region DR (FIG. 25 in resistance region P2), and field n located under the insulating film FI - mainly at three resistors epitaxial layer EP (resistance region P3 in Fig. 25). 上述した内容から、この3つの抵抗のうち、p型バックゲート領域BGとn型ドレイン領域DRとの間に位置する領域の抵抗が、オン抵抗の低減に大きく寄与することがわかった。 From what has been described above, among the three resistors, the resistance of the region located between the p-type back gate region BG and n-type drain region DR has been found to contribute significantly to the reduction of on-resistance. つまり、この領域を高濃度にすれば、図25に示すように、フィールド絶縁膜FIの下部に擬似的な空乏層となるp型不純物領域IM4を設けても、オン抵抗を十分に抵抗できることがわかった。 In other words, if the region in high concentration, as shown in FIG. 25, be provided with a p-type impurity regions IM4 to be pseudo-depletion layer at the bottom of the field insulating film FI, that the on-resistance can be sufficiently resistive all right.

(実施の形態4) (Embodiment 4)
図30は、本実施の形態における半導体装置の構成を示す概略断面図である。 Figure 30 is a schematic sectional view showing a structure of a semiconductor device in this embodiment. 図30に示すように、本実施の形態における半導体装置103は、たとえばHVMOSFETを備えている。 As shown in FIG. 30, the semiconductor device 103 of this embodiment includes, for example, a HVMOSFET.

図30に示すように、本実施の形態における半導体装置103は、図1に示す実施の形態1における半導体装置100と基本的には同様の構成を備えているが、p型バックゲート領域BGの形状およびn型高濃度領域HRの配置において異なる。 As shown in FIG. 30, the semiconductor device 103 of this embodiment is provided with the same configuration is basically the semiconductor device 100 according to the first embodiment shown in FIG. 1, a p-type back gate region BG different in the arrangement of shapes and n-type high-concentration region HR.

具体的には、n型高濃度領域HRは、p型バックゲート領域BGと間隔をあけて配置されている。 Specifically, n-type high-concentration region HR is spaced p-type back gate region BG and spacing. すなわち、n型高濃度領域HRは、n -エピタキシャル層EPを挟んでp型バックゲート領域BGと対向している。 Ie, n-type high-concentration region HR is, n - is opposed to the p-type back gate region BG across the epitaxial layer EP.

また、p型バックゲート領域BGのピーク濃度の位置は、図1に示す実施の形態1の半導体装置100のp型バックゲート領域BGのピーク濃度の位置よりも半導体基板SBの主表面12から深い。 The position of the peak concentration of the p-type back gate region BG is deep from the main surface 12 of the semiconductor substrate SB from the position of peak concentration of the p-type back gate region BG of the semiconductor device 100 of the first embodiment shown in FIG. 1 . より具体的には、本実施の形態におけるHVMOSとしての半導体装置103のp型バックゲート領域BGのピーク濃度は、主表面12からたとえば1μm以上3μmに位置している。 More specifically, the peak concentration of the p-type back gate region BG of the semiconductor device 103 as HVMOS in this embodiment, are located from the main surface 12 to 3μm e.g. 1μm or more. 一方、実施の形態1〜3のDMOSFETを備えた半導体装置100〜102のp型バックゲート領域BGのピーク濃度は、主表面12からたとえば1μm未満(図2では約0.16μm)に位置している。 On the other hand, the peak concentration of the p-type back gate region BG of the semiconductor device 100 to 102 having a DMOSFET according to the first to the third embodiments, for example less than 1μm from the main surface 12 located (about 0.16μm in FIG. 2) there.

図30に示す上記以外の構成は、上述した図1に示す構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。 Other configurations shown in FIG. 30 are denoted by the same reference elements for configuration and is substantially the same as shown in FIG. 1 described above, description thereof will not be repeated.

続いて、本実施の形態における半導体装置103の製造方法について説明する。 Next, a method for manufacturing the semiconductor device 103 of this embodiment.
図31〜34は、本実施の形態における半導体装置103の製造方法を工程順に示す概略断面図である。 Figure 31 to 34 are schematic sectional views sequentially showing the steps of producing the semiconductor device 103 of this embodiment. 本実施の形態における半導体装置103の製造方法は、基本的には実施の形態1における半導体装置100の製造方法と同様の構成を備えているが、p型バックゲート領域BGおよびn型高濃度領域HRを形成する工程において異なっている。 The method of manufacturing a semiconductor device 103 of this embodiment is basically has the same structure as the manufacturing method of the semiconductor device 100 in the first embodiment, p-type back gate region BG and the n-type high concentration region It is different in the step of forming the HR.

具体的には、まず、図5〜7に示して実施の形態1で説明したように、半導体基板SBの主表面上にフィールド絶縁膜FIが形成されるとともに、半導体基板SBの主表面にn型ドレイン領域DRが形成される。 Specifically, first, as described in the first embodiment shown in Figures 5-7, with the field insulating film FI is formed on the main surface of the semiconductor substrate SB, the main surface of the semiconductor substrate SB n -type drain region DR is formed.

次に、図31に示すように、写真製版技術により、厚いフィールド絶縁膜FIで覆われていない領域を開口したレジストパターンRPが形成される。 Next, as shown in FIG. 31, by photolithography, the resist pattern RP to the uncovered area an opening with a thick field insulating film FI is formed. このレジストパターンRPをマスクとして、半導体基板SBの主表面のn -エピタキシャル層EPにたとえばボロンがイオン注入される。 The resist pattern RP as a mask, n of the main surface of the semiconductor substrate SB - for example, boron into the epitaxial layer EP is ion-implanted. この後、たとえば800℃の温度で熱処理を行なうことにより、半導体基板SBの主表面にp型バックゲート領域BGとなるべきp型不純物領域が形成される。 Thereafter, a heat treatment is performed at a temperature of, for example, 800 ° C., p-type impurity region that becomes the p-type back gate region BG on the main surface of the semiconductor substrate SB is formed. この後、p型バックゲート領域BGの閾値電圧VTHを決めるために、半導体基板SBの主表面にたとえばボロンがさらにイオン注入される。 Thereafter, in order to determine the threshold voltage VTH of the p-type back gate region BG, the main surface, for example boron semiconductor substrate SB is further ion implantation. これにより、p型不純物領域からp型バックゲート領域BGが形成される。 Thus, p-type back gate region BG is formed from p-type impurity regions. この後、レジストパターンRPは除去される。 Thereafter, the resist pattern RP is removed.

次に、図32に示すように、p型バックゲート領域BGと間隔をあけた位置から、フィールド絶縁膜FIにおいてn型ドレイン領域DRの外周側と接触している位置までの領域を開口したレジストパターンRPが形成される。 Next, as shown in FIG. 32, from a position spaced a p-type back gate region BG and spacing, and exposing the region to a position in contact at the field insulating film FI n-type outer peripheral side of the drain region DR resist pattern RP is formed. このレジストパターンRPをマスクとして、半導体基板SBの主表面にたとえばリンがイオン注入される。 The resist pattern RP as a mask, the main surface for example, phosphorus is ion-implanted in the semiconductor substrate SB. これにより、半導体基板SBの主表面に、n型高濃度領域HRが形成される。 Thus, the main surface of the semiconductor substrate SB, n-type high-concentration region HR is formed. この後、レジストパターンRPは除去される。 Thereafter, the resist pattern RP is removed.

次に、実施の形態1と同様に、半導体基板SBの主表面に、図33に示すゲート絶縁膜GIおよび図34に示すゲート電極GEが形成される。 Then, as in the first embodiment, the main surface of the semiconductor substrate SB, the gate electrode GE shown in the gate insulating film GI and 34 shown in FIG. 33 is formed. 次に、実施の形態1と同様に、図30に示すように、半導体基板SBの主表面に、n +ソース領域SRが形成される。 Then, as in the first embodiment, as shown in FIG. 30, the main surface of the semiconductor substrate SB, n + source region SR is formed.

本実施の形態の製造方法は、上記以外の工程については実施の形態1の製造方法とほぼ同じであるため、その説明を繰り返さない。 Manufacturing method of the present embodiment, since the steps other than the above is substantially the same as the manufacturing method of the first embodiment, description thereof will not be repeated.

以上により、図30に示す本実施の形態の半導体装置103が製造される。 Thus, the semiconductor device 103 of this embodiment shown in FIG. 30 is manufactured. この半導体装置103は、たとえば図35および図36に示すように用いられる。 The semiconductor device 103 is used for example, as shown in FIGS. 35 and 36. なお、図35は、本実施の形態における半導体装置103の適用例を示す概略平面図である。 Incidentally, FIG. 35 is a schematic plan view showing an application example of the semiconductor device 103 of this embodiment. 図35において、層間絶縁膜OX、配線INC1、INC2およびコンタクトホールCO内のプラグ導電層PLは省略している。 In Figure 35, the interlayer insulating film OX, plug conductive layer PL wiring INC1, INC2 and contact hole CO is omitted. 図35におけるn型高濃度領域HRを示す点線は、上述したn型高濃度領域HRを形成する工程を示す図32において半導体基板SBの表面に形成されたレジストパターンRPの開口部である。 Dotted lines indicating the n-type high-concentration region HR in Figure 35 is an opening of the resist pattern RP formed on the surface of the semiconductor substrate SB in FIG. 32 showing a process for forming the above-mentioned n-type high-concentration region HR. 図36は、図35のXXXVI−XXXVI線に沿う断面図である。 Figure 36 is a sectional view taken along the line XXXVI-XXXVI in FIG. 35.

以上より、本実施の形態における半導体装置103によれば、順方向の電圧が印加されると、実施の形態1〜3と同様に、n型高濃度領域HRを通るキャリアが多い。 From the above, according to the semiconductor device 103 of this embodiment, when a forward voltage is applied, similarly to the first to third embodiments, the carrier is often through the n-type high-concentration region HR. このため、オン抵抗を十分に低減するHVMOSFETを備えた半導体装置103を実現できる。 Therefore, it is possible to realize a semiconductor device 103 having a HVMOSFET to sufficiently reduce the on-resistance.

(実施の形態5) (Embodiment 5)
図37は、本実施の形態における半導体装置の構成を示す概略断面図である。 Figure 37 is a schematic sectional view showing a structure of a semiconductor device in this embodiment. 図37に示すように、本実施の形態における半導体装置104は、たとえばHVMOSFETを備えている。 As shown in FIG. 37, the semiconductor device 104 of this embodiment includes, for example, a HVMOSFET.

図37に示すように、本実施の形態における半導体装置104は、図4に示す実施の形態4における半導体装置103と基本的には同様の構成を備えているが、フィールド絶縁膜FIの端部14と間隔をあけてn型高濃度領域HRが配置されている点において異なる。 As shown in FIG. 37, the semiconductor device 104 of this embodiment is basically the semiconductor device 103 in the fourth embodiment shown in FIG. 4 have the same configuration, the end portion of the field insulating film FI n-type high-concentration region HR at a 14 and spacing are different in that it is arranged.

具体的には、実施の形態2と同様に、n型高濃度領域HRは、n -エピタキシャル層EPを挟んでフィールド絶縁膜FIと対向している。 Specifically, as in the second embodiment, n-type high-concentration region HR is, n - faces the field insulating film FI across the epitaxial layer EP. n型高濃度領域HRとフィールド絶縁膜FIとの間隔などは、実施の形態2と同様である。 Such distance between the n-type high-concentration region HR and the field insulating film FI is the same as in the second embodiment.

本実施の形態の製造方法は、上記以外の工程については実施の形態1または4の製造方法とほぼ同じであるため、その説明を繰り返さない。 Manufacturing method of the present embodiment, since the steps other than the above is substantially the same as the manufacturing method of Embodiment 1 or 4 embodiment, description thereof will not be repeated.

続いて、本実施の形態における半導体装置104の製造方法について説明する。 Next, a method for manufacturing the semiconductor device 104 of this embodiment. 図38は、本実施の形態における半導体装置104の製造方法を示す概略断面図である。 Figure 38 is a schematic cross-sectional views showing a manufacturing method of the semiconductor device 104 of this embodiment. 図38を参照して、本実施の形態における半導体装置104の製造方法は、基本的には実施の形態4における半導体装置103の製造方法と同様の構成を備えているが、n型高濃度領域HRを形成する工程において異なっている。 Referring to FIG. 38, a method of manufacturing a semiconductor device 104 of this embodiment is basically has the same structure as the manufacturing method of the semiconductor device 103 in the fourth embodiment, n-type high concentration region It is different in the step of forming the HR.

具体的には、図38に示すように、p型バックゲート領域BGと外周側に間隔をあけた位置から、フィールド絶縁膜FIの端部14と間隔をあけた位置までの領域を開口したレジストパターンRPが形成される。 Specifically, as shown in FIG. 38, from a position spaced p-type back gate region BG and the outer side, and exposing the region to a position spaced ends 14 and spacing of the field insulating film FI resist pattern RP is formed. このレジストパターンRPをマスクとして、半導体基板SBの主表面にたとえばリンがイオン注入される。 The resist pattern RP as a mask, the main surface for example, phosphorus is ion-implanted in the semiconductor substrate SB. これにより、半導体基板SBの主表面に、フィールド絶縁膜FIの端部14と間隔をあけて、n型高濃度領域HRが形成される。 Thus, the main surface of the semiconductor substrate SB, at a edge portion 14 and the distance of the field insulating film FI, n-type high-concentration region HR is formed. この後、レジストパターンRPは除去される。 Thereafter, the resist pattern RP is removed.

本実施の形態の製造方法は、上記以外の工程については図5〜7に示す実施の形態1または図31、33〜35に示す実施の形態4の製造方法とほぼ同じであるため、その説明を繰り返さない。 Manufacturing method of the present embodiment, since the steps other than the above is substantially the same as the manufacturing method of the fourth embodiment shown in Embodiment 1 or FIG 31,33~35 embodiment shown in FIGS. 5-7, the description not be repeated.

以上により、図37に示す本実施の形態の半導体装置104が製造される。 Thus, the semiconductor device 104 of this embodiment shown in FIG. 37 is manufactured. この半導体装置104を実際に使用する際には、たとえば図39および図40に示すように用いられる。 In actual use the semiconductor device 104 is used for example as shown in FIGS. 39 and 40. なお、図39は、本実施の形態における半導体装置104の適用例を示す概略平面図である。 Incidentally, FIG. 39 is a schematic plan view showing an application example of the semiconductor device 104 of this embodiment. 図39において、層間絶縁膜OX、配線INC1、INC2およびコンタクトホールCO内のプラグ導電層PLは省略している。 In Figure 39, the interlayer insulating film OX, plug conductive layer PL wiring INC1, INC2 and contact hole CO is omitted. 図39におけるn型高濃度領域HRを示す点線は、上述したn型高濃度領域HRを形成する工程で用いられるレジストパターンRPの開口部である。 Dotted lines indicating the n-type high-concentration region HR in Figure 39 is an opening of the resist pattern RP to be used in the step of forming the above-mentioned n-type high-concentration region HR. 図40は、図39のXL−XL線に沿う断面図である。 Figure 40 is a sectional view taken along line XL-XL of FIG. 39.

以上より、本実施の形態における半導体装置104によれば、順方向の電圧が印加されると、実施の形態1〜3と同様に、n型高濃度領域HRを通るキャリアが多い。 From the above, according to the semiconductor device 104 of this embodiment, when a forward voltage is applied, similarly to the first to third embodiments, the carrier is often through the n-type high-concentration region HR. このため、オン抵抗を低減することができる。 Therefore, it is possible to reduce the on-resistance. また、実施の形態2と同様に、半導体装置104は、n型高濃度領域HRがフィールド絶縁膜FIの端部14と間隔をあけて配置されている。 Also, like the second embodiment, the semiconductor device 104, n-type high-concentration region HR is spaced ends 14 and spacing of the field insulating film FI. このため、電界が集中するフィールド絶縁膜FIの端部14にn型高濃度領域HRよりも不純物濃度が低いn -エピタキシャル層EPが配置されるので、耐圧の低下を抑制することができる。 Therefore, the impurity concentration than the n-type high-concentration region HR in the end 14 of the field insulating film FI electric field concentration is low n - Since the epitaxial layer EP is disposed, it is possible to suppress the decrease in breakdown voltage. したがって、オン抵抗を十分に低減し、かつ耐圧を向上するHVMOSFETを備えた半導体装置104が実現できる。 Therefore, the on-resistance is sufficiently reduced, and the semiconductor device 104 having a HVMOSFET to improve the breakdown voltage can be realized.

(実施の形態6) (Embodiment 6)
図41は、本実施の形態における半導体装置の構成を示す概略断面図である。 Figure 41 is a schematic sectional view showing a structure of a semiconductor device in this embodiment. 図41に示すように、本実施の形態における半導体装置105は、たとえばHVMOSFETを備えている。 As shown in FIG. 41, the semiconductor device 105 of this embodiment includes, for example, a HVMOSFET.

図41に示すように、本実施の形態における半導体装置105は、図4に示す実施の形態4における半導体装置103と基本的には同様の構成を備えているが、フィールド絶縁膜FIの下面15に接する領域にp型の不純物が注入されたp型不純物領域IM4(第3の領域)をさらに備えている点において異なる。 As shown in FIG. 41, the semiconductor device 105 of this embodiment is provided with the same structure in the semiconductor device 103 basically in the fourth embodiment shown in FIG. 4, the lower surface of the field insulating film FI 15 different in that it further comprises a p-type p-type impurity regions impurity is implanted IM4 (third area) in the region in contact with the.

具体的には、実施の形態3と同様に、p型不純物領域IM4は、フィールド絶縁膜FIの下面15から端部14を通じて半導体基板SBの主表面12との接合部まで渡る領域に接するように設けられている。 Specifically, as in the third embodiment, p-type impurity regions IM4 is in contact with the region extending from the lower surface 15 of the field insulating film FI through end 14 to the junction with the main surface 12 of the semiconductor substrate SB It is provided. また、n型高濃度領域HRは、実施の形態2と同様に、フィールド絶縁膜FIの端部14から間隔をあけて配置されている。 Further, n-type high-concentration region HR is, as in the second embodiment, are arranged from the end 14 of the field insulating film FI at intervals.

続いて、本実施の形態における半導体装置105の製造方法について説明する。 Next, a method for manufacturing the semiconductor device 105 of this embodiment. 図42は、本実施の形態における半導体装置105の製造方法を示す概略断面図である。 Figure 42 is a schematic cross-sectional views showing a manufacturing method of a semiconductor device 105 according to this embodiment. 図42を参照して、本実施の形態における半導体装置105の製造方法は、基本的には実施の形態4における半導体装置103の製造方法と同様の構成を備えているが、n型高濃度領域HRを形成する領域およびp型不純物領域IM4をさらに形成する点において異なっている。 Referring to FIG. 42, a method of manufacturing a semiconductor device 105 according to this embodiment is basically has the same structure as the manufacturing method of the semiconductor device 103 in the fourth embodiment, n-type high concentration region differ in terms of further forming region and the p-type impurity regions IM4 form the HR.

具体的には、図38に示して実施の形態4で説明したように、半導体基板SBの主表面に、フィールド絶縁膜FIの端部14と間隔をあけてn型高濃度領域HRが形成される。 Specifically, as described in the fourth embodiment shown in FIG. 38, the main surface of the semiconductor substrate SB, n-type high-concentration region HR at a end portion 14 and the spacing of the field insulating film FI is formed that.

次に、図42に示すように、写真製版技術により、フィールド絶縁膜FIの下面15においてn型高濃度領域HRと近い側の領域上を開口したレジストパターンRPが形成される。 Next, as shown in FIG. 42, by photolithography, a resist pattern RP having an open n-type high-concentration region HR and close the side of the upper regions in the field insulating film lower surface 15 of the FI is formed. このレジストパターンRPをマスクとして、半導体基板SBの主表面にたとえばボロンがイオン注入される。 The resist pattern RP as a mask, the main surface, for example boron semiconductor substrate SB is ion-implanted. これにより、半導体基板SBの主表面に、フィールド絶縁膜FIの下面15に接する領域にp型不純物領域IM4が形成される。 Thus, the main surface of the semiconductor substrate SB, p-type impurity regions IM4 the region in contact with the lower surface 15 of the field insulating film FI is formed. この後、レジストパターンRPは除去される。 Thereafter, the resist pattern RP is removed.

本実施の形態の製造方法は、上記以外の工程については図5〜7に示す実施の形態1、図31、33〜35に示す実施の形態4または図38に示す実施の形態5の製造方法とほぼ同じであるため、その説明を繰り返さない。 Manufacturing method of the present embodiment, the first embodiment shown in Figures 5-7 for the processes other than the above, the manufacturing method of the fifth embodiment shown in Embodiment 4 or Figure 38 of the embodiment shown in FIG 31,33~35 When about the same reason, the description thereof will not be repeated.

以上により、図41に示す本実施の形態の半導体装置105が製造される。 Thus, the semiconductor device 105 of this embodiment shown in FIG. 41 is manufactured. この半導体装置105を実際に使用する際には、たとえば図43および図44に示すように用いられる。 In actual use the semiconductor device 105 is used for example as shown in FIGS. 43 and 44. なお、図43は、本実施の形態における半導体装置105の適用例を示す概略平面図である。 Incidentally, FIG. 43 is a schematic plan view showing an application example of the semiconductor device 105 of this embodiment. 図43において、層間絶縁膜OX、配線INC1、INC2およびコンタクトホールCO内のプラグ導電層PLは省略している。 In Figure 43, the interlayer insulating film OX, plug conductive layer PL wiring INC1, INC2 and contact hole CO is omitted. 図43におけるn型高濃度領域HRを示す点線は、上述したn型高濃度領域HRを形成する工程で用いられたレジストパターンRPの開口部である。 Dotted lines indicating the n-type high-concentration region HR in Figure 43 is an opening of the resist pattern RP used in the step of forming the above-mentioned n-type high-concentration region HR. 図44は、図43のXLIV−XLIV線に沿う断面図である。 Figure 44 is a sectional view taken along the XLIV-XLIV line in FIG. 43.

以上より、本実施の形態における半導体装置104によれば、順方向の電圧が印加されると、実施の形態1〜3と同様に、n型高濃度領域HRを通るキャリアが多い。 From the above, according to the semiconductor device 104 of this embodiment, when a forward voltage is applied, similarly to the first to third embodiments, the carrier is often through the n-type high-concentration region HR. このため、オン抵抗を十分に低減することができる。 Therefore, it is possible to sufficiently reduce the on-resistance.

また、実施の形態3と同様に、フィールド絶縁膜FIの下面15に接する領域にp型不純物領域IM4が形成されているので、逆バイアスの印加時には、p型不純物領域IM4と、n型高濃度領域HRおよびn -エピタキシャル層EPとのpn接合による空乏層と、p型不純物領域IM4による擬似的な空乏層とがすでに存在した状態で、p型バックゲート領域BGとn型高濃度領域HRおよびn -エピタキシャル層EPとのpn接合からn -エピタキシャル層EP内への空乏層が延びることになる。 Also, as in the third embodiment, since the p-type impurity regions IM4 the region in contact with the lower surface 15 of the field insulating film FI is formed, at the time of reverse bias is applied, the p-type impurity regions IM4, n-type high concentration region HR and the n - and depletion by pn junction between the epitaxial layer EP, in a state where the pseudo-depletion by the p-type impurity regions IM4 already exists, p-type back gate region BG and the n-type high-concentration region HR and the n - that the depletion layer into the epitaxial layer EP extends - n from the pn junction between the epitaxial layer EP. よって、空乏層全体の広がりが大きくなるため、半導体装置102の耐圧を向上させることができる。 Accordingly, since the spread of the entire depletion layer is increased, it is possible to improve the breakdown voltage of the semiconductor device 102. したがって、オン抵抗を十分に低減し、かつ耐圧を向上するHVMOSFETを備えた半導体装置104を実現できる。 Therefore, the on-resistance is sufficiently reduced, and it is possible to realize a semiconductor device 104 having a HVMOSFET to improve the breakdown voltage.

ここで、本発明者は、上述した本実施の形態4〜6の半導体装置103〜105と、図45のn型高濃度領域HRが形成されていない半導体装置とのオン抵抗および耐圧を調べた。 Here, the present inventors includes a semiconductor device 103 to 105 in the form 4-6 of the present embodiment described above, were examined on-resistance and breakdown voltage of the semiconductor device n-type high-concentration region HR in Figure 45 are not formed . その内容について以下に説明する。 For the contents of which are described below.

なお、図45は、n型高濃度領域が形成されていない半導体装置を示す概略断面図である。 Incidentally, FIG. 45 is a schematic sectional view showing a semiconductor device n-type high-concentration region is not formed. 図45における半導体装置は、n型高濃度領域HR以外の構成は、図30に示す実施の形態4と同様である。 The semiconductor device in FIG 45, the configuration other than the n-type high-concentration region HR is the same as the fourth embodiment shown in FIG. 30.

具体的には、図30に示す実施の形態4の半導体装置103、図37に示す実施の形態5の半導体装置104、図41に示す実施の形態6の半導体装置105のn型高濃度領域HRは、1×10 12 /cm 2のn型不純物濃度を有している。 Specifically, the semiconductor device 103 of the fourth embodiment shown in FIG. 30, the semiconductor device 104 of the fifth embodiment shown in FIG. 37, n-type high-concentration region HR of the semiconductor device 105 of the sixth embodiment shown in FIG. 41 has an n-type impurity concentration of 1 × 10 12 / cm 2. なお、n型高濃度領域HRに注入するn型不純物は、リンである。 Incidentally, n-type impurity to be implanted into the n-type high concentration region HR is phosphorus. それぞれの半導体装置のオン抵抗および耐圧を下記の表5に示す。 The on-resistance and breakdown voltage of each semiconductor device shown in Table 5 below.

表5に示すように、ピーク濃度がp型バックゲート領域BGとn +ソース領域SRとのpn接合部よりも深い位置に形成されたn型高濃度領域HRが形成されている実施の形態4〜6は、n型高濃度領域が形成されていない比較例の半導体装置よりもオン抵抗を低減することができる。 As shown in Table 5, the exemplary peak concentration is formed at a position deeper than the pn junction between the p-type back gate region BG and the n + source region SR n-type high-concentration region HR is formed the fourth 6 can reduce the on-resistance than the semiconductor device of the comparative example n-type high-concentration region is not formed. また、n型高濃度領域HRが半導体基板SBの主表面12におけるp型バックゲート領域BGとn +ソース領域SRとの間の全面に位置していた実施の形態4の半導体装置103では、1.108mΩcm 2という低いオン抵抗を実現できる。 Further, the n-type high-concentration region HR semiconductor device of p-type back gate region BG and n + implementations that was located on the entire surface between the source region SR Embodiment 4 in the main surface 12 of the semiconductor substrate SB 103, 1 can achieve a low on-resistance that .108mΩcm 2.

なお、フィールド絶縁膜FIの下面15に接する領域にp型不純物領域IM4を配置した実施の形態6における半導体装置105は、n型高濃度領域が形成されていない比較例の半導体装置よりもオン抵抗が低く、実施の形態4よりも耐圧を向上することができる。 The semiconductor device of the field insulating film sixth embodiment of arranging the p-type impurity regions IM4 the region in contact with the lower surface 15 of the FI 105 also on-resistance than the semiconductor device of the comparative example n-type high-concentration region is not formed is low, it is possible to improve the withstand voltage than the fourth embodiment.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。 The embodiments disclosed herein are to be considered as not restrictive but illustrative in all respects. 本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The scope of the invention is defined by the appended claims rather than by the embodiments described above, and is intended to include all modifications within the meaning and range of equivalency of the claims.

本発明の実施の形態1における半導体装置を構成を示す概略断面図である。 It is a schematic sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention. 図1のII−II線に沿う部分の不純物濃度のプロファイルを示す図である。 It is a diagram showing a profile of an impurity concentration of a portion taken along the line II-II of Figure 1. 図1のIII−III線に沿う部分の不純物濃度のプロファイルを示す図である。 It is a diagram showing a profile of the impurity concentration of the portion along the line III-III in FIG. 図1のIV−IV線に沿う部分の不純物濃度のプロファイルを示す図である。 It is a diagram showing a profile of the impurity concentration of the portion along the line IV-IV of FIG. 本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。 Is a schematic cross-sectional views sequentially showing the steps of producing the semiconductor device in the first embodiment of the present invention. 本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。 Is a schematic cross-sectional views sequentially showing the steps of producing the semiconductor device in the first embodiment of the present invention. 本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。 Is a schematic cross-sectional views sequentially showing the steps of producing the semiconductor device in the first embodiment of the present invention. 本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。 Is a schematic cross-sectional views sequentially showing the steps of producing the semiconductor device in the first embodiment of the present invention. 本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。 Is a schematic cross-sectional views sequentially showing the steps of producing the semiconductor device in the first embodiment of the present invention. 本発明の実施の形態1における半導体装置の適用例を示す概略平面図である。 Is a schematic plan view showing an application example of the semiconductor device in the first embodiment of the present invention. 図10のXI−XI線に沿う断面図である。 It is a sectional view taken along line XI-XI in FIG. 本発明の実施の形態1の構成からn型高濃度領域HRを省略した構成を示す概略断面図である。 The configuration in which the configuration of the first embodiment of the present invention is omitted n-type high-concentration region HR is a schematic cross-sectional view illustrating. 本発明の実施の形態1の構成においてn型高濃度領域HRのピーク濃度位置がn +ソース領域SR下端位置よりも浅い場合の構成を示す概略断面図である。 It is a schematic sectional view showing a configuration of a case where the peak concentration position of the n-type high-concentration region HR is shallower than the n + source region SR lower end position in the structure of the first embodiment of the present invention. 図13のXIV−XIV線に沿う部分の不純物濃度のプロファイルを示す図である。 It is a diagram showing a profile of the impurity concentration of the portion along the line XIV-XIV of FIG. 本発明の実施の形態1における半導体装置に順バイアスの電圧が印加されたときの電子の移動度を示す図である。 Is a diagram illustrating the mobility of electrons when a forward bias voltage is applied to the semiconductor device in the first embodiment of the present invention. 図12の半導体装置に順バイアスの電圧が印加されたときの電子の移動度を示す図である。 Is a diagram illustrating the mobility of electrons when a forward bias voltage is applied to the semiconductor device of FIG. 図13の半導体装置に順バイアスの電圧が印加されたときの電子の移動度を示す図である。 Is a diagram illustrating the mobility of electrons when a forward bias voltage is applied to the semiconductor device of FIG. (a)は過電流を検出するためのカレントミラー回路を示す模式図であり、(b)は電流制御を検出するためのカレントミラー回路を示す模式図であり、(c)はDMOSFETおよびHVMOSFETのカレントミラー比の分布を示す図である。 (A) is a schematic diagram showing a current mirror circuit for detecting an overcurrent, (b) is a schematic diagram showing a current mirror circuit for detecting the current control, (c) is a DMOSFET and HVMOSFET is a diagram showing the distribution of the current mirror ratio. 本発明の実施の形態2における半導体装置の構成を示す概略断面図である。 It is a schematic sectional view showing a structure of a semiconductor device in a second embodiment of the present invention. 図19のXX−XX線に沿う不純物濃度のプロファイルを示す図である。 It is a diagram showing a profile of an impurity concentration taken along the line XX-XX in FIG. 19. 本発明の実施の形態2における半導体装置の製造方法を示す概略断面図である。 It is a schematic cross-sectional views showing a manufacturing method of the semiconductor device in the second embodiment of the present invention. 本発明の実施の形態2における半導体装置の適用例を示す概略平面図である。 It is a schematic plan view showing an application example of the semiconductor device in the second embodiment of the present invention. 図22のXXIII−XXIII線に沿う断面図である。 It is a sectional view taken along the line XXIII-XXIII of FIG. 22. 本発明の実施の形態2における半導体装置に順バイアスの電圧が印加されたときの電子の移動度を示す図である。 Is a diagram illustrating the mobility of electrons when a forward bias voltage is applied to the semiconductor device in the second embodiment of the present invention. 本発明の実施の形態3における半導体装置の構成を示す概略断面図である。 It is a schematic sectional view showing a structure of a semiconductor device in the third embodiment of the present invention. 図25のXXVI−XXVI線に沿う不純物濃度のプロファイルを示す図である。 Is a diagram showing a profile of impurity concentration along the line XXVI-XXVI in FIG. 25. 本発明の実施の形態3における半導体装置の製造方法を示す概略断面図である。 Is a schematic cross-sectional views showing a manufacturing method of the semiconductor device in the third embodiment of the present invention. 本発明の実施の形態3における半導体装置の適用例を示す概略平面図である。 It is a schematic plan view showing an application example of the semiconductor device in the third embodiment of the present invention. 図28のXXIX−XXIX線に沿う断面図である。 Is a sectional view taken along the line XXIX-XXIX in FIG. 28. 本発明の実施の形態4における半導体装置の構成を示す概略断面図である。 It is a schematic sectional view showing a structure of a semiconductor device in the fourth embodiment of the present invention. 本発明の実施の形態4における半導体装置の製造方法を工程順に示す概略断面図である。 Is a schematic cross-sectional views sequentially showing the steps of producing the semiconductor device in the fourth embodiment of the present invention. 本発明の実施の形態4における半導体装置の製造方法を工程順に示す概略断面図である。 Is a schematic cross-sectional views sequentially showing the steps of producing the semiconductor device in the fourth embodiment of the present invention. 本発明の実施の形態4における半導体装置の製造方法を工程順に示す概略断面図である。 Is a schematic cross-sectional views sequentially showing the steps of producing the semiconductor device in the fourth embodiment of the present invention. 本発明の実施の形態4における半導体装置の製造方法を工程順に示す概略断面図である。 Is a schematic cross-sectional views sequentially showing the steps of producing the semiconductor device in the fourth embodiment of the present invention. 本発明の実施の形態4における半導体装置の適用例を示す概略平面図である。 Is a schematic plan view showing an application example of the semiconductor device in the fourth embodiment of the present invention. 図35のXXXVI−XXXVI線に沿う断面図である。 It is a sectional view taken along the line XXXVI-XXXVI in FIG. 35. 本発明の実施の形態5における半導体装置の構成を示す概略断面図である。 It is a schematic sectional view showing a structure of a semiconductor device in the fifth embodiment of the present invention. 本発明の実施の形態5における半導体装置の製造方法を示す概略断面図である。 It is a schematic cross-sectional views showing a manufacturing method of the semiconductor device in the fifth embodiment of the present invention. 本発明の実施の形態5における半導体装置の適用例を示す概略平面図である。 It is a schematic plan view showing an application example of the semiconductor device in the fifth embodiment of the present invention. 図39のXL−XL線に沿う断面図である。 It is a sectional view taken along line XL-XL of FIG. 39. 本発明の実施の形態6における半導体装置の構成を示す概略断面図である。 It is a schematic sectional view showing a structure of a semiconductor device according to a sixth embodiment of the present invention. 本発明の実施の形態6における半導体装置の製造方法を示す概略断面図である。 It is a schematic cross-sectional views showing a manufacturing method of a semiconductor device in the sixth embodiment of the present invention. 本発明の実施の形態6における半導体装置の適用例を示す概略平面図である。 It is a schematic plan view showing an application example of a semiconductor device in the sixth embodiment of the present invention. 図43のXLIV−XLIV線に沿う断面図である。 It is a sectional view taken along the XLIV-XLIV line in FIG. 43. n型高濃度領域が形成されていない半導体装置を示す概略断面図である。 n-type high-concentration region is a schematic sectional view showing a semiconductor device is not formed.

符号の説明 DESCRIPTION OF SYMBOLS

12 主表面、14 端部、15 下面、100〜105 半導体装置、BG p型バックゲート領域、BU n +埋込層、CO コンタクトホール、DR n型ドレイン領域、EP エピタキシャル層、FI フィールド絶縁膜、GE ゲート電極、GI ゲート絶縁膜、HR n型高濃度領域、IM1 p型領域、IM2 p型不純物領域、IM3 p +型不純物領域、IM4 p型不純物領域、INC1,INC2 配線、OX 層間絶縁膜、PG 充填層、PL プラグ導電層、RP レジストパターン、SB 半導体基板、SR n +ソース領域、TR トレンチ。 12 main surface, 14 end 15 lower surface, 100-105 semiconductor device, BG p-type back gate region, BU n + buried layer, CO contact hole, DR n-type drain region, EP epitaxial layer, FI field insulating film, GE gate electrode, GI gate insulating film, HR n-type high-concentration region, IM1 p-type region, IM2 p-type impurity region, IM3 p + -type impurity regions, IM4 p-type impurity region, INC1, INC2 wiring, OX interlayer insulating film, PG packed layer, PL plug conductive layers, RP resist pattern, SB semiconductor substrate, SR n + source region, TR trench.

Claims (3)

  1. 主表面を有する半導体基板と、 A semiconductor substrate having a main surface,
    前記主表面に形成された第1導電型のエピタキシャル層と、 A first conductivity type epitaxial layer formed on said main surface,
    前記主表面に形成され、かつ前記エピタキシャル層とpn接合を構成するように形成された第2導電型のバックゲート領域と、 And said main surface to be formed, and the back gate region of the second conductivity type formed so as to constitute the epitaxial layer and the pn junction,
    前記バックゲート領域内の前記主表面に形成された第1導電型の第1の領域と、 A first region of a first conductivity type formed on said main surface of the back gate region,
    前記主表面において前記バックゲート領域を挟んで前記第1の領域と対向するように前記主表面に形成された第1導電型の第2の領域と、 A second region of the first conductivity type formed on said main surface so as to face the first region across the back gate region in said main surface,
    前記第1の領域と前記第2の領域との間に位置する前記バックゲート領域上に絶縁膜を介して形成されたゲート電極と、 A gate electrode formed through an insulating film on the back gate region located between the first region and the second region,
    前記エピタキシャル層よりも高い第1導電型の不純物濃度を有し、前記バックゲート領域と前記第2の領域との間に位置し、かつ前記バックゲート領域と前記第1の領域とのpn接合部よりも前記主表面から深い位置にピーク濃度を有する第3の領域とを備えた、半導体装置。 The epitaxial layer has a higher impurity concentration of the first conductivity type than said located between the back gate region and said second region, and pn junction between the back gate region and the first region and a third region having a peak concentration at a position deeper from the main surface than the semiconductor device.
  2. 前記第2の領域と前記第3の領域との間の前記主表面に形成されたフィールド絶縁膜をさらに備え、 Further comprising a field insulating film formed on the main surface between said second region and the third region,
    前記第3の領域は、前記フィールド絶縁膜の端部と間隔をあけて配置されている、請求項1に記載の半導体装置。 Said third region, said field being spaced ends and spacing of the insulating film, a semiconductor device according to claim 1.
  3. 前記第2の領域と前記第3の領域との間の前記主表面に形成されたフィールド絶縁膜と、 A field insulating film formed on the main surface between said second region and the third region,
    前記フィールド絶縁膜の下面に接する領域に形成され、かつ第2導電型の不純物が注入された第4の領域とをさらに備えた、請求項1に記載の半導体装置。 The field is formed in a region in contact with the lower surface of the insulating film, and an impurity of the second conductivity type, further comprising a fourth region which is implanted, the semiconductor device according to claim 1.
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