JP2008182106A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device equipped with a LDMOS which secures ESD resistance. <P>SOLUTION: A doped Poly-Si 6 is arranged in a trench 4 through an insulating layer 5, this doped Poly-Si 6 is made to be connected with a gate electrode 12. By such a structure, the gate electrode 12 is made to have a gate voltage potential and a channel region is made to be on, which enables a current to flow easily between an n<SP>+</SP>-type drain region 10 and an n<SP>+</SP>-type source region 9. LDMOS is thereby prevented from being thermally broken by a surge current. By adjusting the impurity concentration of the doped Poly-Si 6 embedded in the trench 4, and by changing this resistance, the ESD resistance is controlled, and thus the ESD resistance is secured. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、ソース領域とドレイン領域とが半導体基板の横方向に並べられた横型ＭＯＳＦＥＴ（ＬＤＭＯＳ）を備えた半導体装置に関する。   The present invention relates to a semiconductor device including a lateral MOSFET (LDMOS) in which a source region and a drain region are arranged in a lateral direction of a semiconductor substrate.

従来、特許文献１において、高耐圧なＬＤＭＯＳにおけるオン抵抗の低減を図った構造が提案されている。このＬＤＭＯＳでは、オン抵抗を低減するために、ドリフト部分にトレンチを形成し、ドリフト長を確保している。また、これによりＬＤＭＯＳの占有面積も小さくできるため、よりオン抵抗の低減が図れる構造となる。
特開平８−９７４１１号公報 Conventionally, Patent Document 1 proposes a structure that reduces the on-resistance in a high breakdown voltage LDMOS. In this LDMOS, in order to reduce the on-resistance, a trench is formed in the drift portion to ensure the drift length. In addition, since the area occupied by the LDMOS can be reduced, the on-resistance can be further reduced.
JP-A-8-97411

しかしながら、上記のようなＬＤＭＯＳでは、トレンチ部分を絶縁膜で埋め込んだ構造となるため、サージが発生したときの電流経路が長くなり、ＥＳＤ耐量が確保できないという問題がある。   However, since the LDMOS as described above has a structure in which the trench portion is buried with an insulating film, there is a problem that the current path when a surge occurs becomes long and the ESD resistance cannot be ensured.

本発明は上記点に鑑みて、ＥＳＤ耐量を確保できるＬＤＭＯＳを備えた半導体装置を提供することを目的とする。   An object of the present invention is to provide a semiconductor device including an LDMOS capable of ensuring ESD tolerance.

上記目的を達成するため、本発明では、トレンチ絶縁膜（５）を介してトレンチ（４）内にドープトＰｏｌｙ−Ｓｉ（６）を配置し、このドープトＰｏｌｙ−Ｓｉ（６）に対してゲート絶縁膜（１１）の表面に形成されるゲート電極（１２）を連結させることを第１の特徴としている。   In order to achieve the above object, according to the present invention, doped Poly-Si (6) is disposed in the trench (4) through the trench insulating film (5), and gate insulation is provided for the doped Poly-Si (6). The first feature is that the gate electrode (12) formed on the surface of the film (11) is connected.

このような構成のＬＤＭＯＳを備えた半導体装置では、トレンチ（４）内にトレンチ絶縁膜（５）を介してドープトＰｏｌｙ−Ｓｉ（６）を配置し、このドープトＰｏｌｙ−Ｓｉ（６）がゲート電極（１２）と連結されるようにしている。これにより、サージが印加されたときに、ゲート電極（１２）にゲート電位を持たせることができ、チャネル領域をオンさせられるため、ドレイン領域（１０）とソース領域（９）との間で電流が流れ易くなるようにできる。これにより、サージ電流によりＬＤＭＯＳが熱破壊されてしまうことを防止することが可能となる。そして、トレンチ（４）内に埋め込まれたドープトＰｏｌｙ−Ｓｉ（６）の不純物濃度を調整し、この抵抗値を変化させることで、ＥＳＤ耐量を制御することも可能となり、ＥＳＤ耐量を確保することが可能となる。   In the semiconductor device including the LDMOS having such a configuration, doped Poly-Si (6) is disposed in the trench (4) through the trench insulating film (5), and the doped Poly-Si (6) is used as the gate electrode. (12). Thus, when a surge is applied, the gate electrode (12) can be given a gate potential, and the channel region is turned on. Therefore, a current is generated between the drain region (10) and the source region (9). Can flow easily. This can prevent the LDMOS from being thermally destroyed by a surge current. Then, by adjusting the impurity concentration of the doped Poly-Si (6) embedded in the trench (4) and changing the resistance value, the ESD tolerance can be controlled, and the ESD tolerance is ensured. Is possible.

また、本発明では、ドレインドリフト領域（７）を、半導体層（１）のうち、トレンチ（４）の周囲を囲むように形成され、トレンチ（４）のうちチャネル領域と対応する一側面においては該トレンチ（４）の下部にのみ形成すると共に、トレンチ（４）の内壁面のうち、チャネル領域と対応する部分を除いてトレンチ絶縁膜（５）とし、かつ、トレンチ（４）の内壁面のうち、チャネル領域と対応する部分に形成されたゲート絶縁膜（１１）として、トレンチ絶縁膜（５）およびゲート絶縁膜（１１）を介してトレンチ（４）内に配置されたドープトＰｏｌｙ−Ｓｉ（６）でゲート電極（１２）を構成することを特徴としている。   In the present invention, the drain drift region (7) is formed so as to surround the periphery of the trench (4) in the semiconductor layer (1), and on one side surface corresponding to the channel region in the trench (4). The trench is formed only under the trench (4), the trench (4) has a trench insulating film (5) except for the portion corresponding to the channel region, and the inner wall of the trench (4). Among them, as a gate insulating film (11) formed in a portion corresponding to the channel region, doped Poly-Si (in the trench (4) via the trench insulating film (5) and the gate insulating film (11)). 6) constitutes the gate electrode (12).

このような構造のＬＤＭＯＳを備えた半導体装置とすれば、上記第１の特徴の効果に加え、トレンチ（４）に配置したドープトＰｏｌｙ−Ｓｉ（６）をゲート電極（１２）と兼用する構造にできる。   In the semiconductor device including the LDMOS having such a structure, in addition to the effect of the first feature, the doped poly-Si (6) disposed in the trench (4) is also used as the gate electrode (12). it can.

また、本発明は、半導体層（１）の表層部に並べられて第１トレンチ（４）および第２トレンチ（１５）を形成すると共に、半導体層（１）のうち、第１、第２トレンチ（４、１５）の周囲を囲み、かつ、第２トレンチ（１５）のうちチャネル領域と対応する一側面においては該第２トレンチ（１５）の下部にのみ形成されるように第１導電型のドレインドリフト領域（７）を配置し、第１トレンチ（４）には、トレンチ絶縁膜（５）およびドープトＰｏｌｙ−Ｓｉ（６）を形成し、第２トレンチ（１５）には、ゲート絶縁膜（１１）およびゲート電極（１２）を配置し、半導体層（１）のうち第１トレンチ（４）と第２トレンチ（１５）の間に位置する部分の上に形成された絶縁膜（１６）を介して、ドープトＰｏｌｙ−Ｓｉ（６）にゲート電極（１２）を連結する構造とすることを第３の特徴としている。   Further, the present invention forms the first trench (4) and the second trench (15) arranged in the surface layer portion of the semiconductor layer (1), and the first and second trenches of the semiconductor layer (1). (4, 15) surrounding the periphery of the second trench (15) and on one side surface corresponding to the channel region of the first conductivity type so as to be formed only under the second trench (15). A drain drift region (7) is disposed, a trench insulating film (5) and doped poly-Si (6) are formed in the first trench (4), and a gate insulating film (5) is formed in the second trench (15). 11) and a gate electrode (12), and an insulating film (16) formed on a portion of the semiconductor layer (1) located between the first trench (4) and the second trench (15). Via the doped Poly-Si (6). That a structure for connecting the electrode (12) is a third feature.

このような構造としても、本発明の第１の特徴と同様の作動となり、第１の特徴と同様の効果を得ることができると共に、チャネル長を半導体層（１）の深さ方向と平行にできるため、素子面積を小さくすることが可能となる。   Even with such a structure, the operation is the same as the first feature of the present invention, the same effect as the first feature can be obtained, and the channel length is parallel to the depth direction of the semiconductor layer (1). Therefore, the element area can be reduced.

さらに、本発明では、ＬＯＣＯＳ酸化膜（１７）の表面にゲート電極（１２）と連結されたフィールドプレートとして機能するドープトＰｏｌｙ−Ｓｉ（６）を備えていることを第４の特徴としている。   Furthermore, the present invention has a fourth feature that a doped poly-Si (6) functioning as a field plate connected to the gate electrode (12) is provided on the surface of the LOCOS oxide film (17).

このような構成としても、ドープトＰｏｌｙ−Ｓｉ（６）がフィールドプレートとして機能し、第１の特徴と同様の動作を行うため、第１の特徴と同様の効果を得ることができる。   Even in such a configuration, the doped Poly-Si (6) functions as a field plate and performs the same operation as the first feature, so that the same effect as the first feature can be obtained.

この場合、ドープトＰｏｌｙ−Ｓｉ（６）におけるチャネル方向の長さをフィールドプレート長とし、ＬＯＣＯＳ酸化膜（１７）におけるチャネル方向の長さをＬＯＣＯＳ長として、フィールドプレート長がＬＯＣＯＳ長の１／２以上にすると好ましい。このようにすると、ＥＳＤ耐量のさらなる向上を図ることが可能となる。   In this case, the length in the channel direction in the doped Poly-Si (6) is the field plate length, the length in the channel direction in the LOCOS oxide film (17) is the LOCOS length, and the field plate length is ½ or more of the LOCOS length. It is preferable. If it does in this way, it will become possible to aim at the further improvement of ESD tolerance.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
図１に、本発明の一実施形態を適用したｎチャネルタイプのＬＤＭＯＳの概略構成を示す。図１（ａ）は、ＬＤＭＯＳの断面構造を示した図であり、図１（ｂ）は、ＬＤＭＯＳの上面レイアウトの一例を示した図である。図１（ａ）は、図１（ｂ）におけるＡ−Ａ線に添った断面図である。以下、図１に基づいて本実施形態におけるＬＤＭＯＳの構成について説明する。 (First embodiment)
FIG. 1 shows a schematic configuration of an n-channel type LDMOS to which an embodiment of the present invention is applied. FIG. 1A is a diagram showing a cross-sectional structure of an LDMOS, and FIG. 1B is a diagram showing an example of a top layout of the LDMOS. FIG. 1A is a cross-sectional view taken along the line AA in FIG. The configuration of the LDMOS in this embodiment will be described below with reference to FIG.

ＬＤＭＯＳは、シリコンからなるｐ型の活性層（半導体層）１とｐ型もしくはｎ型の支持基板２とがシリコン酸化膜からなる絶縁膜３を介して貼り合わされたＳＯＩ（Sillicon on insulator）基板上に形成されている。   The LDMOS is on an SOI (Sillicon on insulator) substrate in which a p-type active layer (semiconductor layer) 1 made of silicon and a p-type or n-type support substrate 2 are bonded together via an insulating film 3 made of a silicon oxide film. Is formed.

活性層１の表面にはトレンチ４が形成されており、このトレンチ４の内表面には例えば酸化膜もしくは窒化膜からなる絶縁膜（トレンチ絶縁膜）５が形成され、さらに絶縁膜５の表面にはドープトＰｏｌｙ−Ｓｉ６が配置され、これら絶縁膜５およびドープトＰｏｌｙ−Ｓｉ６にてトレンチ４が埋め込まれている。そして、このトレンチ４を囲むように、活性層１の表層部には、高濃度とされたｎ型ドレインドリフト領域７が形成されている。   A trench 4 is formed on the surface of the active layer 1, and an insulating film (trench insulating film) 5 made of, for example, an oxide film or a nitride film is formed on the inner surface of the trench 4, and further on the surface of the insulating film 5. The doped poly-Si 6 is disposed, and the trench 4 is buried with the insulating film 5 and the doped poly-Si 6. An n-type drain drift region 7 having a high concentration is formed in the surface layer portion of the active layer 1 so as to surround the trench 4.

また、活性層１の表層部には、ｎ型ドレインドリフト領域７と接するようにｐ型チャネル領域８が形成されている。このｐ型チャネル領域８の表層部には、ｎ+型ソース領域９が形成されている。そして、トレンチ４およびｎ型ドレインドリフト領域７を挟んでｐ型チャネル領域８およびｎ+型ソース領域９の反対側において、活性層１の表層部にはｎ+型ドレイン領域１０が形成されている。 A p-type channel region 8 is formed in the surface layer portion of the active layer 1 so as to be in contact with the n-type drain drift region 7. An n + type source region 9 is formed in the surface layer portion of the p type channel region 8. An n + type drain region 10 is formed in the surface layer portion of the active layer 1 on the opposite side of the p type channel region 8 and the n + type source region 9 across the trench 4 and the n type drain drift region 7. .

また、活性層１の表面のうちｎ型ドレインドリフト領域７およびｐ型チャネル領域８の表面にゲート酸化膜１１が配置されている。このゲート酸化膜１１の表面およびドープトＰｏｌｙ−Ｓｉ６の表面にはドープトＰｏｌｙ−Ｓｉからなるゲート電極１２が配置され、ゲート電極１２がドープトＰｏｌｙ−Ｓｉ６と結線された構造とされている。   Further, a gate oxide film 11 is disposed on the surfaces of the n-type drain drift region 7 and the p-type channel region 8 in the surface of the active layer 1. A gate electrode 12 made of doped Poly-Si is disposed on the surface of the gate oxide film 11 and the surface of doped Poly-Si 6, and the gate electrode 12 is connected to the doped Poly-Si 6.

さらに、図示しない層間絶縁膜に形成されたコンタクトホールを介して、ｎ+型ソース領域９およびｐ型チャネル領域８と接するようにソース電極１３が形成され、ｎ+型ドレイン領域１０と接するようにドレイン電極１４が形成されている。 Furthermore, a source electrode 13 is formed so as to be in contact with the n + -type source region 9 and the p-type channel region 8 through a contact hole formed in an interlayer insulating film (not shown), and so as to be in contact with the n + -type drain region 10. A drain electrode 14 is formed.

そして、これらの各構成要素を１セルとして、複数セルが隣接するように配置されることでＬＤＭＯＳが構成されている。具体的には、図１（ｂ）に示すように、ソース電極１３を中心として、ソース電極１３を囲むようにｎ+型ソース領域９およびｐ型チャネル領域８が配置され、隣接するセルの各ソース電極１３が互いに対角線上に配置されると共に各ドレイン電極１４も互いに対角線上に配置されることで、ソース電極１３およびドレイン電極１４がメッシュ状に配列された上面レイアウトとされている。そして、ゲート電極１２は、各ソース電極１３の周囲を囲むように形成され、対角線上に配置された隣接する各セル同士のゲート電極１２が互いに連結された構造とされている。 The LDMOS is configured by arranging each of these components as one cell so that a plurality of cells are adjacent to each other. Specifically, as shown in FIG. 1B, an n + -type source region 9 and a p-type channel region 8 are arranged around the source electrode 13 around the source electrode 13, and each of adjacent cells is arranged. The source electrodes 13 are arranged diagonally to each other, and the drain electrodes 14 are also arranged diagonally to each other, so that a top layout in which the source electrodes 13 and the drain electrodes 14 are arranged in a mesh shape is obtained. The gate electrode 12 is formed so as to surround each source electrode 13, and has a structure in which the gate electrodes 12 of adjacent cells arranged on a diagonal line are connected to each other.

以上のようにしてＬＤＭＯＳが構成されている。このような構造のＬＤＭＯＳでは、サージが印加された場合に、トレンチ４→絶縁膜５→ドープトＰｏｌｙ−Ｓｉ６→ゲート電極１２の順にサージが電気的に伝わることになる。このため、ゲート電極１２が動作しきい値Ｖｔ以上の電位を持てば、チャネル領域がオンになり、ｎ+型ドレイン領域１０とｎ+型ソース領域９との間で電流が流れ易くなる。これにより、サージ電流によりＬＤＭＯＳが熱破壊されてしまうことを防止することが可能となる。また、トレンチ４内に埋め込まれたドープトＰｏｌｙ−Ｓｉ６の不純物濃度を調整し、この抵抗値を変化させることで、ＥＳＤ耐量を制御することも可能となり、ＥＳＤ耐量を確保することが可能となる。 The LDMOS is configured as described above. In the LDMOS having such a structure, when a surge is applied, the surge is transmitted in the order of trench 4 → insulating film 5 → doped poly-Si 6 → gate electrode 12. For this reason, if the gate electrode 12 has a potential equal to or higher than the operation threshold value Vt, the channel region is turned on, and current easily flows between the n + -type drain region 10 and the n + -type source region 9. This can prevent the LDMOS from being thermally destroyed by a surge current. Further, by adjusting the impurity concentration of the doped Poly-Si 6 embedded in the trench 4 and changing the resistance value, the ESD tolerance can be controlled, and the ESD tolerance can be ensured.

続いて、図１に示した本実施形態のＬＤＭＯＳの製造方法について説明する。図２および図３は、上記ＬＤＭＯＳの製造工程を示した断面図である。   Next, a method for manufacturing the LDMOS of this embodiment shown in FIG. 1 will be described. 2 and 3 are cross-sectional views showing the manufacturing process of the LDMOS.

まず、図２（ａ）に示す工程では、活性層１の表層部に、ｎ型不純物（例えばリン）をイオン注入したのち、熱処理によって注入されたｎ型不純物を拡散させることで、ｎ型ドレインドリフト領域７を形成する。次に、図２（ｂ）に示す工程では、活性層１の表面にトレンチ４の形成予定領域が開口する図示しないマスクを配置したのち、そのマスクを用いた異方性エッチングを行うことで、ｎ型ドレインドリフト領域７内においてトレンチ４を形成する。   First, in the step shown in FIG. 2A, after an n-type impurity (for example, phosphorus) is ion-implanted into the surface layer portion of the active layer 1, the n-type impurity implanted by the heat treatment is diffused to thereby form an n-type drain. A drift region 7 is formed. Next, in the step shown in FIG. 2B, after arranging a mask (not shown) in which the region where the trench 4 is to be formed is opened on the surface of the active layer 1, anisotropic etching using the mask is performed. A trench 4 is formed in the n-type drain drift region 7.

続いて、熱酸化もしくは成膜により、図２（ｃ）に示す工程では、トレンチ４の内表面を含めた活性層１の表面全面に酸化膜あるいは窒化膜からなる絶縁膜５を形成したのち、トレンチ４の内表面以外の部分において絶縁膜５を除去する。そして、図２（ｄ）に示す工程では、トレンチ４の内部を含めて活性層１の表面にドープトＰｏｌｙ−Ｓｉ６を配置した後、エッチバック等によりドープトＰｏｌｙ−Ｓｉ６のうちトレンチ４の内部以外の部分を除去する。これにより、トレンチ４の内部がドープトＰｏｌｙ−Ｓｉ６で埋め込まれた状態となる。   Subsequently, in the step shown in FIG. 2C by thermal oxidation or film formation, an insulating film 5 made of an oxide film or a nitride film is formed on the entire surface of the active layer 1 including the inner surface of the trench 4. The insulating film 5 is removed at portions other than the inner surface of the trench 4. In the step shown in FIG. 2D, after the doped Poly-Si 6 is disposed on the surface of the active layer 1 including the inside of the trench 4, the doped Poly-Si 6 other than the inside of the trench 4 is etched back or the like. Remove the part. As a result, the inside of the trench 4 is filled with the doped Poly-Si 6.

次に、図３（ａ）に示す工程では、熱酸化などによりゲート酸化膜１１を形成した後、これをパターニングし、さらに、ゲート酸化膜１１の表面上にドープトＰｏｌｙ−Ｓｉからなるゲート電極１２を成膜し、これをパターニングする。このとき、ゲート電極１２がドープトＰｏｌｙ−Ｓｉ６と連結されるように、予めゲート酸化膜１１のうちドープトＰｏｌｙ−Ｓｉ６の上に形成された部分を取り除いておく。   Next, in the step shown in FIG. 3A, after the gate oxide film 11 is formed by thermal oxidation or the like, this is patterned, and the gate electrode 12 made of doped Poly-Si is further formed on the surface of the gate oxide film 11. Is formed and patterned. At this time, a portion of the gate oxide film 11 previously formed on the doped Poly-Si 6 is removed so that the gate electrode 12 is connected to the doped Poly-Si 6.

続いて、図３（ｂ）に示す工程では、ゲート電極１２および活性層１を覆い、かつ、ｐ型チャネル領域８の形成予定領域が開口する図示しないマスクを配置した後、このマスク上からｐ型不純物（例えばボロン）をイオン注入し、さらに注入されたｐ型不純物を熱処理により拡散させることでｐ型チャネル領域８を形成する。   Subsequently, in the step shown in FIG. 3B, a mask (not shown) that covers the gate electrode 12 and the active layer 1 and opens the region where the p-type channel region 8 is to be formed is disposed, and then the p is applied from above the mask. A p-type channel region 8 is formed by ion-implanting a p-type impurity (for example, boron) and diffusing the implanted p-type impurity by heat treatment.

その後、図３（ｃ）に示す工程では、ｐ型チャネル領域８の形成のために用いたマスクを除去した後、ゲート電極１２および活性層１を覆い、かつ、ｎ+型ソース領域９の形成予定領域およびｎ+型ドレイン領域１０が開口するマスクを用いてｎ型不純物をイオン注入したのち、熱処理により拡散することでｎ+型ソース領域９およびｎ+型ドレイン領域１０を形成する。そして、図示しない層間絶縁膜を形成したのち、これにコンタクトホールを空け、その上から電極材料を成膜し、この電極材料をパターニングすることで、ソース電極１３およびドレイン電極１４を形成する。これにより、図１に示したＬＤＭＯＳが完成する。 Thereafter, in the step shown in FIG. 3C, after the mask used for forming the p-type channel region 8 is removed, the gate electrode 12 and the active layer 1 are covered, and the n + -type source region 9 is formed. The n + -type source region 9 and the n + -type drain region 10 are formed by ion-implanting n-type impurities using a mask in which the planned region and the n + -type drain region 10 are opened and then diffusing by heat treatment. Then, after forming an interlayer insulating film (not shown), a contact hole is formed in the interlayer insulating film, an electrode material is formed thereon, and this electrode material is patterned to form the source electrode 13 and the drain electrode 14. Thereby, the LDMOS shown in FIG. 1 is completed.

以上説明したように、本実施形態のＬＤＭＯＳによれば、トレンチ４内に絶縁膜５を介してドープトＰｏｌｙ−Ｓｉ６を配置し、このドープトＰｏｌｙ−Ｓｉ６がゲート電極１２と連結されるようにしている。これにより、サージが印加されたときに、ゲート電極１２にゲート電位を持たせることができ、チャネル領域をオンさせられるため、ｎ+型ドレイン領域１０とｎ+型ソース領域９との間で電流が流れ易くなるようにできる。これにより、サージ電流によりＬＤＭＯＳが熱破壊されてしまうことを防止することが可能となる。そして、トレンチ４内に埋め込まれたドープトＰｏｌｙ−Ｓｉ６の不純物濃度を調整し、この抵抗値を変化させることで、ＥＳＤ耐量を制御することも可能となり、ＥＳＤ耐量を確保することが可能となる。 As described above, according to the LDMOS of this embodiment, the doped Poly-Si 6 is disposed in the trench 4 via the insulating film 5, and the doped Poly-Si 6 is connected to the gate electrode 12. . Thus, when a surge is applied, the gate electrode 12 can be given a gate potential, and the channel region is turned on. Therefore, a current is generated between the n + -type drain region 10 and the n + -type source region 9. Can flow easily. This can prevent the LDMOS from being thermally destroyed by a surge current. Then, by adjusting the impurity concentration of the doped poly-Si 6 embedded in the trench 4 and changing the resistance value, the ESD tolerance can be controlled, and the ESD tolerance can be ensured.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、トレンチ４の内部に形成したドープトＰｏｌｙ−Ｓｉ６にてゲート電極１２の役割も果たさせるようにする。 (Second Embodiment)
A second embodiment of the present invention will be described. In the present embodiment, the role of the gate electrode 12 is also played by doped Poly-Si 6 formed inside the trench 4.

図４は、本実施形態にかかるＬＤＭＯＳの断面構成を示した図である。この図に示すように、トレンチ４の内部に絶縁膜５が形成されており、トレンチ４の側壁面の一面がゲート酸化膜１１とされている。また、トレンチ４内を埋め込むように、ゲート酸化膜１１および絶縁膜５の表面にドープトＰｏｌｙ−Ｓｉ６が形成されており、このドープトＰｏｌｙ−Ｓｉ６にてゲート電極１２が構成されている。   FIG. 4 is a diagram showing a cross-sectional configuration of the LDMOS according to the present embodiment. As shown in this figure, an insulating film 5 is formed inside the trench 4, and one surface of the side wall surface of the trench 4 is a gate oxide film 11. Further, doped Poly-Si 6 is formed on the surfaces of the gate oxide film 11 and the insulating film 5 so as to fill the trench 4, and the gate electrode 12 is constituted by the doped Poly-Si 6.

そして、ｎ型ドレインドリフト領域７がゲート酸化膜１１の下方位置までしか形成されておらず、それよりも上にｐ型チャネル領域８が形成されていると共に、当該ｐ型チャネル領域８の表層部においてゲート酸化膜１１と接するようにｎ+型ソース領域９が形成されている。 The n-type drain drift region 7 is formed only up to a position below the gate oxide film 11, the p-type channel region 8 is formed above the n-type drain drift region 7, and the surface layer portion of the p-type channel region 8 is formed. The n + type source region 9 is formed so as to be in contact with the gate oxide film 11 in FIG.

このように、ドープトＰｏｌｙ−Ｓｉ６にてゲート電極１２を兼ねるようにした構造としても、第１実施形態と同様の動作を行うことになるため、第１実施形態と同様の効果を得ることが可能となる。   As described above, even if the structure is such that the doped poly-Si 6 also serves as the gate electrode 12, the same operation as in the first embodiment is performed, and thus the same effect as in the first embodiment can be obtained. It becomes.

なお、このような構造のＬＤＭＯＳの製造工程は、第１実施形態に対して、ｎ型ドレインドリフト領域７を形成するときのイオン注入の飛程の調整、および、ｐ型チャネル領域８やｎ+型ソース領域９を形成する際のマスクパターンの変更を行えば良い。また、ゲート酸化膜１１を形成する際には、絶縁膜５を形成した後に、絶縁膜５のうちトレンチ４のゲート酸化膜１１を形成する一面に形成された部分を除去してから熱酸化によりゲート酸化膜１１を形成すれば良い。 The manufacturing process of the LDMOS having such a structure is different from that of the first embodiment in the adjustment of the ion implantation range when forming the n-type drain drift region 7 and the p-type channel region 8 and n +. The mask pattern for forming the mold source region 9 may be changed. Further, when forming the gate oxide film 11, after forming the insulating film 5, a portion of the insulating film 5 formed on one surface of the trench 4 where the gate oxide film 11 is formed is removed and then thermally oxidized. A gate oxide film 11 may be formed.

また、ｎ型ドレインドリフト領域７を基板表面まで形成しておき、ｐ型チャネル領域８を形成する際に注入されるｐ型不純物にてｎ型ドレインドリフト領域７のうちの上部がｐ型となるようにすることで、実質的にｎ型ドレインドリフト領域７がトレンチ４の下方位置にしか形成されないようにしても良い。   Further, the n-type drain drift region 7 is formed up to the substrate surface, and the upper part of the n-type drain drift region 7 becomes p-type due to the p-type impurity implanted when the p-type channel region 8 is formed. By doing so, the n-type drain drift region 7 may be substantially formed only at a position below the trench 4.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、２つのトレンチそれぞれにドリフト用のドープトＰｏｌｙ−Ｓｉ６とゲート電極１２を形成する。 (Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, the drift doped Poly-Si 6 and the gate electrode 12 are formed in each of the two trenches.

図５は、本実施形態にかかるＬＤＭＯＳの断面構成を示した図である。この図に示すように、トレンチ４に隣接するようにトレンチ１５が形成されている。トレンチ４には第１実施形態と同様に絶縁膜５を介してドープトＰｏｌｙ−Ｓｉ６が配置されている。そして、トレンチ１５には、その内壁面に形成されたゲート酸化膜１１を介してゲート電極１２が形成されている。   FIG. 5 is a diagram showing a cross-sectional configuration of the LDMOS according to the present embodiment. As shown in this figure, a trench 15 is formed adjacent to the trench 4. In the trench 4, doped Poly-Si 6 is disposed via the insulating film 5 as in the first embodiment. A gate electrode 12 is formed in the trench 15 via a gate oxide film 11 formed on the inner wall surface thereof.

また、ｎ型ドレインドリフト領域７は、トレンチ４およびトレンチ１５の周囲を囲むように形成されており、トレンチ１５のうちチャネルが構成される位置と対応する部分においては、ｎ型ドレインドリフト領域７がトレンチ１５の下部位置までしか形成されていない構造とされている。そして、この位置にｐ型チャネル領域８が形成されていると共に、当該ｐ型チャネル領域８の表層部においてゲート酸化膜１１と接するようにｎ+型ソース領域９が形成されている。 The n-type drain drift region 7 is formed so as to surround the periphery of the trench 4 and the trench 15, and in the portion corresponding to the position where the channel is formed in the trench 15, the n-type drain drift region 7 is formed. The structure is formed only up to the lower position of the trench 15. A p-type channel region 8 is formed at this position, and an n + -type source region 9 is formed in contact with the gate oxide film 11 in the surface layer portion of the p-type channel region 8.

また、活性層１の表面のうち２つのトレンチ４、１５の間に位置する部分には絶縁膜１６が形成されており、この絶縁膜１６によりｎ型ドレインドリフト領域７から絶縁されるようにして、ゲート電極１２がドープトＰｏｌｙ−Ｓｉ６側まで延設され、ドープトＰｏｌｙ−Ｓｉ６と接触させられている。   In addition, an insulating film 16 is formed on a portion of the surface of the active layer 1 located between the two trenches 4 and 15 so as to be insulated from the n-type drain drift region 7 by the insulating film 16. The gate electrode 12 extends to the doped Poly-Si 6 side and is in contact with the doped Poly-Si 6.

このような構造により、本実施形態のＬＤＭＯＳが構成されている。このＬＤＭＯＳによっても、第１実施形態と同様の動作を行うことになるため、第１実施形態と同様の効果を得ることが可能となる。そして、チャネル長が活性層１の深さ方向と平行にできるため、素子面積を小さくすることが可能となる。   With such a structure, the LDMOS of this embodiment is configured. Since this LDMOS also performs the same operation as in the first embodiment, the same effect as in the first embodiment can be obtained. Since the channel length can be parallel to the depth direction of the active layer 1, the element area can be reduced.

なお、このような構造のＬＤＭＯＳの製造工程は、トレンチ１５をトレンチ４と同時に形成し、絶縁膜５やドープトＰｏｌｙ−Ｓｉ６の形成工程の際に、トレンチ１５をマスクで覆っておくようにしておくこと以外は、第１実施形態と同様の工程で良い。   In the manufacturing process of the LDMOS having such a structure, the trench 15 is formed simultaneously with the trench 4, and the trench 15 is covered with a mask in the process of forming the insulating film 5 and the doped Poly-Si 6. Except for this, the same steps as in the first embodiment may be used.

（第４実施形態）
本発明の第４実施形態について説明する。第１〜第３実施形態では、ｎチャネルタイプのＬＤＭＯＳを例に挙げて説明したが、本実施形態は、ｐチャネルタイプのＬＤＭＯＳについて説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. In the first to third embodiments, an n-channel type LDMOS has been described as an example. However, in the present embodiment, a p-channel type LDMOS will be described.

図６は、本実施形態にかかるＬＤＭＯＳの断面構成を示した図である。この図に示すように、図１（ａ）に示したｎチャネルタイプのＬＤＭＯＳに対して、各構成要素の導電型を反転させた構造としている。このようなｐチャネルタイプのＬＤＭＯＳにしても、第１実施形態と同様の効果を得ることができる。   FIG. 6 is a view showing a cross-sectional configuration of the LDMOS according to the present embodiment. As shown in this figure, the n-channel type LDMOS shown in FIG. 1A has a structure in which the conductivity type of each component is inverted. Even if such a p-channel type LDMOS is used, the same effect as in the first embodiment can be obtained.

なお、ここでは、ｐチャネルタイプのＬＤＭＯＳの一例として第１実施形態と同様の構造に対するｐチャネルタイプのＬＤＭＯＳを挙げたが、勿論、第２、第３実施形態と同様の構造に対するｐチャネルタイプのＬＤＭＯＳとしても構わない。   Here, as an example of the p-channel type LDMOS, the p-channel type LDMOS corresponding to the structure similar to that of the first embodiment has been described. Of course, the p-channel type LDMOS corresponding to the structure similar to that of the second and third embodiments is used. LDMOS may be used.

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態では、第１実施形態に示したトレンチ４を形成せずに、ｎ型ドレインドリフト領域７の表面にＬＯＣＯＳ酸化膜を形成する場合について説明する。 (Fifth embodiment)
A fifth embodiment of the present invention will be described. In the present embodiment, a case where a LOCOS oxide film is formed on the surface of the n-type drain drift region 7 without forming the trench 4 shown in the first embodiment will be described.

図７は、本実施形態にかかるＬＤＭＯＳの断面構成を示した図である。この図に示すように、本実施形態では、ｎ型ドレインドリフト領域７の表面にＬＯＣＯＳ酸化膜１７が形成されており、このＬＯＣＯＳ酸化膜１７の上にドープトＰｏｌｙ−Ｓｉ６が形成されていると共に、このドープトＰｏｌｙ−Ｓｉ６がゲート酸化膜１１の表面に形成されたゲート電極１２と結線された構造としている。   FIG. 7 is a view showing a cross-sectional configuration of the LDMOS according to the present embodiment. As shown in this figure, in this embodiment, a LOCOS oxide film 17 is formed on the surface of the n-type drain drift region 7, and doped Poly-Si 6 is formed on the LOCOS oxide film 17. The doped poly-Si 6 is connected to the gate electrode 12 formed on the surface of the gate oxide film 11.

このような構造とた場合、ドープトＰｏｌｙ−Ｓｉ６がフィールドプレートとして機能し、第１実施形態と同様の動作を行うため、第１実施形態と同様の効果を得ることができる。   In such a structure, doped Poly-Si 6 functions as a field plate and performs the same operation as that of the first embodiment, so that the same effect as that of the first embodiment can be obtained.

なお、このような構造のＬＤＭＯＳの製造は、従来のＬＯＣＯＳ酸化膜が形成されるＬＤＭＯＳの製造工程に対して、ゲート電極１２の形成時のマスクパターンを変更し、ゲート電極１２と共にドープトＰｏｌｙ−Ｓｉ６が形成されるようにすれば良い。   The LDMOS having such a structure is manufactured by changing the mask pattern at the time of forming the gate electrode 12 with respect to the conventional LDMOS manufacturing process in which the LOCOS oxide film is formed, and doping poly-Si 6 together with the gate electrode 12. May be formed.

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態では、第５実施形態に対して、ＬＯＣＯＳ酸化膜１７の上に形成するドープトＰｏｌｙ−Ｓｉ６の長さ（以下、フィールドプレート長という）を規定するものである。 (Sixth embodiment)
A sixth embodiment of the present invention will be described. In the present embodiment, the length of the doped Poly-Si 6 formed on the LOCOS oxide film 17 (hereinafter referred to as field plate length) is defined with respect to the fifth embodiment.

図８は、ＬＯＣＯＳ長とフィールドプレート長の関係を示した断面図、図９は、ＬＯＣＯＳ長およびフィールドプレート長とＥＳＤ耐量の関係を示した図表である。   FIG. 8 is a sectional view showing the relationship between the LOCOS length and the field plate length, and FIG. 9 is a chart showing the relationship between the LOCOS length and the field plate length and the ESD tolerance.

図８に示すように、フィールドプレート長は、ＬＯＣＯＳ酸化膜１７の端部からドープトＰｏｌｙ−Ｓｉ６の端部（ゲート電極１２とは反対側の端部）までの距離となる。ＬＯＣＯＳ長は、チャネル方向におけるＬＯＣＯＳ酸化膜１７の長さとなる。図９に示すように、フィールドプレート長／ＬＯＣＯＳ長が大きくなる程、ＥＳＤ耐量が大きくなっていることが判る。具体的には、フィールドプレート長／ＬＯＣＯＳ長が０．５、つまりフィールドプレート長がＬＯＣＯＳ長の１／２以上になると、ＥＳＤ耐量が２倍以上向上している。   As shown in FIG. 8, the field plate length is the distance from the end of the LOCOS oxide film 17 to the end of the doped Poly-Si 6 (the end opposite to the gate electrode 12). The LOCOS length is the length of the LOCOS oxide film 17 in the channel direction. As shown in FIG. 9, it can be seen that the ESD tolerance increases as the field plate length / LOCOS length increases. Specifically, when the field plate length / LOCOS length is 0.5, that is, when the field plate length is ½ or more of the LOCOS length, the ESD tolerance is improved more than twice.

したがって、上記第５実施形態の構造のＬＤＭＯＳにおいて、フィールドプレート長がＬＯＣＯＳ長の１／２以上とすると、よりＥＳＤ耐量の向上を図ることが可能となる。   Therefore, in the LDMOS having the structure of the fifth embodiment, when the field plate length is ½ or more of the LOCOS length, the ESD tolerance can be further improved.

（他の実施形態）
上記実施形態で説明した各ＬＤＭＯＳの構造は、一例を示したものであり、設計変更などに応じて適宜変更することが可能である。例えば、図１（ｂ）に示すように、ソース電極１３およびドレイン電極１４がメッシュ状に配列された上面レイアウトとなる例を挙げたが、図１０に示すレイアウト図のように、ソース電極１３およびドレイン電極１４がストライプ状に配置されたレイアウトとしても構わない。なお、この場合、図１０のＢ−Ｂ断面が図１（ａ）に相当することになる。 (Other embodiments)
The structure of each LDMOS described in the above embodiment is an example, and can be appropriately changed according to a design change or the like. For example, as shown in FIG. 1B, an example of an upper surface layout in which the source electrode 13 and the drain electrode 14 are arranged in a mesh shape is given. However, as shown in the layout diagram of FIG. A layout in which the drain electrodes 14 are arranged in stripes may be used. In this case, the BB cross section in FIG. 10 corresponds to FIG.

また、第５、第６実施形態に関しても、ｎチャネルタイプのＬＤＭＯＳについて説明したが、もちろん導電型を反転させたｐチャネルタイプのＬＤＭＯＳとしても良い。   In addition, the n-channel type LDMOS has been described with respect to the fifth and sixth embodiments, but of course, a p-channel type LDMOS in which the conductivity type is inverted may be used.

本発明の第１実施形態にかかるｎチャネルタイプのＬＤＭＯＳの概略構成を示した図であり、（ａ）は、ＬＤＭＯＳの断面構造を示した図、（ｂ）は、ＬＤＭＯＳの上面レイアウトの一例を示した図である。BRIEF DESCRIPTION OF THE DRAWINGS It is the figure which showed schematic structure of n channel type LDMOS concerning 1st Embodiment of this invention, (a) is the figure which showed the cross-section of LDMOS, (b) is an example of the upper surface layout of LDMOS. FIG. 図１に示すＬＤＭＯＳの製造工程を示した断面図である。FIG. 2 is a cross-sectional view showing a manufacturing process of the LDMOS shown in FIG. 図２に続くＬＤＭＯＳの製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing a manufacturing step of the LDMOS following FIG. 2. 本発明の第２実施形態にかかるＬＤＭＯＳの断面構成を示した図である。It is the figure which showed the cross-sectional structure of LDMOS concerning 2nd Embodiment of this invention. 本発明の第３実施形態にかかるＬＤＭＯＳの断面構成を示した図である。It is the figure which showed the cross-sectional structure of LDMOS concerning 3rd Embodiment of this invention. 本発明の第４実施形態にかかるＬＤＭＯＳの断面構成を示した図である。It is the figure which showed the cross-sectional structure of LDMOS concerning 4th Embodiment of this invention. 本発明の第５実施形態にかかるＬＤＭＯＳの断面構成を示した図である。It is the figure which showed the cross-sectional structure of LDMOS concerning 5th Embodiment of this invention. 本発明の第６実施形態にかかるＬＤＭＯＳのＬＯＣＯＳ長とフィールドプレート長の関係を示した断面図である。It is sectional drawing which showed the relationship between the LOCOS length and field plate length of LDMOS concerning 6th Embodiment of this invention. ＬＯＣＯＳ長およびフィールドプレート長とＥＳＤ耐量の関係を示した図表である。It is the graph which showed the relationship between LOCOS length and field plate length, and ESD tolerance. 他の実施形態で説明するＬＤＭＯＳの上面レイアウトの一例を示した図である。It is the figure which showed an example of the upper surface layout of LDMOS demonstrated by other embodiment.

符号の説明Explanation of symbols

１…活性層、２…支持基板、３…絶縁膜、４…トレンチ、５…絶縁膜、
６…ドープトＰｏｌｙ−Ｓｉ、７…ｎ型ドレインドリフト領域、
８…ｐ型チャネル領域、９…ｎ+型ソース領域、１０…ｎ+型ドレイン領域、
１１…ゲート酸化膜、１２…ゲート電極、１３…ソース電極、１４…ドレイン電極、
１５…トレンチ、１６…絶縁膜、１７…ＬＯＣＯＳ酸化膜。 DESCRIPTION OF SYMBOLS 1 ... Active layer, 2 ... Support substrate, 3 ... Insulating film, 4 ... Trench, 5 ... Insulating film,
6 ... doped Poly-Si, 7 ... n-type drain drift region,
8... P-type channel region, 9... N + -type source region, 10... N + -type drain region,
DESCRIPTION OF SYMBOLS 11 ... Gate oxide film, 12 ... Gate electrode, 13 ... Source electrode, 14 ... Drain electrode,
15 ... trench, 16 ... insulating film, 17 ... LOCOS oxide film.

Claims (5)

半導体層（１）を有した基板（１〜３）と、
前記半導体層（１）の表層部に形成された第１導電型のドレインドリフト領域（７）と、
前記ドレインドリフト領域（７）内に形成されたトレンチ（４）と、
前記トレンチ（４）の内壁面に形成されたトレンチ絶縁膜（５）と、
前記トレンチ絶縁膜（５）を介して前記トレンチ（４）内に配置されたドープトＰｏｌｙ−Ｓｉ（６）と、
前記半導体層（１）の表層部において、前記ドレインドリフト領域（７）と接するように形成された第２導電型のチャネル領域（８）と、
前記チャネル領域（８）の表層部に形成された第１導電型のソース領域（９）と、
前記ドレインドリフト領域（７）を挟んで前記ソース領域（９）と反対側において、前記半導体層（１）の表層部に形成された第１導電型のドレイン領域（１０）と、
前記チャネル領域（８）の表面に形成されたゲート絶縁膜（１１）と、
前記ゲート絶縁膜（１１）の表面に形成されていると共に、前記ドープトＰｏｌｙ−Ｓｉ（６）に連結されたゲート電極（１２）と、
前記ソース領域に接続されたソース電極（１３）と、
前記ドレイン領域に接続されたドレイン電極（１４）とを備えてなることを特徴とする半導体装置。 A substrate (1-3) having a semiconductor layer (1);
A drain drift region (7) of the first conductivity type formed in the surface layer portion of the semiconductor layer (1);
A trench (4) formed in the drain drift region (7);
A trench insulating film (5) formed on the inner wall surface of the trench (4);
Doped Poly-Si (6) disposed in the trench (4) through the trench insulating film (5);
A channel region (8) of a second conductivity type formed so as to be in contact with the drain drift region (7) in the surface layer portion of the semiconductor layer (1);
A first conductivity type source region (9) formed in a surface layer portion of the channel region (8);
A drain region (10) of a first conductivity type formed in a surface layer portion of the semiconductor layer (1) on the opposite side of the source region (9) across the drain drift region (7);
A gate insulating film (11) formed on the surface of the channel region (8);
A gate electrode (12) formed on the surface of the gate insulating film (11) and connected to the doped poly-Si (6);
A source electrode (13) connected to the source region;
A semiconductor device comprising a drain electrode (14) connected to the drain region. 半導体層（１）を有した基板（１〜３）と、
前記半導体層（１）内に形成されたトレンチ（４）と、
前記半導体層（１）のうち、前記トレンチ（４）の周囲を囲むように形成され、前記トレンチ（４）のうちチャネル領域と対応する一側面においては該トレンチ（４）の下部にのみ形成された第１導電型のドレインドリフト領域（７）と、
前記トレンチ（４）の内壁面のうち、前記チャネル領域と対応する部分を除いて形成されたトレンチ絶縁膜（５）と、
前記トレンチ（４）の内壁面のうち、前記チャネル領域と対応する部分に形成されたゲート絶縁膜（１１）と、
前記トレンチ絶縁膜（５）および前記ゲート絶縁膜（１１）を介して前記トレンチ（４）内に配置されたドープトＰｏｌｙ−Ｓｉ（６）で構成されたゲート電極（１２）と、
前記半導体層（１）の表層部において、前記ドレインドリフト領域（７）および前記トレンチ（４）における前記一側面と接するように形成された第２導電型のチャネル領域（８）と、
前記チャネル領域（８）の表層部において、前記トレンチ（４）における前記一側面と接するように形成された第１導電型のソース領域（９）と、
前記ドレインドリフト領域（７）を挟んで前記ソース領域（９）と反対側において、前記半導体層（１）の表層部に形成された第１導電型のドレイン領域（１０）と、
前記ソース領域に接続されたソース電極（１３）と、
前記ドレイン領域に接続されたドレイン電極（１４）とを備えてなることを特徴とする半導体装置。 A substrate (1-3) having a semiconductor layer (1);
A trench (4) formed in the semiconductor layer (1);
Of the semiconductor layer (1), it is formed so as to surround the periphery of the trench (4), and on one side surface corresponding to the channel region of the trench (4), it is formed only under the trench (4). A drain drift region (7) of the first conductivity type;
Of the inner wall surface of the trench (4), a trench insulating film (5) formed excluding a portion corresponding to the channel region;
Of the inner wall surface of the trench (4), a gate insulating film (11) formed in a portion corresponding to the channel region;
A gate electrode (12) composed of doped Poly-Si (6) disposed in the trench (4) through the trench insulating film (5) and the gate insulating film (11);
A channel region (8) of a second conductivity type formed so as to be in contact with the one side surface of the drain drift region (7) and the trench (4) in the surface layer portion of the semiconductor layer (1);
A first conductivity type source region (9) formed in contact with the one side surface of the trench (4) in a surface layer portion of the channel region (8);
A drain region (10) of a first conductivity type formed in a surface layer portion of the semiconductor layer (1) on the opposite side of the source region (9) across the drain drift region (7);
A source electrode (13) connected to the source region;
A semiconductor device comprising a drain electrode (14) connected to the drain region. 半導体層（１）を有した基板（１〜３）と、
前記半導体層（１）の表層部に並べられて形成された第１トレンチ（４）および第２トレンチ（１５）と、
前記半導体層（１）のうち、前記第１、第２トレンチ（４、１５）の周囲を囲むように形成され、前記第２トレンチ（１５）のうちチャネル領域と対応する一側面においては該第２トレンチ（１５）の下部にのみ形成された第１導電型のドレインドリフト領域（７）と、
前記第１トレンチ（４）の内壁面に形成されたトレンチ絶縁膜（５）と、
前記トレンチ絶縁膜（５）を介して前記第１トレンチ（４）内に配置されたドープトＰｏｌｙ−Ｓｉ（６）と、
前記半導体層（１）の表層部において、前記ドレインドリフト領域（７）および前記第１トレンチ（４）における前記一側面と接するように形成された第２導電型のチャネル領域（８）と、
前記チャネル領域（８）の表層部において、前記第１トレンチ（４）における前記一側面と接するように形成された第１導電型のソース領域（９）と、
前記ドレインドリフト領域（７）を挟んで前記ソース領域（９）と反対側において、前記半導体層（１）の表層部に形成された第１導電型のドレイン領域（１０）と、
前記第２トレンチ（１５）の内壁面に形成されたゲート絶縁膜（１１）と、
前記半導体層（１）のうち前記第１トレンチ（４）と前記第２トレンチ（１５）の間に位置する部分の上に形成された絶縁膜（１６）と、
前記ゲート絶縁膜（１１）を介して前記第２トレンチ（１５）内に形成されていると共に、前記絶縁膜（１６）の上に配置されることで前記ドープトＰｏｌｙ−Ｓｉ（６）に連結されたゲート電極（１２）と、
前記ソース領域に接続されたソース電極（１３）と、
前記ドレイン領域に接続されたドレイン電極（１４）とを備えてなることを特徴とする半導体装置。 A substrate (1-3) having a semiconductor layer (1);
A first trench (4) and a second trench (15) formed side by side in the surface layer portion of the semiconductor layer (1);
The semiconductor layer (1) is formed so as to surround the first and second trenches (4, 15), and the second trench (15) has a first side surface corresponding to the channel region. A drain drift region (7) of the first conductivity type formed only under the two trenches (15);
A trench insulating film (5) formed on the inner wall surface of the first trench (4);
Doped Poly-Si (6) disposed in the first trench (4) through the trench insulating film (5);
A channel region (8) of a second conductivity type formed so as to be in contact with the one side surface of the drain drift region (7) and the first trench (4) in the surface layer portion of the semiconductor layer (1);
A source region (9) of a first conductivity type formed so as to be in contact with the one side surface of the first trench (4) in a surface layer portion of the channel region (8);
A drain region (10) of a first conductivity type formed in a surface layer portion of the semiconductor layer (1) on the opposite side of the source region (9) across the drain drift region (7);
A gate insulating film (11) formed on the inner wall surface of the second trench (15);
An insulating film (16) formed on a portion of the semiconductor layer (1) located between the first trench (4) and the second trench (15);
It is formed in the second trench (15) through the gate insulating film (11) and is connected to the doped poly-Si (6) by being disposed on the insulating film (16). Gate electrode (12),
A source electrode (13) connected to the source region;
A semiconductor device comprising a drain electrode (14) connected to the drain region. 半導体層（１）を有した基板と、
前記半導体層（１）の表層部に形成された第１導電型のドレインドリフト領域（７）と、
前記半導体層（１）の表層部に形成された第２導電型のベース領域（８）と、
前記ベース領域（８）の表層部に形成された第１導電型のソース領域（９）と、
前記ドレインドリフト領域（７）の表層部に形成された第１導電型のドレイン領域（１０）と、
前記ソース領域と前記ドレイン領域との間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜（１１）と、
前記ゲート絶縁膜上に形成されたゲート電極（１２）と、
前記ソース領域に接続されたソース電極（１３）と、
前記ドレイン領域に接続されたドレイン電極（１４）と、
前記ドレインドリフト層の表面に形成され、前記ソース領域（９）と前記ドレイン領域（１０）の間のうち、前記ゲート絶縁膜（１１）よりも前記ドレイン領域（１０）側に配置されたＬＯＣＯＳ酸化膜（１７）と、
前記ＬＯＣＯＳ酸化膜（１７）の表面に形成され、前記ゲート電極（１２）と連結されたフィールドプレートとして機能するドープトＰｏｌｙ−Ｓｉ（６）と、を備えていることを特徴とする半導体装置。 A substrate having a semiconductor layer (1);
A drain drift region (7) of the first conductivity type formed in the surface layer portion of the semiconductor layer (1);
A second conductivity type base region (8) formed in a surface layer portion of the semiconductor layer (1);
A first conductivity type source region (9) formed in a surface layer portion of the base region (8);
A drain region (10) of the first conductivity type formed in the surface layer portion of the drain drift region (7);
The base region located between the source region and the drain region as a channel region, and a gate insulating film (11) formed on the channel region;
A gate electrode (12) formed on the gate insulating film;
A source electrode (13) connected to the source region;
A drain electrode (14) connected to the drain region;
LOCOS oxidation formed on the surface of the drain drift layer and disposed between the source region (9) and the drain region (10) on the drain region (10) side of the gate insulating film (11). A membrane (17);
A semiconductor device comprising: doped Poly-Si (6) formed on a surface of the LOCOS oxide film (17) and functioning as a field plate connected to the gate electrode (12). 前記ドープトＰｏｌｙ−Ｓｉ（６）におけるチャネル方向の長さをフィールドプレート長とし、前記ＬＯＣＯＳ酸化膜（１７）における前記チャネル方向の長さをＬＯＣＯＳ長とすると、前記フィールドプレート長が前記ＬＯＣＯＳ長の１／２以上であることを特徴とする請求項４に記載の半導体装置。 When the length in the channel direction in the doped Poly-Si (6) is a field plate length and the length in the channel direction in the LOCOS oxide film (17) is a LOCOS length, the field plate length is 1 of the LOCOS length. The semiconductor device according to claim 4, wherein the semiconductor device is / 2 or more.
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