JP2008182106A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、ソース領域とドレイン領域とが半導体基板の横方向に並べられた横型MOSFET(LDMOS)を備えた半導体装置に関する。 The present invention relates to a semiconductor device including a lateral MOSFET (LDMOS) in which a source region and a drain region are arranged in a lateral direction of a semiconductor substrate.
従来、特許文献1において、高耐圧なLDMOSにおけるオン抵抗の低減を図った構造が提案されている。このLDMOSでは、オン抵抗を低減するために、ドリフト部分にトレンチを形成し、ドリフト長を確保している。また、これによりLDMOSの占有面積も小さくできるため、よりオン抵抗の低減が図れる構造となる。
しかしながら、上記のようなLDMOSでは、トレンチ部分を絶縁膜で埋め込んだ構造となるため、サージが発生したときの電流経路が長くなり、ESD耐量が確保できないという問題がある。 However, since the LDMOS as described above has a structure in which the trench portion is buried with an insulating film, there is a problem that the current path when a surge occurs becomes long and the ESD resistance cannot be ensured.
本発明は上記点に鑑みて、ESD耐量を確保できるLDMOSを備えた半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device including an LDMOS capable of ensuring ESD tolerance.
上記目的を達成するため、本発明では、トレンチ絶縁膜(5)を介してトレンチ(4)内にドープトPoly−Si(6)を配置し、このドープトPoly−Si(6)に対してゲート絶縁膜(11)の表面に形成されるゲート電極(12)を連結させることを第1の特徴としている。 In order to achieve the above object, according to the present invention, doped Poly-Si (6) is disposed in the trench (4) through the trench insulating film (5), and gate insulation is provided for the doped Poly-Si (6). The first feature is that the gate electrode (12) formed on the surface of the film (11) is connected.
このような構成のLDMOSを備えた半導体装置では、トレンチ(4)内にトレンチ絶縁膜(5)を介してドープトPoly−Si(6)を配置し、このドープトPoly−Si(6)がゲート電極(12)と連結されるようにしている。これにより、サージが印加されたときに、ゲート電極(12)にゲート電位を持たせることができ、チャネル領域をオンさせられるため、ドレイン領域(10)とソース領域(9)との間で電流が流れ易くなるようにできる。これにより、サージ電流によりLDMOSが熱破壊されてしまうことを防止することが可能となる。そして、トレンチ(4)内に埋め込まれたドープトPoly−Si(6)の不純物濃度を調整し、この抵抗値を変化させることで、ESD耐量を制御することも可能となり、ESD耐量を確保することが可能となる。 In the semiconductor device including the LDMOS having such a configuration, doped Poly-Si (6) is disposed in the trench (4) through the trench insulating film (5), and the doped Poly-Si (6) is used as the gate electrode. (12). Thus, when a surge is applied, the gate electrode (12) can be given a gate potential, and the channel region is turned on. Therefore, a current is generated between the drain region (10) and the source region (9). Can flow easily. This can prevent the LDMOS from being thermally destroyed by a surge current. Then, by adjusting the impurity concentration of the doped Poly-Si (6) embedded in the trench (4) and changing the resistance value, the ESD tolerance can be controlled, and the ESD tolerance is ensured. Is possible.
また、本発明では、ドレインドリフト領域(7)を、半導体層(1)のうち、トレンチ(4)の周囲を囲むように形成され、トレンチ(4)のうちチャネル領域と対応する一側面においては該トレンチ(4)の下部にのみ形成すると共に、トレンチ(4)の内壁面のうち、チャネル領域と対応する部分を除いてトレンチ絶縁膜(5)とし、かつ、トレンチ(4)の内壁面のうち、チャネル領域と対応する部分に形成されたゲート絶縁膜(11)として、トレンチ絶縁膜(5)およびゲート絶縁膜(11)を介してトレンチ(4)内に配置されたドープトPoly−Si(6)でゲート電極(12)を構成することを特徴としている。 In the present invention, the drain drift region (7) is formed so as to surround the periphery of the trench (4) in the semiconductor layer (1), and on one side surface corresponding to the channel region in the trench (4). The trench is formed only under the trench (4), the trench (4) has a trench insulating film (5) except for the portion corresponding to the channel region, and the inner wall of the trench (4). Among them, as a gate insulating film (11) formed in a portion corresponding to the channel region, doped Poly-Si (in the trench (4) via the trench insulating film (5) and the gate insulating film (11)). 6) constitutes the gate electrode (12).
このような構造のLDMOSを備えた半導体装置とすれば、上記第1の特徴の効果に加え、トレンチ(4)に配置したドープトPoly−Si(6)をゲート電極(12)と兼用する構造にできる。 In the semiconductor device including the LDMOS having such a structure, in addition to the effect of the first feature, the doped poly-Si (6) disposed in the trench (4) is also used as the gate electrode (12). it can.
また、本発明は、半導体層(1)の表層部に並べられて第1トレンチ(4)および第2トレンチ(15)を形成すると共に、半導体層(1)のうち、第1、第2トレンチ(4、15)の周囲を囲み、かつ、第2トレンチ(15)のうちチャネル領域と対応する一側面においては該第2トレンチ(15)の下部にのみ形成されるように第1導電型のドレインドリフト領域(7)を配置し、第1トレンチ(4)には、トレンチ絶縁膜(5)およびドープトPoly−Si(6)を形成し、第2トレンチ(15)には、ゲート絶縁膜(11)およびゲート電極(12)を配置し、半導体層(1)のうち第1トレンチ(4)と第2トレンチ(15)の間に位置する部分の上に形成された絶縁膜(16)を介して、ドープトPoly−Si(6)にゲート電極(12)を連結する構造とすることを第3の特徴としている。 Further, the present invention forms the first trench (4) and the second trench (15) arranged in the surface layer portion of the semiconductor layer (1), and the first and second trenches of the semiconductor layer (1). (4, 15) surrounding the periphery of the second trench (15) and on one side surface corresponding to the channel region of the first conductivity type so as to be formed only under the second trench (15). A drain drift region (7) is disposed, a trench insulating film (5) and doped poly-Si (6) are formed in the first trench (4), and a gate insulating film (5) is formed in the second trench (15). 11) and a gate electrode (12), and an insulating film (16) formed on a portion of the semiconductor layer (1) located between the first trench (4) and the second trench (15). Via the doped Poly-Si (6). That a structure for connecting the electrode (12) is a third feature.
このような構造としても、本発明の第1の特徴と同様の作動となり、第1の特徴と同様の効果を得ることができると共に、チャネル長を半導体層(1)の深さ方向と平行にできるため、素子面積を小さくすることが可能となる。 Even with such a structure, the operation is the same as the first feature of the present invention, the same effect as the first feature can be obtained, and the channel length is parallel to the depth direction of the semiconductor layer (1). Therefore, the element area can be reduced.
さらに、本発明では、LOCOS酸化膜(17)の表面にゲート電極(12)と連結されたフィールドプレートとして機能するドープトPoly−Si(6)を備えていることを第4の特徴としている。 Furthermore, the present invention has a fourth feature that a doped poly-Si (6) functioning as a field plate connected to the gate electrode (12) is provided on the surface of the LOCOS oxide film (17).
このような構成としても、ドープトPoly−Si(6)がフィールドプレートとして機能し、第1の特徴と同様の動作を行うため、第1の特徴と同様の効果を得ることができる。 Even in such a configuration, the doped Poly-Si (6) functions as a field plate and performs the same operation as the first feature, so that the same effect as the first feature can be obtained.
この場合、ドープトPoly−Si(6)におけるチャネル方向の長さをフィールドプレート長とし、LOCOS酸化膜(17)におけるチャネル方向の長さをLOCOS長として、フィールドプレート長がLOCOS長の1/2以上にすると好ましい。このようにすると、ESD耐量のさらなる向上を図ることが可能となる。 In this case, the length in the channel direction in the doped Poly-Si (6) is the field plate length, the length in the channel direction in the LOCOS oxide film (17) is the LOCOS length, and the field plate length is ½ or more of the LOCOS length. It is preferable. If it does in this way, it will become possible to aim at the further improvement of ESD tolerance.
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.
(第1実施形態)
図1に、本発明の一実施形態を適用したnチャネルタイプのLDMOSの概略構成を示す。図1(a)は、LDMOSの断面構造を示した図であり、図1(b)は、LDMOSの上面レイアウトの一例を示した図である。図1(a)は、図1(b)におけるA−A線に添った断面図である。以下、図1に基づいて本実施形態におけるLDMOSの構成について説明する。
(First embodiment)
FIG. 1 shows a schematic configuration of an n-channel type LDMOS to which an embodiment of the present invention is applied. FIG. 1A is a diagram showing a cross-sectional structure of an LDMOS, and FIG. 1B is a diagram showing an example of a top layout of the LDMOS. FIG. 1A is a cross-sectional view taken along the line AA in FIG. The configuration of the LDMOS in this embodiment will be described below with reference to FIG.
LDMOSは、シリコンからなるp型の活性層(半導体層)1とp型もしくはn型の支持基板2とがシリコン酸化膜からなる絶縁膜3を介して貼り合わされたSOI(Sillicon on insulator)基板上に形成されている。
The LDMOS is on an SOI (Sillicon on insulator) substrate in which a p-type active layer (semiconductor layer) 1 made of silicon and a p-type or n-
活性層1の表面にはトレンチ4が形成されており、このトレンチ4の内表面には例えば酸化膜もしくは窒化膜からなる絶縁膜(トレンチ絶縁膜)5が形成され、さらに絶縁膜5の表面にはドープトPoly−Si6が配置され、これら絶縁膜5およびドープトPoly−Si6にてトレンチ4が埋め込まれている。そして、このトレンチ4を囲むように、活性層1の表層部には、高濃度とされたn型ドレインドリフト領域7が形成されている。
A
また、活性層1の表層部には、n型ドレインドリフト領域7と接するようにp型チャネル領域8が形成されている。このp型チャネル領域8の表層部には、n+型ソース領域9が形成されている。そして、トレンチ4およびn型ドレインドリフト領域7を挟んでp型チャネル領域8およびn+型ソース領域9の反対側において、活性層1の表層部にはn+型ドレイン領域10が形成されている。
A p-
また、活性層1の表面のうちn型ドレインドリフト領域7およびp型チャネル領域8の表面にゲート酸化膜11が配置されている。このゲート酸化膜11の表面およびドープトPoly−Si6の表面にはドープトPoly−Siからなるゲート電極12が配置され、ゲート電極12がドープトPoly−Si6と結線された構造とされている。
Further, a
さらに、図示しない層間絶縁膜に形成されたコンタクトホールを介して、n+型ソース領域9およびp型チャネル領域8と接するようにソース電極13が形成され、n+型ドレイン領域10と接するようにドレイン電極14が形成されている。
Furthermore, a
そして、これらの各構成要素を1セルとして、複数セルが隣接するように配置されることでLDMOSが構成されている。具体的には、図1(b)に示すように、ソース電極13を中心として、ソース電極13を囲むようにn+型ソース領域9およびp型チャネル領域8が配置され、隣接するセルの各ソース電極13が互いに対角線上に配置されると共に各ドレイン電極14も互いに対角線上に配置されることで、ソース電極13およびドレイン電極14がメッシュ状に配列された上面レイアウトとされている。そして、ゲート電極12は、各ソース電極13の周囲を囲むように形成され、対角線上に配置された隣接する各セル同士のゲート電極12が互いに連結された構造とされている。
The LDMOS is configured by arranging each of these components as one cell so that a plurality of cells are adjacent to each other. Specifically, as shown in FIG. 1B, an n + -
以上のようにしてLDMOSが構成されている。このような構造のLDMOSでは、サージが印加された場合に、トレンチ4→絶縁膜5→ドープトPoly−Si6→ゲート電極12の順にサージが電気的に伝わることになる。このため、ゲート電極12が動作しきい値Vt以上の電位を持てば、チャネル領域がオンになり、n+型ドレイン領域10とn+型ソース領域9との間で電流が流れ易くなる。これにより、サージ電流によりLDMOSが熱破壊されてしまうことを防止することが可能となる。また、トレンチ4内に埋め込まれたドープトPoly−Si6の不純物濃度を調整し、この抵抗値を変化させることで、ESD耐量を制御することも可能となり、ESD耐量を確保することが可能となる。
The LDMOS is configured as described above. In the LDMOS having such a structure, when a surge is applied, the surge is transmitted in the order of
続いて、図1に示した本実施形態のLDMOSの製造方法について説明する。図2および図3は、上記LDMOSの製造工程を示した断面図である。 Next, a method for manufacturing the LDMOS of this embodiment shown in FIG. 1 will be described. 2 and 3 are cross-sectional views showing the manufacturing process of the LDMOS.
まず、図2(a)に示す工程では、活性層1の表層部に、n型不純物(例えばリン)をイオン注入したのち、熱処理によって注入されたn型不純物を拡散させることで、n型ドレインドリフト領域7を形成する。次に、図2(b)に示す工程では、活性層1の表面にトレンチ4の形成予定領域が開口する図示しないマスクを配置したのち、そのマスクを用いた異方性エッチングを行うことで、n型ドレインドリフト領域7内においてトレンチ4を形成する。
First, in the step shown in FIG. 2A, after an n-type impurity (for example, phosphorus) is ion-implanted into the surface layer portion of the active layer 1, the n-type impurity implanted by the heat treatment is diffused to thereby form an n-type drain. A
続いて、熱酸化もしくは成膜により、図2(c)に示す工程では、トレンチ4の内表面を含めた活性層1の表面全面に酸化膜あるいは窒化膜からなる絶縁膜5を形成したのち、トレンチ4の内表面以外の部分において絶縁膜5を除去する。そして、図2(d)に示す工程では、トレンチ4の内部を含めて活性層1の表面にドープトPoly−Si6を配置した後、エッチバック等によりドープトPoly−Si6のうちトレンチ4の内部以外の部分を除去する。これにより、トレンチ4の内部がドープトPoly−Si6で埋め込まれた状態となる。
Subsequently, in the step shown in FIG. 2C by thermal oxidation or film formation, an insulating
次に、図3(a)に示す工程では、熱酸化などによりゲート酸化膜11を形成した後、これをパターニングし、さらに、ゲート酸化膜11の表面上にドープトPoly−Siからなるゲート電極12を成膜し、これをパターニングする。このとき、ゲート電極12がドープトPoly−Si6と連結されるように、予めゲート酸化膜11のうちドープトPoly−Si6の上に形成された部分を取り除いておく。
Next, in the step shown in FIG. 3A, after the
続いて、図3(b)に示す工程では、ゲート電極12および活性層1を覆い、かつ、p型チャネル領域8の形成予定領域が開口する図示しないマスクを配置した後、このマスク上からp型不純物(例えばボロン)をイオン注入し、さらに注入されたp型不純物を熱処理により拡散させることでp型チャネル領域8を形成する。
Subsequently, in the step shown in FIG. 3B, a mask (not shown) that covers the
その後、図3(c)に示す工程では、p型チャネル領域8の形成のために用いたマスクを除去した後、ゲート電極12および活性層1を覆い、かつ、n+型ソース領域9の形成予定領域およびn+型ドレイン領域10が開口するマスクを用いてn型不純物をイオン注入したのち、熱処理により拡散することでn+型ソース領域9およびn+型ドレイン領域10を形成する。そして、図示しない層間絶縁膜を形成したのち、これにコンタクトホールを空け、その上から電極材料を成膜し、この電極材料をパターニングすることで、ソース電極13およびドレイン電極14を形成する。これにより、図1に示したLDMOSが完成する。
Thereafter, in the step shown in FIG. 3C, after the mask used for forming the p-
以上説明したように、本実施形態のLDMOSによれば、トレンチ4内に絶縁膜5を介してドープトPoly−Si6を配置し、このドープトPoly−Si6がゲート電極12と連結されるようにしている。これにより、サージが印加されたときに、ゲート電極12にゲート電位を持たせることができ、チャネル領域をオンさせられるため、n+型ドレイン領域10とn+型ソース領域9との間で電流が流れ易くなるようにできる。これにより、サージ電流によりLDMOSが熱破壊されてしまうことを防止することが可能となる。そして、トレンチ4内に埋め込まれたドープトPoly−Si6の不純物濃度を調整し、この抵抗値を変化させることで、ESD耐量を制御することも可能となり、ESD耐量を確保することが可能となる。
As described above, according to the LDMOS of this embodiment, the doped Poly-
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態では、トレンチ4の内部に形成したドープトPoly−Si6にてゲート電極12の役割も果たさせるようにする。
(Second Embodiment)
A second embodiment of the present invention will be described. In the present embodiment, the role of the
図4は、本実施形態にかかるLDMOSの断面構成を示した図である。この図に示すように、トレンチ4の内部に絶縁膜5が形成されており、トレンチ4の側壁面の一面がゲート酸化膜11とされている。また、トレンチ4内を埋め込むように、ゲート酸化膜11および絶縁膜5の表面にドープトPoly−Si6が形成されており、このドープトPoly−Si6にてゲート電極12が構成されている。
FIG. 4 is a diagram showing a cross-sectional configuration of the LDMOS according to the present embodiment. As shown in this figure, an insulating
そして、n型ドレインドリフト領域7がゲート酸化膜11の下方位置までしか形成されておらず、それよりも上にp型チャネル領域8が形成されていると共に、当該p型チャネル領域8の表層部においてゲート酸化膜11と接するようにn+型ソース領域9が形成されている。
The n-type
このように、ドープトPoly−Si6にてゲート電極12を兼ねるようにした構造としても、第1実施形態と同様の動作を行うことになるため、第1実施形態と同様の効果を得ることが可能となる。
As described above, even if the structure is such that the doped poly-
なお、このような構造のLDMOSの製造工程は、第1実施形態に対して、n型ドレインドリフト領域7を形成するときのイオン注入の飛程の調整、および、p型チャネル領域8やn+型ソース領域9を形成する際のマスクパターンの変更を行えば良い。また、ゲート酸化膜11を形成する際には、絶縁膜5を形成した後に、絶縁膜5のうちトレンチ4のゲート酸化膜11を形成する一面に形成された部分を除去してから熱酸化によりゲート酸化膜11を形成すれば良い。
The manufacturing process of the LDMOS having such a structure is different from that of the first embodiment in the adjustment of the ion implantation range when forming the n-type
また、n型ドレインドリフト領域7を基板表面まで形成しておき、p型チャネル領域8を形成する際に注入されるp型不純物にてn型ドレインドリフト領域7のうちの上部がp型となるようにすることで、実質的にn型ドレインドリフト領域7がトレンチ4の下方位置にしか形成されないようにしても良い。
Further, the n-type
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態は、2つのトレンチそれぞれにドリフト用のドープトPoly−Si6とゲート電極12を形成する。
(Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, the drift doped Poly-
図5は、本実施形態にかかるLDMOSの断面構成を示した図である。この図に示すように、トレンチ4に隣接するようにトレンチ15が形成されている。トレンチ4には第1実施形態と同様に絶縁膜5を介してドープトPoly−Si6が配置されている。そして、トレンチ15には、その内壁面に形成されたゲート酸化膜11を介してゲート電極12が形成されている。
FIG. 5 is a diagram showing a cross-sectional configuration of the LDMOS according to the present embodiment. As shown in this figure, a
また、n型ドレインドリフト領域7は、トレンチ4およびトレンチ15の周囲を囲むように形成されており、トレンチ15のうちチャネルが構成される位置と対応する部分においては、n型ドレインドリフト領域7がトレンチ15の下部位置までしか形成されていない構造とされている。そして、この位置にp型チャネル領域8が形成されていると共に、当該p型チャネル領域8の表層部においてゲート酸化膜11と接するようにn+型ソース領域9が形成されている。
The n-type
また、活性層1の表面のうち2つのトレンチ4、15の間に位置する部分には絶縁膜16が形成されており、この絶縁膜16によりn型ドレインドリフト領域7から絶縁されるようにして、ゲート電極12がドープトPoly−Si6側まで延設され、ドープトPoly−Si6と接触させられている。
In addition, an insulating
このような構造により、本実施形態のLDMOSが構成されている。このLDMOSによっても、第1実施形態と同様の動作を行うことになるため、第1実施形態と同様の効果を得ることが可能となる。そして、チャネル長が活性層1の深さ方向と平行にできるため、素子面積を小さくすることが可能となる。 With such a structure, the LDMOS of this embodiment is configured. Since this LDMOS also performs the same operation as in the first embodiment, the same effect as in the first embodiment can be obtained. Since the channel length can be parallel to the depth direction of the active layer 1, the element area can be reduced.
なお、このような構造のLDMOSの製造工程は、トレンチ15をトレンチ4と同時に形成し、絶縁膜5やドープトPoly−Si6の形成工程の際に、トレンチ15をマスクで覆っておくようにしておくこと以外は、第1実施形態と同様の工程で良い。
In the manufacturing process of the LDMOS having such a structure, the
(第4実施形態)
本発明の第4実施形態について説明する。第1〜第3実施形態では、nチャネルタイプのLDMOSを例に挙げて説明したが、本実施形態は、pチャネルタイプのLDMOSについて説明する。
(Fourth embodiment)
A fourth embodiment of the present invention will be described. In the first to third embodiments, an n-channel type LDMOS has been described as an example. However, in the present embodiment, a p-channel type LDMOS will be described.
図6は、本実施形態にかかるLDMOSの断面構成を示した図である。この図に示すように、図1(a)に示したnチャネルタイプのLDMOSに対して、各構成要素の導電型を反転させた構造としている。このようなpチャネルタイプのLDMOSにしても、第1実施形態と同様の効果を得ることができる。 FIG. 6 is a view showing a cross-sectional configuration of the LDMOS according to the present embodiment. As shown in this figure, the n-channel type LDMOS shown in FIG. 1A has a structure in which the conductivity type of each component is inverted. Even if such a p-channel type LDMOS is used, the same effect as in the first embodiment can be obtained.
なお、ここでは、pチャネルタイプのLDMOSの一例として第1実施形態と同様の構造に対するpチャネルタイプのLDMOSを挙げたが、勿論、第2、第3実施形態と同様の構造に対するpチャネルタイプのLDMOSとしても構わない。 Here, as an example of the p-channel type LDMOS, the p-channel type LDMOS corresponding to the structure similar to that of the first embodiment has been described. Of course, the p-channel type LDMOS corresponding to the structure similar to that of the second and third embodiments is used. LDMOS may be used.
(第5実施形態)
本発明の第5実施形態について説明する。本実施形態では、第1実施形態に示したトレンチ4を形成せずに、n型ドレインドリフト領域7の表面にLOCOS酸化膜を形成する場合について説明する。
(Fifth embodiment)
A fifth embodiment of the present invention will be described. In the present embodiment, a case where a LOCOS oxide film is formed on the surface of the n-type
図7は、本実施形態にかかるLDMOSの断面構成を示した図である。この図に示すように、本実施形態では、n型ドレインドリフト領域7の表面にLOCOS酸化膜17が形成されており、このLOCOS酸化膜17の上にドープトPoly−Si6が形成されていると共に、このドープトPoly−Si6がゲート酸化膜11の表面に形成されたゲート電極12と結線された構造としている。
FIG. 7 is a view showing a cross-sectional configuration of the LDMOS according to the present embodiment. As shown in this figure, in this embodiment, a
このような構造とた場合、ドープトPoly−Si6がフィールドプレートとして機能し、第1実施形態と同様の動作を行うため、第1実施形態と同様の効果を得ることができる。
In such a structure, doped Poly-
なお、このような構造のLDMOSの製造は、従来のLOCOS酸化膜が形成されるLDMOSの製造工程に対して、ゲート電極12の形成時のマスクパターンを変更し、ゲート電極12と共にドープトPoly−Si6が形成されるようにすれば良い。
The LDMOS having such a structure is manufactured by changing the mask pattern at the time of forming the
(第6実施形態)
本発明の第6実施形態について説明する。本実施形態では、第5実施形態に対して、LOCOS酸化膜17の上に形成するドープトPoly−Si6の長さ(以下、フィールドプレート長という)を規定するものである。
(Sixth embodiment)
A sixth embodiment of the present invention will be described. In the present embodiment, the length of the doped Poly-
図8は、LOCOS長とフィールドプレート長の関係を示した断面図、図9は、LOCOS長およびフィールドプレート長とESD耐量の関係を示した図表である。 FIG. 8 is a sectional view showing the relationship between the LOCOS length and the field plate length, and FIG. 9 is a chart showing the relationship between the LOCOS length and the field plate length and the ESD tolerance.
図8に示すように、フィールドプレート長は、LOCOS酸化膜17の端部からドープトPoly−Si6の端部(ゲート電極12とは反対側の端部)までの距離となる。LOCOS長は、チャネル方向におけるLOCOS酸化膜17の長さとなる。図9に示すように、フィールドプレート長/LOCOS長が大きくなる程、ESD耐量が大きくなっていることが判る。具体的には、フィールドプレート長/LOCOS長が0.5、つまりフィールドプレート長がLOCOS長の1/2以上になると、ESD耐量が2倍以上向上している。
As shown in FIG. 8, the field plate length is the distance from the end of the
したがって、上記第5実施形態の構造のLDMOSにおいて、フィールドプレート長がLOCOS長の1/2以上とすると、よりESD耐量の向上を図ることが可能となる。 Therefore, in the LDMOS having the structure of the fifth embodiment, when the field plate length is ½ or more of the LOCOS length, the ESD tolerance can be further improved.
(他の実施形態)
上記実施形態で説明した各LDMOSの構造は、一例を示したものであり、設計変更などに応じて適宜変更することが可能である。例えば、図1(b)に示すように、ソース電極13およびドレイン電極14がメッシュ状に配列された上面レイアウトとなる例を挙げたが、図10に示すレイアウト図のように、ソース電極13およびドレイン電極14がストライプ状に配置されたレイアウトとしても構わない。なお、この場合、図10のB−B断面が図1(a)に相当することになる。
(Other embodiments)
The structure of each LDMOS described in the above embodiment is an example, and can be appropriately changed according to a design change or the like. For example, as shown in FIG. 1B, an example of an upper surface layout in which the
また、第5、第6実施形態に関しても、nチャネルタイプのLDMOSについて説明したが、もちろん導電型を反転させたpチャネルタイプのLDMOSとしても良い。 In addition, the n-channel type LDMOS has been described with respect to the fifth and sixth embodiments, but of course, a p-channel type LDMOS in which the conductivity type is inverted may be used.
1…活性層、2…支持基板、3…絶縁膜、4…トレンチ、5…絶縁膜、
6…ドープトPoly−Si、7…n型ドレインドリフト領域、
8…p型チャネル領域、9…n+型ソース領域、10…n+型ドレイン領域、
11…ゲート酸化膜、12…ゲート電極、13…ソース電極、14…ドレイン電極、
15…トレンチ、16…絶縁膜、17…LOCOS酸化膜。
DESCRIPTION OF SYMBOLS 1 ... Active layer, 2 ... Support substrate, 3 ... Insulating film, 4 ... Trench, 5 ... Insulating film,
6 ... doped Poly-Si, 7 ... n-type drain drift region,
8... P-type channel region, 9... N + -type source region, 10... N + -type drain region,
DESCRIPTION OF
15 ... trench, 16 ... insulating film, 17 ... LOCOS oxide film.
Claims (5)
前記半導体層(1)の表層部に形成された第1導電型のドレインドリフト領域(7)と、
前記ドレインドリフト領域(7)内に形成されたトレンチ(4)と、
前記トレンチ(4)の内壁面に形成されたトレンチ絶縁膜(5)と、
前記トレンチ絶縁膜(5)を介して前記トレンチ(4)内に配置されたドープトPoly−Si(6)と、
前記半導体層(1)の表層部において、前記ドレインドリフト領域(7)と接するように形成された第2導電型のチャネル領域(8)と、
前記チャネル領域(8)の表層部に形成された第1導電型のソース領域(9)と、
前記ドレインドリフト領域(7)を挟んで前記ソース領域(9)と反対側において、前記半導体層(1)の表層部に形成された第1導電型のドレイン領域(10)と、
前記チャネル領域(8)の表面に形成されたゲート絶縁膜(11)と、
前記ゲート絶縁膜(11)の表面に形成されていると共に、前記ドープトPoly−Si(6)に連結されたゲート電極(12)と、
前記ソース領域に接続されたソース電極(13)と、
前記ドレイン領域に接続されたドレイン電極(14)とを備えてなることを特徴とする半導体装置。 A substrate (1-3) having a semiconductor layer (1);
A drain drift region (7) of the first conductivity type formed in the surface layer portion of the semiconductor layer (1);
A trench (4) formed in the drain drift region (7);
A trench insulating film (5) formed on the inner wall surface of the trench (4);
Doped Poly-Si (6) disposed in the trench (4) through the trench insulating film (5);
A channel region (8) of a second conductivity type formed so as to be in contact with the drain drift region (7) in the surface layer portion of the semiconductor layer (1);
A first conductivity type source region (9) formed in a surface layer portion of the channel region (8);
A drain region (10) of a first conductivity type formed in a surface layer portion of the semiconductor layer (1) on the opposite side of the source region (9) across the drain drift region (7);
A gate insulating film (11) formed on the surface of the channel region (8);
A gate electrode (12) formed on the surface of the gate insulating film (11) and connected to the doped poly-Si (6);
A source electrode (13) connected to the source region;
A semiconductor device comprising a drain electrode (14) connected to the drain region.
前記半導体層(1)内に形成されたトレンチ(4)と、
前記半導体層(1)のうち、前記トレンチ(4)の周囲を囲むように形成され、前記トレンチ(4)のうちチャネル領域と対応する一側面においては該トレンチ(4)の下部にのみ形成された第1導電型のドレインドリフト領域(7)と、
前記トレンチ(4)の内壁面のうち、前記チャネル領域と対応する部分を除いて形成されたトレンチ絶縁膜(5)と、
前記トレンチ(4)の内壁面のうち、前記チャネル領域と対応する部分に形成されたゲート絶縁膜(11)と、
前記トレンチ絶縁膜(5)および前記ゲート絶縁膜(11)を介して前記トレンチ(4)内に配置されたドープトPoly−Si(6)で構成されたゲート電極(12)と、
前記半導体層(1)の表層部において、前記ドレインドリフト領域(7)および前記トレンチ(4)における前記一側面と接するように形成された第2導電型のチャネル領域(8)と、
前記チャネル領域(8)の表層部において、前記トレンチ(4)における前記一側面と接するように形成された第1導電型のソース領域(9)と、
前記ドレインドリフト領域(7)を挟んで前記ソース領域(9)と反対側において、前記半導体層(1)の表層部に形成された第1導電型のドレイン領域(10)と、
前記ソース領域に接続されたソース電極(13)と、
前記ドレイン領域に接続されたドレイン電極(14)とを備えてなることを特徴とする半導体装置。 A substrate (1-3) having a semiconductor layer (1);
A trench (4) formed in the semiconductor layer (1);
Of the semiconductor layer (1), it is formed so as to surround the periphery of the trench (4), and on one side surface corresponding to the channel region of the trench (4), it is formed only under the trench (4). A drain drift region (7) of the first conductivity type;
Of the inner wall surface of the trench (4), a trench insulating film (5) formed excluding a portion corresponding to the channel region;
Of the inner wall surface of the trench (4), a gate insulating film (11) formed in a portion corresponding to the channel region;
A gate electrode (12) composed of doped Poly-Si (6) disposed in the trench (4) through the trench insulating film (5) and the gate insulating film (11);
A channel region (8) of a second conductivity type formed so as to be in contact with the one side surface of the drain drift region (7) and the trench (4) in the surface layer portion of the semiconductor layer (1);
A first conductivity type source region (9) formed in contact with the one side surface of the trench (4) in a surface layer portion of the channel region (8);
A drain region (10) of a first conductivity type formed in a surface layer portion of the semiconductor layer (1) on the opposite side of the source region (9) across the drain drift region (7);
A source electrode (13) connected to the source region;
A semiconductor device comprising a drain electrode (14) connected to the drain region.
前記半導体層(1)の表層部に並べられて形成された第1トレンチ(4)および第2トレンチ(15)と、
前記半導体層(1)のうち、前記第1、第2トレンチ(4、15)の周囲を囲むように形成され、前記第2トレンチ(15)のうちチャネル領域と対応する一側面においては該第2トレンチ(15)の下部にのみ形成された第1導電型のドレインドリフト領域(7)と、
前記第1トレンチ(4)の内壁面に形成されたトレンチ絶縁膜(5)と、
前記トレンチ絶縁膜(5)を介して前記第1トレンチ(4)内に配置されたドープトPoly−Si(6)と、
前記半導体層(1)の表層部において、前記ドレインドリフト領域(7)および前記第1トレンチ(4)における前記一側面と接するように形成された第2導電型のチャネル領域(8)と、
前記チャネル領域(8)の表層部において、前記第1トレンチ(4)における前記一側面と接するように形成された第1導電型のソース領域(9)と、
前記ドレインドリフト領域(7)を挟んで前記ソース領域(9)と反対側において、前記半導体層(1)の表層部に形成された第1導電型のドレイン領域(10)と、
前記第2トレンチ(15)の内壁面に形成されたゲート絶縁膜(11)と、
前記半導体層(1)のうち前記第1トレンチ(4)と前記第2トレンチ(15)の間に位置する部分の上に形成された絶縁膜(16)と、
前記ゲート絶縁膜(11)を介して前記第2トレンチ(15)内に形成されていると共に、前記絶縁膜(16)の上に配置されることで前記ドープトPoly−Si(6)に連結されたゲート電極(12)と、
前記ソース領域に接続されたソース電極(13)と、
前記ドレイン領域に接続されたドレイン電極(14)とを備えてなることを特徴とする半導体装置。 A substrate (1-3) having a semiconductor layer (1);
A first trench (4) and a second trench (15) formed side by side in the surface layer portion of the semiconductor layer (1);
The semiconductor layer (1) is formed so as to surround the first and second trenches (4, 15), and the second trench (15) has a first side surface corresponding to the channel region. A drain drift region (7) of the first conductivity type formed only under the two trenches (15);
A trench insulating film (5) formed on the inner wall surface of the first trench (4);
Doped Poly-Si (6) disposed in the first trench (4) through the trench insulating film (5);
A channel region (8) of a second conductivity type formed so as to be in contact with the one side surface of the drain drift region (7) and the first trench (4) in the surface layer portion of the semiconductor layer (1);
A source region (9) of a first conductivity type formed so as to be in contact with the one side surface of the first trench (4) in a surface layer portion of the channel region (8);
A drain region (10) of a first conductivity type formed in a surface layer portion of the semiconductor layer (1) on the opposite side of the source region (9) across the drain drift region (7);
A gate insulating film (11) formed on the inner wall surface of the second trench (15);
An insulating film (16) formed on a portion of the semiconductor layer (1) located between the first trench (4) and the second trench (15);
It is formed in the second trench (15) through the gate insulating film (11) and is connected to the doped poly-Si (6) by being disposed on the insulating film (16). Gate electrode (12),
A source electrode (13) connected to the source region;
A semiconductor device comprising a drain electrode (14) connected to the drain region.
前記半導体層(1)の表層部に形成された第1導電型のドレインドリフト領域(7)と、
前記半導体層(1)の表層部に形成された第2導電型のベース領域(8)と、
前記ベース領域(8)の表層部に形成された第1導電型のソース領域(9)と、
前記ドレインドリフト領域(7)の表層部に形成された第1導電型のドレイン領域(10)と、
前記ソース領域と前記ドレイン領域との間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜(11)と、
前記ゲート絶縁膜上に形成されたゲート電極(12)と、
前記ソース領域に接続されたソース電極(13)と、
前記ドレイン領域に接続されたドレイン電極(14)と、
前記ドレインドリフト層の表面に形成され、前記ソース領域(9)と前記ドレイン領域(10)の間のうち、前記ゲート絶縁膜(11)よりも前記ドレイン領域(10)側に配置されたLOCOS酸化膜(17)と、
前記LOCOS酸化膜(17)の表面に形成され、前記ゲート電極(12)と連結されたフィールドプレートとして機能するドープトPoly−Si(6)と、を備えていることを特徴とする半導体装置。 A substrate having a semiconductor layer (1);
A drain drift region (7) of the first conductivity type formed in the surface layer portion of the semiconductor layer (1);
A second conductivity type base region (8) formed in a surface layer portion of the semiconductor layer (1);
A first conductivity type source region (9) formed in a surface layer portion of the base region (8);
A drain region (10) of the first conductivity type formed in the surface layer portion of the drain drift region (7);
The base region located between the source region and the drain region as a channel region, and a gate insulating film (11) formed on the channel region;
A gate electrode (12) formed on the gate insulating film;
A source electrode (13) connected to the source region;
A drain electrode (14) connected to the drain region;
LOCOS oxidation formed on the surface of the drain drift layer and disposed between the source region (9) and the drain region (10) on the drain region (10) side of the gate insulating film (11). A membrane (17);
A semiconductor device comprising: doped Poly-Si (6) formed on a surface of the LOCOS oxide film (17) and functioning as a field plate connected to the gate electrode (12).
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