JP2005234648A - 同期システム - Google Patents
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Abstract
【課題】同一クロックで駆動する複数のASICが搭載された同期システムにおいて、ASIC間におけるタイミングエラーを回避し、確実にデータ転送を行えるようにする。
【解決手段】同期システム100の前段のASIC1は、出力レジスタ30の出力信号に対応して、後段のASIC2の入力レジスタ40への入力信号の期待値を格納する期待値格納回路3と、ASIC2の入力レジスタ40の出力信号と、期待値格納回路3に格納された期待値を比較する期待値比較回路4と、期待値比較回路4における比較結果に基づいて、出力レジスタに供給するクロック信号の遅延量を調整する遅延制御回路5と、基準クロック信号に対する遅延時間が異なる複数の遅延クロック信号を生成し、生成された複数の遅延クロック信号のうち、遅延制御回路5において調整された遅延量に対応する遅延クロック信号を選択して出力レジスタ30に供給するクロック補正回路6と、を備える。
【選択図】図2
【解決手段】同期システム100の前段のASIC1は、出力レジスタ30の出力信号に対応して、後段のASIC2の入力レジスタ40への入力信号の期待値を格納する期待値格納回路3と、ASIC2の入力レジスタ40の出力信号と、期待値格納回路3に格納された期待値を比較する期待値比較回路4と、期待値比較回路4における比較結果に基づいて、出力レジスタに供給するクロック信号の遅延量を調整する遅延制御回路5と、基準クロック信号に対する遅延時間が異なる複数の遅延クロック信号を生成し、生成された複数の遅延クロック信号のうち、遅延制御回路5において調整された遅延量に対応する遅延クロック信号を選択して出力レジスタ30に供給するクロック補正回路6と、を備える。
【選択図】図2
Description
本発明は、同一クロックで駆動する複数の集積回路を搭載した同期システムに関する。
同期回路で構成され、独立した機能ブロックを複数搭載した半導体集積回路では、データの送受信のタイミングを調整するため、同一クロックにて接続される全てのフリップフロップ(以下、FFと表記する。)の数(ファンアウト)を調べ、クロックスキューを調整し、各々のFFに供給されるクロック遅延を同等にするようにクロックツリー(CTS:Clock Tree Synthesis)を構成することで、集積回路全体の同期性を保つように設計されるのが一般的である。
このような半導体集積回路は、実際、単体で使用されるのではなく、その他の集積回路やデバイスと組み合わされて、ある機能を実現するための一つのシステムの構成パーツとして使用される。このため、システム構成のスペックを基に、設計時にシステムのAC特性に沿ったタイミング調整がなされるが、汎用化によって様々なシステムに展開していく中で、想定外のタイミングエラーが発生することがある。このような場合、FPGA(Field Programmable Gate Array)等のプログラマブルデバイスであれば、後段の回路との関係で、内部タイミングの再調整を行って合わせこむことが可能であるが、ASIC(Application Specific Integrated Circuit;特定用途向け集積回路)では、一度作成してしまうと、回路内部のタイミングの変更等を行うことができない。特に、複数のASICを組み合わせたシステムでは、クロックの高速化に伴い、同一の基準クロックを使用しても、配線遅延等から、それぞれのクロックの遅延量に差異が生じ、データ転送のタイミング設計がより困難となる。このような理由により、使用するASICによっては、ASIC間のデータの送受信のスペックが、システムのスペックとして調整しきれない場合が発生する。
このような問題を解決する手段として、特許文献1、特許文献2では、予めASIC内に、基準クロックに対する遅延時間が異なる複数の遅延クロックを発生させる回路を備えし、外部基準クロックと、入出力に該当するFFへ入力されるクロックの位相から、タイミングマージンを確保した遅延クロックを算出して、該当するFFへ供給する方法が提案されている。
特開平11−289322号公報
特開2003−216271号公報
しかしながら、特許文献1及び特許文献2において提案された方法では、各ASICのクロックの位相調整のみにとどまり、データライン上に、クロックを使用しない非同期回路である組み合わせ回路等が含まれている場合、データの遅延が大きくなり、データのタイミングマージンが本当に確保されているのかを判断することができないという問題があった。
本発明の課題は、同一クロックで駆動する複数のASICが搭載された同期システムにおいて、前段のASICの出力段FFの出力データと、この出力データを受ける後段のASICの入力段FFの出力データを監視することにより、後段のASICが確実にデータ受信できるようにクロック調整を行うことである。
上記課題を解決するため、請求項1に記載の発明は、同一クロックで駆動する複数の集積回路を搭載した同期システムにおいて、前記複数の集積回路の隣接する2つの集積回路のうち、前段の集積回路は、出力バッファに接続された出力レジスタを備え、後段の集積回路は、入力バッファに接続され、基準クロック信号に同期して前記出力レジスタの出力信号を受ける入力レジスタを備え、前記前段の集積回路は、所定の経路を介して前記出力レジスタの出力段に接続され、当該出力レジスタの出力信号に対応して、後段の集積回路の入力レジスタへの入力信号の期待値のデータを格納する期待値格納回路と、所定の経路を介して前記後段の集積回路の入力レジスタの出力段に接続され、当該入力レジスタの出力信号と、前記期待値格納回路に格納された期待値を比較する期待値比較回路と、を備えることを特徴としている。
請求項2に記載の発明は、請求項1に記載の同期システムにおいて、前記前段の集積回路は、前記期待値比較回路における比較結果に基づいて、前記出力レジスタに供給するクロック信号の基準クロック信号に対する遅延量を調整する遅延制御回路と、基準クロック信号に対する遅延時間の異なる複数の遅延クロック信号を生成し、その生成された複数の遅延クロック信号の中から、前記遅延制御回路において調整された遅延量に基づいて前記出力レジスタに供給する遅延クロック信号を選択して当該出力レジスタに供給するクロック補正回路と、を備えることを特徴としている。
請求項3に記載の発明は、請求項1又は2に記載の同期システムにおいて、前記前段の集積回路は、前記出力レジスタ及び前記入力レジスタの出力信号の監視を指示するためのテスト制御信号を生成するテスト制御回路を備え、前記テスト制御回路において生成されたテスト制御信号により、前記期待値格納回路、前記期待値比較回路、前記遅延制御回路及び前記クロック補正回路の各回路における処理が行われることを特徴としている。
本発明によれば、前段の集積回路の出力レジスタの出力信号に対応して、後段の集積回路の入力レジスタに入力される期待値のデータを格納し、この期待値と、後段の集積回路の入力レジスタの出力信号とを比較することにより、データ転送時のタイミングエラーの発生を検知することが可能になる。
また、期待値比較回路における比較結果に基づいて、データ転送に適した遅延クロック信号を、前段の集積回路の出力レジスタに供給することが可能になり、複数の集積回路間におけるデータ転送時のタイミングエラーの発生を回避することが可能になる。これにより、様々なシステムへの適用範囲が広がり、集積回路の汎用性を高めることが可能となる。
以下、図面を参照して、本発明の実施形態について詳細に説明する。
図1に、本発明の実施形態に係る同期システム100の全体構成を示す。同期システム100は、同一クロックに同期して動作する2つのASIC1、2を搭載しており、ASIC1とASIC2の間のデータライン上には、クロックを使用しない非同期回路である遅延要素1−2が挿入されている。
図1に、本発明の実施形態に係る同期システム100の全体構成を示す。同期システム100は、同一クロックに同期して動作する2つのASIC1、2を搭載しており、ASIC1とASIC2の間のデータライン上には、クロックを使用しない非同期回路である遅延要素1−2が挿入されている。
ASIC1は、図1に示すように、入力回路10、内部ロジック11、出力回路12により構成され、ASIC2は、入力回路20、内部ロジック21、出力回路22により構成される。なお、本実施形態では、同期システム100が2つのASICから構成される場合を示しているが、本発明が適用される同期システムを構成するASICの数は、特に限定されない。
図2に、ASIC1の出力回路12と、ASIC2の入力回路20の内部構成を示す。図2に示すように、ASIC2の入力回路20は、ASIC2の入力バッファ(図示略)の後段に接続された入力レジスタ40と、セレクタ25により構成される。入力レジスタ40は、FF23及びFF24を備える。ASIC1の出力回路12は、図2に示すように、ASIC1の出力バッファ(図示略)の前段に接続された出力レジスタ30、セレクタ15、セレクタ16、セレクタ17、テストパターン生成回路18、期待値格納回路3、期待値比較回路4、遅延制御回路5、テスト制御回路6、クロック補正回路7により構成される。出力レジスタ30は、FF13及びFF14を備える。
ASIC1の出力FFの出力信号と、ASIC2の入力レジスタ40の入力信号は、1対1の関係を有する。ここで「1対1」とは、本実施形態のように、ASIC1とASIC2の間に遅延要素1−2が挿入されている場合においても、ASIC1の出力レジスタ30のうちある特定のFFからの出力信号によって、ASIC2の入力レジスタ40のうちのある特定のFFに対して、予想可能な期待値が入力されることを意味する。なお、本実施形態では、ASIC1の出力レジスタ30及びASIC2の入力レジスタ40を構成するFFが、共に2個である場合を示しているが、これらのFFの個数は特に限定されない。
前述の構成を満足するASIC1の出力レジスタ30及びASIC2の入力レジスタ40の各FFに供給されるクロックは、共通の基準クロック信号CLKをベースとする。但し、位相保証はないものとする。
入力回路20は、入力レジスタ40のからの出力信号をダイレクトに外に出力することが可能な複数の信号経路を有する。入力回路20のFF23の出力端子Q及びFF24の出力端子Qは、内部ロジック21に接続されるとともに、セレクタ25に接続されている。FF23及びFF24のクロック入力端子には、基準クロック信号CLKが入力される。
セレクタ25は、ASIC1のテスト制御回路6から入力されるテスト制御信号FFS(後述)に従って、FF23、FF24の出力信号の中から、ASIC1にフィードバックさせる出力信号を選択し、選択された出力信号を、期待値伝播経路DMP2を介してASIC1に出力する。
出力レジスタ30のFF13の出力端子Q及びFF14の出力端子Qは、遅延要素1−2に接続されるとともに、セレクタ15に接続されている。また、FF13のデータ入力端子Dは、セレクタ16に接続され、FF14のデータ入力端子Dは、セレクタ17に接続される。FF13及びFF14のクロック入力端子には、クロック補正回路7から出力されるクロック信号CLK_Bが入力される。
セレクタ15は、テスト制御回路6から入力されるテスト制御信号FFSに従って、FF13、FF14の出力信号の中から、期待値格納回路3にフィードバックさせる出力信号を選択し、選択された出力信号を、期待値伝播経路DMP1を介して期待値格納回路3に出力する。
テストパターン生成回路18は、出力レジスタ30の動作状態をテストするためのテストパターンを生成する。また、テストパターン生成回路18は、データ転送時のタイミングテスト開始に合わせてテスト制御回路6から入力されるテスト制御信号FFSによって、上記生成されたテストパターンを、テスト対象のFFの入力段に接続されたセレクタ(セレクタ16又は17)に出力する。
同期システム100におけるデータ転送時のタイミングテストは、ASIC1の外部テスト端子である遅延調整用テストイネーブルTENBにより制御される。遅延調整用テストイネーブルTENBは、セレクタ16、17、テスト制御回路6に入力される。
セレクタ16、17は、内部ロジック11からの出力信号と、テストパターン生成回路18からのテストパターンとを切り換えるためのセレクタである。セレクタ16は、遅延調整用テストイネーブルTENBが有効である期間は、テストパターン生成回路18から出力されたテストパターンをFF13に出力し、遅延調整用テストイネーブルTENBが無効である期間は、内部ロジック11からの出力信号をFF13に出力する。セレクタ17は、遅延調整用テストイネーブルTENBが有効である期間は、テストパターン生成回路18から出力されたテストパターンをFF14に出力し、遅延調整用テストイネーブルTENBが無効である期間は、内部ロジック11からの出力信号をFF14に出力する。
期待値格納回路3は、セレクタ15から入力される出力レジスタ30の出力信号に基づいて、ASIC2の入力レジスタ40に入力されるデータの期待値のデータを格納し、その期待値を期待値信号DATとして期待値比較回路4に出力する。期待値格納回路3に格納される期待値は、システム構成に合わせて外部から書き換え可能である。
期待値比較回路4は、期待値格納回路3から入力された期待値信号DATと、ASIC2から期待値伝播経路DMP2を介して入力された、入力レジスタ40の出力信号とを比較し、その比較結果を比較結果信号CMPとして、遅延制御回路5に出力する。
テスト制御信号FFSは、ASIC1のテストパターン生成回路18、ASIC1の出力レジスタ30を構成するFFの出力信号、ASIC2の入力レジスタ40を構成するFFの出力信号を順次選択するための制御信号であり、ASIC1の出力レジスタ30(或いはASIC2の入力レジスタ40)を構成するFFの個数(n+1)bit幅を有する信号である。本実施形態では、n=1である。このテスト制御信号FFSは、遅延制御回路5から補正完了信号CEがテスト制御回路6へ入力されることでインクリメントされ、テスト対象の次のFFが選択される。
テスト制御回路6は、遅延調整用テストイネーブルTENBが有効になると、クロック信号の補正を指示する補正開始信号CSを遅延制御回路5に出力するとともに、テスト制御信号FFSを、後段のASIC2のセレクタ25、ASIC1のテストパターン生成回路18、セレクタ15に出力することで、データ転送のタイミングテストを開始させる。また、テスト制御回路6は、遅延制御回路5から補正完了信号CEが入力されると、テスト制御信号FFSを次のFFに切り換えて、再度、補正開始信号CSを遅延制御回路5に出力し、全てのFFのテストが終了するまで、テスト制御信号FFSの切り換えと、補正開始信号CSの出力を繰り返す。このように、テスト制御信号FFSの値を監視することによって、システム構成に合わせた遅延クロック信号の調整の完了の確認が可能である。
遅延制御回路5は、テスト制御回路6から補正開始信号CSが入力されると、基準クロック信号CLKを基に、特定のサイクル毎に、クロック補正回路7内の遅延クロック信号を遅延の一番早いものから逐次切り換えることを指示するための遅延制御信号DSをクロック補正回路7に出力する。遅延制御信号DSには、クロック補正回路7で生成される遅延クロック信号の数を示すカウンタ値が含まれ、遅延制御回路5は、そのカウンタ値が、遅延クロック信号の遅延の一番早いものから一番遅いものまで一巡すると、補正完了信号CEをテスト制御回路6に出力する。
また、遅延制御回路5は、期待値比較回路4から入力された比較結果信号CMPにより、現在テスト対象となっているFFでのデータ転送が最も早く正常に行われるタイミングの遅延クロック信号を示すデータを記憶する。遅延制御回路5は、FFのテスト毎に、記憶している遅延クロック信号のデータ同士を比較し、最も遅い遅延クロック信号のデータに上書きすることで、テスト対象の全てのFFのデータ転送が正常に動作する遅延クロック信号のタイミングとして記憶する。遅延制御回路5は、補正完了信号CEをテスト制御回路6に出力した後に、テスト制御回路6から補正開始信号CSが入力されない場合、遅延制御信号DSを、最も遅い遅延クロック信号のタイミングに固定する。
クロック補正回路7は、複数の遅延素子で構成されており、入力される基準クロック信号CLKから、基準クロック信号CLKに対する遅延時間が異なる複数の遅延クロック信号を生成する。また、クロック補正回路7は、生成された複数の遅延クロック信号の中から、遅延制御回路5から入力された遅延制御信号DSで指定された遅延量に該当するクロック信号を選択し、その選択されたクロック信号CLK_Bを出力レジスタ30に供給する。
以上のように、本実施形態の同期システム100によれば、前段のASIC1の出力レジスタ30の出力信号に対応して、後段のASIC2の入力レジスタ40に入力される期待値のデータを格納し、この期待値と、後段のASIC2の入力レジスタ40の出力信号とを比較し、この比較結果に基づいて、データ転送に適した遅延クロック信号を、前段のASIC1の出力レジスタ30に供給することが可能になり、複数のASIC間におけるデータ転送時のタイミングエラーの発生を回避することが可能になる。これにより、様々なシステムへの適用範囲が広がり、ASICの汎用性を高めることが可能となる。
なお、本実施形態における記述内容は、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
1、2 ASIC(集積回路)
3 期待値格納回路
4 期待値比較回路
5 遅延制御回路
6 テスト制御回路
7 クロック補正回路
10、20 入力回路
11、21 内部ロジック
12、22 出力回路
13、14、23、24 FF
15、16、17、25 セレクタ
18 テストパターン生成回路
30 出力レジスタ
40 入力レジスタ
100 同期システム
1−2 遅延要素
DMP1、DMP2 期待値伝播経路
3 期待値格納回路
4 期待値比較回路
5 遅延制御回路
6 テスト制御回路
7 クロック補正回路
10、20 入力回路
11、21 内部ロジック
12、22 出力回路
13、14、23、24 FF
15、16、17、25 セレクタ
18 テストパターン生成回路
30 出力レジスタ
40 入力レジスタ
100 同期システム
1−2 遅延要素
DMP1、DMP2 期待値伝播経路
Claims (3)
- 同一クロックで駆動する複数の集積回路を搭載した同期システムにおいて、
前記複数の集積回路の隣接する2つの集積回路のうち、前段の集積回路は、出力バッファに接続された出力レジスタを備え、後段の集積回路は、入力バッファに接続され、基準クロック信号に同期して前記出力レジスタの出力信号を受ける入力レジスタを備え、
前記前段の集積回路は、
所定の経路を介して前記出力レジスタの出力段に接続され、当該出力レジスタの出力信号に対応して、後段の集積回路の入力レジスタへの入力信号の期待値のデータを格納する期待値格納回路と、
所定の経路を介して前記後段の集積回路の入力レジスタの出力段に接続され、当該入力レジスタの出力信号と、前記期待値格納回路に格納された期待値を比較する期待値比較回路と、
を備えることを特徴とする同期システム。 - 前記前段の集積回路は、
前記期待値比較回路における比較結果に基づいて、前記出力レジスタに供給するクロック信号の基準クロック信号に対する遅延量を調整する遅延制御回路と、
基準クロック信号に対する遅延時間の異なる複数の遅延クロック信号を生成し、その生成された複数の遅延クロック信号の中から、前記遅延制御回路において調整された遅延量に基づいて前記出力レジスタに供給する遅延クロック信号を選択して当該出力レジスタに供給するクロック補正回路と、
を備えることを特徴とする請求項1に記載の同期システム。 - 前記前段の集積回路は、
前記出力レジスタ及び前記入力レジスタの出力信号の監視を指示するためのテスト制御信号を生成するテスト制御回路を備え、
前記テスト制御回路において生成されたテスト制御信号により、前記期待値格納回路、前記期待値比較回路、前記遅延制御回路及び前記クロック補正回路の各回路における処理が行われることを特徴とする請求項1又は2に記載の同期システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004039698A JP2005234648A (ja) | 2004-02-17 | 2004-02-17 | 同期システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004039698A JP2005234648A (ja) | 2004-02-17 | 2004-02-17 | 同期システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005234648A true JP2005234648A (ja) | 2005-09-02 |
Family
ID=35017573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004039698A Pending JP2005234648A (ja) | 2004-02-17 | 2004-02-17 | 同期システム |
Country Status (1)
Country | Link |
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JP (1) | JP2005234648A (ja) |
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2004
- 2004-02-17 JP JP2004039698A patent/JP2005234648A/ja active Pending
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