JP2005229123A - 半導体装置 - Google Patents

Abstract

【課題】 高性能な半導体装置を提供すること。
【解決手段】 本発明によると、基板上に形成された島状のシリコン膜に、Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは、電気的に接続されていることを特徴とする半導体装置が提供される。
【選択図】 図９

Description

本発明は集積回路の作製方法に関する。具体的には、液晶表示装置やダイナミックＲＡＭ（ＤＲＡＭ）のように、マトリクス構造を有し、スイッチング素子としてＭＯＳ型もしくはＭＩＳ（金属−絶縁体−半導体）型電界効果型素子（以上を、ＭＯＳ型素子と総称する）を有し、ダイナミックな動作をおこなうことを特徴とするマトリクス装置（電気光学表示装置、半導体メモリー装置を含む）、およびそのための駆動回路、あるいはイメージセンサーのような集積化された駆動回路を有する半導体回路に関する。特に本発明は、ＭＯＳ型素子として絶縁表面上に形成された薄膜半導体トランジスタ等の薄膜半導体素子を使用する装置に関し、薄膜トランジスタの活性層が結晶性シリコンより形成された薄膜トランジスタを有する装置に関する。

従来、薄膜状の絶縁ゲイト型電界効果トランジスタ（ＴＦＴ）等の薄膜デバイスに用いられる結晶性シリコン半導体薄膜は、プラズマＣＶＤ法や熱ＣＶＤ法で形成されたアモルファスシリコン膜を電気炉等の装置の中で６００℃以上の温度で２４時間以上の長時間にわたって結晶化させて作製された。特に十分な特性（高い電界効果移動度や高い信頼性）を得るためにはより長時間の熱処理が求められていた。

しかしながら、このような従来の方法は多くの課題を抱えていた。１つはスループットが低く、したがって、コストが高くなることである。例えば、この結晶化工程に２４時間の時間を要するものとすると、基板１枚当たりの処理時間を２分とすれば７２０枚の基板を同時に処理しなければならなかった。しかしながら、例えば、通常使用される管状炉では、１度に処理できる基板の枚数は５０枚がせいぜいで、１つの装置（反応管）だけを使用した場合には１枚当たり３０分も時間がかかってしまった。すなわち、１枚当たりの処理時間を２分とするには、反応管を１５本も使用しなければならなかった。このことは投資規模が拡大することと、その投資の減価償却が大きく、製品のコストに跳ね返ることを意味していた。

もう１つの問題は、熱処理の温度であった。通常、ＴＦＴの作製に用いられる基板は石英ガラスのような純粋な酸化珪素からなるものと、コーニング社７０５９番（以下、コーニング７０５９という）のような無アルカリのホウ珪酸ガラスに大別される。このうち、前者は、耐熱性が優れており、通常の半導体集積回路のウェファープロセスと同じ取扱いができるため、温度に関しては何ら問題がない。しかしながら、そのコストが高く、基板面積の増加と共に指数関数的に急激に増大する。したがって、現在のところ、比較的小面積のＴＦＴ集積回路にのみ使用されている。

一方、無アルカリガラスは、石英に比べればコストは十分に低いが、耐熱性の点で問題があり、一般に歪み点が５５０〜６５０℃程度、特に入手しやすい材料では６００℃以下であるので、６００℃の熱処理では基板に不可逆的な収縮やソリという問題が生じた。特に基板が対角１０インチを越えるような大きなものでは顕著であった。以上のような理由から、シリコン半導体膜の結晶化に関しては、５５０℃以下、４時間以内という熱処理条件がコスト削減に不可欠とされていた。本発明はこのような条件をクリアする半導体の作製方法および、そのような半導体を用いた半導体装置の作製方法を提供することを目的とする。

最近、絶縁基板上に、薄膜状の活性層（活性領域ともいう）を有する絶縁ゲイト型の半導体装置の研究がなされている。特に、薄膜状の絶縁ゲイトトランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱心に研究されている。これらは、透明な絶縁基板上に形成され、マトリクス構造を有する液晶等の表示装置において、各画素の制御に利用すること、およびそのマトリクスの駆動に利用すること、あるいは同じく絶縁基板上に形成されたイメージセンサーの駆動回路に利用することが目的であり、利用する半導体の材料・結晶状態によって、アモルファスシリコンＴＦＴや結晶性シリコン（多結晶シリコンともいう）ＴＦＴというように区別されている。

最近では結晶性シリコンとアモルファスの中間的な状態を呈する材料も利用する研究がなされている。中間的な状態については議論がなされているが、本明細書では、何らかの熱的プロセス（例えば、４５０℃以上の温度での熱アニールやレーザー光等の強力なエネルギーを照射すること）によって何らかの結晶状態に達したものを全て結晶性シリコンと称することとする。

また、単結晶シリコン集積回路においても、いわゆるＳＯＩ技術として結晶性シリコンＴＦＴが用いられており、これは例えば高集積度ＳＲＡＭにおいて、負荷トランジスタとして使用される。但し、この場合には、アモルファスシリコンＴＦＴはほとんど使用されない。

さらに、絶縁基板上の半導体回路では、基板と配線との容量結合がないため、非常な高速動作が可能であり、超高速マイクロプロセッサーや超高速メモリーとして利用する技術が提案されている。

一般にアモルファス状態の半導体の電界移動度は小さく、したがって、高速動作が要求されるＴＦＴには利用できない。また、アモルファスシリコンでは、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦＴ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）を形成することができない。

しかしながら、アモルファス半導体によって形成したＴＦＴはＯＦＦ電流が小さいという特徴を持つ。そこで、マトリクス規模の小さい液晶ディスプレーのアクティブマトリクスのトランジスタのように、それほどの高速動作が要求されず、一つの導電型だけで十分であり、かつ、電荷保持能力の高いＴＦＴが必要とされる用途に利用されている。しかしながら、より高度な応用、例えば、大規模マトリクスの液晶ディスプレーにはアモルファスシリコンＴＦＴを利用することは困難であった。また、当然のことながら、高速動作が要求されるディスプレーの周辺回路やイメージセンサーの駆動回路には利用できなかった。また、同じくマトリクス構成であるとはいえ、半導体メモリー装置に利用することも困難であった。

一方、結晶性半導体は、アモルファス半導体よりも電界移動度が大きく、したがって、高速動作が可能である。例えば、レーザーアニールによって再結晶化させたシリコン膜を用いたＴＦＴでは、電界移動度として３００ｃｍ² ／Ｖｓもの値が得られている。通常の単結晶シリコン基板上に形成されたＭＯＳトランジスタの電界移動度が５００ｃｍ² ／Ｖｓ程度であることからすると、極めて大きな値であり、単結晶シリコン上のＭＯＳ回路が基板と配線間の寄生容量によって、動作速度が制限されるのに対して、絶縁基板上であるのでそのような制約は何ら無く、著しい高速動作が期待されている。

また、結晶性シリコンでは、ＮＭＯＳのＴＦＴだけでなく、ＰＭＯＳのＴＦＴも同様に得られるのでＣＭＯＳ回路を形成することが可能で、例えば、アクティブマトリクス方式の液晶表示装置においては、アクティブマトリクス部分のみならず、周辺回路（ドライバー等）をもＣＭＯＳの結晶性シリコンＴＦＴで構成する、いわゆるモノリシック構造を有するものが知られている。前述のＳＲＡＭに使用されるＴＦＴもこの点に注目したものであり、ＰＭＯＳをＴＦＴで構成し、これを負荷トランジスタとしている。

また、通常のアモルファスＴＦＴにおいては、単結晶ＩＣ技術で使用されるようなセルフアラインプロセスによってソース／ドレイン領域を形成することは困難であり、ゲイト電極とソース／ドレイン領域の幾何学的な重なりによる寄生容量が問題となるのに対し、結晶性シリコンＴＦＴはセルフアラインプロセスが採用できるため、寄生容量が著しく抑えられるという特徴を持つ。

しかしながら、結晶性シリコンＴＦＴはゲイトに電圧が印加されていないとき（非選択時）のリーク電流がアモルファスシリコンＴＦＴに比べて大きく、液晶ディスプレーで使用するには、このリーク電流を補うための補助容量を設け、さらにＴＦＴを２段直列にしてリーク電流を減じるという手段が講じられた。

例えば、アモルファスシリコンＴＦＴの高いＯＦＦ抵抗を利用し、なおかつ、同一基板上にモノリシックに高い移動度を有するポリシリコンＴＦＴの周辺回路を形成しようとすれば、アモルファスシリコンを形成して、これに選択的にレーザーを照射して、周辺回路のみを結晶化せしめるという方法が提案されている。

しかしながら、現在のところ、レーザー照射プロセスの信頼性の問題（例えば、照射エネルギーの面内均一性が悪い等）から歩留りが低く、結局のところ、マトリクスをアモルファスシリコンＴＦＴで構成し、駆動回路は単結晶集積回路をＴＡＢ法等によって接続するという方法が採用されている。しかし、この方法では、接続の物理的な制約から画素ピッチが０．１ｍｍ以上必要であり、コストもかかった。

本発明はこのような困難な課題に対して解答を与えんとするものであるが、そのためにプロセスが複雑化し、歩留り低下やコスト上昇を招くことは望ましくない。本発明の主旨とするところは、高移動度が要求されるＴＦＴと低リーク電流が要求されるＴＦＴという２種類のＴＦＴを最小限のプロセスの変更によって、量産性を維持しつつ、容易に作り分けることにある。

また、本発明では、ＣＭＯＳ回路において、ＮＭＯＳとＰＭＯＳの移動度の違いを減らすことも解決すべき課題とする。ＮＭＯＳとＰＭＯＳの移動度の差が小さくなることによって回路設計の自由度を増やすことができる。

本発明の適用される半導体回路は普遍的なものではない。本発明は、特に液晶表示装置等の電界の効果によって光の透過性や反射性が変化する材料を利用し、対向する電極の間にこれらの材料をはさみ、対向電極の間に電界をかけて、画像表示をおこなうためのアクティブマトリクス回路や、ＤＲＡＭのようなキャパシタに電荷を蓄積することによって記憶を保持するメモリー装置や、同じくＭＯＳトランジスタのＭＯＳ構造部をキャパシタとして、あるいはその他のキャパシタによって、次段の回路を駆動するダイナミックシフトレジスタのようなダイナミック回路を有する回路、さらには、イメージセンサーの駆動回路のようなデジタル回路とアナログ的な信号出力を制御する回路とを有する回路等に適している。特に、ダイナミック回路とスタテッィク回路の混載された回路に適した発明であ
る。

本発明は、アモルファス状態、もしくは実質的にアモルファス状態と言えるような乱雑な結晶状態（例えば、結晶性のよい部分とアモルファスの部分が混在しているような状態）にあるシリコン膜の上もしくは下にニッケル、鉄、コバルト、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金、スカンジウム、チタン、バナジウム、クロム、マンガン、銅、亜鉛、金、銀を含有する島状の膜やドット、粒子、クラスター、線等を形成し、これを通常のアモルファスシリコンの単なる熱処理による結晶化温度よりも低い温度で、また、より短時間のアニールをすることによって結晶性シリコン膜を得ることを特徴とする。このアニールは、水素または酸素または窒素雰囲気中で行うことができる。このアニールは、（１）Ａ時間酸素を含む雰囲気中で加熱を行いその後Ｂ時間水素を含む雰囲気中で加熱を行なう。（２）Ｃ時間酸素を含む雰囲気中で加熱を行いその後Ｄ時間窒素を含む雰囲気中で加熱を行なう。（３）Ｅ時間水素を含む雰囲気中で加熱を行いその後Ｆ時間酸素を含む雰囲気中で加熱を行なう。（４）Ｇ時間水素を含む雰囲気中で加熱を行いその後Ｈ時間窒素を含む雰囲気中で加熱を行なう。（５）Ｉ時間窒素を含む雰囲気中で加熱を行いその後Ｊ時間酸素を含む雰囲気中で加熱を行なう。（６）Ｋ時間窒素を含む雰囲気中で加熱を行いその後Ｌ時間水素を含む雰囲気中で加熱を行なう。（７）Ｍ時間酸素を含む雰囲気中で加熱を行いその後Ｎ時間水素を含む雰囲気中で加熱を行ないその後Ｐ時間窒素を含む雰囲気中で加熱を行なう。（８）Ｑ時間酸素を含む雰囲気中で加熱を行いその後Ｒ時間窒素を含む雰囲気中で加熱を行ないその後Ｓ時間水素を含む雰囲気中で加熱を行なう。（９）Ｔ時間水素を含む雰囲気中で加熱を行いその後Ｕ時間酸素を含む雰囲気中で加熱を行ないその後Ｖ時間窒素を含む雰囲気中で加熱を行なう。（１０）Ｗ時間水素を含む雰囲気中で加熱を行いその後Ｘ時間窒素を含む雰囲気中で加熱を行ないその後Ｙ時間酸素を含む雰囲気中で加熱を行なう。（１１）Ｚ時間窒素を含む雰囲気中で加熱を行いその後Ａ’時間酸素を含む雰囲気中で加熱を行ないその後Ｂ’時間水素を含む雰囲気中で加熱を行なう。または、（１２）Ｃ’時間窒素を含む雰囲気中で加熱を行いその後Ｄ’時間水素を含む雰囲気中で加熱を行ないその後Ｅ’時間酸素を含む雰囲気中で加熱を行なう。
前記アニールの後、結晶性シリコン膜をパターニングして、島状結晶性シリコン領域を形成し、この島状領域を用いてＴＦＴ、ダイオードまたは抵抗を形成することができる。

従来のシリコン膜の結晶化に関しては、結晶性の島状の膜を核として、これを種結晶として固相エピタキシャル成長させる方法（例えば、特開平１−２１４１１０等）が提案されている。しかしながら、このような方法では、６００℃以下の温度ではほとんど結晶成長が進行しなかった。シリコン系においては、一般にアモルファス状態から結晶状態に移行するには、アモルファス状態にある分子鎖を分断し、しかもその分断された分子が、再び他の分子と結合しないような状態としたうえで、何らかの結晶性の分子に合わせて、分子を結晶の一部に組み換えるという過程を経る。しかしながら、この過程のなかで、最初の分子鎖を分断して、他の分子と結合しない状態に保持するためのエネルギーが大きく、結晶化反応においてはここが障壁となっている。このエネルギーを与えるには、１０００
℃程度の温度で数分、もしくは６００℃程度の温度では数１０時間が必要であり、時間は温度（＝エネルギー）に指数関数的に依存するので、６００℃以下、例えば、５５０℃では、結晶化反応が進行することはほとんど観測できなかった。従来の固相エピタキシャル結晶化の考えも、この問題に対する解答を与えたものではなかった。

本発明人は、従来の固相結晶化の考えとは全く別に、何らかの触媒作用によって、前記の過程の障壁エネルギーを低下させることを考えた。本発明人はニッケル（元素記号Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、金（Ａｕ）、銀（Ａｇ）がシリコンと結合しやすい。

例えば、ニッケルの場合、容易に珪化ニッケル（化学式ＮｉＳｉ_x 、０．４≦ｘ≦２．５）となり、かつ、珪化ニッケルの格子定数がシリコン結晶のものに近いことに着目した。そこで、結晶シリコン−珪化ニッケル−アモルファスシリコンという３元系のエネルギー等をシミュレーションした結果、アモルファスシリコンは珪化ニッケルとの界面で容易に反応して、
アモルファスシリコン（シリコンＡ）＋珪化ニッケル（シリコンＢ）
→珪化ニッケル（シリコンＡ）＋結晶シリコン（シリコンＢ）
（シリコンＡ、Ｂはシリコンの位置を示す）
という反応が生じることが明らかになった。この反応のポテンシャル障壁は十分に低く、反応の温度も低い。この反応式は、ニッケルがアモルファスシリコンを結晶シリコンに造り変えながら進行してゆくことを示している。実際には、５８０℃以下で、反応が開始され、４５０℃でも反応が観測されることが明らかになった。当然のことであるが、温度が高いほど反応の進行する速度が速い。また、同様な効果は、上記に示した他の金属元素でも認められた。

本発明では、島状、ストライプ状、線状、ドット状、膜状のニッケルを始めとする上記金属単体やそれらの珪化物など、Ｎｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ａｕ、Ａｇの少なくとも１つを含有する膜、粒子、クラスター等を出発点として、ここからこれらの金属元素が上記の反応を伴って周囲に展開してゆくことによって、結晶シリコンの領域を拡げてゆく。なお、これらの金属元素を含有する材料としては、酸化物は好ましくない。これは、酸化物は安定な化合物で、上記反応を開始することができないからである。

このように特定の場所から拡がった結晶シリコンは、従来の固相エピタキシャル成長とは異なるが、結晶性の連続性のよい、単結晶に近い構造を有するものであるので、ＴＦＴ、ダイオード、抵抗等の半導体素子に利用するうえでは都合がよい。しかし、基板上に均一にニッケル等の結晶化を促進する上記金属を含む材料を設けた場合には、結晶化の出発点が無数に存在して、そのため結晶性の良好な膜を得ることは難しかった。

また、この結晶化の出発材料としてのアモルファスシリコン膜は水素濃度が少ないほど良好な結果が得られた。ただし、結晶化の進行にしたがって、水素が放出されるので、得られたシリコン膜中の水素濃度は、出発材料のアモルファスシリコン膜の水素濃度とはそれほど明確な相関は見られなかった。本発明による結晶シリコン中の水素濃度は、典型的には０．０１原子％以上５原子％以下であった。

本発明ではＮｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ａｕ、Ａｇを用いるが、一般にこれらの材料は半導体材料としてのシリコンにとっては好ましくない。そこで、これを除去することが必要であるが、ニッケルに関しては、上記の反応の結果、結晶化の終端に達した珪化ニッケルはフッ酸もしくは塩酸またはこれらの希釈液に容易に溶解するので、これらの酸による処理によって基板からニッケルを減らすことができる。さらに、積極的にこれらの金属元素を減らすには、結晶化工程の終了した後、塩化水素、各種塩化メタン（ＣＨ₃ Ｃｌ、ＣＨ₂ Ｃｌ₂ 、ＣＨＣｌ₃ ）、各種塩化エタン（Ｃ₂ Ｈ₅ Ｃｌ、Ｃ₂ Ｈ₄ Ｃｌ₂ 、Ｃ₂ Ｈ₃ Ｃｌ₃ 、Ｃ₂ Ｈ₂ Ｃｌ₄ 、Ｃ₂ ＨＣｌ₅ ）あるいは各種塩化エチレン（Ｃ₂ Ｈ₃ Ｃｌ、Ｃ₂ Ｈ₂ Ｃｌ₂ 、Ｃ₂ ＨＣｌ₃ ）等の塩素を含む雰囲気中で、４００〜６００℃で処理すればよい。特に、トリクロロエチレン（Ｃ₂ ＨＣｌ₃ ）は使用しやすい材料である。本発明によるシリコン膜中のＮｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ａｕ、Ａｇの濃度は、典型的には０．００５原子％以上１原子％以下であった。

本発明によって作製した結晶シリコン膜をＴＦＴ、ダイオード、抵抗等の半導体素子に利用する上で、上記の説明から明らかなように、結晶化の終端（ここは、複数の出発点から開始された結晶化がぶつかる部分であるが）では、大きな粒界（結晶性の不連続な部分）が存在し、また、ニッケル等の結晶化を促進する金属元素の濃度が高いので、半導体素子を設けることは好ましくない。したがって、本発明を利用して半導体素子を形成するにあたっては、結晶化の出発点となるニッケル等の結晶化を促進する金属元素含有物被膜のパターンと半導体素子のパターンとを最適化しなければならない。

本発明において、結晶化を促進する金属元素のパターニングには、大きく分けて２つの方法がある。第１の方法はアモルファスシリコン膜の成膜の前にこれらの金属膜等を選択的に形成する方法である。第２の方法は、アモルファスシリコン膜成膜後にこれらの金属膜等を選択的に形成する方法である。

第１の方法においては、通常のフォトリソグラフィーの手段あるいはリフトオフの手段を用いればよい。第２の方法はやや複雑である。この場合、アモルファスシリコン膜に密着して結晶化促進の金属膜等を形成するとその成膜時に金属とアモルファスシリコンが一部反応して、珪化物が形成されてしまう。したがって、金属膜等を形成した後にパターニングをおこなう場合には、このような珪化物層も十分にエッチングすることが必要である。

第２の方法において、リフトオフ的な手法は比較的容易である。この場合、マスク材としてフォトレジスト等の有機材料や酸化珪素、窒化珪素等の無機材料を用いればよい。マスク材料の選択にはプロセス温度を考慮しなければならない。また、マスク作用は材料によって異なるので、十分に注意しなければならない。特に各種ＣＶＤ法によって形成される酸化珪素、窒化珪素等の膜はピンホールが多く、膜厚が十分でないと、意図しない部分から結晶化が進行することがある。
一般的にはこれらのマスク材料を用いて、被膜を形成した後、パターニングを施して、選択的にアモルファスシリコンの表面を露出させる。そして、結晶化を促進する金属膜等を成膜する。

本発明において、注意しなければならないことはシリコン膜中の金属元素の濃度である。量が少ないことに越したことはないが、それ以上に、常に量が一定に保たれることも重要である。すなわち、金属元素の量の変動が多ければ、製造現場でロットごとに結晶化の度合いに大きな変動が生じるからである。特に、金属元素の量が少ないことが要求されると、量の変動を小さくすることはますます困難となる。

第１の方法においては、選択的に形成された金属膜等はアモルファスシリコン膜に覆われているので、後で、それを取り出して量を加減することはできない。特に、本発明で必要とされる金属元素の量から換算すると、金属膜等の厚さは数〜数１０Åという小さなもので、再現性良く成膜することは難しい。

第２の方法においても同様である。しかし、第２の方法においては結晶化を促進する金属膜等は表面に存在するので、第１の方法に比べればまだ、改善の余地はある。すなわち、十分に厚い金属膜を成膜し、アニールの前にアニール温度よりも低い温度で熱処理（プレアニール）をおこなうことによってアモルファスシリコン膜の一部と金属膜を反応させて珪化物を形成する。その後、反応しなかった金属膜をエッチングする。用いる金属の種類によるが、特にＮｉ、Ｆｅ、Ｃｏ、Ｔｉ、Ｃｒは金属膜と珪化物のエッチングレートが十分に大きいエッチャントがあるので、問題はない。

この場合には、熱処理（プレアニール）の温度と時間によって、得られる珪化物層の厚さが決定される。金属膜の厚さはほとんど関係ない。このため、アモルファスシリコン膜中に導入される非常に微量な金属元素の量を制御することができる。

また本発明は、結晶性シリコンＴＦＴを４５０〜１０００℃、好ましくは５００〜８００℃の温度によって酸素または水素または窒素を含む雰囲気中で結晶化せしめる際に、半導体表面が酸化珪素や窒化珪素等の被膜（カバー膜）によって覆われている場合と覆われていない場合で、結晶化の程度に違いがあることを利用する。前記雰囲気は酸素を含む雰囲気、水素を含む雰囲気、窒素を含む雰囲気、酸素と水素を含む雰囲気、酸素と窒素を含む雰囲気、水素と窒素を含む雰囲気、または、酸素と水素と窒素を含む雰囲気である。前記結晶化は、（１）Ａ時間酸素を含む雰囲気中で加熱を行いその後Ｂ時間水素を含む雰囲気中で加熱を行なう。（２）Ｃ時間酸素を含む雰囲気中で加熱を行いその後Ｄ時間窒素を含む雰囲気中で加熱を行なう。（３）Ｅ時間水素を含む雰囲気中で加熱を行いその後Ｆ時間酸素を含む雰囲気中で加熱を行なう。（４）Ｇ時間水素を含む雰囲気中で加熱を行いその後Ｈ時間窒素を含む雰囲気中で加熱を行なう。（５）Ｉ時間窒素を含む雰囲気中で加熱を行いその後Ｊ時間酸素を含む雰囲気中で加熱を行なう。（６）Ｋ時間窒素を含む雰囲気中で加熱を行いその後Ｌ時間水素を含む雰囲気中で加熱を行なう。（７）Ｍ時間酸素を含む雰囲気中で加熱を行いその後Ｎ時間水素を含む雰囲気中で加熱を行ないその後Ｐ時間窒素を含む雰囲気中で加熱を行なう。（８）Ｑ時間酸素を含む雰囲気中で加熱を行いその後Ｒ時間窒素を含む雰囲気中で加熱を行ないその後Ｓ時間水素を含む雰囲気中で加熱を行なう。（９）Ｔ時間水素を含む雰囲気中で加熱を行いその後Ｕ時間酸素を含む雰囲気中で加熱を行ないその後Ｖ時間窒素を含む雰囲気中で加熱を行なう。（１０）Ｗ時間水素を含む雰囲気中で加熱を行いその後Ｘ時間窒素を含む雰囲気中で加熱を行ないその後Ｙ時間酸素を含む雰囲気中で加熱を行なう。（１１）Ｚ時間窒素を含む雰囲気中で加熱を行いその後Ａ’時間酸素を含む雰囲気中で加熱を行ないその後Ｂ’時間水素を含む雰囲気中で加熱を行なう。または、（１２）Ｃ’時間窒素を含む雰囲気中で加熱を行いその後Ｄ’時間水素を含む雰囲気中で加熱を行ないその後Ｅ’時間酸素を含む雰囲気中で加熱を行なう。特に、（４）Ｇ時間水素を含む雰囲気中で加熱を行いその後Ｈ時間窒素を含む雰囲気中で加熱を行なう。（５）Ｉ時間（例えば４時間）窒素を含む雰囲気中で加熱を行いその後Ｊ時間（例えば１時間）酸素を含む雰囲気中で加熱を行なう。または、（６）Ｋ時間（例えば４時間）窒素を含む雰囲気中で加熱を行いその後Ｌ時間（例えば１時間）水素を含む雰囲気中で加熱を行なう。のが好ましい。一般にカバー膜が存在する場合には、結晶性が良好で、当然の帰結として移動度の高いＴＦＴが得られる。その代わり、一般的にはリーク電流が大きくなる。一方、カバー膜の無いものでは、結晶性は良くなく、温度によってはアモルファス状態となるので、移動度が低いが、リーク電流も低いという特徴を持つ。

この特性は熱結晶化の際に、雰囲気中の水素または酸素または窒素が活性層中に侵入することの有無によって支配されているものと考えられる。この結晶化は例えば窒素中で結晶化を行いその後水素または酸素中で結晶化を行なってもよい。このように、異なった特性のＴＦＴを同一プロセスで同一基板上に同時に形成でき、例えば、前者の高移動度ＴＦＴをマトリクスの駆動回路に、後者の低リーク電流のＴＦＴをマトリクス部のＴＦＴとして利用できる。

あるいは、ＣＭＯＳ回路において、ＮＭＯＳ領域にはカバー膜を設けず、ＰＭＯＳ領域にはカバー膜を設けることによって、ＮＭＯＳの移動度をＰＭＯＳの移動度に比べて、相対的に減らし、最適な条件では両者の差をほとんどなくすことができる。

本発明において、熱結晶化の温度は重要なパラメータであり、この温度によって、ＴＦＴの結晶性は決定される。一般に、熱アニールの温度は、基板やその他の材料によって制約を受ける。基板材料の制約に関しては、シリコンや石英を基板として使用した場合には、最高１１００℃の熱アニールまで可能である。しかし、典型的な無アルカリガラスであるコーニング社の７０５９ガラスの場合には、６５０℃以下の温度でのアニールが望ましい。ただし、前述の理由から、本発明では、基板以外に、各ＴＦＴにおいて必要とされる特性を考慮して設定されなければならない。一般に、アニール温度が高ければＴＦＴの結晶成長が進み、移動度が高くなるとともに、リーク電流が増大する。したがって、本発明のごとき、同一基板上に異なる特性のＴＦＴを得るには、アニールの温度は、４５０〜１０００℃、好ましくは５００〜８００℃とすべきである。

本発明の１つの例は、液晶等の電気光学装置のアクティブマトリクス回路の表示部分において、ポリシリコンＴＦＴをスイッチングトランジスタとして用い、活性層の結晶化の際にアクティブマトリクス領域にはカバー膜を設けず、一方、周辺回路領域にはカバー膜を設けることによって、前者を低リーク電流ＴＦＴ、後者を高移動度ＴＦＴとするものである。

前記のような表示回路部（アクティブマトリクス）とその駆動回路（周辺回路）とを有する装置の概念図を図８（Ａ）に示した。図には絶縁基板１０７上にデータドライバー１０１とゲイトドライバー１０２が構成され、また、中央部にＴＦＴを有するアクティブマトリクス１０３が構成され、これらのドライバー部とアクティブマトリクスとがゲイト線１０５、データ線１０６によって接続された表示装置が示されている。アクティブマトリクス１０３はＮＭＯＳあるいはＰＭＯＳのＴＦＴ（図面ではＰＭＯＳ）を有する画素セル１０４の集合体である。

ドライバー部のＣＭＯＳ回路に関しては、高移動度を得るために活性層における酸素や窒素、炭素等の不純物の濃度は１０¹⁸ｃｍ^-3以下、好ましくは１０¹⁷ｃｍ^-3以下とすることが望まれる。その結果、例えば、ＴＦＴのしきい値電圧は、ＮＭＯＳでは０．５〜２Ｖ、ＰＭＯＳでは−０．５〜−３Ｖ、さらに移動度は、ＮＭＯＳでは３０〜１５０ｃｍ² ／Ｖｓ、ＰＭＯＳでは２０〜１００ｃｍ² ／Ｖｓであった。

一方、アクティブマトリクス部においては、リーク電流が、ドレイン電圧１Ｖで１ｐＡ程度の小さな素子を単独もしくは複数直列にして用いることによって、補助容量を小さくすることができ、さらには全く不必要とすることができた。

本発明の２つめの例はＤＲＡＭのような半導体メモリーに関するものである。半導体メモリー装置は、単結晶ＩＣでは既に速度の限界に達している。これ以上の高速動作をおこなわせるには、トランジスタの電流容量をより大きくすることが必要であるが、それは消費電流の一段の増加の原因になるばかりではなく、特にキャパシタに電荷を蓄えることによって記憶動作をおこなうＤＲＡＭに関しては、キャパシタの容量をこれ以上、拡大できない以上、駆動電圧を上げることによって対応するしか方法がない。

単結晶ＩＣが速度の限界に達したといわれるのは、一つには基板と配線の容量によって、大きな損失が生じているからである。もし、基板に絶縁物を使用すれば、消費電流をあげなくとも十分に高速な駆動が可能である。このような理由からＳＯＩ（絶縁物上の半導体）構造のＩＣが提案されている。

ＤＲＡＭにおいても、１Ｔｒ／セル構造の場合には、先の液晶表示装置と回路構成がほとんど同じであり、それ以外の構造のＤＲＡＭ（例えば、３Ｔｒ／セル構造）でも、活性層の結晶化の際に、記憶ビット部にはカバー膜を設けず、一方、その駆動回路は十分な高速動作を必要とされるので、前記の液晶表示装置と同様に、その領域にはカバー膜を設けることによって、前者を低リーク電流ＴＦＴとし、また、後者を高リーク電流ＴＦＴとするものである。

このような半導体メモリー装置においても、基本的なブロック構成は図８（Ａ）のものと同じである。例えば、ＤＲＡＭにおいては、１０１がコラムデコーダー、１０２がローデコーダー、１０３が記憶素子部、１０４が単位記憶ビット、１０５がビット線、１０６がワード線、１０７が（絶縁）基板である。

本発明の第３の応用例は、イメージセンサー等の駆動回路である。図８（Ｂ）には、イメージセンサーの１ビットの回路例を示したが、図中のフリップ・フロップ回路１０８およびバッファー回路１０９は、通常、ＣＭＯＳ回路によって構成され、走査線に印加される高速パルスに追随できるだけの高速の応答が要求される。一方、その信号出力段のＴＦＴ１１０は、フォトダイオードによってキャパシターに蓄積された電荷をシフトレジスタ部１０８、１０９からの信号によって、データ線に放出するダムの役目を負っている。

このようなＴＦＴ１１０には、高速応答もさることながら、リーク電流の少ないことも要求される。したがって、このような回路において、回路１０８、１０９のＴＦＴの領域にはカバー膜を設けて結晶化することによって高移動度ＴＦＴとし、一方のＴＦＴ１１０においては、その領域にはカバー膜を設けずに結晶化をおこなうことによって、低リーク電流ＴＦＴとするものである。

本発明において、カバー膜としては酸化珪素、窒化珪素、あるいは酸化窒化珪素（ＳｉＮ_x Ｏ_y ）を使用できる。カバー膜は厚ければ厚いほどカバー能力がよいが、厚い膜を成膜するには時間がかかるので、厚さは量産性とカバー能力を考慮して決定されなければならない。カバー能力は膜質によって異なるが、典型的には酸化珪素膜で２０ｎｍ以上、窒化珪素膜で１０ｎｍ以上が必要である。量産性と信頼性を考慮すると、いずれも２０〜２００ｎｍが適当である。

以上、述べたように、本発明はアモルファスシリコン結晶化の低温化、短時間化を促進するという意味で画期的なものであり、また、そのための設備、装置、手法は極めて一般的で、かつ量産性に優れたものであるので、産業にもたらす利益は図りしえないものである。実施例ではニッケルを中心に説明をおこなったが、同様な工程は、その他の結晶化促進金属元素、すなわち、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ａｕ、Ａｇのいずれにも適用できるものである。

例えば、従来の固相成長法においては、少なくとも２４時間のアニールが必要とされたために、１枚当たりの基板処理時間を２分とすれば、アニール炉は１５本も必要とされたのであるが、本発明によって、４時間以内に短縮することができたので、アニール炉の数を１／６以下に削減することができる。このことによる生産性の向上、設備投資額の削減は、基板処理コストの低下につながり、ひいてはＴＦＴ価格の低下とそれによる新規需要の喚起につながるものである。このように本発明は工業上、有益であり、特許されるにふさわしいものである。
また、本発明は、従来の結晶性シリコンＴＦＴの作製プロセスにおいて、ＴＦＴの活性層の結晶化の条件をカバー膜の有無という最小の変更によって、課題を解決するものである。

本発明によって、特にダイナミックな回路およびそのような回路を有する装置の信頼性と性能を高めることができた。従来、特に液晶表示装置のアクティブマトリクスのような目的に対しては結晶性シリコンＴＦＴはＯＮ／ＯＦＦ比が低く、実用化にはさまざまな困難があったが、本発明によってそのような問題はほぼ解決されたと思われる。実施例では示さなかったが、単結晶半導体集積回路の立体化の手段として用いられるＴＦＴにおいても本発明を実施することによって効果を挙げられることは明白であろう。

例えば、周辺論理回路を単結晶半導体上の半導体回路で構成し、その上に層間絶縁物を介してＴＦＴを設け、これによってメモリー素子部を構成することもできる。この場合には、メモリー素子部を本発明のＴＦＴを使用したＤＲＡＭ回路とし、その駆動回路は単結晶半導体回路にＣＭＯＳ化されて構成されている。しかも、このような回路をマイクロプロセッサーに利用した場合には、メモリー部を２階に上げることになるので、面積を節約することができる。このように本発明は産業上、極めて有益な発明であると考えられる。

本実施例は、コーニング７０５９ガラス基板上の島状の複数のニッケル膜を形成し、これらを出発点としてアモルファスシリコン膜の結晶化をおこない、得られた結晶シリコン膜を用いてＴＦＴを作製する方法について記述する。島状のニッケル膜を形成する方法には、それをアモルファスシリコン膜の上に設けるか、下に設けるかという点で２つの方法がある。図２（Ａ−１）は下に設ける方法であり、図２（Ａ−２）は上に設ける方法である。特に後者について注意しなければならないことは、アモルファスシリコン膜の全面にニッケルが形成された後にこれを選択的にエッチングするという工程となるので、ニッケルとアモルファスシリコンが少量ではあるが反応して、珪化ニッケルが形成されてしまう。これを残存させたままでは、本発明が目的とするような良好な結晶性のシリコン膜は得られないので、塩酸やフッ酸等で、この珪化ニッケルを十分に除去してしまうことが求められる。また、そのため、アモルファスシリコンは初期より薄くなる。

一方、前者についてはそのような問題は生じないが、この場合もエッチングによって、島状部分２以外のニッケル膜は完全に除去されることが望まれる。さらに、残存ニッケルの影響を抑えるためには、基板を酸素プラズマやオゾン等によって処理して、島状領域以外のニッケルを酸化させてしまえばよい。

いずれの場合も、基板（コーニング７０５９）１Ａ上には、厚さ２０００Åの下地酸化珪素膜１ＢをプラズマＣＶＤ法によって形成した。また、アモルファスシリコン膜１は厚さ２００〜３０００Å、好ましくは５００〜１５００Åとし、プラズマＣＶＤ法もしくは減圧ＣＶＤ法によって作製した。アモルファスシリコン膜は３５０〜４５０℃で０．１〜２時間アニールすることによって水素出しをおこなって、膜中の水素濃度を５原子％以下にしておくと結晶化しやすかった。 図２（Ａ−１）の場合には、アモルファスシリコン膜１の形成の前にスパッタ法によってニッケル膜を厚さ５０〜１０００Å、好ましくは１００〜５００Å堆積し、これをパターニングして島状ニッケル領域２を形成した。

一方、図２（Ａ−２）の場合には、アモルファスシリコン膜１の形成の後にスパッタ法によってニッケル膜を厚さ５０〜１０００Å、好ましくは１００〜５００Å堆積し、これをパターニングして島状ニッケル領域２を形成した。この様子を上方から見た図面を図１（Ａ）に示す。

島状ニッケルは一辺２μｍの正方形で、その間隔は、５〜５０μｍ、例えば２０μｍとした。ニッケルの代わりに珪化ニッケルを用いても同様な効果が得られる。また、ニッケルの成膜時には基板を１００〜５００℃、好ましくは１８０〜２５０℃に加熱しておくと良好な結果が得られた。これは下地の酸化珪素膜とニッケル膜とも密着性が向上することと、酸化珪素とニッケルが反応して、珪化ニッケルが生成するためである。酸化珪素のかわりに窒化珪素、炭化珪素、珪素を用いても同様な効果が得られる。

次に、これを４５０〜５８０℃、例えば５５０℃で８時間窒素雰囲気中でアニールした。このアニールは窒素と水素の混合雰囲気中でおこなってもよい。また、このアニールは、Ｘ₁ 時間水素雰囲気中で行ない、その後Ｘ₂ 時間窒素雰囲気中でおこなってもよい。図２（Ｂ）は、その中間状態で、図２（Ａ）において、端のほうにあった島状ニッケル膜からニッケルが珪化ニッケル３Ａとして中央部に進行し、また、ニッケルが通過した部分３は結晶シリコンとなっている。やがて、図２（Ｃ）に示すように２つの島状ニッケル膜から出発した結晶化がぶつかって、中間に珪化ニッケル３Ａが残って、結晶化が終了する。

図１（Ｂ）は、この状態の基板を上方から見た様子を示したもので、図２（Ｃ）の珪化ニッケル３Ａとは、粒界４のことである。さらにアニールを続ければ、ニッケルは粒界４に沿って移動して、これらの島状ニッケル領域（この段階では原形を留めていることはないが）の中間領域５に集まる。

以上の工程で結晶シリコンを得ることができるが、このときに生じる珪化ニッケル３Ａからニッケルが半導体被膜中に拡散することは好ましくない。したがって、フッ酸もしくは塩酸でニッケルの集中している高濃度領域をエッチング除去することが望まれる。なお、フッ酸、塩酸によるエッチングでは、ニッケルおよび珪化ニッケルのエッチングレートは十分に大きいので、シリコン膜には影響を与えない。同時にニッケルの成長点があった領域をも合わせて除去した。エッチングした様子を図２（Ｄ）に示す。粒界のあった部分は溝４Ａとなる。この溝を挟むようにＴＦＴの半導体領域（活性層等）を形成することは好ましくない。ＴＦＴの配置に関しては、その例を図１（Ｃ）に示すが、半導体領域６は粒界４を横切らないように配置した。すなわち、ニッケルの左右により、被膜の厚さ方向ではなく、基板に平行な方向に横方向の結晶成長の領域にＴＦＴを形成することである。すると、結晶の成長方向も一様に揃い、また、残存ニッケルも極めて少なくできる。結果として高いＴＦＴ特性を得ることができる。一方、ゲイト配線７は粒界４を横切ってもよい。

以上の工程で得られた結晶シリコンを用いてＴＦＴを作製する例を図３および図４に示す。図３（Ａ）において、中央部のＸは、図２の溝４Ａのあった場所を意味する。図面に示すように、このＸの部分にはＴＦＴの半導体領域が横切らないように配置した。すなわち、図２に示した工程で得られた結晶シリコン膜３をパターニングして、島状半導体領域１１ａ、１１ｂを形成した。そして、ＲＦプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、スパッタリング法等の方法によってゲイト絶縁膜として機能する酸化珪素膜１２を形成した。

さらに、減圧ＣＶＤ法によって、燐が１×１０²⁰〜５×１０²⁰ｃｍ^-3ドープされた厚さ３０００〜６０００Åの多結晶シリコン膜を形成し、これをパターニングして、ゲイト電極１３ａ、１３ｂを形成した。（図３（Ａ））

次に、プラズマドーピング法によって不純物ドープをおこなった。ドーピングガスとしては、例えば、Ｎ型にはフォスフィン（ＰＨ₃ ）を、Ｐ型にはジボラン（Ｂ₂ Ｈ₆ ）を用いた。図ではＮ型ＴＦＴを示す。加速電圧は、フォスフィンは８０ｋｅＶ、ジボランは６５ｋｅＶとした。さらに５５０℃で４時間アニールすることによって、不純物の活性化をおこない、不純物領域１４ａ〜１４ｄを形成した。活性化にはレーザーアニールもしくはフラッシュランプアニールのような光エネルギーを使用する方法も用いることができる。（図３（Ｂ））

最後に、通常のＴＦＴ作製と同様に層間絶縁物１５として、厚さ５０００Åの酸化珪素膜を堆積し、これにコンタクトホールを形成してソース領域、ドレイン領域に配線・電極１６ａ〜１６ｄを形成した。（図３（Ｃ））
以上の工程によってＴＦＴ（図ではＮチャネル型）が作製された。得られたＴＦＴの電界効果移動度はＮチャネル型で４０〜６０ｃｍ² ／Ｖｓ、Ｐチャネル型で３０〜５０ｃｍ² ／Ｖｓであった。

図４には、アルミニウムゲイトのＴＦＴ作製をおこなった場合を示す。図４（Ａ）において、中央部のＸは、図２の溝４Ａのあった場所を意味する。図面に示すように、このＸの部分にはＴＦＴの半導体領域が横切らないように配置した。すなわち、図２に示した工程で得られた結晶シリコン膜３をパターニングして、島状半導体領域２１ａ、２１ｂを形成した。そして、ＲＦプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、スパッタリング法等の方法によってゲイト絶縁膜として機能する酸化珪素膜２２を形成した。プラズマＣＶＤ法を採用する場合には、原料ガスはＴＥＯＳ（テトラ・エトキシ・シラン）と酸素を用いると好ましい結果が得られた。そして、１％のシリコンを含むアルミニウム膜（厚さ５０００Å）をスパッタ法によって堆積し、これをパターニングしてゲイト配線・電極２３ａ、２３ｂを形成した。

次に、基板を３％の酒石酸のエチレングリコール溶液に浸し、白金を陰極として、アルミニウム配線を陽極とし、これに電流を流して陽極酸化をおこなった。電流は最初は、２Ｖ／分で電圧が上昇するように印加し、２２０Ｖに達したところで電圧を一定とし、電流が１０μＡ／ｍ² 以下になったところで電流を停止した。この結果、厚さ２０００Åの陽極酸化物２４ａ、２４ｂが形成された。（図４（Ａ））

次に、プラズマドーピング法によって不純物ドープをおこなった。ドーピングガスとしては、Ｎ型にはフォスフィン（ＰＨ₃ ）を、Ｐ型にはジボラン（Ｂ₂ Ｈ₆ ）を用いた。図にはＮチャネル型ＴＦＴを示す。加速電圧は、フォスフィンは８０ｋｅＶ、ジボランは６５ｋｅＶとした。さらにこれをレーザーアニールすることによって、不純物の活性化をおこない、不純物領域２５ａ〜２５ｄを形成した。使用したレーザーは、ＫｒＦレーザー（波長２４８ｎｍ）で、２５０〜３００ｍＪ／ｃｍ² のエネルギー密度のレーザー光を５ショット照射した。（図４（Ｂ））

最後に、通常のＴＦＴ作製と同様に層間絶縁物２６として、厚さ５０００Åの酸化珪素膜を堆積し、これにコンタクトホールを形成してソース領域、ドレイン領域に配線・電極２７ａ〜２７ｄを形成した。（図４（Ｃ））
得られたＴＦＴの電界効果移動度はＮチャネル型で６０〜１２０ｃｍ² ／Ｖｓ、Ｐチャネル型で５０〜９０ｃｍ² ／Ｖｓであった。また、このＴＦＴを用いて作製されたシフトレジスタではドレイン電圧１７Ｖで６ＭＨｚ、２０Ｖで１１ＭＨｚでの動作が確認された。

図５には、図４と同様にアルミニウムゲイトのＴＦＴ作製をおこなった場合を示す。ただし、ここではアモルファスシリコンを活性層として用いた。図５（Ａ）に示すように、基板３１上に下地酸化珪素膜３２を堆積し、さらに厚さ２０００〜３０００Åのアモルファスシリコン膜３３を堆積した。アモルファスシリコン膜には適当な量のＰ型もしくはＮ型不純物を混入させておいてもよい。そして、上記に示したように島状のニッケルもしくは珪化ニッケル被膜３４Ａ、３４Ｂを形成し、この状態で５０℃、８時間または６００℃、４時間アニールすることによってアモルファスシリコン膜を横成長により結晶化させた。

次に、このようにして得られた結晶シリコン膜を図５（Ｂ）に示すようにパターニングした。このとき、図の中央部（ニッケルもしくは珪化ニッケル被膜３４Ａ、３４Ｂの中間部）のシリコン膜にはニッケルが多量に含まれているので、これを除くようにパターニングして、島状シリコン領域３５Ａ、３５Ｂを形成した。さらに、その上に実質真性なアモルファスシリコン膜３６を堆積した。
その後、図５（Ｃ）に示すようにゲイト絶縁膜３７として窒化珪素、酸化珪素等の材料で被膜を形成し、ゲイト電極３８をアルミニウムによって形成し、図４の場合と同様に陽極酸化をおこない、イオンドーピング法によって不純物を拡散させて不純物領域３９Ａ、３９Ｂを形成する。さらに、層間絶縁物４０を堆積し、コンタクトホールを形成し、金属電極４１Ａ、４１Ｂをソース、ドレインに形成してＴＦＴが完成する。このＴＦＴでは活性層の厚さに比べて、ソース、ドレインの部分の半導体膜が厚く、また、抵抗率が小さいことが特徴で、この結果、ソース、ドレイン領域の抵抗が減少し、ＴＦＴの特性が向上する。また、コンタクトの形成も容易である。

図６には、ＣＭＯＳ型のＴＦＴ作製をおこなった場合を示す。図６（Ａ）に示すように、基板５１上に下地酸化珪素膜５２を堆積し、さらに厚さ１０００〜１５００Åのアモルファスシリコン膜５３を堆積した。そして、上記に示したように島状のニッケルもしくは珪化ニッケル被膜５４を形成し、この状態で５５０℃でアニールする。この工程によって、珪化シリコン領域５５が被膜の厚さ方向ではなく、平面方向に移動し、結晶化が進行する。４時間のアニールによって、図６（Ｂ）に示すように、アモルファスシリコン膜は結晶シリコンに変化する。また、結晶化の進行によって珪化シリコン５９Ａ、５９Ｂは端に追いやられる。

次に、このようにして得られた結晶シリコン膜を図６（Ｂ）に示すようにパターニングして島状シリコン領域５６を形成した。このとき、島状領域の両端はニッケルの濃度が大きいことに注意すべきである。島状シリコン領域形成後、ゲイト絶縁膜５７、ゲイト電極５８Ａ、５８Ｂを形成した。

その後、図５（Ｃ）に示すように、イオンドーピング法によって不純物を拡散させてＮ型の不純物領域６０ＡとＰ型の不純物領域６０Ｂを形成する。この際には、例えば、Ｎ型不純物として燐（ドーピングガスはフォスフィンＰＨ₃ ）を用い、６０〜１１０ｋＶの加速電圧で全面にドーピングをおこない、次に、フォトレジストでＮチャネル型ＴＦＴの領域を覆って、Ｐ型不純物、例えばホウ素（ドーピングガスはジボランＢ₂ Ｈ₆ ）を用い、４０〜８０ｋＶの加速電圧でドーピングすればよい。

ドーピング終了後、図４の場合と同様にレーザー光の照射によって、ソース、ドレインの活性化をおこない、さらに、層間絶縁物６１を堆積し、コンタクトホールを形成し、金属電極６２Ａ、６２Ｂ、６２Ｃをソース、ドレインに形成してＴＦＴが完成する。

図７に本実施例を示す。本実施例は、ニッケル膜とアモルファスシリコン膜の一部を最初の熱処理（プレアニール）によって反応させて珪化物を得て、さらに未反応のニッケル膜を除去してから、アニールをおこなって、結晶化させる方法に関するものである。

基板（コーニング７０５９番）７０１上に、下地の酸化珪素膜（厚さ２０００Å）をスパッタ法によって形成した。そして、プラズマＣＶＤ法によって、厚さ３００〜８００Å、例えば５００Åのシリコン膜７０３を成膜した。さらに、プラズマＣＶＤ法によって酸化珪素膜７０４を形成した。この酸化珪素膜７０４はマスク材となる。厚さは５００〜２０００Åが好ましかった。あまりに薄いとピンホールによって意図しない箇所から結晶化が進行し、また、厚すぎると成膜に時間がかかり、量産に適さない。ここでは１０００Åとした。

その後、公知のフォトリソグラフィー工程によって酸化珪素膜７０４をパターニングした。そして、スパッタ法によってニッケル膜（厚さ５００Å）７０５を形成した。ニッケル膜の厚さは１００Å以上が好ましかった。（図７（Ａ））
そして、窒素雰囲気中で２５０〜４５０℃で１０〜６０分アニールした（プレアニール工程）。例えば、４５０℃で２０分アニールした。この結果、アモルファスシリコン中に珪化ニッケル層７０６が形成された。この層の厚さは、プレアニールの温度と時間によって決定され、ニッケル膜７０５の厚さはほとんど関与しなかった。（図７（Ｂ））

その後、ニッケル膜をエッチングした。エッチングには硝酸系もしくは塩酸系の溶液が適していた。これらのエッチャントでは、ニッケル膜のエッチング中には、珪化ニッケル層はほとんどエッチングされなかった。本実施例では硝酸に緩衝剤として酢酸を加えたエッチャントを用いた。比率は硝酸：酢酸：水＝１：１０：１０とした。ニッケル膜を除去した後、５５０℃、４〜８時間アニールした（結晶化アニール工程）。

結晶化アニール工程においてはいくつかの方法を試みた。第１の方法は、図７（Ｃ）のようにマスク材７０４を残したままおこなう方法である。結晶化は図７（Ｃ）の矢印のように進行する。第２は、マスク材を全て除去して、シリコン膜を露出させてアニールをおこなう方法である。第３は、図７（Ｄ）のようにマスク材を除去したのち、新たに酸化珪素や窒化珪素の被膜７０７を保護膜としてシリコン膜表面に形成したのちアニールをおこなう方法である。

第１の方法は簡単な方法であるが、プレアニールの段階でマスク材７０４の表面がニッケルと反応しており、これがより高温の結晶化アニール工程で珪酸塩となり、エッチングがしづらくなる。すなわち、シリコン膜とマスク材７０４のエッチングレートがほぼ同じ程度になるため後のマスク材の除去の際に、シリコン膜の露出された部分も大きくエッチングされ、基板上に段差が生じる。

第２の方法は極めて簡単であり、結晶化アニール工程前であれば、ニッケルとマスク材の反応が緩やかであるのでエッチングも容易である。しかし、結晶化アニールの際にシリコン表面が全面的に露出されているので、後にＴＦＴ等を作製した場合の特性が悪化した。

第３の工程は確実に良質の結晶シリコン膜が得られるであるが、工程が増えて複雑であった。第３の方法の改良した第４の方法として、シリコン表面を露出した状態で炉に投入し、最初に５００〜５５０℃で１時間程度、酸素気流中で加熱することによって表面に２０〜６０Åの薄い酸化珪素膜を形成し、そのまま、窒素気流に切り換えて結晶化アニール条件とする方法を検討した。この方法では、結晶化の初期段階に酸化膜が形成され、しかも、この酸化の段階では珪化ニッケル層のごく近傍が結晶化されているだけで、後にＴＦＴに使用する領域（図の右の部分）では結晶化が起こっていなかった。このため、特に珪化ニッケル層７０６から遠い領域ではシリコン膜の表面が非常に平坦であった。特性は、第２の方法よりも向上し、ほぼ第３の方法と同じであった。

このようにして結晶シリコン膜を得た。その後、シリコン膜７０３をパターニングした。かくして、ニッケルの高濃度の値の部分（成長元のある領域）、および成長点（図の矢印の先端の斜線部）を除去して、ニッケルの低濃度領域のみを残存させた。かくして、ＴＦＴの活性層に用いる島状のシリコン領域７０８を形成した。そして、これを覆って、厚さ１２００Åの酸化珪素のゲイト絶縁膜７０９をプラズマＣＶＤ法によって形成した。さらに、燐ドープシリコン膜（厚さ６０００Å）によってゲイト電極７１０と第１層の配線７１１を形成し、ゲイト電極７１０をマスクとして自己整合的に不純物を活性層７０８に注入し、ソース／ドレイン領域７１２を形成した。この後、可視・近赤外の強光を照射し、さらに結晶性を高めることは有効である。さらに、酸化珪素膜（厚さ６０００Å）をプラズマＣＶＤ法によって形成し、層間絶縁物７１３とした。最後に、この層間絶縁物にコンタクトホールを形成し、アルミニウム膜（厚さ６０００Å）によって第２層配線７１４、ソース／ドレイン電極・配線７１５を形成した。以上の工程によって、ＴＦＴが完成された。（図７（Ｅ））

図９に本実施例を示す。本実施例は、ＴＦＴ型液晶電気光学表示装置の周辺回路およびアクティブマトリクス領域にポリシリコンＴＦＴを形成したものである。

まず、石英基板等の耐熱性のあるガラス基板１２０上に、スパッタ法によって下地酸化膜１２１を厚さ２０〜２００ｎｍ堆積した。さらに、その上にモノシランもしくはジシランを原料とするプラズマＣＶＤ法もしくは減圧ＣＶＤ法によって、アモルファスシリコン膜を厚さ３０〜５０ｎｍ堆積した。このときには、アモルファスシリコン膜中の酸素および窒素の濃度は１０¹⁸ｃｍ^-2以下、好ましくは１０¹⁷ｃｍ^-2以下とする。この目的には減圧ＣＶＤ法が適している。本実施例では、酸素濃度は１０¹⁷ｃｍ^-2以下とした。このアモルファスシリコン膜の上に再びスパッタ法によってカバー膜としての酸化珪素膜（厚さ１００〜１５０ｎｍ）もしくは窒化珪素膜（３０〜１００ｎｍ）を形成し、これをパターニングして、周辺回路領域にのみカバー膜１２２を残置せしめた。そして、酸素もしくは水素が２０〜１００体積％含まれるアルゴンもしくは窒素雰囲気（６００℃）中に４〜１００時間放置して結晶化せしめた。この結果、周辺回路領域のシリコン膜１２３Ａは結晶性が良好であり、画素領域のシリコン膜１２３Ｂは結晶性が良くなかった。この様子を図９（Ａ）に示す。

その後、図９（Ｂ）に示すように、シリコン膜を島状にパターニングして、周辺回路ＴＦＴ領域１２４Ａと画素ＴＦＴ領域１２４Ｂを形成した。そして、スパッタ法等の手段によってゲイト酸化膜１２５を形成した。スパッタ法の代わりに、ＴＥＯＳ（テトラ・エトキシ・シラン）等を使用して、プラズマＣＶＤ法によって成膜してもよい。ＴＥＯＳを使用した成膜には、成膜時あるいは成膜後に６５０℃以上の温度で０．５〜３時間アニールすることが望ましい。

その後、厚さ２００ｎｍ〜２μｍのＮ型シリコン膜をＬＰＣＶＤ法によって形成して、これをパターニングし、各島状領域にゲイト電極１２６Ａ〜１２６Ｃを形成した。Ｎ型シリコン膜の代わりに、タンタル、クロム、チタン、タングステン、モリブテン等の比較的耐熱性の良好な金属材料を使用してもよい。

その後、イオンドーピング法によって、各ＴＦＴの島状シリコン膜中に、ゲイト電極部をマスクとして自己整合的に不純物を注入した。この際には、最初に全面にフォスフィン（ＰＨ₃ ）をドーピングガスとして燐を注入し、その後、図の島状領域１２４Ａの右側およびマトリクス領域をフォトレジストで覆って、ジボラン（Ｂ₂ Ｈ₆ ）をドーピングガスとして、島状領域１２４Ａの左側に硼素を注入した。ドーズ量は、燐は２〜８×１０¹⁵ｃｍ^-2、硼素は４〜１０×１０¹⁵ｃｍ^-2とし、硼素のドーズ量が燐を上回るように設定した。このようにして、Ｐ型領域１２７ＡとＮ型領域１２７Ｂ、１２７Ｃを形成した。

さらに、５５０〜７５０℃で２〜２４時間アニールすることによって、活性化をおこなった。本実施例では、６００℃で２４時間熱アニールをおこなった。このアニール工程によって、イオンの注入された領域を活性化せしめることができた。

この工程はレーザーアニールによって実施することも可能である。特にレーザーアニールをおこなった場合には基板に対する熱的なダメージが小さいので、コーニング７０５９等の通常の無アルカリガラスを使用することも可能である。また、その際にはゲイト電極材料としてアルミニウム等の耐熱性の良くない材料も使用できる。以上の工程によって、Ｐ型の領域１２７Ａ、およびＮ型の領域１２７Ｂ、１２７Ｃが形成された。これらの領域のシート抵抗は２００〜８００Ω／□であった。

その後、図９（Ｃ）に示すように、全面に層間絶縁物１２８として、スパッタ法によって酸化珪素膜を厚さ３００〜１０００ｎｍ形成した。これは、プラズマＣＶＤ法による酸化珪素膜であってもよい。特に、ＴＥＯＳを原料とするプラズマＣＶＤ法ではステップカバレージの良好な酸化珪素膜が得られる。

その後、画素電極１２９として、スパッタ法によってＩＴＯ膜を形成し、これをパターニングした。そして、ＴＦＴのソース／ドレイン（不純物領域）にコンタクトホールを形成し、クロムもしくは窒化チタンの配線１３０Ａ〜１３０Ｅを形成した。図９（Ｃ）には左側のＮＴＦＴとＰＴＦＴでインバータ回路が形成されていることが示されている。配線１３０Ａ〜１３０Ｅは、シート抵抗を下げるためクロムあるいは窒化チタンを下地とするアルミニウムとの多層配線であってもよい。最後に、水素中で２００〜３５０℃で０．５〜２時間アニールして、シリコン活性層のダングリングボンドを減らした。以上の工程によって周辺回路とアクティブマトリクス回路を一体化して形成できた。本実施例では、典型的な移動度は、周辺回路部のＮＭＯＳで８０ｃｍ² ／Ｖｓ、ＰＭＯＳで５０ｃｍ² ／Ｖ
ｓ、画素ＴＦＴ（ＮＭＯＳ）で５〜３０ｃｍ² ／Ｖｓであった。

図１０に本実施例を示す。本実施例は、ＣＭＯＳ回路において本発明を利用して、ＮＭＯＳとＰＭＯＳの移動度の差を減少させたものである。まず、コーニング７０５９基板１３１上に、スパッタ法によって下地酸化膜１３２を厚さ２０〜２００ｎｍ堆積した。さらに、その上にモノシランもしくはジシランを原料とするプラズマＣＶＤ法もしくは減圧ＣＶＤ法によって、アモルファスシリコン膜を厚さ５０〜２５０ｎｍ堆積した。このときには、アモルファスシリコン膜中の酸素および窒素の濃度は１０¹⁸ｃｍ^-2以下、好ましくは１０¹⁷ｃｍ^-2以下とする。この目的には減圧ＣＶＤ法が適している。本実施例では、酸素濃度は１０¹⁷ｃｍ^-2以下とした。

そして、ＰＭＯＳの領域にのみカバー膜１３３（酸化珪素膜、厚さ５０〜１５０ｎｍ）を設けた。そして、酸素もしくは水素を５０％以上含むアルゴンもしくは窒素の雰囲気下で６００℃で４〜１００時間アニールをおこなって、結晶化させた。この結果、カバー膜の下の領域１３４Ａは結晶性が良かったが、カバー膜の無い領域１３４Ｂの結晶性はあまり良くなかった。この様子を図１０（Ａ）に示す。

その後、これらのＳｉ膜を島状にパターニングし、図１０（Ｂ）のように、ＰＭＯＳ領域１３５ＡとＮＭＯＳ領域１３５Ｂを形成した。さらに、これらの島状領域を覆って、スパッタ法によって酸化珪素膜（厚さ５０〜１５０ｎｍ）を形成し、これをゲイト絶縁膜１３６とした。その後、厚さ２００ｎｍ〜２μｍのアルミニウム膜をスパッタ法によって形成して、これをパターニングし、さらにこれに電解溶液中で通電して、膜の上面および側面に陽極酸化膜を形成させた。以上の工程によって各島状領域にゲイト電極部１３７Ａ、１３７Ｂを形成した。

その後、イオンドーピング法によって、各ＴＦＴの島状シリコン膜中に、ゲイト電極部をマスクとして自己整合的に不純物を注入した。この際には、最初に全面にフォスフィン（ＰＨ₃ ）をドーピングガスとして燐を注入し、その後、図の島状領域１３５Ｂのみをフォトレジストで覆って、ジボラン（Ｂ₂ Ｈ₆ ）をドーピングガスとして、島状領域１３５Ａに硼素を注入した。ドーズ量は、燐は２〜８×１０¹⁵ｃｍ^-2、硼素は４〜１０×１０¹⁵ｃｍ^-2とし、硼素のドーズ量が燐を上回るように設定した。

ドーピング工程によって、シリコン膜の結晶性が破壊されるが、そのシート抵抗は１ｋΩ／□程度とすることも可能であった。しかし、この程度のシート抵抗では大きすぎる場合には、さらに、６００℃で２〜２４時間アニールすることによって、より、シート抵抗を低下させることが可能である。また、レーザー光の如き強光を照射することによっても同様の効果が得られる。

以上の工程によって、Ｐ型の領域１３８Ａ、およびＮ型の領域１３８Ｂが形成された。これらの領域のシート抵抗は２００〜８００Ω／□であった。その後、全面に層間絶縁物１３９として、スパッタ法によって酸化珪素膜を厚さ３００〜１０００ｎｍ形成した。これは、プラズマＣＶＤ法による酸化珪素膜であってもよい。特に、ＴＥＯＳを原料とするプラズマＣＶＤ法ではステップカバレージの良好な酸化珪素膜が得られる。

その後、ＴＦＴのソース／ドレイン（不純物領域）にコンタクトホールを形成し、アルミ配線１４０Ａ〜１４０Ｄを形成した。最後に、水素中で２５０〜３５０℃で２時間アニールして、シリコン膜のダングリングボンドを減らした。以上の工程によって得られたＴＦＴの典型的な移動度はＰＭＯＳ、ＮＭＯＳとも６０ｃｍ² ／Ｖｓであった。また、本実施例の工程を利用してシフトレジスタを作製したところ、ドレイン電圧２０Ｖで１０ＭＨｚ以上の動作を確認できた。

実施例６においては、ＰＭＯＳのみをカバー膜で覆い、ＮＭＯＳをカバー膜で覆わずに水素、酸素または窒素雰囲気中で加熱結晶化を行った。これとは逆に、ＮＭＯＳのみをカバー膜で覆い、ＰＭＯＳをカバー膜で覆わずに水素、酸素または窒素雰囲気中で加熱結晶化を行ってもよい。これによってより高速動作可能なＮＭＯＳとより低リーク電流のＰＭＯＳを得ることができる。

図１１に本実施例を示す。本実施例は、トランジスタとシリコン抵抗を組み合わせた回路に関するものである。不純物のドープされたシリコンはトランジスタの保護回路として用いることができる。まず、コーニング７０５９基板１４０上に、スパッタ法によって下地酸化膜１４１を厚さ２０〜２００ｎｍ堆積した。さらに、その上にモノシランもしくはジシランを原料とするプラズマＣＶＤ法もしくは減圧ＣＶＤ法によって、アモルファスシリコン膜１４２を厚さ１００〜２５０ｎｍ堆積した。このときには、アモルファスシリコン膜中の酸素および窒素の濃度は１０¹⁸ｃｍ^-2以下、好ましくは１０¹⁷ｃｍ^-2以下とする。

さらに酸化珪素の保護膜１４３（厚さ２０〜２００ｎｍ）を堆積して、アルゴンもしくは窒素の雰囲気下で６００℃で４〜１００時間アニールをおこなって、結晶化させた。この様子を図１１（Ａ）に示す。

その後、これらのＳｉ膜を島状にパターニングし、図１１（Ｂ）のように、トランジスタ領域１４４Ａと抵抗領域１４４Ｂを形成した。さらに、これらの島状領域を覆って、スパッタ法によって酸化珪素膜（厚さ５０〜１５０ｎｍ）を形成し、これをゲイト絶縁膜１４５とした。その後、厚さ２００ｎｍ〜２μｍのアルミニウム膜をスパッタ法によって形成して、これをパターニングし、さらにこれに電解溶液中で通電して、膜の上面および側面に陽極酸化膜を形成させた。以上の工程によって各島状領域にゲイト電極部１４６を形成した。

その後、イオンドーピング法によって、各ＴＦＴの島状シリコン膜中に、ゲイト電極部をマスクとして自己整合的に不純物、例えば燐を注入した。ドーズ量は、燐は２〜８×１０¹⁵ｃｍ^-2とした。

上記のドーピング工程によって、不純物領域１４７Ａと１４７Ｂが形成された。この２つの不純物領域は同じだけの不純物が注入されているので、このまま熱アニールすると同じ抵抗率を示す。しかしながら、例えば、前者では常に低抵抗が求められるのに対し、後者では高抵抗が求められることもある。そこで、図１１（Ｃ）に示すようにカバー膜１４８（酸化珪素膜、厚さ５０〜１５０ｎｍ）をトランジスタ領域にのみ形成する。そして、酸素もしくは水素を５０体積％以上含むアルゴンもしくは窒素雰囲気において、５５０〜６５０℃で４〜２０時間アニールした。酸素や水素の代わりにフォスフィン（ＰＨ₃ ）を用いてもよい。ただし、この場合にはアニールの温度が高すぎるとフォスフィンが熱分解して半導体中に拡散し、かえって抵抗率を低下させるので、アニール温度は８００℃以下とすることが望まれる。また、抵抗の不純物領域がＰ型である場合にはジボラン（Ｂ₂ Ｈ₆ ）を使用してもよい。

以上の工程によって、トランジスタの不純物領域１４７Ａのシート抵抗は２００〜８００Ω／□であったが、抵抗の不純物領域１４７Ｂは２ｋ〜１００ｋΩ／□であった。その後、全面に層間絶縁物１４９として、スパッタ法によって酸化珪素膜を厚さ３００〜１０００ｎｍ形成した。これは、プラズマＣＶＤ法による酸化珪素膜であってもよい。特に、ＴＥＯＳを原料とするプラズマＣＶＤ法ではステップカバレージの良好な酸化珪素膜が得られる。

その後、ＴＦＴのソース／ドレイン（不純物領域）にコンタクトホールを形成し、アルミ配線１５０Ａ〜１５０Ｃを形成した。最後に、水素中で２５０〜３５０℃で０．５〜２時間アニールして、シリコン膜のダングリングボンドを減らした。以上の工程によって、同じ厚さで同じだけの不純物の注入された領域のシート抵抗を異なるものとすることができた。

実施例の工程の上面図を示す。（結晶化とＴＦＴの配置） 実施例の工程の断面図を示す。（選択的に結晶化する工程） 実施例の工程の断面図を示す。（実施例１参照） 実施例の工程の断面図を示す。（実施例１参照） 実施例の工程の断面図を示す。（実施例２参照） 実施例の工程の断面図を示す。（実施例３参照） 実施例の工程の断面図を示す。（実施例４参照） （Ａ）本発明をアクティブマトリクス装置に応用した場合のブロック図を示す。（Ｂ）本発明をイメージセンサーの駆動回路に応用した場合の回路例を示す。 実施例の工程を示す。 実施例の工程を示す。 実施例の工程を示す。

Claims (21)

1. 基板上に形成された島状のシリコン膜に、Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、
   前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは、電気的に接続されていることを特徴とする半導体装置。
2. 基板上に形成された島状のシリコン膜に、Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、
   前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは接しており、
   前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは、電気的に接続されていることを特徴とする半導体装置。
3. 基板上に形成された島状のシリコン膜に、Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、
   前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは、共通の配線により電気的に接続されていることを特徴とする半導体装置。
4. 基板上に形成された島状のシリコン膜に、Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、
   前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは接しており、
   前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは、共通の配線により電気的に接続されていることを特徴とする半導体装置。
5. 基板上に形成された島状のシリコン膜に、Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、
   前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは接しており、
   前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とが接している前記島状シリコン膜は配線と接しており、
   前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは、前記配線により電気的に接続されていることを特徴とする半導体装置。
6. 基板上に形成された島状のシリコン膜と、
   前記島状のシリコン膜上に形成されたゲイト絶縁膜と、
   前記ゲイト絶縁膜上に形成された層間絶縁物と、
   前記層間絶縁物上に形成された配線とを有し、
   前記島状のシリコン膜には、Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、
   前記配線は、前記層間絶縁物及び前記ゲイト絶縁膜に形成されたコンタクトホールにおいて、前記第１のＮ型不純物領域及び前記第２のＰ型不純物領域と電気的に接続されていることを特徴とする半導体装置。
7. 基板上に形成された島状のシリコン膜と、
   前記島状のシリコン膜上に形成されたゲイト絶縁膜と、
   前記ゲイト絶縁膜上に形成された層間絶縁物と、
   前記層間絶縁物上に形成された配線とを有し、
   前記島状のシリコン膜には、Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、
   前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは接しており、
   前記配線は、前記層間絶縁物及び前記ゲイト絶縁膜に形成されたコンタクトホールにおいて、前記第１のＮ型不純物領域及び前記第２のＰ型不純物領域と電気的に接続されていることを特徴とする半導体装置。
8. 同一基板上に周辺回路領域及び画素領域を有し、
   前記周辺回路領域はＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを有し、
   前記基板上に形成された島状のシリコン膜に、前記Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、前記Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、
   前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは、電気的に接続されていることを特徴とする半導体装置。
9. 同一基板上に周辺回路領域及び画素領域を有し、
   前記周辺回路領域はＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを有し、
   前記基板上に形成された島状のシリコン膜に、前記Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、前記Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、
   前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは接しており、
   前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは、電気的に接続されていることを特徴とする半導体装置。
10. 同一基板上に周辺回路領域及び画素領域を有し、
    前記周辺回路領域はＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを有し、
    前記基板上に形成された島状のシリコン膜に、前記Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、前記Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、
    前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは、共通の配線により電気的に接続されていることを特徴とする半導体装置。
11. 同一基板上に周辺回路領域及び画素領域を有し、
    前記周辺回路領域はＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを有し、
    前記基板上に形成された島状のシリコン膜に、前記Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、前記Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、
    前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは接しており、
    前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは、共通の配線により電気的に接続されていることを特徴とする半導体装置。
12. 同一基板上に周辺回路領域及び画素領域を有し、
    前記周辺回路領域はＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを有し、
    前記基板上に形成された島状のシリコン膜に、前記Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、前記Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、
    前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは接しており、
    前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とが接している前記島状シリコン膜は配線と接しており、
    前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは、前記配線により電気的に接続されていることを特徴とする半導体装置。
13. 同一基板上に周辺回路領域及び画素領域を有し、
    前記周辺回路領域はＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを有し、
    前記基板上に形成された島状のシリコン膜に、前記Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、前記Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、
    前記島状のシリコン膜上には、ゲイト絶縁膜が形成され、
    前記ゲイト絶縁膜上には、層間絶縁物が形成され、
    前記層間絶縁物上には配線が形成され、
    前記配線は、前記層間絶縁物及び前記ゲイト絶縁膜に形成されたコンタクトホールにおいて、前記第１のＮ型不純物領域及び前記第２のＰ型不純物領域と電気的に接続されていることを特徴とする半導体装置。
14. 同一基板上に周辺回路領域及び画素領域を有し、
    前記周辺回路領域はＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを有し、
    前記基板上に形成された島状のシリコン膜に、前記Ｎチャネル型ＴＦＴのチャネル形成領域と、前記Ｎチャネル型ＴＦＴの第１及び第２のＮ型不純物領域と、前記Ｐチャネル型ＴＦＴのチャネル形成領域と、前記Ｐチャネル型ＴＦＴの第１及び第２のＰ型不純物領域とが形成され、
    前記第１のＮ型不純物領域と前記第２のＰ型不純物領域とは接しており、
    前記島状のシリコン膜上には、ゲイト絶縁膜が形成され、
    前記ゲイト絶縁膜上には、層間絶縁物が形成され、
    前記層間絶縁物上には配線が形成され、
    前記配線は、前記層間絶縁物及び前記ゲイト絶縁膜に形成されたコンタクトホールにおいて、前記第１のＮ型不純物領域及び前記第２のＰ型不純物領域と電気的に接続されていることを特徴とする半導体装置。
15. 請求項１乃至１４のいずれか一項において、
    前記第１及び第２のＰ型不純物領域には、Ｐ型の不純物及びＮ型の不純物が含まれることを特徴とする半導体装置。
16. 請求項１乃至１４のいずれか一項において、
    前記第１及び第２のＰ型不純物領域には、燐及び硼素が含まれることを特徴とする半導体装置。
17. 請求項３乃至７及び１０乃至１４のいずれか一項において、
    前記配線は、クロムとアルミニウムとの多層配線であることを特徴とする半導体装置。
18. 請求項３乃至７及び１０乃至１４のいずれか一項において、
    前記配線は、窒化チタンとアルミニウムとの多層配線であることを特徴とする半導体装置。
19. 請求項６、７、１３、１４のいずれか一項において、
    前記層間絶縁物は、酸化珪素膜であることを特徴とする半導体装置。
20. 請求項６、７、１３、１４のいずれか一項において、
    前記層間絶縁物の厚さは、３００〜１０００ｎｍであることを特徴とする半導体装置。
21. 請求項１乃至２０のいずれか一項において、
    前記Ｎチャネル型ＴＦＴ及び前記Ｐチャネル型ＴＦＴによって、インバータ回路が形成されていることを特徴とする半導体装置。
    

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