JP2005217358A

JP2005217358A - 不揮発性半導体記憶装置

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Publication number: JP2005217358A
Application number: JP2004025437A
Authority: JP
Inventors: Tsutomu Kawaguchi; 勉川口
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2004-02-02
Filing date: 2004-02-02
Publication date: 2005-08-11
Anticipated expiration: 2024-02-02
Also published as: JP4254561B2

Abstract

【課題】浮遊ゲートと制御ゲートの２層ゲート構造を有する不揮発性メモリセルの浮遊ゲートに蓄積された電子を消去する際に生じる接合リーク電流の発生、アバランシェホットホール、アバランシェエレクトロンの発生を抑止して信頼性を高めた不揮発性半導体記憶装置を提供する。
【解決手段】第１導電型のシリコン基板の表層部に形成した第１導電型とは反対型の第２導電型のウェルに第１導電型のソース領域とドレイン領域を形成すると共に表面に絶縁層を挟んで浮遊ゲートと制御ゲートの２層ゲートを設けたＭＯＳ型トランジスタをメモリセルとし、制御ゲートに負電圧を印加し、ウェルは基準電位とし、ドレインとソースはそれぞれ基準電位又は開放として浮遊ゲートに蓄積されていた電子を放出させる。
【選択図】図１

Description

本発明は、浮遊ゲートと制御ゲートの２層ゲート構造を有し電気的に情報の書き込み、読み出し、消去が可能な不揮発性半導体メモリセルを用いて構成した不揮発性半導体記憶装置に関し、特に浮遊ゲートからの電子放出回路に特徴を有する半導体記憶装置に関する。

電気的に情報の書込み、消去及び読出しが可能な不揮発性半導体メモリはＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory ）として知られており、代表的なものとしてフラッシュメモリがある。
図６は、フラッシュメモリのメモリセルの一構造例を示す模式的断面図である。図に示すようにメモリセル１００は、ｐ型のシリコン基板１０１とその表層部に形成されたソース領域１０２及びドレイン領域１０３と、その２つの領域に渡ってシリコン基板１０１の表面上に順に形成されたゲート絶縁膜（トンネル酸化膜）１０４、浮遊ゲート１０５、絶縁膜１０６、制御ゲート１０７とからなる２層ゲート構造のＭＯＳ型トランジスタによって構成されている。そして、ソース領域１０２、ドレイン領域１０３及び制御ゲート１０７は、それぞれソース端子Ｓ、ドレイン端子Ｄ及びゲート端子Ｇに接続されている。

このような構造のメモリセル（ＭＯＳ型トランジスタ）１００は、浮遊ゲート１０５に電子が蓄積されている状態と蓄積されていない状態とで制御ゲート１０７を基準にしたしきい値電圧が変化するので、これを利用して情報の記憶が行なわれる。浮遊ゲート１０５に電子が蓄積されている状態を２進数の“１" 記憶状態とすれば、電子が蓄積されていない状態は“０" 記憶状態となる。

浮遊ゲート１０５への電子の注入は、例えば、ソース端子Ｓを基準電位（０Ｖ）にしてゲート端子Ｇに正の高電圧（例えば、１２Ｖ）、ドレイン端子Ｄに正の電圧（例えば、６Ｖ）を印加する。すると、ドレイン領域１０３付近で発生したホットエレクトロンがエネルギー障壁を越えて浮遊ゲート１０５に注入される。
一方、浮遊ゲート１０５に蓄積された電子の放出は、ゲート絶縁膜１０４を通してトンネル効果で電子を抜き取ることで行なわれる。この場合のトランジスタ１００への電圧の印加の仕方には大きく分けて２つの方法がある。第１の方法は、図６に示したように、ゲート端子Ｇを基準電位（０Ｖ）としてソース端子Ｓに高電圧＋Ｖpp（例えば、１２Ｖ）を印加する。ドレイン端子Ｄは開放、シリコン基板１０１とゲート端子Ｇは基準電位（０Ｖ）としておく。このように電圧を印加すると、浮遊ゲート１０５とソース領域１０２との間に強電界が発生し、浮遊ゲート１０５に蓄積されていた電子はトンネル効果によりゲート絶縁膜１０４を通過してソース領域１０２に抜き取られる。

第２の方法は、図７に示したようにゲート端子Ｇに負の高電圧−Ｖpp（例えば、−１０Ｖ）を印加し、ソース端子Ｓに正の電圧Ｖcc（例えば、５Ｖ）を印加する方法である。（部分消去を行なう場合には、消去しないメモリセルのソース端子Ｓは基準電圧（０Ｖ）とする。）。ドレイン端子Ｄは開放、シリコン基板１０１は基準電位（０Ｖ）としておく。このように電圧を印加すると、ソース端子Ｓに正の電圧Ｖccを印加されたメモリセルでは、第１の方法の場合と同様に浮遊ゲート１０５とソース領域１０２との間に強電界が発生し、浮遊ゲート１０５に蓄積されていた電子はトンネル効果によりゲート絶縁膜１０４を通過してソース領域１０２に抜き取られる。

ところで、浮遊ゲート１０５に蓄積された電子を消去する上記第１の方法の場合には、ソース領域１０２とシリコン基板１０１との間にも強い電界が生じる。このため、両者の接合部で接合リーク電流が流れて高電圧＋Ｖppの昇圧に問題を発生させる。また、強い電界によりアバランシェホットホール、アバランシェエレクトロンが発生してゲート絶縁膜（トンネル酸化膜）１０４にトラップされることで膜質を劣化させ、書き換え寿命減少などの信頼性低下の問題を発生させる。

上記、第２の方法の場合も、第１の方法ほどではないがソース領域１０２に正の電圧Ｖccを印加するためにソース領域１０２とシリコン基板１０１との間に強い電界が生じ、第１の方法の場合と同様の問題を生じさせる。
特開平０６−１６８５９７号公報特開平０８−３１１８６号公報

本発明は、このような従来技術の問題点を解決するためになされたもので、その課題は、浮遊ゲートに蓄積された電子を放出する際に生じる接合リーク電流の発生、アバランシェホットホール、アバランシェエレクトロンの発生を抑止して信頼性を高めた不揮発性半導体記憶装置を提供することにある。

前記課題を解決するための請求項１に記載の発明は、第１導電型のシリコン基板の表層部に形成した第１導電型とは反対型の第２導電型のウェルに第１導電型のソース領域とドレイン領域を形成しその表面に絶縁層を挟んで浮遊ゲートと制御ゲートの２層ゲートを設けたＭＯＳ型トランジスタをメモリセルとして用いた不揮発性半導体記憶装置において、前記制御ゲートに負電圧を印加し、前記ウェルは基準電位とし、前記ドレインとソースは基準電位又は開放として前記浮遊ゲートに蓄積されていた電子を放出させることを特徴とする不揮発性半導体記憶装置である。

このような構成によれば、ソース領域及びドレイン領域は、基準電位（０Ｖ）に維持されるか電気的に開放状態とされているため、ソース領域及びドレイン領域とウェルとの接合面には強い電界が発生しない。従って、両者の接合部に接合リーク電流が流れることがなく、負の高電圧の昇圧に問題を生じさせることはない。また、強い電界が発生しないためアバランシェホットホール、アバランシェエレクトロンが発生することもなく、ゲート絶縁膜にそれらがトラップされることによる膜質劣化、それによる書き換え寿命減少などの信頼性低下の問題が生じなくなる効果を奏する。

また、請求項２に記載の発明は、請求項１に記載の不揮発性半導体記憶装置において、前記第１導電型はｎ型であり、第２導電型はｐ型であることを特徴とする。
このような構成によれば、請求項１に記載の発明と同様の効果を奏する。

また、請求項３に記載の発明は、請求項１又は２に記載のメモリセルを行、列のマトリクス状に配列して構成した不揮発性半導体記憶装置において、各メモリセルの制御ゲートは行単位で共通のワード線に接続し、各ソース領域は列単位で共通のソース線に、各ドレイン領域は列単位で共通のビット線に接続し、前記ウェルは列単位で共通に形成した構成とし、ｉ行ワード線には負電圧を印加し、ｉ行以外のワード線は開放とし、ｊ列のドレイン線とソース線とウェルは基準電位とし、ｊ列以外のドレイン線とソース線とウェルには前記ｉ行ワード線に印加する負電圧と同一の負電圧を印加することにより、ｉ行ｊ列に配列されたメモリセルの浮遊ゲートに蓄積されていた電子を放出させることを特徴とする不揮発性半導体記憶装置である。

このような構成によれば、選択されたｉ行ｊ列に配列されたメモリセルの浮遊ゲートに蓄積されていた電子を放出させる際に、マトリクス状に配列された全てのメモリセルについて、そのウェル、ソース領域、ドレイン領域の電位が同じとなりそれらの間に電界が生じることはない。従って、請求項１に記載の発明の効果と同様の効果を奏する。

また、請求項４に記載の発明は、請求項３に記載の不揮発性半導体記憶装置において、前記ｉ行ワード線には負電圧を印加し、ｉ行以外のワード線は開放又は基準電位とし、前記ドレイン線とソース線とウェルは全て基準電位とすることにより、ｉ行に配列された全てのメモリセルの浮遊ゲートに蓄積されていた電子を放出させることを特徴とする。

このような構成によれば、選択されたｉ行に配列されたメモリセルの浮遊ゲートに蓄積されていた電子を放出させる際に、マトリクス状に配列された全てのメモリセルについて、そのウェル、ソース領域、ドレイン領域の電位が同じとなりそれらの間に電界が生じることはない。従って、請求項１に記載の発明の効果と同様の効果を奏する。

また、請求項５に記載の発明は、請求項３に記載の不揮発性半導体記憶装置において、前記全てのワード線には負電圧を印加し、前記ドレイン線とソース線とウェルは全て基準電位とすることにより、マトリクス状に配列された全てのメモリセルの浮遊ゲートに蓄積されていた電子を放出させることを特徴とする。

このような構成によれば、マトリクス状に配列された全てのメモリセルの浮遊ゲートに蓄積されていた電子を一斉に放出させる際に、全てのメモリセルについてそのウェル、ソース領域、ドレイン領域の電位が同じとなりそれらの間に電界が生じることはない。従って、請求項１に記載の発明の効果と同様の効果を奏する。

以下、本発明の一実施の形態を図面に基づいて説明する。図１は、本発明に係る不揮発性半導体記憶装置に用いるメモリセルの一構造例を模式的断面で示したものである。また同時に、浮遊ゲートに蓄積された電子を放出させる場合の電圧印加の仕方も示している。
図１に示すように本実施形態のメモリセル１は、第１導電型（図ではｎ型）シリコン基板２と、その表層部に形成した第１導電型とは反対型の第２導電型（図ではｐ型）ウェル３と、その表面に形成した第１導電型（図ではｎ⁺型）のソース領域４及び第１導電型（図ではｎ⁺型）のドレイン領域５と、そのソース領域４とドレイン領域５との間に渡ってウェル３上に形成したゲート絶縁膜６と、ゲート絶縁膜６上に形成した浮遊ゲート７と、浮遊ゲート７上に形成した絶縁膜８と、絶縁膜８上に形成した制御ゲート９とからなる２層ゲート構造のＭＯＳ型トランジスタによって構成されている。

ソース領域４、ドレイン領域５、制御ゲート９及びウェル３は、それぞれソース端子Ｓ、ドレイン端子Ｄ、ゲート端子Ｇ及びウェル端子Ｗに接続されている。
浮遊ゲート７はポリシリコンで形成され、まわりは完全な絶縁体で囲まれているため浮遊ゲート７に注入された電子は放電することがない。従って、この浮遊ゲート７に電子が蓄積されている状態を、例えばデータ“１" 記憶状態、電子が蓄積されていない状態をデータ“０" 記憶状態に対応させて２進データの記憶を行なわせることができる。

本実施形態のメモリセル１では、浮遊ゲート７に蓄積された電子を放出する際は、図１に示すように、浮遊ゲート７に負電圧生成回路１０にて生成した負電圧−Ｖpp（例えば、−１２Ｖ）をゲート端子Ｇを介して制御ゲート９に印加する。他方、ウェル３は、ウェル端子Ｗを介して負電圧生成回路１０の基準電位（０Ｖ）側端子に接続して基準電位（０Ｖ）に保つ。ソース端子Ｓは、基準電位（０Ｖ）又は開放としておく。ドレイン端子Ｄも基準電位（０Ｖ）又は開放としておく。

このように各端子に電圧を印加すると、浮遊ゲート７とウェル３とに挟まれた薄いゲート絶縁膜６中に強い電界が生成され、浮遊ゲート７に蓄積されていた電子はトンネル効果によりゲート絶縁膜６を通ってウェル３に抜き取られる。即ち、浮遊ゲート７に蓄積されていた電子の放出が行なわれる。抜き取られた電子は、ウェル端子Ｗを経て負電圧生成回路１０の基準電位（０Ｖ）側端子に流出する。

この場合、ソース領域４及びドレイン領域５は、基準電位（０Ｖ）に維持されるか電気的に開放状態とされているため、ソース領域４及びドレイン領域５とウェル３との接合部には電界が発生しない。従って、「背景技術」の項で述べたように両者の接合部に接合リーク電流が流れることはなく、負の高電圧−Ｖppの昇圧に問題を生じさせることがない。また、強い電界が発生しないためアバランシェホットホール、アバランシェエレクトロンが発生することもないため、ゲート絶縁膜６にそれらがトラップされることによる膜質劣化、それによる書き換え寿命減少などの信頼性低下の問題が生じなくなる効果を奏する。

なお、浮遊ゲート７へ電子を注入する場合は、図２に示すように正電圧生成回路１１にて生成した正電圧＋Ｖpp（例えば、１２Ｖ）をゲート端子Ｇに、ウェル端子Ｗとソース端子Ｓは基準電位（０Ｖ）に、ドレイン端子Ｄは開放とする。このようにすることでウェル３から浮遊ゲート７にトンネル効果で電子が注入される。
なお、上記説明では第１導電型をｎ型、第２導電型をｐ型としたが、第１導電型をｐ型、第２導電型をｎ型としても同様な動作が行なわれる。

図３は、図１に示したメモリセル１を行、列のマトリクス状に配置して構成した不揮発性半導体記憶装置の構成を概念的に示したものである。不揮発性半導体記憶装置１２は、前記メモリセル１を、一例として１６行×４列のマトリクス状に配置したメモリアレイ１３と、そのメモリアレイ１３に電圧を供給する周辺回路１４とにより構成される。なお、周辺回路１４は、本発明のポイントである各メモリセルの浮遊ゲートに蓄積されている電子を放出させる場合における電圧印加の仕方を説明するために必要な部分のみを概念的に示したものである。

メモリアレイ１３に配列された各メモリセルの制御ゲートは行単位で共通のワード線ＷＬ０〜ＷＬ１５に、各ソース端子は列単位で共通のソース線ＳＬ０〜ＳＬ３に、各ドレイン端子は列単位で共通のビット線ＢＬ０〜ＢＬ３に接続されている。また、本実施形態のメモリアレイ１３では、メモリセルのウェルは列単位で共通に形成されており、各列のウェルは隣り合う列のウェルとは電気的に分離された状態となっている。

列単位の共通ウェルは、それぞれのウェル電位引き出し線ＷＥＬＬ０〜ＷＥＬＬ３を介してアナログスイッチＳ０Ｗ〜Ｓ３Ｗに接続されている。また、ワード線ＷＬ０〜ＷＬ１５はそれぞれアナログスイッチＳ０Ｇ〜Ｓ３Ｇに、ソース線ＳＬ０〜ＳＬ３はそれぞれアナログスイッチＳ０Ｓ〜Ｓ３Ｓに、ビット線ＢＬ０〜ＢＬ３はそれぞれアナログスイッチＳ０Ｄ〜Ｓ３Ｄに接続されている。

各アナログスイッチは、メモリセルに記憶されたデータの消去、データの書き込み、データの読み出しのモードに従って切り換えが行なわれると共に、各アナログスイッチを介してそれらのモードで動作させるために必要な電圧が各メモリセルに印加される。
図３に示すアナログスイッチの切り換え状態と印加電圧の状態は、例として２行−２列目に配列されたメモリセルＡの浮遊ゲートに蓄積された電子を放出させる場合の状態を示している。この場合、２行目のワード線ＷＬ１にはアナログスイッチＳ１Ｇを介して負電圧−Ｖpp（例えば、−１２Ｖ）を印加し、それ以外のワード線は電気的に開放状態とする。また、２列目のウェル電位引き出し線ＷＥＬＬ１はアナログスイッチＳ１Ｗを介して基準電位（０Ｖ）とし、それ以外のウェル電位引き出し線には負電圧−Ｖppを印加する。２列目のソース線ＳＬ１はアナログスイッチＳ１Ｓを介して基準電位（０Ｖ）とし、それ以外のソース線には負電圧−Ｖppを印加する。２列目のビット線ＢＬ１はアナログスイッチＳ１Ｄを介して基準電位（０Ｖ）とし、それ以外のビット線には負電圧−Ｖppを印加する。

このように電圧を印加すると、選択された２行−２列目のメモリセルＡは、制御ゲートの電圧が負電圧−Ｖpp、ソース領域、ドレイン領域、ウェルは共に基準電位（０Ｖ）となるため、浮遊ゲートとウェルとの間に強電界が生成されて浮遊ゲートに蓄積されていた電子がウェルに放出される。
また、メモリセルＡを除く２列目に配列されたメモリセル、例えばメモリセルＢは、制御ゲートが開放状態、ソース領域、ドレイン領域、ウェルは共に基準電位（０Ｖ）となり、浮遊ゲートとウェルとの間に強電界が生成されないため浮遊ゲートに蓄積されていた電子がウェルに放出されることはない。

また、メモリセルＡを除く２行目に配列されたメモリセル、例えばメモリセルＣは、制御ゲート、ソース領域、ドレイン領域、ウェルの電圧が全て負電圧−Ｖppとなるため浮遊ゲートとウェルとの間に強電界が生成されず、浮遊ゲートに蓄積されていた電子がウェルに放出されることはない。
また、２行目にも２列目にも属さないメモリセル、例えばメモリセルＤは、制御ゲートが開放状態、ソース領域、ドレイン領域、ウェルの電圧は共に負電圧−Ｖppとなり、浮遊ゲートとウェルとの間に電界が生成されないため浮遊ゲートに蓄積されていた電子がウェルに放出されることはない。

このように、メモリアレイ１３に図３に示したような電圧印加を行なった場合には、選択された２行−２列目のメモリセルＡのみが、その浮遊ゲートに蓄積されていた電子をウェルに抜き取られる。即ち、ビット単位での電子の放出が行なわれることになる。
そしてこの場合、全てのメモリセルについて、それぞれのウェル、ソース領域、ドレイン領域の電位は同じとなりそれらの間に強電界が生じることはない。従って、図１の場合と同様、ウェルとソース領域、ウェルとドレイン領域の接合部に接合リーク電流が流れることはないため、負電圧−Ｖppの昇圧に問題が生ずることはない。またアバランシェホットホール、アバランシェエレクトロンが発生することもないため、ゲート絶縁膜の膜質劣化、書き換え寿命減少といった信頼性低下の問題も生じなくなる。

図４は、メモリアレイ１３について、それを構成するメモリセルの浮遊ゲートに蓄積されている電子を放出させる場合における電圧印加の他の実施形態を示したものである。前記図３の構成では、ビット単位で浮遊ゲートに蓄積された電子を放出せたが、本実施形態の場合は行単位（ワード単位）でメモリセルに蓄積された電子を放出させる。
図４に示すアナログスイッチの切り換え状態と印加電圧の状態は、例として２行目に配列された全てのメモリセルの浮遊ゲートに蓄積された電子を放出させる場合の状態を示している。図に示すようにこの場合、２行目のワード線ＷＬ１にはアナログスイッチＳ１Ｇを介して負電圧−Ｖpp（例えば、−１２Ｖ）を印加し、それ以外のワード線は電気的に開放状態又は基準電位（０Ｖ）とする。また、全てのウェル電位引き出し線ＷＥＬＬ０〜ＷＥＬＬ３、全てのソース線ＳＬ０〜ＳＬ３、全てのビット線ＢＬ０〜ＢＬ３は、それぞれの線に接続されたアナログスイッチを介して基準電位（０Ｖ）とする。

このように電圧を印加すると、選択された２行目に配列された全てのメモリセルは、制御ゲートの電圧が負電圧−Ｖpp、ソース領域、ドレイン領域、ウェルは共に基準電位（０Ｖ）となるため、浮遊ゲートとウェルとの間に強電界が生成されて浮遊ゲートに蓄積されていた電子がウェルに放出される。
これに対して、２行目以外の行に配列されたメモリセルは、制御ゲートが開放状態又は基準電位（０Ｖ）、ソース領域、ドレイン領域、ウェルは全て基準電位（０Ｖ）となり、浮遊ゲートとウェルとの間には電界が生成されないため浮遊ゲートに蓄積されていた電子がウェルに放出されることはない。従って、選択された２行目に配列されたメモリセルの
浮遊ゲートに蓄積されていた電子のみがウェルに抜き取られる。即ち、ワード単位での電子の放出が行なわれることになる。

そしてこの場合、全てのメモリセルについて、それぞれのウェル、ソース領域、ドレイン領域の電位は同じとなりそれらの間に強電界が生じることはない。従って、図１の場合と同様、ウェルとソース領域、ウェルとドレイン領域の接合部に接合リーク電流が流れることはないため、負電圧−Ｖppの昇圧に問題が生ずることはない。またアバランシェホットホール、アバランシェエレクトロンが発生することもないため、ゲート絶縁膜の膜質劣化、書き換え寿命減少といった信頼性低下の問題も生じなくなる。

図５は、メモリアレイ１３について、それを構成するメモリセルの浮遊ゲートに蓄積されている電子を放出させる場合における電圧印加の更に他の実施形態を示したものである。この実施形態は、メモリアレイ１３内の全てのメモリセルの浮遊ゲートに蓄積されている電子を同時に一斉に放出させる実施形態である。
図５示すように、この実施形態の場合は、全てのワード線ＷＬ０〜ＷＬ３にアナログスイッチＳ０Ｇ〜Ｓ３Ｇを介して負電圧−Ｖpp（例えば、−１２Ｖ）を印加する。そして、全てのウェル電位引き出し線ＷＥＬＬ０〜ＷＥＬＬ３、全てのソース線ＳＬ０〜ＳＬ３、全てのビット線ＢＬ０〜ＢＬ３は、それぞれの線に接続されたアナログスイッチを介して基準電位（０Ｖ）とする。

このように電圧を印加すると、全てのメモリセルについて、制御ゲートの電圧が負電圧−Ｖpp、ソース領域、ドレイン領域、ウェルが共に基準電位（０Ｖ）となるため、浮遊ゲートとウェルとの間に強電界が生成されて浮遊ゲートに蓄積されていた電子がウェルに放出される。即ち、メモリアレイ１３内の全てのメモリセルの浮遊ゲートに蓄積されていた電子を一斉に放出させることができる。

そしてこの場合も、全てのメモリセルについて、それぞれのウェル、ソース領域、ドレイン領域の電位は同じとなりそれらの間に強電界が生じることはない。従って、図１の場合と同様、ウェルとソース領域、ウェルとドレイン領域の接合部に接合リーク電流が流れることはないため、負電圧−Ｖppの昇圧に問題が生ずることはない。またアバランシェホットホール、アバランシェエレクトロンが発生することもないため、ゲート絶縁膜の膜質劣化、書き換え寿命減少といった信頼性低下の問題も生じなくなる。

本発明に係るメモリセルの模式断面と、浮遊ゲートに蓄積された電子を放出させる場合の電圧印加の仕方を示した図である。浮遊ゲートに電子を注入する場合の電圧印加の仕方を示した図である。メモリアレイ内のメモリセルの浮遊ゲートに蓄積された電子をビット単位で放出させる場合の電圧印加の仕方を示した図である。メモリアレイ内のメモリセルの浮遊ゲートに蓄積された電子をワード単位で放出させる場合の電圧印加の仕方を示した図である。メモリアレイ内の全てのメモリセルの浮遊ゲートに蓄積された電子を同時に放出させる場合の電圧印加の仕方を示した図である。従来技術に係る図１相当図である。従来技術に係る図１相当の他の図である。

符号の説明

図面中、１はメモリセル（ＭＯＳ型トランジスタ）、２はシリコン基板、３はウェル、４はソース領域、５はドレイン領域、６はゲート絶縁膜、７は浮遊ゲート、８は絶縁膜、９は制御ゲート、１２は不揮発性半導体記憶装置、１３はメモリアレイ、ＢＬ０〜ＢＬ３はビット線、Ｄはドレイン端子、Ｇはゲート端子、Ｓはソース端子、ＳＬ０〜ＳＬ３はソース線、Ｗはウェル端子、ＷＬ０〜ＷＬ３はワード線、ＷＥＬＬ０〜ＷＥＬＬ３はウェル電位引き出し線、０Ｖは基準電位、−Ｖppは負電圧を示す。

Claims

第１導電型のシリコン基板の表層部に形成した第１導電型とは反対型の第２導電型のウェルに第１導電型のソース領域とドレイン領域を形成しその表面に絶縁層を挟んで浮遊ゲートと制御ゲートの２層ゲートを設けたＭＯＳ型トランジスタをメモリセルとして用いた不揮発性半導体記憶装置において、前記制御ゲートに負電圧を印加し、前記ウェルは基準電位とし、前記ドレインとソースは基準電位又は開放として前記浮遊ゲートに蓄積されていた電子を放出させることを特徴とする不揮発性半導体記憶装置。
前記第１導電型はｎ型であり、第２導電型はｐ型であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
請求項１又は２に記載のメモリセルを行、列のマトリクス状に配列して構成した不揮発性半導体記憶装置において、各メモリセルの制御ゲートは行単位で共通のワード線に接続し、各ソース領域は列単位で共通のソース線に、各ドレイン領域は列単位で共通のビット線に接続し、前記ウェルは列単位で共通に形成した構成とし、ｉ行ワード線には負電圧を印加し、ｉ行以外のワード線は開放とし、ｊ列のドレイン線とソース線とウェルは基準電位とし、ｊ列以外のドレイン線とソース線とウェルには前記ｉ行ワード線に印加する負電圧と同一の負電圧を印加することにより、ｉ行ｊ列に配列されたメモリセルの浮遊ゲートに蓄積されていた電子を放出させることを特徴とする不揮発性半導体記憶装置。
請求項３に記載の不揮発性半導体記憶装置において、前記ｉ行ワード線には負電圧を印加し、ｉ行以外のワード線は開放又は基準電位とし、前記ドレイン線とソース線とウェルは全て基準電位とすることにより、ｉ行に配列された全てのメモリセルの浮遊ゲートに蓄積されていた電子を放出させることを特徴とする不揮発性半導体記憶装置。
請求項３に記載の不揮発性半導体記憶装置において、前記全てのワード線には負電圧を印加し、前記ドレイン線とソース線とウェルは全て基準電位とすることにより、マトリクス状に配列された全てのメモリセルの浮遊ゲートに蓄積されていた電子を放出させることを特徴とする不揮発性半導体記憶装置。