JP2005210410A - インターフェース装置 - Google Patents
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Abstract
【課題】 信号の切換タイミングを調整するときの分解能や各種の信号線が変更可能で、適用範囲の広いインターフェース装置を提供する。
【解決手段】 高周波信号RFを送信、受信するRFモジュール1には、IQ信号、中間周波信号IFを変調、復調するベースバンド処理回路31を接続する。また、ベースバンド処理回路31のタイミング制御部33にはインターフェース装置41を接続し、このインターフェース装置41を用いてRFモジュール1を制御する。このとき、インターフェース装置41はその論理回路が書換え可能なPLDによって構成したから、RFモジュール1を制御するパルス信号の切換タイミングを高分解能で調整できると共に、シリアル信号の信号線を変更することができ、RFモジュール1の適用範囲を広げることができる。
【選択図】 図1
【解決手段】 高周波信号RFを送信、受信するRFモジュール1には、IQ信号、中間周波信号IFを変調、復調するベースバンド処理回路31を接続する。また、ベースバンド処理回路31のタイミング制御部33にはインターフェース装置41を接続し、このインターフェース装置41を用いてRFモジュール1を制御する。このとき、インターフェース装置41はその論理回路が書換え可能なPLDによって構成したから、RFモジュール1を制御するパルス信号の切換タイミングを高分解能で調整できると共に、シリアル信号の信号線を変更することができ、RFモジュール1の適用範囲を広げることができる。
【選択図】 図1
Description
本発明は、例えば高周波信号を送受信するRFモジュール等の回路モジュールの制御に用いるインターフェース装置に関し、特に各種回路モジュールに柔軟に対応可能なインターフェース装置に関する。
一般に、無線信号(高周波信号)を送信、受信するモジュール無線部と、該モジュール無線部に接続され高周波信号の変調、復調を行う信号処理部とを互いに分離した別ユニットとして構成したものが知られている(例えば、特許文献1参照)。このような従来技術では、信号処理部には、高周波信号の変調、復調を行うためのデジタルシグナルプロセッサ(Digital Signal Processor:以下、DSPという)と該DSPおよびモジュール無線部の動作を制御するための制御部とを備える構成としていた。この場合、信号処理部の制御部は、モジュール無線部の種類に応じたソフトウエアをメモリ等から読込むことにより、異なる種類のモジュール無線部であっても制御することができる。このため、1台の信号処理部を用いて複数種類のモジュール無線部を制御することができる構成となっていた。
ところで、上述した従来技術では、信号処理部の制御部は、ソフトウエアに応じてその制御動作を変更し、複数種類のモジュール無線部に対応させる構成となっていた。しかし、制御部の構成自体(ハードウエア)は変化しないから、変更可能な信号の範囲が限られる傾向があり、例えばモジュール無線部等を制御するためのタイミング信号では数百ns程度しか切換タイミングを変更することができなかった。このため、従来技術では、例えばモジュール無線部の仕様変更に伴って制御部からモジュール無線部へのタイミング信号の仕様が大幅に変更された場合(切換タイミングを数μs程度変更した場合等)には、そのような仕様のモジュール無線部には適用できないという問題があった。
また、従来技術では、タイミング信号の調整可能な分解能は制御部の構成によって予め決められているから、モジュール無線部に応じて高分解能でタイミング信号を調整したい場合であっても、調整可能な分解能を変更することができなかった。さらに、モジュール無線部に応じてタイミング信号に限らず各種の信号を伝送するための信号線を増加したい場合であっても、信号線は制御部の構成によって予め設定されているから、信号線の大幅な増加には対応できないという問題があった。
本発明は上述した従来技術の問題に鑑みなされたもので、本発明の目的は、信号の切換タイミングを調整するときの分解能や各種の信号線が変更可能で、適用範囲の広いインターフェース装置を提供することにある。
上述した課題を解決するために、請求項1の発明によるインターフェース装置は、外部からの基準タイミング信号を介して、High状態とLow状態との切換タイミングが制御されたパルス信号を生成するタイミング生成回路と、該タイミング生成回路によるパルス信号をトリガとしてシリアル信号を生成するN線(但し、Nは自然数)からなるN線式シリアルインターフェース回路と、前記タイミング生成回路によるパルス信号をトリガとして発生するパラレル信号またはシリアル信号を用いてD/A変換器を制御するためのD/A変換器制御信号を生成するD/A変換器インターフェース回路と、前記タイミング生成回路によるパルス信号をトリガとして発生するパラレル信号またはシリアル信号を用いてA/D変換器を制御するためのA/D変換器制御信号を生成すると共に、前記A/D変換器によって変換されたデジタル値からなる変換値を抽出するA/D変換器インターフェース回路と、前記外部からの基準タイミング信号を介して、High状態とLow状態との切換タイミングを制御するパルス信号のパラメータと、前記タイミング生成回路によるパルス信号をトリガとして発生するN線式シリアルインターフェース制御用のシリアル信号のパラメータと、前記タイミング生成回路によるパルス信号をトリガとして発生するD/A変換器制御用のパラレル信号またはシリアル信号のパラメータと、前記タイミング生成回路によるパルス信号をトリガとして発生するA/D変換器制御用のパラレル信号またはシリアル信号のパラメータとを格納するパラメータ格納用レジスタとを備え、前記タイミング生成回路、N線式シリアルインターフェース回路、D/A変換器インターフェース回路、A/D変換器インターフェース回路およびパラメータ格納用レジスタを書換え可能なプログラマブルロジックデバイスを用いて構成している。
請求項2の発明では、前記プログラマブルロジックデバイスは、外部からの入力信号または前記パラメータ格納用レジスタに格納されたパラメータに応じて外部への出力信号または前記パラメータ格納用レジスタに格納されたパラメータ値に反映させる信号処理回路を備える構成としている。
請求項3の発明では、前記プログラマブルロジックデバイスには、回路モジュールを接続して設け、該回路モジュールは、前記タイミング生成回路とN線式シリアルインターフェース回路とに接続され、D/A変換器を介して前記D/A変換器インターフェース回路に接続されると共に、A/D変換器を介して前記A/D変換器インターフェース回路に接続される構成としている。
請求項4の発明では、前記回路モジュールは、入力された送信IQ信号に基く高周波信号を送信し、受信した高周波信号に基く受信IQ信号またはIF信号を出力するRFモジュールによって構成している。
請求項5の発明では、前記RFモジュールには、前記送信IQ信号を変調し受信IQ信号またはIF信号を復調する変復調部と前記タイミング生成回路に向けて基準タイミング信号を出力するタイミング制御部とを備えたベースバンド処理回路を接続する構成としている。
請求項6の発明では、前記ベースバンド処理回路は特定用途向け集積回路またはデジタル信号を処理するデジタル信号処理装置を用いて形成すると共に、該ベースバンド処理回路と前記プログラマブルロジックデバイスとを統合して単一のLSIを構成している。
請求項7の発明では、前記RFモジュールとプログラマブルロジックデバイスとを統合してRFモジュール装置を構成すると共に、該RFモジュール装置には前記パラメータ格納用レジスタに格納されたパラメータを設定するためのパラメータ設定ラインを接続している。
請求項8の発明では、前記RFモジュールとプログラマブルロジックデバイスとを統合したRFモジュール装置を複数個設け、これら複数個のRFモジュール装置は前記パラメータ格納用レジスタに格納されたパラメータを設定するためのパラメータ設定ラインを介して前記単一のベースバンド処理回路に接続する構成としている。
請求項9の発明では、前記RFモジュールには、前記送信IQ信号を変調し受信IQ信号またはIF信号を復調する変復調部と、前記タイミング生成回路に向けて基準タイミング信号を出力するタイミング制御部とを備え、RFモジュールの特性を測定する測定器を接続する構成としている。
請求項1の発明によれば、タイミング生成回路、N線式シリアルインターフェース回路、D/A変換器インターフェース回路、A/D変換器インターフェース回路およびパラメータ格納用レジスタをプログラマブルロジックデバイス(Programmable Logic Device:以下、PLDという)を用いて構成したから、例えばタイミング生成回路では切換タイミングの分解能を変更することができ、切換タイミングの調整範囲の変更が可能になる。また、N線式シリアルインターフェース回路では、1線式以上のシリアルインターフェース仕様に柔軟に対応することができる。さらに、D/A変換器インターフェース回路、A/D変換器インターフェース回路では、D/A変換器、A/D変換器がパラレル信号とシリアル信号とのいずれの信号形式であっても対応することができる。また、パラメータ格納用レジスタはレジスタ数を変更することができるから、レジスタ数を増加することによってパラメータの種類と数を増加させることができる。この結果、インターフェース装置の仕様変更の自由度を高めることができる。
このとき、例えばインターフェース装置の接続対象としてのRFモジュールが同一通信方式でその仕様が変更となった場合には、送信IQ信号、受信IQ信号の仕様は変更がないのに対して、各種のデジタル信号やアナログ信号のタイミング仕様が大幅に変更されるときがある。この場合であっても、PLDからなるインターフェース装置の論理回路を変更する(書換える)ことによって、該インターフェース装置を適用することができる。
請求項2の発明によれば、PLDは信号処理回路を備える構成としたから、信号処理回路を用いて、外部からの入力信号等に応じて出力信号やパラメータ値を可変に設定することができる。また、信号処理回路もタイミング生成回路等と同様に書換えることができるから、外部からの入力信号等の仕様が変更されたときでも、該入力信号等に信号処理回路を対応させることができる。
請求項3の発明によれば、PLDには回路モジュールを接続して設ける構成としたから、回路モジュールにPLDのタイミング生成回路等を接続することによって、PLDは回路モジュールの各種の制御を行うことができる。また、仕様の異なる回路モジュールを接続するときには、PLDの書換えによって回路モジュールに対応したPLDを構成することができるから、単一のPLDで接続可能な回路モジュールの仕様の範囲を広げることができる。
請求項4の発明によれば、回路モジュールは送信IQ信号、受信IQ信号、IF信号を授受するRFモジュールによって構成したから、RFモジュールで用いる高周波信号の周波数、増幅利得等をPLDによって制御することができる。また、PLDはRFモジュールの仕様に応じて書換えることができるから、単一のPLDで接続可能なRFモジュールの仕様の範囲を広げることができる。
請求項5の発明によれば、RFモジュールには、送信IQ信号を変調し受信IQ信号またはIF信号を復調する変復調部と、タイミング生成回路に向けて基準タイミング信号を出力するタイミング制御部とを備えたベースバンド処理回路を接続する構成としたから、ベースバンド処理回路の変復調部を用いてRFモジュールから送信、受信されるIQ信号等の変調、復調を行うことができると共に、タイミング制御部を用いてタイミング生成回路に向けて基準タイミング信号を出力し、PLDやRFモジュールの各種動作のタイミングを設定することができる。
請求項6の発明によれば、ベースバンド処理回路は特定用途向け集積回路(Application Specific Integrated Circuit:以下、ASICという)またはデジタル信号を処理するデジタル信号処理装置(DSP:Digital Signal Processor)を用いて形成すると共に、該ベースバンド処理回路とPLDとを統合して単一のLSI(大規模集積回路)を構成したから、LSIのうちPLDを書換えることによって、単一のLSIを複数種類のRFモジュールに適用することができる。このため、LSIが適用可能なRFモジュールの範囲を広げることができるから、LSIの量産効果によってその製造コストを低減することができる。
請求項7の発明によれば、RFモジュールとPLDとを統合してRFモジュール装置を構成したから、RFモジュール装置内には、RFモジュールを動作させるために最適な切換タイミングのパルス信号を出力するタイミング生成回路を含んだPLDを取込むことができる。このため、例えばベースバンド処理回路とRFモジュール装置とをパラメータ設定ラインを用いて接続した場合には、ベースバンド処理回路は、パラメータ設定ラインを介してRFモジュール側から指定されたパラメータをPLD内に設定することができるから、異なる種類のベースバンド処理回路であってもRFモジュール装置を動作させることができる。この結果、RFモジュール装置内のPLDによってベースバンド処理回路の違いを吸収することができるから、RFモジュール装置とベースバンド処理回路とを別個独立して設計することができ、RFモジュール装置とベースバンド処理回路との整合を不要にでき、設計工程における労力を軽減することができる。また、RFモジュール装置を汎用部品として供給することができるから、製造コストも低減することができる。
請求項8の発明によれば、RFモジュールとプログラマブルロジックデバイスとを統合したRFモジュール装置を複数個設け、これら複数個のRFモジュール装置はパラメータ格納用レジスタに格納されたパラメータを設定するためのパラメータ設定ラインを介して単一のベースバンド処理回路に接続する構成としたから、例えば携帯電話の仕様(Personal Digital Cellular:PDC、International Mobile Telecommunications-2000:IMT−2000等)となったRFモジュール装置とPHS(Personal Handy-phone System)の仕様となったRFモジュール装置とのように、仕様の異なる複数種類のRFモジュール装置を単一のベースバンド処理回路を用いて動作制御することができる。
請求項9の発明によれば、RFモジュールには、送信IQ信号を変調し受信IQ信号またはIF信号を復調する変復調部と、タイミング生成回路に向けて基準タイミング信号を出力するタイミング制御部とを備えた測定器を接続する構成としたから、変復調部とタイミング制御部とを用いてRFモジュールの動作を制御しつつ、例えばRFモジュールから出力される高周波信号を測定することができ、RFモジュールの性能評価、検査等を行うことができる。
以下、本発明の実施の形態によるインターフェース装置について、通信装置等に適用した場合を例に挙げて、添付図面を参照しつつ詳細に説明する。
ここで、図1ないし図3は第1の実施の形態を示し、1は高周波信号RFを送信、受信するRFモジュールで、該RFモジュール1は、後述のベースバンド処理回路31とインターフェース装置41とに対して例えば実装基板上の配線パターンやケーブル、コネクタ等(いずれも図示せず)を介して電気的に接続されている。また、RFモジュール1は、ベースバンド処理回路31による送信IQ信号に基く高周波信号RFを送信し、受信した高周波信号RFに基く中間周波信号IF(IF信号)をベースバンド処理回路31に向けて出力すると共に、インターフェース装置41によってその動作が制御されている。そして、RFモジュール1は、後述の送信部2、受信部13、発振器部19等によって構成されている。
なお、RFモジュール1は、ベースバンド処理回路31とインターフェース装置41と一緒に単一の実装基板(図示せず)に実装されてもよく、これらとは別個の部品として例えば携帯電話、PHS等のケーシング内に搭載されてもよい。
2はRFモジュール1内に設けられた送信部で、該送信部2は、後述の変調用ミキサ3,4、加算器6、増幅器7、アップコンバート用ミキサ8、電力増幅器9等によって構成されている。
3,4はベースバンド処理回路31によって変調された送信IQ信号の同相信号I、直交信号Qに対して発振器部19から出力される第2の局部発振信号LO2をそれぞれ混同する変調用ミキサで、該変調用ミキサ3,4は、位相器5を介して発振器部19に接続され、変調用ミキサ3,4には90度の位相差をもった局部発振信号LO2(搬送波)が入力されている。また、変調用ミキサ3には、同相信号Iの正成分(I+)と負成分(I−)とが分離して入力され、変調用ミキサ4には、直交信号Qの正成分(Q+)と負成分(Q−)とが分離して入力されるものである。
6は変調用ミキサ3,4に接続された加算器で、該加算器6は、各変調用ミキサ3,4から出力された変調後の送信IQ信号を加算した変調信号を出力している。
7は加算器6から出力された変調信号を増幅する増幅器で、該増幅器7は、後述するインターフェース装置41側のD/A変換器48に接続され、該D/A変換器48から出力される利得調整信号PCTRLに応じてその増幅利得が設定(制御)されている。
8は増幅器7の出力側に接続されたアップコンバート用ミキサで、該アップコンバート用ミキサ8は、増幅器7によって増幅された変調信号に対して発振器部19から出力される第1の局部発振信号LO1を混合し、変調信号を高周波信号RFにアップコンバートしている。
9は帯域通過フィルタ10を介してアップコンバート用ミキサ8の出力側に接続された電力増幅器で、該電力増幅器9は、後述するインターフェース装置41のタイミング生成回路42に接続され、該タイミング生成回路42から出力されるパルス信号PLS中の増幅器電源スイッチ信号SW−PAに応じてその電源電圧の供給、停止が制御されている。このため、電力増幅器9は、増幅器電源スイッチ信号SW−PAに応じてその駆動、停止が制御されるものである。
11は後述のアンテナ切換スイッチ12を介して電力増幅器9の出力側に接続されたアンテナで、該アンテナ11は、アンテナ切換スイッチ12によって電力増幅器9(送信部2)に接続されたときには、電力増幅器9によって電力増幅した高周波信号RFを外部に向けて送信する。一方、アンテナ11は、アンテナ切換スイッチ12によって後述の受信部13に接続されたときには、外部の高周波信号RFを受信して受信部13に向けて出力する。
12はアンテナ11に対して送信部2と受信部13とのうちいずれか一方を選択的に接続するアンテナ切換スイッチで、該アンテナ切換スイッチ12は、後述するインターフェース装置41のタイミング生成回路42に接続され、該タイミング生成回路42から出力されるパルス信号PLS中のアンテナスイッチ信号SW−ATに応じてアンテナ11の接続対象(送信部2、受信部13)を切換える。
13はRFモジュール1内に設けられた受信部で、該受信部13は、後述のダウンコンバート用ミキサ14,15、増幅器17等によって構成されている。そして、受信部13は、インターフェース装置41のタイミング生成回路42に接続され、該タイミング生成回路42から出力されるパルス信号PLS中の受信部電源スイッチ信号SW−RXに応じてその電源電圧の供給、停止が制御されている。このため、受信部13は、受信部電源スイッチ信号SW−RXに応じてその駆動、停止が制御されるものである。
14はアンテナ切換スイッチ12を介してアンテナ11に接続されると共に発振器部19に接続されたダウンコンバート用ミキサで、該ダウンコンバート用ミキサ14は、アンテナ11から受信した高周波信号RFに対して発振器部19から出力される第1の局部発振信号LO1を混合し、高周波信号RFを最初の中間周波信号IF′にダウンコンバートしている。
15は帯域通過フィルタ16を介してミキサ14に接続されたダウンコンバート用ミキサで、該ダウンコンバート用ミキサ15も、ミキサ14と同様に発振器部19に接続されている。そして、ダウンコンバート用ミキサ15は、ミキサ14から出力される最初の中間周波信号IF′に対して発振器部19から出力される第2の局部発振信号LO2を混合し、最初の中間周波信号IF′を最終的な中間周波信号IF(IF信号)にダウンコンバートしている。
17は帯域通過フィルタ18を介してダウンコンバート用ミキサ15の出力側に接続された増幅器で、該増幅器17は、中間周波信号IFを増幅して後述のベースバンド処理回路31に向けて出力している。また、増幅器17は、インターフェース装置41側のA/D変換器49に接続され、該A/D変換器49に向けて高周波信号RFの受信電界強度に応じた受信電界強度信号RSSIを出力している。
19はRFモジュール1内に設けられた発振器部で、該発振器部19は、後述の基準発振器20、電圧制御発振器21,23、PLL(Phase Locked Loop)制御用IC25(以下、PLLIC25という)等によって構成されている。
20は発振器部19に設けられた基準発振器で、該基準発振器20は、例えば水晶発振器等によって構成され、予め決められた基準周波数Frefをもった基準信号V0を出力している。
21は第1の局部発振信号LO1を出力する第1の電圧制御発振器で、該電圧制御発振器21は、その制御電圧端子が例えば低域通過フィルタ等からなるループフィルタ22を介して後述のPLLIC25に接続されると共に、出力端子がPLLIC25とミキサ8,14に接続されている。そして、電圧制御発振器21は、PLLIC25との間でフィードバックループを形成し、基準周波数Frefの定数M1倍の周波数をもった第1の局部発振信号LO1を出力する。
23は第2の局部発振信号LO2を出力する第2の電圧制御発振器で、該電圧制御発振器23の制御電圧端子は、第1の電圧制御発振器21とほぼ同様にその制御電圧端子が例えば低域通過フィルタ等からなるループフィルタ24を介して後述のPLLIC25に接続されている。また、電圧制御発振器23の出力端子は、PLLIC25とミキサ15とに接続されると共に、位相器5を介してミキサ3,4に接続されている。そして、電圧制御発振器23は、PLLIC25との間でフィードバックループを形成し、基準周波数Frefの定数M2倍の周波数をもった第2の局部発振信号LO2を出力する。
25は基準信号V0と局部発振信号LO1,LO2を分周した比較信号との位相差を比較して、この位相差に応じた差信号を出力するPLLICで、該PLLIC25は、例えば局部発振信号LO1,LO2を分周する分周器と、該分周器から出力された比較信号と基準信号V0との位相差を比較して該位相差に応じた差信号を出力する位相比較器等によって構成され、電圧制御発振器21,23に対応して2つのフィードバックループを形成している。
そして、PLLIC25は、電圧制御発振器21から出力された第1の局部発振信号LO1に対してその1/M1の周波数の信号を比較信号として出力すると共に、該比較信号と基準信号との位相差に応じた差信号を出力する。このとき、ループフィルタ22は、この差信号から交流成分を除去して(直流化して)制御電圧信号として電圧制御発振器21に入力する。これにより、電圧制御発振器21は、位相差が一定(例えば零)となるようにフィードバック制御されるから、基準周波数Frefの定数M1倍の周波数をもった第1の局部発振信号LO1を出力する。
同様に、PLLIC25は電圧制御発振器23をフィードバック制御するから、電圧制御発振器23は基準周波数Frefの定数M2倍の周波数をもった第2の局部発振信号LO2を出力するものである。
また、PLLIC25は、N線(但し、Nは自然数)のシリアル信号線を介して後述するインターフェース装置41のN線式シリアルインターフェース回路43が接続されると共に、信号処理回路46が接続されている。そして、PLLIC25は、N線式シリアルインターフェース回路43から例えばクロック信号CLK、データ信号DATA、ストローブ信号STBからなる3線式シリアル信号SDが入力され、該シリアル信号SDによって分周器の定数M1,M2が設定され、局部発振信号LO1,LO2の発振周波数が設定される構成となっている。
なお、クロック信号CLKはデータ伝送用のクロックパルスをなし、データ信号DATAは定数M1,M2を示す時系列な情報をなし、ストローブ信号STBはデータ信号DATAを確定するための信号をなすものである。また、本実施の形態では、3線のシリアル信号線を介して伝送する3線式シリアル信号SDを用いるものとした。しかし、本発明はこれに限らず、例えばデータ信号DATA用の線を増加させることによって4線以上のシリアル信号線を介して伝送するシリアル信号を用いることもでき、1線のシリアル信号線を介して伝送する1線式シリアル信号を用いることもできる。
また、PLLIC25は、局部発振信号LO1,LO2と基準信号との位相差が一定になり、発振状態が安定したときには、周波数がロックされたことを示すロック検出信号LDを出力する。これにより、信号処理回路46は、ロック検出信号LDに応じて後述のパラメータ格納用レジスタ47内のレジスタ等を設定する。
31はRFモジュール1と後述のインターフェース装置41とに接続されたベースバンド処理回路で、該ベースバンド処理回路31は例えばASIC、DSP等を用いて形成され、後述の変復調部32とタイミング制御部33とによって構成されている。
32はベースバンド処理回路31に設けられた変復調部で、該変復調部32は、マイク等から入力される音声、データ等に基いて送信IQ信号を変調し、該送信IQ信号をRFモジュール1(送信部2)に向けて出力すると共に、RFモジュール1(受信部13)から入力される中間周波信号IFに基づいて受信IQ信号を復調すると共に、該受信IQ信号に基いて音声、データ等を復調し、該音声等をスピーカ、外部接続端子等に向けて出力する。
また、変復調部32は、タイミング制御部33に接続され、タイミング制御部33から出力される基準タイミング信号TS0に従って音声、データ等の入力、出力、IQ信号の変調、復調等の動作タイミングが決められている。
33はベースバンド処理回路31に設けられたタイミング制御部で、該タイミング制御部33は、変復調部32に接続されると共に、後述するインターフェース装置41のタイミング生成回路42に接続されている。そして、タイミング制御部33は、RFモジュール1、変復調部32、インターフェース装置41等の動作タイミングの基準となる基準タイミング信号TS0を出力している。これにより、RFモジュール1は、基準タイミング信号TS0に基いてインターフェース装置41から出力されるパルス信号PLS等に応じて動作すると共に、変復調部32は、基準タイミング信号TS0に応じて送信IQ信号、受信IQ信号を変調、復調する。
41はRFモジュール1とベースバンド処理回路31とに接続されたインターフェース装置で、該インターフェース装置41は、後述のタイミング生成回路42、N線式シリアルインターフェース回路43、D/A変換器インターフェース回路44、A/D変換器インターフェース回路45、信号処理回路46、パラメータ格納用レジスタ47等によって構成されている。また、インターフェース装置41は論理回路を自由に書換えることが可能なFPGA(Field Programmable Gate Array)やCPLD(Complex Programmable Logic Device)からなるPLDを用いて形成されている。このため、インターフェース装置41の回路42〜46は、回路情報書込みライン41Aを通じて入力される回路情報に基いて、その構成自体(ハードウエア)が更新可能(書換え可能)となっている。
なお、インターフェース装置41は、RFモジュール1、ベースバンド処理回路31等と接続された実装状態で書換える構成としてもよく、例えばRFモジュール1等と接続する前(実装前)に予めRFモジュール1等に適合した状態に書換える構成としてもよい。
42はインターフェース装置41に設けられたタイミング生成回路で、該タイミング生成回路42は、タイミング制御部33から出力された基準タイミング信号TS0を検出し、該基準タイミング信号TS0を基準時刻として、デジタル信号(パルス信号PLS)のHigh状態からLow状態への立下り切換タイミングとLow状態からHigh状態への立上り切換タイミングとを制御可能な機能を有している。このとき、タイミング生成回路42は、切換タイミングを後述するパラメータ格納用レジスタ47に格納された第1のパラメータX1に応じて設定する。このため、タイミング生成回路42は、第1のパラメータX1に応じた切換タイミングをもつパルス信号PLSを生成し、該パルス信号PLSをインターフェース装置41内の回路43〜46とRFモジュール1の電力増幅器9、アンテナ切換スイッチ12、受信部13とに向けてそれぞれ出力している。
43はタイミング生成回路42によるパルス信号PLSをトリガとし、第2のパラメータX2に応じたシリアル信号SDを生成するN線式シリアルインターフェース回路で、該N線式シリアルインターフェース回路43は、シリアル信号SDを例えばクロック信号CLK、データ信号DATA、ストローブ信号STBの3つの信号によって構成すると共に、これらの信号CLK、DATA、STBをそれぞれ伝送する3線のシリア信号線を介してRFモジュール1のPLLIC25に接続されている。
そして、N線式シリアルインターフェース回路43は、パルス信号PLSの立上りまたは立下りの切換タイミングに合わせてクロックパルスをなすクロック信号を出力すると共に、第2のパラメータX2に基いて周波数設定用の定数M1,M2を時系列な情報に変換してデータ信号DATAを生成して出力する。そして、N線式シリアルインターフェース回路43は、データ信号DATAの伝送が終了したときにはデータ信号DATAを確定するためのストローブ信号STBを出力する。これにより、N線式シリアルインターフェース回路43は、PLLIC25を制御して電圧制御発振器21,23の発振周波数を設定している。
なお、シリアル信号SDのデータレート、ビット長、送出ビット列もパラメータ化され、パラメータ格納用レジスタ47に格納された第2のパラメータX2によって設定される構成となっている。また、N線式シリアルインターフェース回路43は、PLDによって形成されているから、そのインターフェース仕様を適宜変更することができる。このため、N線式シリアルインターフェース回路43は、3線式シリアル信号SDを用いる構成としたが、そのハードウエアを書換えることによって、1線式や4線式以上のシリアル信号を用いることも可能である。
44は後述のD/A変換器48に接続されたD/A変換器インターフェース回路で、該D/A変換器インターフェース回路44は、第3のパラメータX3に基いてD/A変換器48を制御するためのD/A変換器制御信号CS1を生成すると共に、タイミング生成回路42によるパルス信号PLSをトリガとして該D/A変換器制御信号CS1をD/A変換器48に向けて出力し、D/A変換器制御信号CS1の動作を開始させる。これにより、D/A変換器インターフェース回路44は、D/A変換器制御信号CS1を用いてD/A変換器48の動作を制御し、D/A変換器48から利得調整信号PCTRLを出力させる構成となっている。
なお、D/A変換器制御信号CS1は、N線式シリアルインターフェース回路43と同様な回路であるD/A変換器インターフェース回路44を用いて生成する。即ち、第3のパラメータX3をD/A変換器インターフェース回路44に入力すると、D/A変換器インターフェース回路44は、パラメータX3に基いてデータレート、ビット長等が決められたシリアル信号を生成し、該シリアル信号をD/A変換器制御信号CS1として出力するものである。
また、D/A変換器制御信号CS1は、シリアル信号に限らずパラレル信号を用いて生成する構成としてもよい。この場合、パラレル信号は、第3のパラメータX3に基いてD/A変換器インターフェース回路44内で生成される構成としてよい。
45は後述のA/D変換器49に接続されたA/D変換器インターフェース回路で、該A/D変換器インターフェース回路45は、第4のパラメータX4に基いてA/D変換器49を制御するためのA/D変換器制御信号CS2を生成すると共に、タイミング生成回路42によるパルス信号PLSをトリガとして該A/D変換器制御信号CS2をA/D変換器49に向けて出力し、A/D変換器制御信号CS2の動作を開始させる。これにより、A/D変換器インターフェース回路45は、A/D変換器制御信号CS2を用いてA/D変換器49の動作を制御し、A/D変換器49を用いて受信電界強度信号RSSIをアナログ値からデジタル値に変換する。
また、A/D変換器インターフェース回路45は、A/D変換器49によってデジタル値に変換された受信電界強度信号RSSIの変換値RSSIdを抽出し、パラメータ格納用レジスタ47に格納する構成となっている。
なお、A/D変換器制御信号CS2は、他のシリアル信号と同様にA/D変換器インターフェース回路45に第4のパラメータX4を供給することによって生成する。また、A/D変換器49からのデジタル値(変換値RSSId)はシリアル信号を用いてA/D変換器インターフェース回路45に入力される。なお、シリアル信号に限らずパラレル信号を用いてデジタル値(変換値RSSId)を抽出する構成としてもよい。
46はRFモジュール1からのロック検出信号LDに応じてパラメータ格納用レジスタ47に格納された第5のパラメータX5の値に反映させる信号処理回路で、該信号処理回路46は、タイミング生成回路42によるパルス信号PLSをトリガとして動作を開始すると共に、PLLIC25からのロック検出信号LDを検出したときには、第5のパラメータX5にロック状態を示すフラグを格納し、ロック検出信号LDを検出しなかったときには、第5のパラメータX5にアンロック状態を示すフラグを格納する。これにより、ベースバンド処理回路31や外部の回路等は、パラメータ格納用レジスタ47内に格納された第5のパラメータX5を参照することによって、電圧制御発振器21,23が定常状態で発振しているか否かを認識することができる。
なお、信号処理回路46は、ロック検出信号LDに応じて第5のパラメータX5の値を設定するものとしたが、ロック検出信号LDに応じて外部への出力信号の値を設定する構成としてもよい。また、信号処理回路46は、外部からのロック検出信号LDを第5のパラメータX5等の値に反映させる構成とした。しかし、本発明はこれに限らず、例えば他のパラメータX1〜X4等の値を第5のパラメータX5等の値に反映させる構成としてもよい。
47は第1〜第5のパラメータX1〜X5を格納するパラメータ格納用レジスタで、該パラメータ格納用レジスタ47は、複数のレジスタによって構成されると共に、パラメータ設定ライン47Aが接続されている。これにより、パラメータ格納用レジスタ47内のパラメータX1〜X5は、パラメータ設定ライン47Aを介して入力されるパラメータ信号PX1〜PX5に応じて設定可能な構成となっている。なお、パラメータ設定ライン47Aは、外部装置のインターフェース仕様(バスインターフェース/N線シリアルインターフェース)に対応する構成となっている。
48はD/A変換器インターフェース回路44によって制御されるD/A変換器で、該D/A変換器48は、D/A変換器制御信号CS1に基いてRFモジュール1の増幅器7に向けて利得調整信号PCTRLを出力している。これにより、増幅器7は、利得調整信号PCTRLに応じた利得をもって加算器6から出力される変調信号を増幅している。
49はA/D変換器インターフェース回路45によって制御されるA/D変換器で、該A/D変換器49は、A/D変換器制御信号CS2に基いてRFモジュール1の増幅器17から入力される受信電界強度信号RSSIをアナログ値からデジタル値に変換し、A/D変換器インターフェース回路45に向けて出力している。これにより、A/D変換器インターフェース回路45は、A/D変換器49によってデジタル値に変換された受信電界強度信号RSSIの変換値RSSIdを抽出する構成となっている。
本実施の形態によるインターフェース装置41を用いて通信装置は上述の如き構成を有するもので、次にその作動について説明する。
まず、外部からベースバンド処理回路31に音声、データ等が入力されると、ベースバンド処理回路31の変復調部32は、音声等に基いて送信IQ信号を変調し、該送信IQ信号をRFモジュール1に出力する。これにより、RFモジュール1は、インターフェース装置41によってその動作が制御され、送信IQ信号に基く高周波信号RFをアンテナ11を通じて外部に送信する。
一方、アンテナ11から高周波信号RFを受信したときには、RFモジュール1は、インターフェース装置41によってその動作が制御され、高周波信号RFに基く中間周波信号IFを出力する。これにより、ベースバンド処理回路31の変復調部32は、中間周波信号IFに基いて音声等を復調し、外部のスピーカ等を通じて出力する。
然るに、本実施の形態によれば、タイミング生成回路42、N線式シリアルインターフェース回路43、D/A変換器インターフェース回路44、A/D変換器インターフェース回路45、パラメータ格納用レジスタ47等からなるインターフェース装置41をPLDを用いて構成したから、例えばタイミング生成回路42では切換タイミングの分解能を変更することができ、切換タイミングの調整範囲の変更が可能になる。また、N線式シリアルインターフェース回路43では、3線式に限らず1線式以上のシリアルインターフェース仕様に柔軟に対応することができる。さらに、D/A変換器インターフェース回路44、A/D変換器インターフェース回路45では、D/A変換器48、A/D変換器49がN線式シリアル信号とパラレル信号とのいずれの信号形式であっても対応することができる。また、パラメータ格納用レジスタ47はレジスタ数を変更することができるから、レジスタ数を増加することによって5個のパラメータX1〜X5に限らず、その種類と数を増加させることができる。この結果、インターフェース装置41の仕様変更の自由度を高めることができる。
このとき、同一通信方式でRFモジュール1の仕様が変更となった場合では、送信IQ信号、中間周波信号IF(受信IQ信号)の仕様は変更がないのに対して、各種のデジタル信号やアナログ信号のタイミング仕様が大幅に変更されるときがある。これに対し、このような仕様変更があった場合でも、PLDからなるインターフェース装置41の論理回路を変更する(書換える)ことによって、該インターフェース装置41を適用することができる。
このため、従来はRFモジュール1の仕様毎にインターフェース装置を個別に設計、製造していたのに対し、各種仕様のRFモジュール1にインターフェース装置41を適用することができるから、インターフェース装置41の設計等の期間を短縮できると共に、インターフェース装置41を汎用部品として供給でき、製造コストを低減することができる。
また、タイミング生成回路42はパルス信号の切換タイミングを調整するときの分解能を変更することができるから、タイミング生成回路42のパルス信号をトリガとして動作するN線式シリアルインターフェース回路43、D/A変換器インターフェース回路44、A/D変換器インターフェース回路45、信号処理回路46等のタイミングを正確に合わせて動作させることができる。このため、インターフェース装置41に接続されたRFモジュール1を正確なタイミングで動作させることができる。
例えば、従来技術のようにソフトウエアを変更する方法を用いても、インターフェース装置等のハードウエアに十分な冗長性を持たせれば、ハードウエアの変更を必要とすることなく、広範囲のRFモジュール1等に適用することも可能である。しかし、この場合には、インターフェース装置のハードウエアに十分な冗長性を持たれるために、その回路規模が大きくなる、実現するLSIが高コスト、大面積となるという問題がある。これに対し、本実施の形態では、インターフェース装置41をハードウエアの書換えが可能なPLDを用いて構成したから、回路規模が必要以上に大きくなることがなく、低コスト化、小型化を図りつつ、広範囲のRFモジュール1に対応することが可能になる。
また、PLDからなるインターフェース装置41は信号処理回路46を備える構成としたから、信号処理回路46を用いて、ロック検出信号LD等に応じてパラメータX5等の値を可変に設定することができる。また、信号処理回路46もタイミング生成回路42等と同様に書換えることができるから、ロック検出信号LD等の仕様が変更されたときでも、該ロック検出信号LD等に信号処理回路46を対応させることができる。
また、インターフェース装置41には送信IQ信号、中間周波信号IFを授受するRFモジュール1を接続する構成としたから、RFモジュール1で用いる高周波信号RFの周波数、増幅利得等をPLDからなるインターフェース装置41によって制御することができる。また、インターフェース装置41はRFモジュール1の仕様に応じて書換えることができるから、単一のインターフェース装置41で接続可能なRFモジュール1の仕様の範囲を広げることができる。
さらに、RFモジュール1には、送信IQ信号を変調し中間周波信号IFを復調する変復調部32と、タイミング生成回路42に向けて基準タイミング信号TS0を出力するタイミング制御部33とを備えたベースバンド処理回路31を接続する構成としたから、ベースバンド処理回路31の変復調部32を用いてRFモジュール1から送信、受信されるIQ信号、中間周波信号IFの変調、復調を行うことができると共に、タイミング制御部33を用いてタイミング生成回路42に向けて基準タイミング信号TS0を出力し、インターフェース装置41やRFモジュール1の各種動作のタイミングを設定することができる。
次に、図4は本発明による第2の実施の形態を示し、本実施の形態の特徴は、ベースバンド処理回路、インターフェース装置、D/A変換器およびA/D変換器を統合して単一のLSIからなるベースバンド処理装置を構成したことにある。なお、本実施の形態では前記第1の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
51はベースバンド処理回路31、インターフェース装置41、D/A変換器48およびA/D変換器49を統合したベースバンド処理装置で、該ベースバンド処理装置51は、ASIC、DSPからなるベースバンド処理回路31とPLDからなるインターフェース装置41とを統合したLSIによって構成されている。そして、ベースバンド処理装置51は、RFモジュール1に接続され、該RFモジュール1の動作を制御すると共に、RFモジュール1との間でIQ信号、中間周波信号IFを授受する構成となっている。
かくして、このように構成される本実施の形態でも、第1の実施の形態とほぼ同様の作用効果を得ることができる。そして、特に本実施の形態では、ベースバンド処理回路31はASICまたはDSPを用いて形成すると共に、該ベースバンド処理回路31とPLDからなるインターフェース装置41とを統合して単一のLSIからなるベースバンド処理装置51を構成したから、ベースバンド処理装置51のうちPLDからなるインターフェース装置41を書換えることによって、単一のベースバンド処理装置51を複数種類のRFモジュール1に適用することができる。このため、ベースバンド処理装置51が適用可能なRFモジュール1の範囲を広げることができるから、ベースバンド処理装置51をなすLSIの量産効果によってその製造コストを低減することができる。
次に、図5は本発明による第3の実施の形態を示し、本実施の形態の特徴は、RFモジュールとインターフェース装置とを統合してRFモジュール装置を構成したことにある。なお、本実施の形態では前記第1の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
61はRFモジュール1とインターフェース装置41とを統合したRFモジュール装置で、該RFモジュール装置61は、RFモジュール1とPLDからなるインターフェース装置41とを統合し、RFモジュール1側に無線制御機能をもったインターフェース装置41を取込む構成となっている。そして、RFモジュール装置61は、ベースバンド処理回路31との間でIQ信号、中間周波信号IFを授受するものである。
また、RFモジュール装置61のインターフェース装置41は、パラメータ設定ライン47Aを用いてベースバンド処理回路31に接続されている。これにより、ベースバンド処理回路31は、パラメータ設定ライン47Aを通じてパラメータ信号PX1〜PX5を入力し、インターフェース装置41のパラメータX1〜X5が設定可能となっている。
かくして、このように構成される本実施の形態でも、第1の実施の形態とほぼ同様の作用効果を得ることができる。しかし、本実施の形態では、RFモジュール1とインターフェース装置41とを統合したから、RFモジュール装置61内には、RFモジュール1を動作させるために最適な範囲の制御機能(例えば最適な切換タイミングのパルス信号を出力するタイミング生成回路等)を含んだインターフェース装置41を取込むことができる。このため、ベースバンド処理回路31は、パラメータ設定ライン47Aを介してRFモジュール1側から指定されたパラメータX1〜X5をPLD内に設定するだけで、異なる種類のベースバンド処理回路31であってもRFモジュール装置61を動作させることができる。この結果、RFモジュール装置61とベースバンド処理回路31との整合を不要にでき、設計工程における労力を軽減することができる。
また、RFモジュール装置61内のPLDによってベースバンド処理回路31の違いを吸収することができるから、RFモジュール装置61とベースバンド処理回路31とを別個独立して設計することができると共に、RFモジュール装置61とベースバンド処理回路31とはそれぞれの機能分担が明確になり、並行して設計することも可能になる。さらに、RFモジュール装置61を汎用部品として供給することができるから、製造コストも低減することができる。
次に、図6は本発明による第4の実施の形態を示し、本実施の形態の特徴は、RFモジュールとPLDからなるインターフェース装置とを統合したRFモジュール装置を複数個設けると共に、これら複数個のRFモジュール装置はパラメータ設定ラインを介して単一のベースバンド処理回路に接続する構成としたことにある。なお、本実施の形態では前記第1の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
71〜73はRFモジュール1とインターフェース装置41とをそれぞれ統合した3個のRFモジュール装置で、該各RFモジュール装置71〜73は、第3の実施の形態によるRFモジュール装置61とほぼ同様に、RFモジュール1とPLDからなるインターフェース装置41とを統合し、RFモジュール1側に無線制御機能をもったインターフェース装置41を取込む構成となっているものの、各RFモジュール装置71〜73は、それぞのRFモジュール1が互いに異なる方式(周波数、変復調方式等)で高周波信号を送信、受信する構成となっている。そして、各RFモジュール装置71〜73は、ベースバンド処理回路31との間でIQ信号、中間周波信号IFを授受するものである。
また、RFモジュール装置71〜73のインターフェース装置41は、パラメータ設定ライン47Aを用いて単一のベースバンド処理回路31にそれぞれ接続されている。これにより、ベースバンド処理回路31は、パラメータ設定ライン47Aを通じてパラメータ信号PX1〜PX5を入力し、インターフェース装置41のパラメータX1〜X5が設定可能となっている。
かくして、このように構成される本実施の形態でも、第1の実施の形態とほぼ同様の作用効果を得ることができる。しかし、本実施の形態では、RFモジュール1とインターフェース装置41とを統合した複数個のRFモジュール装置71〜73を設け、これら複数個のRFモジュール装置71〜73はパラメータ格納用レジスタ(図示せず)に格納されたパラメータX1〜X5を設定するためのパラメータ設定ライン47Aを介して単一のベースバンド処理回路31に接続する構成としたから、RFモジュール装置71〜73の仕様が例えば携帯電話の仕様(PDC、IMT−2000等)とPHSの仕様となっているときでも、これら仕様の異なる複数種類のRFモジュール装置71〜73を単一のベースバンド処理回路31を用いて動作制御することができる。
なお、前記第4の実施の形態では、ベースバンド処理回路31には3個のRFモジュール装置71〜73を接続する構成としたが、2個のRFモジュール装置を接続する構成としてもよく、4個以上のRFモジュール装置を接続する構成としてもよい。
次に、図7は本発明による第5の実施の形態を示し、本実施の形態の特徴は、RFモジュールには、高周波信号を測定する測定部と、送信IQ信号を変調し中間周波信号IFを復調する変復調部と、タイミング生成回路に向けて基準タイミング信号を出力するタイミング制御部とを備えた測定器を接続する構成としたことにある。なお、本実施の形態では前記第1の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
81はRFモジュール1とインターフェース装置41とに接続された測定器で、該測定器81は、送信IQ信号を変調し中間周波信号IFを復調する変復調部82と、タイミング生成回路(図示せず)に向けて基準タイミング信号TS0を出力するタイミング制御部83とを備えている。また、測定器81は、RFモジュール1の送信部(図示せず)に接続され、RFモジュール1から出力された高周波信号RFの信号強度等を測定する測定部84を備えている。そして、測定器81は、変復調部82とタイミング制御部83とを用いてRFモジュール1の動作を制御しつつ、測定部84を用いてRFモジュール1から出力される高周波信号RFを測定するものである。
かくして、このように構成される本実施の形態でも、第1の実施の形態とほぼ同様の作用効果を得ることができる。そして、特に本実施の形態では、RFモジュール1には、変復調部82とタイミング制御部83とを備えた測定器81を接続する構成としたから、RFモジュール1の仕様が変更された場合でも、変復調部82とタイミング制御部83とを用いてRFモジュール1の動作を制御することができる。このため、広範囲のRFモジュール1に対して、測定部84を用いて高周波信号RFを測定し、RFモジュール1の性能評価、検査等を行うことができる。
なお、前記第5の実施の形態では、測定器81はRFモジュール1の高周波信号RFの特性を測定するものとした。しかし、本発明はこれに限らず、測定器は、例えばRFモジュール1の受信部に予め決められた高周波信号RFを入力し、該高周波信号RFを変復調部を用いて復調したときの復調信号を測定する構成としてもよい。
次に、図8は本発明による第6の実施の形態を示し、本実施の形態の特徴は、インターフェース装置には、タイミング生成回路とN線式シリアルインターフェース回路とに接続され、D/A変換器を介してD/A変換器インターフェース回路に接続されると共に、A/D変換器を介してA/D変換器インターフェース回路に接続された回路モジュールを接続する構成としたことにある。なお、本実施の形態では前記第1の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
91は例えば電源モジュール、センサモジュール等の各種の回路モジュールで、該回路モジュールは、インターフェース装置41のタイミング生成回路とN線式シリアルインターフェース回路とに接続され、D/A変換器48を介してD/A変換器インターフェース回路に接続されると共に、A/D変換器49を介してA/D変換器インターフェース回路(いずれも図示せず)に接続されている。そして、インターフェース装置41は、タイミング生成回路等を用いて回路モジュール91の制御を行う構成となっている。
かくして、このように構成される本実施の形態でも、第1の実施の形態とほぼ同様の作用効果を得ることができる。しかし、本実施の形態では、インターフェース装置41には回路モジュール91を接続する構成としたから、インターフェース装置41は回路モジュール91の各種の制御を行うことができる。また、仕様の異なる回路モジュール91を接続するときには、インターフェース装置41の書換えによって回路モジュール91に対応することができるから、単一のインターフェース装置41で接続可能な回路モジュール91の仕様の範囲を広げることができる。
なお、前記第1ないし第5の実施の形態では、RFモジュール1は、高周波信号RFを受信したときに、該高周波信号RFをダウンコンバートして中間周波信号IFを出力する構成とした。しかし、本発明はこれに限らず、例えば受信した高周波信号RFから受信IQ信号を復調するRFモジュールを用いる構成としてもよい。
1 RFモジュール
2 送信部
11 アンテナ
13 受信部
19 発振器部
31 ベースバンド処理回路
32,82 変復調部
33,83 タイミング制御部
41 インターフェース装置(PLD)
42 タイミング生成回路
43 N線式シリアルインターフェース回路
44 D/A変換器インターフェース回路
45 A/D変換器インターフェース回路
46 信号処理回路
47 パラメータ格納用レジスタ
48 D/A変換器
49 A/D変換器
51 ベースバンド処理装置(LSI)
61,71〜73 RFモジュール装置
81 測定器
84 測定部
91 回路モジュール
X1〜X4 パラメータ
2 送信部
11 アンテナ
13 受信部
19 発振器部
31 ベースバンド処理回路
32,82 変復調部
33,83 タイミング制御部
41 インターフェース装置(PLD)
42 タイミング生成回路
43 N線式シリアルインターフェース回路
44 D/A変換器インターフェース回路
45 A/D変換器インターフェース回路
46 信号処理回路
47 パラメータ格納用レジスタ
48 D/A変換器
49 A/D変換器
51 ベースバンド処理装置(LSI)
61,71〜73 RFモジュール装置
81 測定器
84 測定部
91 回路モジュール
X1〜X4 パラメータ
Claims (9)
- 外部からの基準タイミング信号を介して、High状態とLow状態との切換タイミングが制御されたパルス信号を生成するタイミング生成回路と、
該タイミング生成回路によるパルス信号をトリガとしてシリアル信号を生成するN線(但し、Nは自然数)からなるN線式シリアルインターフェース回路と、
前記タイミング生成回路によるパルス信号をトリガとして発生するパラレル信号またはシリアル信号を用いてD/A変換器を制御するためのD/A変換器制御信号を生成するD/A変換器インターフェース回路と、
前記タイミング生成回路によるパルス信号をトリガとして発生するパラレル信号またはシリアル信号を用いてA/D変換器を制御するためのA/D変換器制御信号を生成すると共に、前記A/D変換器によって変換されたデジタル値からなる変換値を抽出するA/D変換器インターフェース回路と、
前記外部からの基準タイミング信号を介して、High状態とLow状態との切換タイミングを制御するパルス信号のパラメータと、前記タイミング生成回路によるパルス信号をトリガとして発生するN線式シリアルインターフェース制御用のシリアル信号のパラメータと、前記タイミング生成回路によるパルス信号をトリガとして発生するD/A変換器制御用のパラレル信号またはシリアル信号のパラメータと、前記タイミング生成回路によるパルス信号をトリガとして発生するA/D変換器制御用のパラレル信号またはシリアル信号のパラメータとを格納するパラメータ格納用レジスタとを備え、
前記タイミング生成回路、N線式シリアルインターフェース回路、D/A変換器インターフェース回路、A/D変換器インターフェース回路およびパラメータ格納用レジスタを書換え可能なプログラマブルロジックデバイスを用いて構成してなるインターフェース装置。 - 前記プログラマブルロジックデバイスは、外部からの入力信号または前記パラメータ格納用レジスタに格納されたパラメータに応じて外部への出力信号または前記パラメータ格納用レジスタに格納されたパラメータ値に反映させる信号処理回路を備える構成としてなる請求項1に記載のインターフェース装置。
- 前記プログラマブルロジックデバイスには、回路モジュールを接続して設け、
該回路モジュールは、前記タイミング生成回路とN線式シリアルインターフェース回路とに接続され、D/A変換器を介して前記D/A変換器インターフェース回路に接続されると共に、A/D変換器を介して前記A/D変換器インターフェース回路に接続される構成としてなる請求項1または2に記載のインターフェース装置。 - 前記回路モジュールは、入力された送信IQ信号に基く高周波信号を送信し、受信した高周波信号に基く受信IQ信号またはIF信号を出力するRFモジュールによって構成してなる請求項3に記載のインターフェース装置。
- 前記RFモジュールには、前記送信IQ信号を変調し受信IQ信号またはIF信号を復調する変復調部と前記タイミング生成回路に向けて基準タイミング信号を出力するタイミング制御部とを備えたベースバンド処理回路を接続する構成としてなる請求項4に記載のインターフェース装置。
- 前記ベースバンド処理回路は特定用途向け集積回路またはデジタル信号を処理するデジタル信号処理装置を用いて形成すると共に、該ベースバンド処理回路と前記プログラマブルロジックデバイスとを統合して単一のLSIを構成してなる請求項5に記載のインターフェース装置。
- 前記RFモジュールとプログラマブルロジックデバイスとを統合してRFモジュール装置を構成すると共に、該RFモジュール装置には前記パラメータ格納用レジスタに格納されたパラメータを設定するためのパラメータ設定ラインを接続してなる請求項4または5に記載のインターフェース装置。
- 前記RFモジュールとプログラマブルロジックデバイスとを統合したRFモジュール装置を複数個設け、これら複数個のRFモジュール装置は前記パラメータ格納用レジスタに格納されたパラメータを設定するためのパラメータ設定ラインを介して前記単一のベースバンド処理回路に接続する構成としてなる請求項5に記載のインターフェース装置。
- 前記RFモジュールには、前記送信IQ信号を変調し受信IQ信号またはIF信号を復調する変復調部と、前記タイミング生成回路に向けて基準タイミング信号を出力するタイミング制御部とを備え、RFモジュールの特性を測定する測定器を接続する構成としてなる請求項4に記載のインターフェース装置。
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