JP2005204068A - 半導体装置 - Google Patents

Abstract

【課題】アクセスタイムを増大させることなく、入力ノイズを除去することができる半導体装置を提供する。
【解決手段】入力信号Ａのパルス波形の立ち上がりエッジを検出する立ち上がり検出回路１１と、入力信号Ａのパルス波形の立ち下がりエッジを検出する立ち下がり検出回路１２と、検出回路１１、１２の検出結果からパルス波形のパルス幅が所定期間より短いか否かを判別する判別回路１３と、判別回路１３によりパルス波形のパルス幅が所定期間より短いことが判ったとき、パルス信号を発生するパルス発生回路１４と、パルス発生回路１４が発生したパルス信号に応じて、保持状態または導通状態に設定される保持回路とから構成される。
【選択図】 図１

Description

この発明は、半導体装置に関するものであり、特に入力信号の異常波形を検出して異常波形の伝達を阻止する回路を備えた半導体装置に関するものである。

従来から、半導体装置、特に半導体メモリにおいて実装基板上のノイズや、ＣＰＵ側から出てくるアドレス信号のスキューなどにより、入力波形のパルス幅がある一定期間より短い異常波形が半導体メモリに入力される場合がある。一般的に、５ｎｓ以下の短いパルス幅の信号が入力されることはよくあることである。

この場合、半導体メモリがこの異常波形に応答してしまい、システムが誤動作することがあり、問題視されてきた。この問題に対する対策としては、従来から入力系の信号経路にノイズフィルタを配置し、異常波形に対し応答しないようにする方法が一般的に行われてきた（例えば、特許文献１参照）。
特開２００３−２９５９８８号公報

しかしながら、この方法の問題点は、例えば５ｎｓ以下のパルス幅の入力に対して応答しないようにすると、正常な入力の場合でも応答が５ｎｓ遅れてしまうことである。アクセスタイムが３０ｎｓから５０ｎｓの高速動作を要求されているシステムにおいて、アクセスタイムが５ｎｓ遅れると動作マージンが非常に小さくなるため、アクセスタイムを犠牲にしない方法が必要とされている。

そこでこの発明は、前記課題に鑑みてなされたものであり、アクセスタイムを増大させることなく、入力ノイズを除去することができる半導体装置を提供することを目的とする。

前記目的を達成するために、この発明の一実施形態の半導体装置は、入力信号のパルス波形の前縁を検出する第１の検出回路と、前記入力信号のパルス波形の後縁を検出する第２の検出回路と、前記第１、第２の検出回路の検出結果から前記パルス波形のパルス幅が所定期間より短いか否かを判別する判別回路と、前記判別回路により前記パルス波形のパルス幅が所定期間より短いことが判ったとき、パルス信号を発生するパルス発生回路とを具備する。

さらに、前記半導体装置は、前記パルス発生回路が発生した前記パルス信号に応じて、保持状態及び導通状態のいずれか一方の状態に設定される保持回路を具備する。

この発明によれば、アクセスタイムを増大させることなく、入力ノイズを除去することができる半導体装置を提供することが可能である。

以下、図面を参照してこの発明の実施形態の半導体装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
まず、この発明の第１の実施形態では、前半にパルス波形検出回路について述べ、後半にこのパルス波形検出回路を用いて異常波形の除去を行う半導体メモリについて述べる。パルス波形検出回路は、入力波形のパルス幅が予め設定された所定期間よりも短い場合を検出して、パルス信号を発生する。半導体メモリの出力バッファ回路の前段に配置された保持回路（ラッチ回路）は、パルス波形検出回路を用いてパルス幅が所定期間より短い異常波形の通過を遮断し、パルス幅が所定期間よりも長い正常波形のみを通過させるように構成されている。ここで、異常波形とは、入力波形のパルス幅が所定期間より短いノイズ信号を指し、正常波形とは入力波形のパルス幅が所定期間以上である正常な信号を指す。

図１は、第１の実施形態のパルス波形検出回路１０の構成を示す回路図である。入力端子ＴＩ１には６つのインバータＩＶ１、ＩＶ２、…、ＩＶ６が直列に接続されている。インバータＩＶ２の出力端はｎチャネルＭＯＳトランジスタＴＮ１のゲートに接続され、インバータＩＶ５の出力端はｎチャネルＭＯＳトランジスタＴＮ２のゲートに接続されている。このｎチャネルＭＯＳトランジスタＴＮ１のドレインは、ｎチャネルＭＯＳトランジスタＴＮ２のソースに接続されている。ｎチャネルＭＯＳトランジスタＴＮ２のドレインは、インバータＩＶ７を介して論理積否定回路（以下、ＮＡＮＤ回路と記す）ＮＤ１の第１入力端に接続されている。ｎチャネルＭＯＳトランジスタＴＮ２のドレインは、またｐチャネルＭＯＳトランジスタＴＰ１のドレインに接続され、ｐチャネルＭＯＳトランジスタＴＰ１のソースには電源電圧Ｖccが供給されている。さらに、ｐチャネルＭＯＳトランジスタＴＰ１のゲート、及びｎチャネルＭＯＳトランジスタＴＮ１のソースには、基準電位Ｖssが供給されている。

また、インバータＩＶ３の出力端はｎチャネルＭＯＳトランジスタＴＮ３のゲートに接続され、インバータＩＶ６の出力端はｎチャネルＭＯＳトランジスタＴＮ４のゲートに接続されている。ｎチャネルＭＯＳトランジスタＴＮ３のドレインは、ｎチャネルＭＯＳトランジスタＴＮ４のソースに接続されている。ｎチャネルＭＯＳトランジスタＴＮ４のドレインは、インバータＩＶ８を介してＮＡＮＤ回路ＮＤ１の第２入力端に接続されている。ｎチャネルＭＯＳトランジスタＴＮ４のドレインは、またｐチャネルＭＯＳトランジスタＴＰ２のドレインに接続され、ｐチャネルＭＯＳトランジスタＴＰ２のソースには電源電圧Ｖccが供給されている。さらに、ｐチャネルＭＯＳトランジスタＴＰ２のゲート、及びｎチャネルＭＯＳトランジスタＴＮ３のソースには、基準電位Ｖssが供給されている。

ＮＡＮＤ回路ＮＤ１の出力端は、インバータＩＶ９を介してｎチャネルＭＯＳトランジスタＴＮ５のゲートに接続されている。インバータＩＶ９の出力端は、また直列接続されたインバータＩＶ１０、ＩＶ１１、ＩＶ１２を介してｎチャネルＭＯＳトランジスタＴＮ６のゲートに接続されている。ｎチャネルＭＯＳトランジスタＴＮ６のドレインは、ｎチャネルＭＯＳトランジスタＴＮ５のソースに接続されている。ｎチャネルＭＯＳトランジスタＴＮ５のドレインは、インバータＩＶ１３を介して出力端子ＴＯ１に接続されている。ｎチャネルＭＯＳトランジスタＴＮ５のドレインは、ｐチャネルＭＯＳトランジスタＴＰ３のドレインに接続され、ｐチャネルＭＯＳトランジスタＴＰ３のソースには電源電圧Ｖccが供給されている。さらに、ｐチャネルＭＯＳトランジスタＴＰ３のゲート、及びｎチャネルＭＯＳトランジスタＴＮ６のソースには、基準電位Ｖssが供給されている。

ここで、入力端子ＴＩ１に入力される信号をＡとし、インバータＩＶ２から出力される信号をＢ、インバータＩＶ３から出力される信号をＣ、インバータＩＶ５から出力される信号をＤ、インバータＩＶ６から出力される信号をＥとする。さらに、インバータＩＶ８から出力される信号をＦ、インバータＩＶ７から出力される信号をＧとし、出力端子ＴＯ１から出力される信号をＩとする。

次に、第１の実施形態のパルス波形検出回路１０の動作について説明する。

図２及び図３は、前記パルス波形検出回路の動作を示すタイミングチャートである。図２は信号Ａとして異常波形が入力された場合を示し、図３は正常波形が入力された場合を示す。

このパルス波形検出回路は、入力波形の立ち上がりエッジ（前縁）を検出する立ち上がり検出回路１１と、入力波形の立ち下がりエッジ（後縁）を検出する立ち下がり検出回路１２と、立ち上がり検出回路１１と立ち下がり検出回路１２の検出結果から入力波形のパルス幅が所定期間より短いか否かを判別する判別回路１３と、一定のパルス幅の信号を発生するパルス発生回路１４とを備える。そして、入力波形の立ち上がりエッジと立ち下がりエッジとの間の期間があらかじめ設定した所定時間（例えば５ｎｓ）より短い場合、異常波形であることを検出する。異常波形を検出したとき、パルス発生回路１４により一定のパルス幅のパルス信号を発生する。

まず、信号Ａの入力波形が異常波形である場合、以下のようになる。入力端子ＴＩ１に、信号Ａとして異常波形が入力されると、図２に示すような信号Ｂ、Ｃ、Ｄ、Ｅが出力される。信号Ａの異常波形の立ち上がりエッジを検出したのが信号Ｇであり、信号Ｂの立ち上がりエッジに同期して信号Ｇが立ち上がる。信号Ａの異常波形の立ち下がりエッジを検出したのが信号Ｆであり、信号Ｃの立ち下がりエッジに同期して信号Ｆが立ち上がる。信号Ｇ、Ｆは、立ち上がりから所定期間“Ｈ”レベルになるように設定されている。

ここで、信号Ｇの立ち上がりと信号Ｆの立ち上がりとの間隔が前記所定期間より短いため、信号Ｇ及び信号ＦがＮＡＮＤ回路ＮＤ１、インバータＩＶ９を通過した信号Ｈ、すなわち両者の論理積をとった信号Ｈは“Ｈ”レベルになる。この信号Ｈの立ち上がりエッジに同期して、パルス発生回路１４の出力である信号Ｉが立ち上がり、信号Ｉは一定期間“Ｈ”レベルになる。このように、信号Ｉが“Ｈ”レベルになることにより、信号Ａの入力波形が異常波形であることが検出される。

次に、信号Ａの入力波形が正常波形である場合は以下のようになる。入力端子ＴＩ１に、信号Ａとして正常波形が入力されると、図３に示すような信号Ｂ、Ｃ、Ｄ、Ｅが出力される。信号Ａの正常波形の立ち上がりエッジを検出したのが信号Ｇであり、信号Ｂの立ち上がりエッジに同期して信号Ｇが立ち上がる。信号Ａの正常波形の立ち下がりエッジを検出したのが信号Ｆであり、信号Ｃの立ち下がりエッジに同期して信号Ｆが立ち上がる。信号Ｇ、Ｆは、前述したように立ち上がりから所定期間“Ｈ”レベルになるように設定されている。

ここで、信号Ｇの立ち上がりと信号Ｆの立ち上がりとの間隔が前記所定期間より長く、信号Ｇと信号Ｆが共に“Ｈ”レベルになっている期間が離れているため、信号Ｇと信号ＦがＮＡＮＤ回路ＮＤ１、インバータＩＶ９を通過した信号Ｈ、すなわち両者の論理積をとった信号Ｈは“Ｈ”レベルにならず、パルス発生回路１４の出力である信号Ｉは“Ｌ”レベルのままである。

以上の動作により、前記パルス波形検出回路では、入力された信号が異常入力（ノイズ）であるかどうか、すなわち所定時間より短いパルス幅の信号であるかどうかを検出することができる。

次に、図１に示したパルス波形検出回路を備えた半導体メモリについて説明する。この半導体メモリでは、パルス波形検出回路の出力を半導体メモリの出力バッファ回路の前段に配置したラッチ回路に供給し、異常波形により生じた信号の伝達を阻止している。

図４は、パルス波形検出回路を備えた半導体メモリの構成を示すブロック図である。なお図４では、図１に示したパルス波形検出回路の詳細な構成は省略している。

半導体メモリの出力バッファ回路１５の前段には、図４に示すように、センスアンプ１６、ラッチ回路１７が配置されている。ラッチ回路１７には、パルス波形検出回路１０からラッチ信号Ｉが入力されている。ラッチ信号Ｉは、ラッチ回路１７におけるラッチタイミングを制御する。ラッチ回路１７は、例えば図４に示すように、２つのインバータＩＶ１４、ＩＶ１５と２つのスイッチ回路Ｓ１、Ｓ２から構成されている。スイッチ回路Ｓ１、Ｓ２はトランスファゲートからなっており、スイッチ回路Ｓ１はラッチ信号Ｉが“Ｈ”のとき導通状態になり、ラッチ信号Ｉが“Ｌ”のとき遮断状態になる。逆に、スイッチ回路Ｓ２は、ラッチ信号Ｉが“Ｈ”のとき遮断状態になり、ラッチ信号Ｉが“Ｌ”のとき導通状態になる。なお、ラッチ回路１７は、図４に示した構成に限るものではなく、他の構成のものであってもよい。

センスアンプ１６は、メモリセルから読み出したビット線電位を増幅してラッチ回路１７へ出力する。ラッチ回路１７は、ラッチ信号Ｉをラッチパルスとして用いてセンスアンプ１６から出力された信号をラッチまたはラッチせずに、その信号を出力バッファ回路１５へ出力する。

異常波形が入力バッファ回路（不図示）へ入力された場合、入力バッファ回路からデコーダ、メモリセル（不図示）を経由して、さらにセンスアンプ１６からラッチ回路１７に一時的に異常波形により生じた信号が出力される。このとき、パルス波形検出回路１０にも信号Ａとして異常波形が入力され、ラッチ回路１７に入力されるラッチ信号Ｉは“Ｈ”レベルになるため、ラッチ回路１７は直前の状態をラッチする。したがって、出力バッファ回路１５へは異常波形により生じた信号が伝わらず、外部から見る限り応答していないことになる。

また、正常波形が入力バッファ回路へ入力された場合、ラッチ回路１７に入力されるラッチ信号Ｉは“Ｈ”レベルにならないため、センスアンプ１６から出力された信号は通常通りラッチ回路１７を通って出力バッファ回路１５へ出力される。したがって、ラッチ回路１７、出力バッファ回路１５を通って、出力端子ＴＯ２に伝達される信号に遅れはない。

以上説明したように、パルス波形検出回路の出力を半導体メモリの出力バッファ回路前段のラッチ回路に供給することにより、異常波形が入力されたときは、この異常波形により生じた信号が出力バッファ回路に伝わるのを防止することができ、正常波形が入力されたときは通常と同様に信号を遅らせることなく通過させるため、アクセスタイムを遅くすることはない。これにより、正常波形が入力された場合のアクセスタイムを犠牲にすることなく、異常波形が入力された場合のみ、異常波形に対する対策を行うことができる。

［第２の実施形態］
次に、この発明の第２の実施形態のパルス波形検出回路を備えたページモード機能付きの読み出し専用メモリ（ＲＯＭ）について説明する。この読み出し専用メモリでは、図１に示したパルス波形検出回路の出力を、読み出し専用メモリのアドレスバッファ後段のページモードデコーダ、及び出力バッファ回路前段のラッチ回路に供給している。これにより、異常波形、及び異常波形により生じた信号の伝達を阻止している。

図５は、パルス波形検出回路を備えたページモード機能付きの読み出し専用メモリの構成を示すブロック図である。なお図５では、図１に示したパルス波形検出回路の詳細な構成は省略している。

ページモード機能付きの読み出し専用メモリは、複数のセンスアンプ２１、ページモード切り替え回路２２、アドレスバッファ２３、ページモードデコーダ２４、ラッチ回路２５、及び出力バッファ回路２６を備えている。なお、ラッチ回路２５は、図４に示したラッチ回路１７と同様の構成であってもよいし、他の構成のものであってもよい。

この読み出し専用メモリ（ＲＯＭ）では、通常の４倍または８倍の数のセンスアンプ２１を設けており、これらセンスアンプ２１によりメモリセルのデータをパラレルに読み出す。読み出したデータは、出力バッファ回路２６の前段に配置されたページモード切り替え回路２２へ出力される。

ページモードデコーダ２４にはアドレスバッファ２３を介してアドレス信号Ａ０、Ａ１が入力され、ページモードデコーダ２４はアドレス信号Ａ０、Ａ１に基づいてページモードを選択する。ページモード切り替え回路２２は、ページモードデコーダ２４により選択されたページモードに応じて、センスアンプ２１により読み出したデータを切り替えてラッチ回路２５へ出力する。

ラッチ回路２５には、パルス波形検出回路１０からラッチ信号Ｉが入力されている。ラッチ信号Ｉは、ラッチ回路２５におけるラッチタイミングを制御する。ラッチ回路２５は、ラッチ信号Ｉをラッチパルスとして用いてページモード切り替え回路２２から出力されたデータをラッチまたはラッチせずに、そのデータを出力バッファ回路２６へ出力する。ページモード機能付きの読み出し専用メモリでは、このように読み出したデータをページモード切り替え回路２２により切り替えて出力することにより、高速読み出し動作を実現している。

通常のアクセスタイムが１００ｎｓ程度のものでは、ページモードでのアクセスタイムは３０ｎｓ程度が必要とされるため、ページモードでの入出力に５ｎｓ程度のノイズフィルタを入れると動作マージンが非常に小さくなる。このため、従来はこのような製品にはノイズ対策を行うことができないとされてきたが、このような製品に本発明を適用すると非常に有効である。

異常波形がアドレスバッファ２３へ入力された場合、アドレスバッファ２３からページモードデコーダ２４、ページモード切り替え回路２２を経由して、ページモード切り替え回路２２をからラッチ回路２５に一時的に異常波形により生じた信号が出力される。このとき、パルス波形検出回路にも信号Ａとして異常波形が入力され、ラッチ回路２５に入力されるラッチ信号Ｉは“Ｈ”レベルになるため、ラッチ回路２５は直前の状態をラッチする。したがって、出力バッファ回路２６へは異常波形により生じた信号が伝わらず、外部から見る限り応答していないことになる。

一方、正常波形がアドレスバッファ２３へ入力された場合、ラッチ回路２５に入力されるラッチ信号Ｉは“Ｈ”レベルにならないため、ページモード切り替え回路２２から出力された信号は通常通りラッチ回路２５を通って出力バッファ回路２６へ出力される。したがって、ラッチ回路２５、出力バッファ回路２６を通って、出力端子ＴＯ３に出力される信号に遅れはない。

また、ページモードデコーダ２４内にこの出力をラッチするラッチ回路を設け、パルス波形検出回路１０から供給される信号Ｉをラッチパルスとしてラッチ回路に供給するようにしてもよい。このラッチ回路は、図４に示したラッチ回路１７と同様の構成であってもよいし、他の構成のものであってもよい。

異常波形がアドレスバッファ２３へ入力された場合、アドレスバッファ２３からページモードデコーダ２４内のラッチ回路へ一時的に異常波形により生じた信号が出力される。このとき、ページモードデコーダ２４内のラッチ回路に入力されるラッチ信号Ｉは“Ｈ”レベルになるため、ラッチ回路は直前の状態をラッチする。したがって、アドレスバッファ２３からの異常波形により生じた信号は、ラッチ回路を通過せず、ページモード切り替え回路２２には伝わらない。

また、正常波形がアドレスバッファ２３へ入力された場合、ページモードデコーダ２４内のラッチ回路に入力されるラッチ信号Ｉは“Ｈ”レベルにならない。このため、アドレスバッファ２３から出力されたアドレス信号Ａ０、Ａ１に基づいて出力されるページモードデコーダ２４の出力は通常通りラッチ回路を通って、ページモード切り替え回路２２へ出力される。したがって、ページモードデコーダ２４、及びそのラッチ回路を通って、ページモード切り替え回路２２へ出力される信号に遅れはない。

以上説明したように、パルス波形検出回路の出力を、ページモード機能付きの読み出し専用メモリの出力バッファ回路前段のラッチ回路、及びアドレスバッファ後段のページモードデコーダ２４内のラッチ回路に供給することにより、異常波形が入力されたときは、この異常波形により生じた信号が出力バッファ回路に伝わるのを防止することができ、正常波形が入力されたときは通常と同様に信号を遅らせることなく通過させるため、アクセスタイムを遅くすることはない。これにより、正常波形が入力された場合のアクセスタイムを犠牲にすることなく、異常波形が入力された場合のみ、異常波形に対する対策を行うことができる。

［第３の実施形態］
次に、この発明の第３の実施形態のパルス波形検出回路を備えた半導体メモリ、例えば、読み出し専用メモリ（ＲＯＭ）について説明する。この読み出し専用メモリでは、図１に示したパルス波形検出回路の出力を、読み出し専用メモリにおけるアドレスバッファ後段のカラムデコーダ内のラッチ回路に供給している。これにより、異常波形により生じた信号の伝達を阻止している。

図６は、パルス波形検出回路を備えた読み出し専用メモリの構成を示すブロック図である。なお図６では、図１に示したパルス波形検出回路の詳細な構成は省略している。

読み出し専用メモリは、メモリセル３１、アドレスバッファ３２、ロウデコーダ３３、カラムデコーダ３４、カラム切り替え回路３５、センスアンプ３６、及び出力バッファ回路３７を備えている。

入力端子ＴＩ２に入力されたアドレス信号は、アドレスバッファ３２を介してロウデコーダ３３に入力される。ロウデコーダ３３は、アドレス信号に基づいてメモリセルに接続されたワード線を選択し駆動する。また、アドレス信号は、アドレスバッファ３２を介してカラムデコーダ３４に入力される。カラムデコーダ３４は、その出力をラッチするラッチ回路を有しており、アドレス信号に基づいてメモリセルに接続されたビット線を選択する。このラッチ回路は、図４に示したラッチ回路１７と同様の構成であってもよいし、他の構成のものであってもよい。

カラム切り替え回路３５は、カラムデコーダ３４により選択されたビット線とセンスアンプ３６とが接続されるように、ビット線とセンスアンプ３６との間の接続を切り替える。さらに、センスアンプ３６は、メモリセルから読み出されたビット線電位を増幅し、出力バッファ回路３７へ出力する。

通常、読み出し専用メモリでは、ロウデコーダ系はワード線の寄生抵抗が大きいため、短いパルス幅（異常波形）の入力に対して応答しにくい。一方、カラムデコーダ系は寄生抵抗がほとんどなく、例えば５ｎｓ程度のパルス幅の入力に対しても応答してしまうことがあり、問題となることがあった。

この実施形態では、カラムデコーダ３４内の出力側にこの出力をラッチするラッチ回路を設け、パルス波形検出回路１０から供給される信号Ｉをラッチパルスとしてラッチ回路に供給する。

カラムデコーダ３４内にラッチ回路を設けることにより、異常波形がアドレスバッファ３２へ入力された場合、アドレスバッファ３２からカラムデコーダ３４内のラッチ回路へ一時的に異常波形により生じた信号が出力される。このとき、パルス波形検出回路１０からカラムデコーダ３４内のラッチ回路に入力されるラッチ信号Ｉは“Ｈ”レベルになるため、ラッチ回路は直前の状態をラッチする。したがって、アドレスバッファ２３からの異常波形により生じた信号は、ラッチ回路を通過せず、カラム切り替え回路３５には伝わらない。

正常波形がアドレスバッファ３２へ入力された場合、カラムデコーダ３４内のラッチ回路に入力されるラッチ信号Ｉは“Ｈ”レベルにならない。このため、アドレスバッファ３２から出力されたアドレス信号に基づいて出力されるカラムデコーダ３４の出力は通常通りラッチ回路を通って、カラム切り替え回路３５へ出力される。したがって、カラムデコーダ３４、及びそのラッチ回路を通って、カラム切り替え回路３５へ出力される信号に遅れはない。

また、メモリセルの構成によってはロウデコーダ系もカラムデコーダ系と同様に、短いパルス幅（異常波形）の入力に対して応答してしまう場合がある。このような場合は、さらにロウデコーダ３３内の出力側にこの出力をラッチするラッチ回路を設け、パルス波形検出回路１０から供給される信号Ｉをラッチパルスとしてラッチ回路に供給するようにする。このラッチ回路は、図４に示したラッチ回路１７と同様の構成であってもよいし、他の構成のものであってもよい。

ロウデコーダ３３内にラッチ回路を設けることにより、異常波形がアドレスバッファ３２へ入力された場合、アドレスバッファ３２からロウデコーダ３３内のラッチ回路へも一時的に異常波形により生じた信号が出力される。このとき、パルス波形検出回路１０からロウデコーダ３３内のラッチ回路に入力されるラッチ信号Ｉは“Ｈ”レベルになるため、ラッチ回路は直前の状態をラッチする。したがって、アドレスバッファ３２からの異常波形により生じた信号は、ラッチ回路を通過せず、メモリセル３１のワード線には伝わらない。

正常波形がアドレスバッファ３２へ入力された場合、ロウデコーダ３３内のラッチ回路に入力されるラッチ信号Ｉは“Ｈ”レベルにならない。このため、アドレスバッファ３２から出力されたアドレス信号に基づいて出力されるロウデコーダ３３の出力は通常通りラッチ回路を通って、メモリセル３１のワード線へ出力される。したがって、ロウデコーダ３３、及びそのラッチ回路を通って、メモリセル３１へ出力される信号に遅れはない。

以上説明したように、パルス波形検出回路の出力を、半導体メモリ、例えば読み出し専用メモリにおけるアドレスバッファ後段のカラムデコーダ３４内またはロウデコーダ３３内のラッチ回路に供給することにより、異常波形が入力されたときは、この異常波形により生じた信号がカラム切り替え回路３５またはメモリセル３１に伝わるのを防止することができ、正常波形が入力されたときは通常と同様に信号を遅らせることなく通過させるため、アクセスタイムを遅くすることはない。これにより、正常波形が入力された場合のアクセスタイムを犠牲にすることなく、異常波形が入力された場合のみ、異常波形に対する対策を行うことができる。

［第４の実施形態］
次に、この発明の第４の実施形態のパルス波形検出回路を備えたノイズフィルタ回路について説明する。このノイズフィルタ回路は、図１に示したパルス波形検出回路の出力を、ノイズフィルタ回路のイネーブル信号として用いた例である。

図７は、パルス波形検出回路を備えたノイズフィルタ回路の構成を示すブロック図である。なお図７では、前記第１の実施形態におけるパルス波形検出回路の詳細な構成は省略している。

入力端子ＴＩ３は入力バッファ回路４１の入力端に接続されている。この入力バッファ回路４１の出力端は、ノイズフィルタ回路４２内のＮＡＮＤ回路ＮＤ２の第１入力端に接続される。入力バッファ回路４１の出力端は、また直列接続された３つのインバータＩＶ１６、ＩＶ１７、ＩＶ１８を介してＮＡＮＤ回路ＮＤ３の第１入力端に接続されている。

ＮＡＮＤ回路ＮＤ３の第２入力端には、パルス波形検出回路１０からイネーブル信号Ｉが入力される。イネーブル信号Ｉはノイズフィルタ回路４２を稼働状態（イネーブル状態）または非稼働状態に制御する。ＮＡＮＤ回路ＮＤ３の出力端はＮＡＮＤ回路ＮＤ２の第２入力端に接続されている。そして、ＮＡＮＤ回路ＮＤ２の出力端はインバータＩＶ１９を介して後段の回路に接続されている。なお、前記ＮＡＮＤ回路ＮＤ２、ＮＤ３、インバータＩＶ１６からＩＶ１９、及びパルス波形検出回路１０により、ノイズフィルタ回路４２が構成されている。

以下に、図７に示したパルス波形検出回路を備えたノイズフィルタ回路の動作について説明する。

ノイズフィルタ回路４２内のＮＡＮＤ回路ＮＤ３の第２入力端には、パルス波形検出回路１０からイネーブル信号Ｉが供給される。入力端子ＴＩ３及びパルス波形検出回路１０に異常波形が入力された場合、パルス波形検出回路１０から出力されるイネーブル信号Ｉは“Ｈ”となる。このイネーブル信号Ｉ（“Ｈ”）がＮＡＮＤ回路ＮＤ３の第２入力端に入力されると、ノイズフィルタ回路４２が稼働状態になりフィルタ機能が働き、入力バッファ回路４１から出力される異常波形を除去する。

一方、入力端子ＴＩ３及びパルス波形検出回路１０に正常波形が入力された場合、パルス波形検出回路１０から出力されるイネーブル信号Ｉは“Ｌ”となる。このイネーブル信号Ｉ（“Ｌ”）がＮＡＮＤ回路ＮＤ３の第２入力端に入力されると、ノイズフィルタ回路４２が非稼働状態になりフィルタ機能が働かず、入力バッファ回路４１から出力される正常波形は遅れることなく後段の回路に伝達される。

以上説明したように、パルス波形検出回路の出力をノイズフィルタ回路のイネーブル信号として使用することにより、異常波形が入力されたときは、この異常波形が後段の回路に伝わるのを防止することができ、正常波形が入力されたときは通常と同様に信号を遅らせることなく通過させるため、アクセスタイムを遅くすることはない。

なお、この実施形態では、入力バッファ回路４１の後段にノイズフィルタ回路４２を配置した例を示したが、これに限るわけではなく、入力バッファ回路４１の前段に配置しても同様の効果が得られる。さらに、ノイズフィルタ回路４２を、図５及び図６に示したページモードデコーダ２４内部、カラムデコーダ３４内部、及びロウデコーダ３３内部に入れても同様の効果が得られる。

また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

図１は、この発明の第１の実施形態のパルス波形検出回路の構成を示す回路図である。 図２は、前記第１の実施形態のパルス波形検出回路の動作を示すタイミングチャートである。 図３は、前記第１の実施形態のパルス波形検出回路の他の動作を示すタイミングチャートである。 図４は、前記第１の実施形態のパルス波形検出回路を備えた半導体メモリの構成を示すブロック図である。 図５は、この発明の第２の実施形態のパルス波形検出回路を備えたページモード機能付きの読み出し専用メモリの構成を示すブロック図である。 図６は、この発明の第３の実施形態のパルス波形検出回路を備えた読み出し専用メモリの構成を示すブロック図である。 図７は、この発明の第４の実施形態のパルス波形検出回路を備えたノイズフィルタ回路の構成を示すブロック図である。

符号の説明

１０…パルス波形検出回路、１１…立ち上がり検出回路、１２…立ち下がり検出回路、１３…判別回路、１４…パルス発生回路、１５…出力バッファ回路、１６…センスアンプ、１７…ラッチ回路、２１…センスアンプ、２２…ページモード切り替え回路、２３…アドレスバッファ、２４…ページモードデコーダ、２５…ラッチ回路、２６…出力バッファ回路、３１…メモリセル、３２…アドレスバッファ、３３…ロウデコーダ、３４…カラムデコーダ、３５…カラム切り替え回路、３６…センスアンプ、３７…出力バッファ回路、４１…入力バッファ回路、４２…ノイズフィルタ回路。

Claims (5)

1. 入力信号のパルス波形の前縁を検出する第１の検出回路と、
   前記入力信号のパルス波形の後縁を検出する第２の検出回路と、
   前記第１、第２の検出回路の検出結果から前記パルス波形のパルス幅が所定期間より短いか否かを判別する判別回路と、
   前記判別回路により前記パルス波形のパルス幅が所定期間より短いことが判ったとき、パルス信号を発生するパルス発生回路と、
   を具備することを特徴とする半導体装置。
2. 入力信号のパルス波形の前縁を検出して、所定期間のパルス幅を持つ第１信号を出力する第１の検出回路と、
   前記入力信号のパルス波形の後縁を検出して、前記所定期間のパルス幅を持つ第２信号を出力する第２の検出回路と、
   前記第１、第２の検出回路から出力された前記第１信号と第２信号とで論理演算を行い、前記パルス波形のパルス幅が前記所定期間より短いか否かを判別する判別回路と、
   前記判別回路により前記パルス波形のパルス幅が前記所定期間より短いことが判ったとき、パルス信号を発生するパルス発生回路と、
   を具備することを特徴とする半導体装置。
3. 前記パルス発生回路が発生した前記パルス信号に応じて、保持状態及び導通状態のいずれか一方の状態に設定される保持回路と、
   メモリセルに記憶された信号を読み出して前記保持回路へ出力するセンスアンプと、
   前記保持回路から出力された信号を受け取り外部へ出力する出力バッファ回路とをさらに具備し、
   前記保持回路は、前記パルス信号が第１の電圧であるとき、前記センスアンプから出力された直前の第１信号を保持して、センスアンプから前記第１信号の次に出力される第２信号を遮断し、前記パルス信号が第２の電圧であるとき、センスアンプから出力される前記第２信号を通過させて前記出力バッファ回路へ出力することを特徴とする請求項１または２に記載の半導体装置。
4. 前記パルス発生回路が発生した前記パルス信号に応じて、保持状態及び導通状態のいずれか一方の状態に設定される保持回路と、
   メモリセルに記憶されたデータを同時に並行して読み出す複数のセンスアンプと、
   アドレス信号に基づいてページモードを選択するページモードデコーダと、
   前記ページモードデコーダにより選択されたページモードに応じて、前記複数のセンスアンプにより読み出されたデータを切り替えて前記保持回路に出力する切り替え回路と、
   前記保持回路から出力されたデータを受け取り、外部へ出力する出力バッファ回路とをさらに具備し、
   前記保持回路は、前記パルス信号が第１の電圧であるとき、前記切り替え回路から出力された直前の第１データを保持して、センスアンプから前記第１データの次に出力される第２データを遮断し、前記パルス信号が第２の電圧であるとき、センスアンプから出力される前記第２データを通過させて前記出力バッファ回路へ出力することを特徴とする請求項１または２に記載の半導体装置。
5. アドレス信号に基づいてメモリセルに接続されたビット線を選択し、選択信号を出力すると共に、前記パルス発生回路が発生した前記パルス信号に応じて、保持状態及び導通状態のいずれか一方の状態に設定される第１のデコーダ保持回路を有するカラムデコーダと、
   前記メモリセルに記憶された信号を読み出すセンスアンプと、
   前記第１のデコーダ保持回路から出力された前記選択信号に応じて、前記ビット線と前記センスアンプとの間の接続を切り替える切り替え回路とをさらに具備し、
   前記第１のデコーダ保持回路は、前記パルス信号が第１の電圧であるとき、前記カラムデコーダから出力された直前の第１選択信号を保持して、前記カラムデコーダから前記第１選択信号の次に出力される第２選択信号を遮断し、前記パルス信号が第２の電圧であるとき、前記カラムデコーダから出力される前記第２選択信号を通過させて前記切り替え回路へ出力することを特徴とする請求項１または２に記載の半導体装置。

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