JP2005197693A - 半導体素子の配線形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 53
- 239000002184 metal Substances 0.000 claims abstract description 53
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 11
- 239000011229 interlayer Substances 0.000 claims description 41
- 239000010410 layer Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 20
- 239000010949 copper Substances 0.000 claims description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 9
- 229910052802 copper Inorganic materials 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 229910010272 inorganic material Inorganic materials 0.000 claims description 6
- 239000011147 inorganic material Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 239000011368 organic material Substances 0.000 claims description 4
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 4
- 230000009977 dual effect Effects 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 4
- 230000002265 prevention Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229920000620 organic polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Abstract
【課題】デュアルダマシン工程を単純化することができる半導体素子の金属配線形成方法を提供する。
【解決手段】本発明ではデュアルダマシンで配線を形成しながらビアホールVを形成した感光膜パターンPR1,PR2を利用してトレンチTを形成することによって、トレンチTを形成するための感光膜パターンを別途に形成せずに金属配線82を容易に形成することができる。
【選択図】図１
【解決手段】本発明ではデュアルダマシンで配線を形成しながらビアホールVを形成した感光膜パターンPR1,PR2を利用してトレンチTを形成することによって、トレンチTを形成するための感光膜パターンを別途に形成せずに金属配線82を容易に形成することができる。
【選択図】図１
Description
本発明は、半導体素子の配線形成方法に関し、より詳しくはダマシン構造を有する半導体素子のデュアルダマシン配線の製造方法における金属配線形成方法に関する。
最近、半導体素子が集積化されて工程技術力が向上しながら、素子の動作速度や抵抗、金属間の寄生容量などの特性を改善するための一環として既存のアルミニウム配線の代りに銅配線工程が提案された。
しかし、このような銅はエッチング特性が非常に劣悪であるので、既存のエッチング工程の代わりにダマシン（damascene）工程を主に利用している。
ダマシン工程では層間絶縁膜内にビアホールと配線形成のためのトレンチを形成した後、ビアホール及びトレンチの内部に十分に埋立られるように銅金属を厚く蒸着する。そしてアニーリング（annealing）工程を進めて銅膜に流入された不純物を除去した後、層間絶縁膜の上部表面が露出される時点まで化学機械的に研磨しデュアルダマシンパターン内に銅導電物質を埋立て配線を形成する。
しかし、従来技術によるデュアルダマシンパターンの形成方法はビアホールを形成するためのフォト及びエッチング工程を進めて互いに異なる幅を有する接触孔を形成しなければならないために、これを形成するための写真及びエッチング工程を少なくとも二回は行わなければならないという面倒な問題点がある。また、そのために工程時間が長くなって製造収率が落ちる。
本発明が目的とする技術的課題は、デュアルダマシン工程を単純化することができる半導体素子の金属配線形成方法を提供することにある。
このような課題を構成するために本発明では、半導体基板上にエッチング停止膜を形成する段階、エッチング停止膜上に第１層間絶縁膜を形成する段階、第１層間絶縁膜上に第２層間絶縁膜を形成する段階、第２層間絶縁膜上にビアホールを画定する第１感光膜パターンを形成する段階、第１感光膜パターンをマスクとしてエッチング停止膜を露出するビアホールを形成する段階、第１感光膜パターンを露光及び現像してトレンチを定義する第２感光膜パターンを形成する段階、第２感光膜パターンをマスクとして第２層間絶縁膜をエッチングしてトレンチを形成する段階、ビアホールに露出するエッチング停止膜を除去する段階、ビアホール及びトレンチ内部に充填する金属配線を形成する段階を含む。
請求項２に記載の発明は、前記金属配線は、請求項１に記載の半導体素子の配線形成方法において、前記ビアホール及びトレンチ内壁に形成されている第１金属層と、前記第１金属層によって画定されるビアホール及びトレンチを充填する第２金属層と、で形成されていることを特徴とする。
請求項３に記載の発明は、請求項１に記載の半導体素子の配線形成方法において前記第１層間絶縁膜は無機物質で形成し、前記第２層間絶縁膜は低誘電率有機物質で形成することを特徴とする。
請求項４に記載の発明は、請求項２に記載の半導体素子の配線形成方法において、前記第１金属層はタンタルナイトライド、タンタル、タンタルシリコンナイトライドで形成し、前記第２金属層は銅で形成することを特徴とする。
ここで、金属配線はビアホール及びトレンチの内壁に形成されている第１金属層、第１金属層によって画定されるビアホール及びトレンチに充填する第２金属層で形成されているのが好ましい。
第１金属層としてタンタルナイトライド（TaN）、タンタル（Ta）、タンタルシリコンナイトライド（TaSiN）などの拡散防止膜が挙げられ、第2金属層として低抵抗金属である銅（Cu）などの導電物質で形成されている金属層が挙げられる。
第１金属層としてタンタルナイトライド（TaN）、タンタル（Ta）、タンタルシリコンナイトライド（TaSiN）などの拡散防止膜が挙げられ、第2金属層として低抵抗金属である銅（Cu）などの導電物質で形成されている金属層が挙げられる。
そして第１層間絶縁膜は無機物質で形成し、第２層間絶縁膜は低誘電率有機物質で形成するのが好ましい。また、第１金属層はチタニウムで形成し、第２金属層は銅で形成するのが好ましい。
本発明によれば、ビアホールとトレンチを１回の感光膜パターンを利用して形成することができるので、ダマシン工程を利用した金属配線工程を単純化することができるという効果を奏する。したがって、工程時間を短縮して半導体素子の製造収率を向上させることができ、製造費用もまた最少化することができるという効果を奏する。
以下、添付した図面を参照して本発明の実施形態について本発明の属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。しかし、本発明は多様で相異なる形態で実現することができ、ここで説明する実施形態に限定されるものではない。
図面で多様な層及び領域を明確に表現するために厚さを拡大して示した。また明細書全体にかけて類似な部分については同一な図面符号を付けた。
まず、本発明の実施形態による半導体素子の金属配線構造を添付した図面を参照して詳細に説明する。
図面で多様な層及び領域を明確に表現するために厚さを拡大して示した。また明細書全体にかけて類似な部分については同一な図面符号を付けた。
まず、本発明の実施形態による半導体素子の金属配線構造を添付した図面を参照して詳細に説明する。
図１は本発明の実施形態による半導体素子の金属配線構造を示した概略的な断面図である。
図１に示すように、金属配線（図示せず）または半導体素子などの下部構造が形成されている半導体基板１０上にエッチング停止膜１２が形成されており、エッチング停止膜１２上には第１及び第２層間絶縁膜１４、１６が形成されている。
図１に示すように、金属配線（図示せず）または半導体素子などの下部構造が形成されている半導体基板１０上にエッチング停止膜１２が形成されており、エッチング停止膜１２上には第１及び第２層間絶縁膜１４、１６が形成されている。
第１層間絶縁膜１４及び第２層間絶縁膜１６はエッチング選択比の大きい物質で形成する。本発明の実施形態では第１層間絶縁膜は無機物質でP-SiH４などの物質で形成し、第２層間絶縁膜１６は低誘電率を有する有機高分子物質で形成する。
第１及び第２層間絶縁膜１４、１６とエッチング停止膜１２には基板に形成されている配線または半導体素子用回路を外部と電気的に連結するためのビアホールV及びトレンチTが形成されており、ビアホール及びトレンチには金属配線１８、２０が埋立された形態で形成されている。ビアホールVは第１層間絶縁膜１４及びエッチング停止膜１２にかけて形成され、下部基板１０を露出する。そしてトレンチTは第２層間絶縁膜１６に形成されていてビアホールVを露出し、ビアホールVより広い幅を有する。
金属配線８２はビアホールVとトレンチTの内壁に沿って形成されている拡散防止膜１８と拡散防止膜１８によって画定されるビアホールV及びトレンチT内部を充填する金属層２０を含む。ここで拡散防止膜１８はタンタルナイトライド（ＴａＮ）、タンタル（Ta）、タンタルシリコンナイトライド（TaSiN）などからなっており、金属層
次に、このような本発明の実施形態による半導体素子の金属配線の製造方法について図２乃至図４を参照して詳細に説明する。
図２乃至図４は本発明の一実施形態による半導体素子の金属配線を形成する方法を工程順に示した断面図である。
図２乃至図４は本発明の一実施形態による半導体素子の金属配線を形成する方法を工程順に示した断面図である。
まず、図２に示すように、金属配線（図示せず）または半導体素子などの下部構造が形成されている半導体基板１０上に窒化ケイ素などの物質を化学気相蒸着工程で蒸着してエッチング停止膜１２を形成する。その後、エッチング停止膜上に無機物質、例えばP-SiH４などの物質を蒸着して第１層間絶縁膜１４を形成する。そして第１層間絶縁膜１４上に低誘電率の有機高分子物質を蒸着して第２層間絶縁膜１６を形成する。
その後、第２層間絶縁膜１６上に感光膜を形成した後、ビアホールVを形成するための光マスクを通じて露光及び現像して感光膜パターンPR１を形成する。そして感光膜パターンPRをマスクとして第１及び第２層間絶縁膜１４、１６の所定領域をエッチングしてエッチング停止膜１２を露出するビアホールVを形成する。この時、光マスクは光が透過する部分と反射する部分を有し、本発明ではビアホールVを形成しようとする部分の感光膜が光によって露光され、その後の現像工程時に露光された部分が除去される。
そして感光膜パターンPR１を形成する露光工程の時に第２層間絶縁膜１６の反射率を減少させるために第２層間絶縁膜１６上に反射防止膜（図示せず）をさらに形成することができる。反射防止膜は感光膜露光時に露光された光を全て吸収し露光された光が層間絶縁膜１６の上部表面で乱反射されて非露光領域の感光膜を損傷させることを防止する。
また図３に示すように、トレンチを形成するための光マスクを通じて図２に示した感光膜パターンPR１を再び露光した後、現像して第２感光膜パターンPR２を形成する。その後、第２感光膜パターンPR２をマスクとして第２層間絶縁膜１６を湿式エッチングしてトレンチTを形成する。
この時、第１層間絶縁膜１４は無機物質で形成されており、第２層間絶縁膜１６は低誘電率有機物質で形成されていてエッチング選択比の差が大きい。
この時、第１層間絶縁膜１４は無機物質で形成されており、第２層間絶縁膜１６は低誘電率有機物質で形成されていてエッチング選択比の差が大きい。
ここでトレンチTを形成するための光マスクはトレンチTが形成される部分が透過領域となり、トレンチTを除いた部分が反射領域となる。したがって、トレンチT部分の感光膜パターンPR１が除去される。この時、第２層間絶縁膜１６は第２感光膜パターンPR２の下部までアンダーカットされるようにエッチング工程を行う。
次に、図４に示すように感光膜パターンPR２を除去した後、ビアホールVによって露出されたエッチング停止膜１２を除去して下部基板１０を露出する。
その後、図１に示すようにビアホールVとトレンチTの内壁にチタニウムまたはチタニウム合金などの金属を蒸着して薄い第１金属膜を蒸着する。次いで、第１金属膜によって画定されるビアホールV及びトレンチ内部に充填するように第２金属膜を形成する。
その後、図１に示すようにビアホールVとトレンチTの内壁にチタニウムまたはチタニウム合金などの金属を蒸着して薄い第１金属膜を蒸着する。次いで、第１金属膜によって画定されるビアホールV及びトレンチ内部に充填するように第２金属膜を形成する。
また、第２層間絶縁膜１６の上部表面が露出される時点まで化学機械的に研磨してビアホール及びトレンチ内部にのみ充填されて、拡散防止膜１８及び金属層２０からなる二重ダマシンパターンの金属配線を形成する。
以上のことより、ビアホールとトレンチを１回の感光膜パターンを利用して形成することができるので、ダマシン工程を利用した金属配線工程を単純化することができる。したがって、工程時間を短縮して半導体素子の製造収率を向上させることができ、製造費用もまた最少化することができる。
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態もまた本発明の権利範囲に属する。
１０ 半導体基板
１２ エッチング停止膜
１４ 第１層間絶縁膜
１６ 第２層間絶縁膜
８２ 金属配線
T トレンチ
V ビアホール
PR１ 感光膜パターン
PR２ 第２感光膜パターン
１２ エッチング停止膜
１４ 第１層間絶縁膜
１６ 第２層間絶縁膜
８２ 金属配線
T トレンチ
V ビアホール
PR１ 感光膜パターン
PR２ 第２感光膜パターン
Claims (4)
- 半導体基板上にエッチング停止膜を形成する段階と、
前記エッチング停止膜上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜上にビアホールを画定する第１感光膜パターンを形成する段階、
前記第１感光膜パターンをマスクとして前記エッチング停止膜を露出するビアホールを形成する段階と、
前記第１感光膜パターンを露光及び現像してトレンチを画定する第２感光膜パターンを形成する段階と、
前記第２感光膜パターンをマスクとして前記第２層間絶縁膜をエッチングしてトレンチを形成する段階と、
前記ビアホールによって露出されるエッチング停止膜を除去する段階と、
前記ビアホール及びトレンチ内部を充填する金属配線を形成する段階と、
を含むことを特徴とする、半導体素子の配線形成方法。 - 前記金属配線は、
前記ビアホール及びトレンチ内壁に形成されている第１金属層と、
前記第１金属層によって画定されるビアホール及びトレンチを充填する第２金属層と、で形成されていることを特徴とする、請求項１に記載の半導体素子の配線形成方法。 - 前記第１層間絶縁膜は無機物質で形成し、
前記第２層間絶縁膜は低誘電率有機物質で形成することを特徴とする、請求項１に記載の半導体素子の配線形成方法。 - 前記第１金属層はタンタルナイトライド、タンタル、タンタルシリコンナイトライドで形成し、
前記第２金属層は銅で形成することを特徴とする、請求項２に記載の半導体素子の配線形成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101834A KR100571409B1 (ko) | 2003-12-31 | 2003-12-31 | 반도체 소자의 배선 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005197693A true JP2005197693A (ja) | 2005-07-21 |
Family
ID=34698927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004373232A Pending JP2005197693A (ja) | 2003-12-31 | 2004-12-24 | 半導体素子の配線形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7241684B2 (ja) |
| JP (1) | JP2005197693A (ja) |
| KR (1) | KR100571409B1 (ja) |
| DE (1) | DE102004062392B4 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060078849A (ko) * | 2004-12-30 | 2006-07-05 | 동부일렉트로닉스 주식회사 | 반도체 장치 및 그의 제조 방법 |
| US7368393B2 (en) * | 2006-04-20 | 2008-05-06 | International Business Machines Corporation | Chemical oxide removal of plasma damaged SiCOH low k dielectrics |
| US10522468B2 (en) * | 2017-07-31 | 2019-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method |
| CN112820706A (zh) * | 2020-12-30 | 2021-05-18 | 南通通富微电子有限公司 | 扇出型封装结构及封装方法 |
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| KR0184158B1 (ko) | 1996-07-13 | 1999-04-15 | 문정환 | 반도체장치의 자기 정합정 금속 배선 형성 방법 |
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-
2003
- 2003-12-31 KR KR1020030101834A patent/KR100571409B1/ko not_active IP Right Cessation
-
2004
- 2004-12-23 DE DE102004062392A patent/DE102004062392B4/de not_active Expired - Fee Related
- 2004-12-24 JP JP2004373232A patent/JP2005197693A/ja active Pending
- 2004-12-30 US US11/024,631 patent/US7241684B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US7241684B2 (en) | 2007-07-10 |
| US20050142850A1 (en) | 2005-06-30 |
| KR20050071041A (ko) | 2005-07-07 |
| KR100571409B1 (ko) | 2006-04-14 |
| DE102004062392B4 (de) | 2007-07-26 |
| DE102004062392A1 (de) | 2005-08-04 |
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| A521 | Written amendment |
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|
| A711 | Notification of change in applicant |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050408 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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