JP2005196886A - 多値記憶不揮発性メモリ装置 - Google Patents

Abstract

【課題】ペロブスカイト構造を有する材料における電気抵抗の変化を用いて、多値情報を記憶するメモリ装置に最適化された信頼性向上技術を提供する。
【解決手段】入力データを符号化する符号化手段と、ペロブスカイト構造を有する材料を用いて構成されたメモリセルと、前記メモリセルからの読み出し信号を、対数変換したのちに量子化して読み出しレベルデータに変換するセンスアンプと、前記読み出しレベルデータ値の発生確率測定値を記憶するメモリセル特性記憶手段と、ブランチメトリック計算時に読み出しレベルデータ値を発生確率値に変換して演算する復号手段とを備える。
【選択図】図１

Description

本発明は情報を記憶するメモリ装置に関し、特に多値記憶不揮発性メモリ装置の高信頼化に関するものである。

従来、不揮発性メモリ装置において、多値情報の記憶が可能なデバイスが検討されている。例えば、非特許文献１には、多ビット化の可能性があるものとして、複数方式の不揮発性メモリ装置が開示されている。

この非特許文献１の中で、新しい材料を用いた多値記憶不揮発性メモリ装置であるＲＲＡＭが挙げられている。これはペロブスカイト構造を有する材料（中でも巨大磁気抵抗（ＣＭＲ）材料および高温超伝導（ＨＴＳＣ）材料）を用いるものである。

ペロブスカイト構造を有する材料（以下、ペロブスカイト材料という）の電気抵抗は、薄膜またはバルク材料に１つ以上の短い電気パルスを印加することによって変化する。材料に重大な損傷を与えないため、十分に低いエネルギーのパルスを用いる。複数のパルスを材料に印加することにより、電気抵抗はさらに加算的に変化する。この性質を用いて、多値情報を記憶することが可能である。

一方で、多値記憶不揮発性半導体メモリ装置において、信頼性を向上させるための方法が検討されている。例えば、特許文献１には、多値記憶フラッシュメモリ装置において、消去および書き込みの繰り返しによるメモリセルの劣化を抑えるために、１つのメモリセルにつき記憶可能なビット数よりも少ないビット数で格納するようにホスト処理装置からの書き込みデータを変換する方法が記載されている。
「２００３年５大技術論争」日経マイクロデバイス ２００３年１月号（Ｎｏ．２１１）７４ページ 特開２０００−２９８９９２号公報

従来のフラッシュメモリ等の多値記憶不揮発性メモリ装置に対応した信頼性向上技術は検討されているが、ペロブスカイト材料における電気抵抗の変化特性に対応した信頼性向上技術は、材料が新しいこともあり、まだ検討されていない。

本発明は、ペロブスカイト材料における電気抵抗の変化を用いて多値情報を記憶する多値記憶不揮発性メモリ装置に最適な信頼性向上技術を提供することを目的とする。

上記課題を解決するため、本発明の第１の発明は、メモリセルからの読み出し信号を、対数変換したのちに量子化して多ビットの読み出しレベルデータに変換するセンスアンプを備えたものである。

また、本発明の第２の発明は、メモリセルはペロブスカイト構造を有する材料を用いて構成されており、前記メモリセルに記憶させるデータを符号化し、その符号化多値データを前記メモリセルに記憶させる符号化手段を備え、符号化手段において施される符号化におけるブロック単位を、前記メモリセルへの読み書きにおけるブロック単位に合わせるようにしたものである。

また、本発明の第３の発明は、前記メモリセルから前記センスアンプを介して読み出される読み出しレベルデータ値の発生確率測定値を記憶するメモリセル特性記憶手段と、ブランチメトリック計算時に読み出しレベルデータ値を発生確率値に変換して演算する復号手段とを備えたものである。

さらに、本発明の第４の発明は、メモリセルへのアクセス方法がランダムアクセスか、所定の単位以上まとまった数のメモリセルへのシーケンシャルアクセスかにより、符号化ブロック単位のサイズを変化させるようにしたものである。

本発明の多値記憶不揮発性メモリ装置は、ペロブスカイト材料における電気抵抗の変化を用いた多値情報の記憶に最適化された信頼性向上技術を提供するものである。

以下、本発明の多値記憶不揮発性メモリ装置について、図面を参照しながら説明する。

（実施の形態１）
図１に本発明の実施の形態１における多値記憶不揮発性メモリ装置のブロック図を示す。

図１において、１はデータ入力端子、２は畳み込み符号化部、３は記憶パルス発生部、４は多値メモリセルアレイ、５はセンスアンプ、６はブランチメトリック演算部、７はＡＣＳ回路、８はパスメモリ、９はデータ出力端子、１０はメモリセル特性記憶部である。

まず、書き込み時の信号の流れについて説明する。データ入力端子１から入力されたデータは、畳み込み符号化部２で畳み込み符号化を施され、符号化多値データとして記憶パルス発生部３に出力される。記憶パルス発生部３は、符号化多値データを多値情報として記憶するのに必要な書き込みパルス列に変換し、多値メモリセルアレイ４に出力する。

前記多値メモリセルアレイ４は、ペロブスカイト材料を用いて各メモリセルを構成したメモリセルアレイであり、図示しないアドレスデコード部により指定されたアドレスの多値メモリセルに、書き込みパルス列を印加して多値情報を記憶する。

次に、読み出し時の信号の流れについて説明する。多値メモリセルアレイ４からは、指定されたアドレスの多値メモリセルの読み出し信号が出力される。ペロブスカイト材料には、多値情報は電気抵抗値として記憶されているが、本実施の形態では前記電気抵抗値に比例した電圧を持つ電気信号が、読み出し信号として多値メモリセルアレイ４から出力されるようにしている。多値メモリセルアレイ４から出力された読み出し信号はセンスアンプ５で増幅及びレベル判定され、読み出しレベルデータとしてブランチメトリック演算部６に出力される。

ブランチメトリック演算部６、ＡＣＳ（Ａｄｄ Ｃｏｍｐａｒｅ Ｓｅｌｅｃｔ）回路７、パスメモリ８、及びメモリセル特性記憶部１０は、いわゆるビタビ復号回路を構成しており、多値情報の書き込み時に入力データに施された畳み込み符号化を利用するとともに、ペロブスカイト材料の記憶読み出し特性を考慮した処理を行って、読み出しレベルデータに誤り訂正復号化を施し、出力データをデータ出力端子９に出力する。

図２（ａ）は畳み込み符号化部２のブロック図、図２（ｂ）は畳み込み符号化部２の状態トレリス図である。本実施の形態においては、入力データは２値データとし、畳み込み符号化により２値２ビットとして表現された符号化４値データに変換される場合について説明する。２０は入力端子、２１、２２は遅延素子、２３はＥＸ−ＯＲ回路、２４、２５は出力端子である。

図２（ａ）において、入力端子２０に２値１ビットの入力データが与えられると、遅延素子２１及び２２に保存された値により、４種類の状態が発生する。この４種類の状態を、遅延素子２１を下位ビット、遅延素子２２を上位ビットとした２ビット４値で表現し、状態遷移を時系列に記載したものが図２（ｂ）の状態トレリス図である。図２（ｂ）において、状態３から始まり、３入力データを処理した後に状態３に戻る状態遷移は２種類（２パス）しかないため、読み出し信号がこの２パスのいずれに近いかを判定することで、誤り訂正復号を行うことができる。

図３は、多値メモリセルアレイ４の一つのセルを示す概念図である。３０、３１は上部電極、３２はペロブスカイト材料、３３は下部電極、３４は酸化物層、３５は基板である。ペロブスカイト材料３２は、上部電極３０、３１と下部電極３３の間にパルス電圧を加えることで大きな抵抗値変化を起こし、これを利用して多値データを記憶させる。読み出し時には抵抗値変化を起こさない程度のエネルギーを持つ電気パルスを用いて、現在の抵抗値を読み出す。

この際に、読み出した信号はペロブスカイト材料独自の記憶読み出し特性に従った信号になる。一方で、畳み込み符号化部２で符号化された符号化４値データを、通常のビタビ復号回路で復号する場合には、符号化４値データの記憶読み出し特性が線形でＡＷＧＮ（加法的白色ガウス雑音）が加わった場合に、最も誤り率の低い復号化を行うことが可能である。まず、このような記憶読み出し特性について図４を用いて説明したのちに、実際のペロブスカイト材料を用いた多値メモリセルアレイ４の読み出し特性について説明する。

図４は、多値メモリセルアレイ４の、通常のビタビ復号回路が対応している読み出し特性を示す概念図である。図４（ａ）は記憶読み出し特性、図４（ｂ）は記憶読み出しでのばらつき特性を示している。図４（ａ）において、特性１００が示すように、通常のビタビ復号回路は書き込みパルスの数が増加するのに伴い、抵抗値（すなわち、読み出し信号レベル）がリニアに増加することを前提としている。

また、図４（ｂ）において、例えばレベル００に相当する抵抗値１１０を書き込み、読み出した場合に読み出し値のサンプル分布は抵抗値１１０を中心としたガウス分布になると誤り訂正能力が最大限発揮できる（図４（ｂ）では簡単のためにガウス分布を単純な三角形１２０で示している）。この場合、例えば多値信号のレベル００を書き込み、読み出した値がレベル０１に相当する抵抗値１１１との中間値１３０よりも大きくなる確率と、多値信号のレベル０１を書き込み、読み出した値が中間値１３０よりも小さくなる確率は等しくなる。

図５は、ペロブスカイト材料を用いた多値メモリセルアレイ４の読み出し特性を示す概念図である。図５（ａ）は記憶読み出し特性、図５（ｂ）は記憶読み出しでのばらつき特性を示している。図５（ａ）において、特性１０１が示すように、ペロブスカイト材料は抵抗値が大きく変化するため、書き込みパルス数に対して抵抗値の変化はリニアではなく、対数軸に対して直線に近い特性になる。また、抵抗値を対数軸で表した場合でも、完全な直線とはならず、値の大きい範囲と小さい範囲で共に飽和特性を示すと共に、その間においても傾きの変化が発生する。

また、図５（ｂ）においても、記憶読み出し特性がリニアな変化を示さないこととも関連して、各多値レベルに相当する抵抗値を書き込み、読み出した場合に読み出し抵抗値（及び読み出し抵抗値を表す読み出し信号レベル）のサンプル分布はガウス分布にならず、偏りが生じる。例えば多値信号のレベル００を書き込み、読み出した抵抗値が、レベル０１に相当する抵抗値１１１との中間値１３０よりも大きくなる確率と、多値信号のレベル０１を書き込み、読み出した抵抗値が、中間値１３０よりも小さくなる確率は等しくならない。さらに、抵抗値を対数軸で表すこととも関連して、読み出し抵抗値の絶対値が小さい方がばらつきの幅が広くなる。

上記の記憶読み出し特性から、読み出し信号を通常のビタビ復号回路にそのまま入力すると、十分な誤り訂正能力を発揮できず、多くの誤りが混入した出力データが出力されることになる。これに対して、本実施の形態における多値記憶不揮発性メモリ装置においては、図５に示した記憶読み出し特性に最適化した誤り訂正能力を持つように構成する。

センスアンプ５は、通常のＤＲＡＭなどで用いられている２値を識別するセンスアンプではなく、多値メモリセルアレイ４からの読み出し信号を適切に増幅した後に、レベルを量子化して多ビットの読み出しレベルデータに変換する一種のアナログ／ディジタル変換器である。さらに、読み出し信号を増幅する際に対数変換を行い、その後読み出しレベルデータへの変換を行うものである。

読み出し信号に対する対数変換は、例えば、図６に示すような回路で実現することができる。４０は入力端子、４１はトランジスタ、４２はアンプ回路、４３は出力端子である。トランジスタのベース・エミッタ間電圧とコレクタ電流が指数関数の関係にあることを利用し、トランジスタをアンプ回路の帰還ループに入れることで対数変換を行っている。図６の回路をセンスアンプ５の一部として用いることで、書き込みパルス数に対して読み出しレベルデータの値が、図５(ａ)のグラフで縦軸を対数ではなくリニアで表示したような変化を示すようにすることが可能である。

また、メモリセル特性記憶部１０には、図５（ｂ）に示したような再生抵抗値の発生確率を実際に測定して特性データとして保存しておく。この特性データを用いて、ブランチメトリック演算部６は、センスアンプ５から入力された読み出しレベルデータ値を、発生確率値に変換してブランチメトリックを計算する。これにより、読み出し抵抗値の発生確率がガウス分布でないことによる誤り率の劣化を最小限に抑えることができる。

図７は本実施の形態におけるブランチメトリックの計算例を示す概念図である。図２（ｂ）の状態トレリス図において、畳み込み符号化部２の現在の状態を０であると仮定したときに、センスアンプ５から次の読み出しレベルデータ値として図５（ｂ）にＡ（読み出しレベルデータ値１３０と同じ値）で示した値が入力された場合を示している。

なお、図２の畳み込み符号化部２の出力端子２４及び２５に出力された符号化多値データを、出力端子２４を上位ビット、出力端子２５を下位ビットとして表す。このとき、元の状態が０であった場合に、入力端子２０への入力ビットが０であれば符号化多値データは００になる。また、入力ビットが１であれば符号化多値データは１０になる。通常はこのまま符号化多値データの値をメモリセルに記憶させるが、本実施の形態においては、説明を簡単にするために、符号化多値データの００をメモリセルへの記憶レベル００に、符号化多値データの１０をメモリセルへの記憶レベル０１にマッピングして記憶させるものとする。もちろん、符号化多値データの値をそのままからメモリセルへの記憶レベルとしても、以下の説明と同様の構成と動作により、本実施の形態の効果と同様の効果を得ることができる。

このとき、読み出しレベルデータ値Ａは、レベル０１を示す読み出しレベルデータ値１１１と、レベル００を示す読み出しレベルデータ値１１０とのちょうど中間にある。従って読み出しレベルデータ値からブランチメトリックをそのまま算出すると、図７において、状態０から次の状態１に遷移するブランチのブランチメトリックと、次の状態０に遷移するブランチのブランチメトリックとは同じ値になる。通常のビタビ復号回路では、ブランチメトリックをこのように算出する。これは、記憶読み出し特性が線形でＡＷＧＮ（加法的白色ガウス雑音）が加わった場合を想定しているためである。

しかし、本発明の多値記憶不揮発性メモリ装置においては、ペロブスカイト材料独自の記憶読み出し特性に従った信号に対して良好な誤り訂正能力を保持する必要がある。例えば、図５（ｂ）において、レベル００が書き込まれたメモリセルからの読み出しレベルデータ値は破線１４０のように分布するため、レベル００を書き込んだのちに読み出された値が読み出しレベルデータ値Ａである確率はＣになる。一方、レベル０１が書き込まれたメモリセルからの読み出しレベルデータ値は実線１４１のように分布するため、レベル０１を書き込んだのちに読み出された値が読み出しレベルデータ値Ａである確率はＢになる。従って、図７において、状態０から状態０に遷移する（符号化多値データは００、メモリセルの記憶レベルは００になる）ブランチに対するブランチメトリックは確率Ｃに対応した値に、また、状態０から状態１に遷移する（符号化多値データは１０、メモリセルの記憶レベルは０１になる）ブランチに対するブランチメトリックは確率Ｂに対応した値にする必要がある。

本実施の形態においては、図５（ｂ）に示した発生確率の測定値をメモリセル特性記憶部１０に特性データとして保存しておき、ブランチメトリック計算時に読み出しレベルデータ値を発生確率値に変換して演算することで、上記の動作を実現する。これにより、ブランチメトリック演算部６、ＡＣＳ回路７、パスメモリ８、及びメモリセル特性記憶部１０が構成するビタビ復号回路は、ペロブスカイト材料の記憶読み出し特性を考慮した処理を行い、最適な誤り訂正能力を得ることができる。

ペロブスカイト材料を用いた多値記憶不揮発性メモリ装置においては、初期化を行ったのちに符号化多値データを書き込むという動作になる。本実施の形態においては、メモリセルごとに初期化を行うのは効率が悪いため、所定のサイズの書き込みブロックを設定したうえで、書き込みブロック単位で初期化を行ったのちに該書き込みブロック内に符号化多値データを書き込む。この際、書き込みブロックと畳み込み符号化部２における符号化の単位を合わせて処理するようにする。

図８に畳み込み符号化の単位と書き込みブロックの関係を示す。２００は畳み込み符号化の状態トレリス図、２０１は多値メモリセルアレイにおける特定の書き込みブロックと次の書き込みブロックにおける最初のメモリセルである。所定の数ｎだけのメモリセルをまとめて１つの書き込みブロックとしている。

書き込みブロックにおける最初のメモリセル（図８の２０１における０番のメモリセル）に符号化多値データを書き込む前の時点で、畳み込み符号化部２の内部状態は０にリセットされる。これが図８の状態トレリス図の２００における左端の状態０である。最初のメモリセルに書き込む入力データ値によって、畳み込み符号化部２の内部状態は０または１に遷移する。内部状態が０に遷移しておれば、次に２０１における１番のメモリセルに書き込む入力データ値により、畳み込み符号化部２の内部状態は０か１のいずれかに遷移する。内部状態が１に遷移していた場合は、次に２０１における１番のメモリセルに書き込む入力データ値により、畳み込み符号化部２の内部状態は２か３のいずれかに遷移する。以降同様にメモリセルに書き込む入力データ値と、畳み込み符号化部２の内部状態とが対応する。

上記に説明した畳み込み符号化部２の内部状態の遷移は、書き込みブロックの最後のメモリセルｎ−１まで続く。その後、次の書き込みブロックに入力データを書き込む前の時点で、畳み込み符号化部２の内部状態は０にリセットされる。従って、次の書き込みブロックにおける最初のメモリセルから、上記と同様にメモリセルに書き込む値と、畳み込み符号化部２の内部状態とが対応する。

ペロブスカイト材料を用いた多値記憶不揮発性メモリ装置においては、データを書き換える前に一旦リセットを行う必要がある。このリセットを書き込みブロックの単位で実行可能なように多値メモリセルアレイ４を構成したうえで、図８に示したように、書き込みブロックの単位と畳み込み符号化の状態トレリス図の単位とを合わせることにより、個々の書き込みブロック単位でのデータ書き換えが可能となる。

畳み込み符号化に限らず、誤り訂正符号においては、符号化のブロックサイズは誤り訂正能力とも関連する。一般にある程度大きなブロックサイズを確保した方が好ましい場合が多い。一方で、多値記憶不揮発性メモリ装置の用途としては、コンピュータのプログラムやデータのようにランダムアクセスが必要となる場合と、画像や音声のデータのように必ず一定の単位以上のシーケンシャルアクセスになる場合とがある。従って、ランダムアクセスが必要な用途では符号化ブロックサイズ及び書き込みブロック単位を小さく設定し、一方、必ず一定単位以上のシーケンシャルアクセスになる場合には符号化ブロックサイズ及び書き込みブロック単位を大きく設定することで、効率の良い誤り訂正を提供することができる。

なお、書き込み時に書き込みブロック単位のサイズをどの大きさに設定したかは別途記憶しておく必要がある。これは例えば、多値メモリセルアレイ４の一番最初のアドレスに記憶しておき、読み出し時は必ず最初にこのアドレスを読み出して、以降の処理で用いる書き込みブロック単位のサイズを判定してもよい。あるいは、用途に応じて多値記憶不揮発性メモリ装置の外部ピンに与える電圧で判定するようにしてもよい。

なお、実施の形態１においては、入力データは２値データとし、畳み込み符号化により符号化４値データに変換される場合について説明したが、入力データ及び符号化多値データの多値数は、この値に限られるものではない。例えば、２値２ビットデータを入力し、畳み込み符号化により３ビットにし、符号化８値データを出力するようにしてもよく、さらに多値数を増やしてもよいものである。

以上のように、本発明はペロブスカイト材料における電気抵抗の変化を用いた多値情報の記憶に最適化された信頼性向上技術を提供するものである。

本発明にかかる多値記憶不揮発性メモリ装置は、１メモリセルに多値データを記憶できることを利用した大容量メモリとして有用であり、特に記憶読み出しデータの高信頼性を必要とする用途に適している。

本発明の実施の形態１における多値記憶不揮発性メモリ装置のブロック図 畳み込み符号化部の動作を示す図で、（ａ）は畳み込み符号化部のブロック図、（ｂ）は畳み込み符号化部の状態トレリス図 多値メモリセルアレイの一つのセルを示す概念図 通常のビタビ復号回路が対応している多値メモリセルアレイの読み出し特性を示す概念図で、（ａ）は記憶読み出し特性を示す図、（ｂ）は記憶読み出しでのばらつき特性を示す図 ペロブスカイト材料を用いた多値メモリセルアレイの読み出し特性を示す概念図で、（ａ）は記憶読み出し特性を示す図、（ｂ）は記憶読み出しでのばらつき特性を示す図 読み出し信号に対する対数変換を行う回路の例を示す図 ブランチメトリックの計算例を示す概念図 畳み込み符号化の単位と書き込みブロックの関係を示す概念図

符号の説明

１ データ入力端子
２ 畳み込み符号化部
３ 記憶パルス発生部
４ 多値メモリセルアレイ
５ センスアンプ
６ ブランチメトリック演算部
７ ＡＣＳ回路
８ パスメモリ
９ データ出力端子
１０ メモリセル特性記憶部

Claims (4)

1. メモリセルからの読み出し信号を、対数変換したのちに量子化して多ビットの読み出しレベルデータに変換するセンスアンプを備えたことを特徴とする多値記憶不揮発性メモリ装置。
2. 前記メモリセルはペロブスカイト構造を有する材料を用いて構成されており、前記メモリセルに記憶させるデータを符号化し、その符号化多値データを前記メモリセルに記憶させる符号化手段を備え、前記符号化手段において施される符号化におけるブロック単位を、前記メモリセルへの読み書きにおけるブロック単位に合わせることを特徴とする請求項１に記載の多値記憶不揮発性メモリ装置。
3. 前記メモリセルから前記センスアンプを介して読み出される読み出しレベルデータ値の発生確率測定値を記憶するメモリセル特性記憶手段と、ブランチメトリック計算時に読み出しレベルデータ値を発生確率値に変換して演算する復号手段とを備えたことを特徴とする請求項２に記載の多値記憶不揮発性メモリ装置。
4. 前記メモリセルへのアクセス方法がランダムアクセスか、所定の単位以上まとまった数のメモリセルへのシーケンシャルアクセスかにより、符号化ブロック単位のサイズを変化させることを特徴とする請求項３に記載の多値記憶不揮発性メモリ装置。

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